KR20080000855A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플로팅 게이트와 콘트롤 게이트 간의 접합 면적을 확보하기 위하여 플로팅 게이트를 요철구조로 만드는 반도체 소자의 제조 방법에 관한 것으로, 반도체 기판 위에 형성된 터널 산화막과 폴리 실리콘막의 일부를 제거하고 돌출형태의 소자 분리막을 형성하는 단계와, 전체 구조상에 상기 소자분리막과 동일한 물성의 물질을 증착하고 전면식각하여 상기 소자분리막의 돌출된 측면에 스페이서를 형성하는 단계와, 상기 소자분리막과 상기 스페이서를 마스크로 하여 상기 폴리 실리콘막의 일부를 전면식각하여 상기 폴리 실리콘막이 요철 형태를 갖도록 하는 단계와, 상기 소자 분리막의 돌출된 부분과 상기 스페이서를 제거하는 단계 및 전체 구조상에 유전체막과 콘트롤 게이트를 형성하는 단계를 포함하기 때문에, 플로팅 게이트와 콘트롤 게이트 간의 접합 면적을 확보할 수 있기 때문에, 플로팅 게이트와 컨트롤 게이트 간의 캐패시티브 커플링 비율을 증가시켜 플래시 메모리 셀의 프로그램 효율을 증대시킬 수 있다.
플로팅 게이트, 요철, ONO 유전체막, 콘트롤 게이트
Description
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도,
도 2a 내지 도 2d는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도.
<도면의 주요 부호에 대한 설명>
10 : 반도체 기판 20 : 터널산화막
30 : 폴리 실리콘막 40 : 나이트라이드 산화막
50a : 소자분리막 50b : 스페이서
60 : 유전체막 70 : 텅스텐 막
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 플래시 메모리 소자에 있어서 플로팅 게이트와 컨트롤 게이트 간의 캐패시티브 커플링 비(capacitive coupling ratio)를 증가시켜 플래시 메모리 셀의 프로그램 효율을 증대시킬 수 있는 반도체 소자의 제조 방법에 관한 것이다.
산화막과 실리콘 질화막 및 산화막이 순차적으로 적층된 구조의 ONO 유전체막은 플래시 메모리 소자 동작 시 데이타를 저장하는 플로팅 게이트와 콘트롤 게이트 사이에 위치하여 절연막 및 캐패시터로 사용된다. 그런데 반도체 소자의 크기가 점차 소형화 고집적화되면서 ONO 유전체막의 접합 면적(Coupling Ratio)이 작아져서 동작 전압이 상승하고 프로그램 및 소거 특성이 악화되고 있다. 따라서 ONO 유전체막의 접합 면적을 증가시키는 방안이 연구되고 있다.
캐패시티브 커플링 비를 증가시키는 방안에는 플로팅 게이트의 전극면적을 증가시키는 방법, 유전체막인 플로팅 게이트와 콘트롤 게이트 사이의 절연막 두께를 줄이는 방법, 고유전율의 유전체막을 사용하는 방법 등이 있다. 그런데 반도체 소자가 점차 소형화 고집적화가 이루어지고 있는 실정에서 플로팅 게이트의 평면적인 전극면적을 넓히는 것은 한계가 있다. 또한 유전체막의 두께를 줄이는 방법은 현재 그 두께를 줄일 수 있는 한계에 도달한 실정이며, 고유전율의 유전체막을 사용하는 방법은 새로운 유전 물질을 개발해야 한다는 어려움을 가지고 있다.
따라서, 본 발명은 전술한 종래 기술의 문제점을 해결하기 위하여 안출한 것으로써, 플로팅 게이트와 콘트롤 게이트 간의 접합 면적을 확보하기 위하여 플로팅 게이트를 요철구조로 만드는 반도체 소자의 제조 방법을 제공하는데 목적이 있다.
본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 위 에 형성된 터널 산화막과 폴리 실리콘막의 일부를 제거하고 돌출형태의 소자 분리막을 형성하는 단계와, 전체 구조상에 상기 소자분리막과 동일한 물성의 물질을 증착하고 전면식각하여 상기 소자분리막의 돌출된 측면에 스페이서를 형성하는 단계와, 상기 소자분리막과 상기 스페이서를 마스크로 하여 상기 폴리 실리콘막의 일부를 전면식각하여 상기 폴리 실리콘막이 요철 형태를 갖도록 하는 단계와, 상기 소자 분리막의 돌출된 부분과 상기 스페이서를 제거하는 단계 및 전체 구조상에 유전체막과 콘트롤 게이트를 형성하는 단계를 포함한다.
본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법은, 반도체 기판 위에 형성된 터널 산화막과 폴리 실리콘막의 일부를 제거하고 돌출형태의 소자 분리막을 형성하는 단계와, 전체 구조상에 상기 폴리 실리콘막과 동일한 물성의 물질을 증착하고 상기 소자 분리막의 상부 표면까지 전면식각하여 상기 폴리 실리콘막이 요철 형태를 갖도록 하는 단계와, 상기 소자 분리막의 일부를 제거하는 단계 및 전체 구조상에 유전체막과 콘트롤 게이트를 형성하는 단계를 포함한다.
이하, 본 발명은 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 제 1 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 위에 터널 산화막(20)과 플로팅 게이트용 폴리 실리콘막(30) 및 나이트라이드 산화막(40)을 증착하고, 감광막을 이용한 패터닝을 통해 나이트라이드 산화막(40), 폴리 실리콘막(30), 터널 산화막(20) 및 반도체 기판(10)의 일부를 식각한다. 그리고 옥사이드 산화막을 증착하고 화학 기계적 연마(CMP) 공정을 실시하여 평탄화함으로서 소자분리막(50a)을 형성한다.
상기에서, 나이트라이드 산화막(40)은 화학 기계적 연마 공정시 정지층으로 사용된다. 나이트라이드 산화막(40)의 두께는 후속하는 스페이서를 형성하는 공정에서 형성되는 스페이서의 크기에 따라 가변할 수 있으며, 바람직하게는 500Å 이상으로 한다.
도 1b를 참조하면, 나이트라이드 산화막(40)을 제거하고 소자분리막(50a)과 동일한 물성의 옥사이드 산화막을 증착 후 마스크 없이 전면 식각을 수행하여 스페이서(50b)를 형성한다.
도 1c를 참조하면, 소자 분리막(50a) 및 스페이서(50b)를 마스크로 이용하여 폴리 실리콘막(30)을 전면 식각한다. 이에 따라 폴리 실리콘막(30)의 상부면에 요철 형태의 단차를 형성한다. 폴리 실리콘막(30)에 형성되는 단차의 크기는 나이트라이드 산화막(40)의 두께에 따른 스페이서(50b)의 크기에 따라 가변될 수 있다.
도 1d를 참조하면, 습식 식각 또는 건식 식각을 통하여 소자 분리막(50a)을 EFH(effective field height)까지 제거하고 스페이서(50b)는 완전히 제거한다. 이후에 ONO(Oxide-Nitride-Oxide) 유전체막(60)과 콘트롤 게이트용 텅스텐 막(70)을 증착하고 액티브(active) 영역까지 식각하여 플래시 메모리 셀을 형성한다.
도 2a 내지 도 2d는 본 발명의 제 2 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(10) 위에 터널 산화막(20)과 플로팅 게이트용 제 1 폴리 실리콘막(30) 및 나이트라이드 산화막(40)을 증착하고, 감광막의 패터닝을 통해 나이트라이드 산화막(40), 제1 폴리 실리콘막(30), 터널 산화막(20) 및 반도체 기판(10)의 일부를 식각한다. 그리고 옥사이드 산화막을 증착하고 화학 기계적 연마 공정(CMP)을 실시하여 평탄화함으로서 소자분리막(50a)을 형성한다.
상기에서, 나이트라이드 산화막(40)은 화학 기계적 연마 공정시 정지층으로 사용된다. 나이트라이드 산화막(40)의 두께는 후속하는 스페이서를 형성하는 공정에서 형성되는 스페이서의 크기에 따라 가변할 수 있으며, 바람직하게는 500Å 이상으로 한다.
도 2b를 참조하면, 나이트라이드 산화막(40)을 제거하고 전체 구조의 상부에 제 1 폴리 실리콘막(30)과 동일한 물성의 제2 폴리 실리콘막(30a)을 증착한다.
도 2c를 참조하면, 제2 폴리 실리콘막(30a)을 마스크 없이 전면 식각을 수행하여 스페이서(50b)를 형성한다. 이 때 스페이서(50b)는 폴리 실리콘막(30)의 일부가 되어 폴리 실리콘막(30)의 상부면에 요철 형태의 단차를 형성한다. 폴리 실리콘막(30)에 형성되는 단차의 크기는 나이트라이드 산화막(40)의 두께에 따른 스페이서(50b)의 크기에 따라 가변될 수 있다.
도 2d를 참조하면, 소자 분리막(50a)을 습식 식각 또는 건식 식각을 통하여 EFH(effective field height)까지 제거한다. 이후에 ONO 유전체막(60)과 콘트롤 게이트용 텅스텐 막(70)을 증착하고 액티브 영역까지 식각하여 플래시 메모리 셀을 형성한다.
본 발명에 따른 반도체 소자의 제조 방법에 따르면, 플래시 메모리에서 플로팅 게이트 상부를 요철 구조로 형성하여 플로팅 게이트와 콘트롤 게이트 간의 접합 면적을 확보할 수 있기 때문에, 플로팅 게이트와 컨트롤 게이트 간의 캐패시티브 커플링 비율을 증가시켜 플래시 메모리 셀의 프로그램 효율을 증대시킬 수 있다.
Claims (9)
- 반도체 기판 위에 형성된 터널 산화막과 폴리 실리콘막의 일부를 제거하고 돌출형태의 소자 분리막을 형성하는 단계;전체 구조상에 상기 소자분리막과 동일한 물성의 물질을 증착하고 전면식각하여 상기 소자분리막의 돌출된 측면에 스페이서를 형성하는 단계;상기 소자분리막과 상기 스페이서를 마스크로 하여 상기 폴리 실리콘막의 일부를 전면식각하여 상기 폴리 실리콘막이 요철 형태를 갖도록 하는 단계;상기 소자 분리막의 돌출된 부분과 상기 스페이서를 제거하는 단계; 및전체 구조상에 유전체막과 콘트롤 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제1항에 있어서 상기 소자 분리막을 형성하는 단계는,상기 폴리 실리콘막 상에 나이트라이드 산화막을 형성하는 단계;상기 나이트라이드 산화막, 상기 폴리 실리콘막, 상기 터널 산화막 및 상기 반도체 기판의 일부를 제거하는 단계;전체구조 상부에 절연막을 증착하고 상기 나이트라이드 산화막이 노출될 때까지 평탄화하는 단계; 및상기 나이트라이드 산화막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제2항에 있어서,상기 나이트라이드 산화막의 두께는 상기 폴리 실리콘을 전면 식각하여 형성되는 요철의 크기를 고려하여 형성하는 반도체 소자의 제조 방법.
- 제3항에 있어서,상기 나이트라이드 산화막은 500Å 이상의 두께를 가지는 반도체 소자의 제조 방법.
- 제1항에 있어서,상기 소자분리막과 상기 스페이서는 옥사이드 산화막인 반도체 소자의 제조 방법.
- 반도체 기판 위에 형성된 터널 산화막과 폴리 실리콘막의 일부를 제거하고 돌출형태의 소자 분리막을 형성하는 단계;전체 구조상에 상기 폴리 실리콘막과 동일한 물성의 물질을 증착하고 상기 소자 분리막의 상부 표면까지 전면식각하여 상기 폴리 실리콘막이 요철 형태를 갖도록 하는 단계;상기 소자 분리막의 일부를 제거하는 단계; 및전체 구조상에 유전체막과 콘트롤 게이트를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제6항에 있어서 상기 소자분리막을 형성하는 단계는,상기 폴리 실리콘막 상에 나이트라이드 산화막을 형성하는 단계;상기 나이트라이드 산화막, 상기 폴리 실리콘막, 상기 터널 산화막 및 상기 반도체 기판의 일부를 제거하는 단계;전체구조 상부에 절연막을 증착하고 상기 나이트라이드 산화막이 노출될 때까지 평탄화하는 단계; 및상기 나이트라이드 산화막을 제거하는 단계를 포함하는 반도체 소자의 제조 방법.
- 제7항에 있어서,상기 나이트라이드 산화막의 두께는 상기 폴리 실리콘을 전면 식각하여 형성 되는 요철의 크기를 고려하여 형성하는 반도체 소자의 제조 방법.
- 제8항에 있어서,상기 나이트라이드 산화막은 500Å 이상의 두께를 가지는 반도체 소자의 제조 방법.
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Cited By (1)
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| CN113575527A (zh) * | 2021-08-05 | 2021-11-02 | 威海海恩蓝海水产养殖有限公司 | 一种网箱的少量捕捞方法 |
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2006
- 2006-06-28 KR KR1020060058684A patent/KR20080000855A/ko not_active Application Discontinuation
Cited By (2)
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