KR20050075631A - 자기정렬 방식으로 플로팅 게이트를 형성하는 플래쉬메모리 소자의 제조 방법 - Google Patents

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Abstract

자기정렬 방식으로 플로팅 게이트를 형성하는 플래쉬 메모리 소자의 제조 방법에 관하여 개시한다. 본 발명에서는 반도체 기판상에 패드 산화막, 식각 방지막 및 희생 산화막을 포함하는 마스크 패턴을 형성한다. 마스크 패턴의 갭을 통하여 노출된 반도체 기판을 식각하여 트렌치를 형성한다. 상기 트렌치 및 갭을 완전히 채우면서 상부에서 제1 폭을 가지는 소자분리막을 형성한다. 희생 산화막을 제거하는 동시에 상기 소자분리막 상부의 폭을 상기 제1 폭 보다 작은 제2 폭으로 감소시킨다. 패드 산화막을 제거하여 반도체 기판의 상면을 노출시키는 동시에 상기 소자분리막 상부의 폭을 상기 제2 폭 보다 작은 제3 폭으로 감소시킨다. 상기 제3 폭의 상부를 가지는 소자분리막 사이에서 노출되는 반도체 기판 상면에 터널 산화막을 형성하고 그 위에 소자분리막에 의하여 자기정렬되는 플로팅 게이트를 형성한다.

Description

자기정렬 방식으로 플로팅 게이트를 형성하는 플래쉬 메모리 소자의 제조 방법{Method of manufacturing flash memory device by forming self-alignd floating gate}
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 자기정렬 방식으로 플로팅 게이트를 형성하는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
플래쉬 메모리 소자의 동작 속도 및 성능은 컨트롤 게이트에 인가된 전압에 의해 플로팅 게이트에 커플링되는 전압의 비율에 크게 의존한다. 이러한 커플링 비(coupling ratio)가 높을수록 플래쉬 메모리 소자의 동작 속도 및 성능이 향상된다. 플래쉬 메모리 소자에 있어서 커플링 비는 게이트간 유전막으로 이용될 수 있는 ONO(Oxide/Nitride/Oxide)막에 형성되는 커패시턴스를 증가시킴으로써 증가시킬 수 있다. ONO막에 형성되는 커패시턴스를 증가시키기 위한 하나의 방법으로서 X축 방향, 즉 반도체 기판의 주면 연장 방향과 동일한 방향에서 플로팅 게이트의 폭을 증가시켜 플로팅 게이트의 표면적을 넓히는 방법을 이용하고 있다.
도 1a 내지 도 1f는 종래 기술에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 1a 내지 도 1f에서는 자기정렬 방식으로 플로팅 게이트를 형성하는 플래쉬 메모리 소자의 제조 방법을 설명한다.
도 1a를 참조하면, 반도체 기판(10)상에 패드 산화막(12), 실리콘 질화막(14) 및 하드 마스크층(16)이 차례로 적층된 마스크 패턴을 형성한다. 상기 마스크 패턴을 식각 마스크로하여 상기 마스크 패턴의 갭(18)을 통하여 노출되는 반도체 기판(10)을 식각하여 상기 반도체 기판(10)에 소정 깊이의 트렌치(30)를 형성한다.
도 1b를 참조하면, 상기 트렌치(30)를 매립하는 산화막을 형성하고 상기 질화막(14)을 연마 정지층으로 하는 CMP(chemical mechanical polishing) 공정에 의하여 상기 산화막을 평탄화하여 상기 트렌치(30) 및 갭(18)을 채우는 소자분리막(32)을 형성한다.
도 1c를 참조하면, 상기 질화막(14)을 스트립(strip)하여 제거한다.
도 1d를 참조하면, 습식 식각 방법에 의하여 상기 패드 산화막(12)을 제거하는 동시에 상기 소자분리막(32) 중 트렌치 위에 있는 상부 표면으로부터 일부를 제거한다. 그 결과, 상기 소자분리막(32)의 폭이 상기의 습식 식각에 의하여 감소되어 상기 소자분리막 사이에서 정의되는 활성 영역 위에서 보다 넓은 공간이 확보된다.
도 1e를 참조하면, 후속 공정에서 상기 공간에 형성될 플로팅 게이트의 표면적을 증가시킬 수 있도록 상기 활성 영역 위에서 X축 방향으로 보다 더 넓은 공간을 확보하기 위하여 상기 소자분리막(32)의 표면으로부터 일부를 습식 식각 방법에 의하여 제거하여 상기 소자분리막(32)의 폭을 더 감소시킨다. 그러나, 이 때 습식 식각 공정의 등방성 식각 특성으로 인하여 상기 소자분리막(32)이 X축 방향으로 소모될 뿐 만 아니라 Y축 방향으로도 소모되어, 도 1e에서 "A"로 표시된 바와 같이 상기 트렌치(30) 내부를 채우는 소자분리막(32)에 덴트(dent)가 형성된다.
도 1f를 참조하면, 상기 소자분리막(32)에 덴트가 형성되어 있는 결과물상에 터널 산화막(42)을 형성한 후, 그 위에 도전 물질을 증착하고 상기 소자분리막(32)을 연마 정지층으로 하여 CMP 방법에 의하여 상기 도전 물질을 연마하여 상기 소자분리막(32)에 의하여 자기정렬되는 플로팅 게이트(44)를 형성한다.
도 1d 및 도 1e에서의 습식 식각 공정에 의하여 상기 활성 영역 위에서 X축 방향으로 보다 더 넓은 공간이 확보되었으므로 커플링 비를 증가시키는 데 유리하도록 상기 플로팅 게이트(44)의 폭은 증가될 수 있으나, 도 1e의 결과물에서와 같이 상기 소자분리막(32)에 덴트가 형성된 상태에서 상기 플로팅 게이트(44)를 형성하면, 상기 덴트로 인하여 상기 활성 영역의 측벽과 상기 플로팅 게이트(44)와의 사이에는 상기 소자분리막(32)이 얇은 두께로 존재하게 되고, 그 결과 낮은 전계하에서도 브레이크다운(breakdown)이 발생하게 된다.
본 발명의 목적은 상기한 종래 기술에서의 문제점을 해결하고자 하는 것으로, 자기정렬 방식으로 플로팅 게이트를 형성하는 데 있어서 플로팅 게이트의 표면적을 크게 하면서도 Y축 방향으로의 소자분리막의 소모를 억제하여 덴트 현상을 방지함으로서 높은 커플링 비를 가지면서 안정된 브레이트다운 전압 특성을 갖는 플래쉬 메모리 소자의 제조 방법을 제공하는 것이다.
상기 목적을 달성하기 위하여, 본 발명의 일 양태에 따른 플래쉬 메모지 소자의 제조 방법에서는 반도체 기판상에 갭(gap)을 통하여 상기 반도체 기판을 일부 노출시키는 마스크 패턴을 형성하되, 상기 마스크 패턴은 상기 반도체 기판상에 차례로 형성된 패드 산화막, 식각 방지막 및 희생 산화막을 포함하도록 형성한다. 상기 마스크 패턴을 식각 마스크로 하여 상기 갭을 통하여 노출된 상기 반도체 기판을 식각하여 트렌치를 형성한다. 상기 트렌치 및 갭을 완전히 채우면서 상부에서 제1 폭을 가지는 소자분리막을 형성한다. 상기 식각 방지막을 식각 정지층으로 이용하여 상기 마스크 패턴의 희생 산화막을 제거하는 동시에 상기 소자분리막 상부의 폭을 상기 제1 폭 보다 작은 제2 폭으로 감소시킨다. 상기 식각 방지막을 제거한다. 상기 패드 산화막을 제거하여 반도체 기판의 상면을 노출시키는 동시에 상기 소자분리막 상부의 폭을 상기 제2 폭 보다 작은 제3 폭으로 감소시킨다. 상기 제3 폭의 상부를 가지는 소자분리막 사이에서 노출되는 반도체 기판 상면에 터널 산화막을 형성한다. 상기 터널 산화막 위에 상기 소자분리막에 의하여 자기정렬되는 플로팅 게이트를 형성한다.
상기 식각 방지막은 질화막으로 이루어지는 것이 바람직하다.
상기 마스크 패턴은 상기 희생 산화막 위에 형성된 연마 정지층과, 상기 연마 정지층을 덮는 하드 마스크층을 더 포함할 수 있다.
바람직하게는, 상기 소자분리막 상부의 폭을 제2 폭으로 감소시키는 단계 및 상기 소자분리막 상부의 폭을 제3 폭으로 감소시키는 단계에서는 습식 식각 방법을 이용한다.
상기 플로팅 게이트를 형성하기 위하여 상기 제3 폭의 상부를 가지는 소자분리막 사이의 공간이 완전히 채워지도록 상기 터널 산화막 위에 도전층을 형성한다. 그 후, 상기 소자분리막을 연마 정지층으로 하여 상기 도전층을 연마한다.
또한, 상기 목적을 달성하기 위하여, 본 발명의 다른 양태에 따른 플래쉬 메모지 소자의 제조 방법에서는 반도체 기판에서 복수의 소자분리 영역과, 상기 소자분리 영역 사이에 제1 폭을 가지도록 배치되는 복수의 플로팅 게이트 영역을 정의한다. 상기 플로팅 게이트 영역 위에 갭을 통하여 상기 반도체 기판을 노출시키는 마스크 패턴을 형성하되, 상기 마스크 패턴은 상기 반도체 기판의 상면으로부터 패드 산화막, 식각 방지막, 희생 산화막, 연마 정지층 및 하드 마스크층이 차례로 적층된 구조로 형성한다. 상기 마스크 패턴을 식각 마스크로 하여 상기 반도체 기판을 식각하여 상기 소자분리 영역에 트렌치를 형성한다. 상기 트렌치 내부와 상기 마스크 패턴의 갭을 완전히 채우는 소자분리막을 형성한다. 상기 연마 정지층을 제거한다. 상기 희생 산화막을 제거하여 상기 식각 방지막을 노출시키는 동시에 상기 소자분리막의 상부의 폭을 감소시켜 상기 플로팅 게이트 영역의 상부에 상기 제1 폭 보다 큰 제2 폭의 공간을 확보한다. 상기 식각 방지막을 제거한다. 상기 패드 산화막을 제거하는 동시에 상기 소자 분리막의 상부의 폭을 감소시켜 상기 플로팅 게이트 영역의 상부에 상기 제2 폭 보다 큰 제3 폭의 공간을 확보한다. 상기 플로팅 게이트 영역에 터널 산화막을 형성한다. 상기 터널 산화막 위에 상기 소자분리막의 상부 측벽에 의하여 자기정렬되는 플로팅 게이트를 형성한다.
본 발명에 의하면, 자기정렬 방식에 의하여 플로팅 게이트를 형성하는 데 있어서 소자분리막에 덴트 현상을 발생시키지 않고 플로팅 게이트의 폭을 효과적으로 넓힐 수 있다. 따라서, 플로팅 게이트의 표면적을 크게 하면서도 Y축 방향으로의 소자분리막의 소모를 억제하여 덴트 현상을 방지함으로서 높은 커플링 비를 가지면서 안정된 브레이트다운 전압 특성을 갖는 플래쉬 메모리 소자를 얻을 수 있다.
다음에, 본 발명의 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2j는 본 발명의 바람직한 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100)상의 셀 어레이 영역 및 주변 회로 영역에 각각 패드 산화막(102), 식각 방지막(104), 희생 산화막(106), 연마 정지층으로 사용될 실리콘 질화막(112), 하드 마스크층(114) 및 반사 방지막(116)을 차례로 형성하고, 상기 셀 어레이 영역 및 주변 회로 영역에서 소자분리 영역을 한정하는 포토레지스트 패턴(118)을 형성한다. 상기 식각 방지막(104)은 실리콘 질화막으로 형성하는 것이 바람직하다. 상기 희생 산화막(106)은 MTO(middle temperature oxide)막으로 형성될 수 있다. 그리고, 상기 하드 마스크층(114)은 HTO(high temperature ocide)막으로 형성될 수 있다.
도 2b를 참조하면, 상기 포토레지스트 패턴(118)을 식각 마스크로 하는 건식 식각 공정에 의하여 상기 반도체 기판(100)의 상면이 노출될 때까지 식각하여 상기 반도체 기판(100)의 활성 영역 위에 차례로 적층된 패드 산화막(102), 식각 방지막(104), 희생 산화막(106), 실리콘 질화막(112), 하드 마스크층(114) 및 반사방지막(116)으로 구성되는 마스크 패턴(120)을 형성한다. 상기 마스크 패턴(120)의 갭(122)을 통하여 상기 반도체 기판(100)의 소자분리 영역이 노출된다.
도 2c를 참조하면, 상기 마스크 패턴(120)을 식각 마스크로하여 상기 갭(122)을 통하여 노출되는 상기 반도체 기판(100)을 식각하여 상기 반도체 기판(100)에 소정 깊이의 트렌치(124)를 형성한다. 이 때, 주변 회로 영역만 노출되도록 셀 어레이 영역을 덮는 포토레지스트 패턴(도시 생략)을 형성하고, 주변 회로 영역에서만 트렌치를 일정 깊이로 식각한 후, 상기 포토레지스트 패턴을 제거하고 상기 하드 마스크층(114)을 식각 마스크로 이용하여 셀 어레이 영역 및 주변 회로 영역에서 상기 반도체 기판(100)을 원하는 깊이로 식각하여, 도 2c에 도시한 바와 같이 셀 어레이 영역 및 주변 회로 영역에서 서로 다른 깊이를 가지는 트렌치(124)를 형성할 수 있다.
도 2d를 참조하면, 상기 트렌치(124) 및 갭(122)을 매립하는 산화막(130)을 형성한다. 상기 산화막(130)은 도 2d에 도시한 바와 같이 상기 트렌치(124) 및 갭(122)을 매립하기에 충분한 두께를 가지는 HDP (high density plasma) 산화막(132)과, 그 위에 형성된 PE-TEOS (plasma-enhanced tetraethylorthosilicate glass)막(134)과의 조합으로 구성될 수 있다.
도 2e를 참조하면, 상기 실리콘 질화막(112)을 연마 정지층으로 하는 CMP 공정에 의하여 상기 산화막(130)을 평탄화하여 상기 트렌치(124) 및 갭(122)을 채우는 소자분리막(130a)을 형성한다.
도 2f를 참조하면, 상기 실리콘 질화막(112)을 스트립하여 제거한다. 그 결과, 상기 반도체 기판(100)상에 상부에서 제1 폭(W1)을 가지는 소자분리막(130a)의 상부 측벽이 노출된다.
도 2g를 참조하면, 습식 식각 방법에 의하여 상기 희생 산화막(106)을 제거하는 동시에 상기 소자분리막(130a) 중 트렌치(124) 위에 있는 상부 표면으로부터 일부를 제거한다. 그 결과, 활성 영역 위에서는 상기 식각 방지막(104)이 노출되고, 상기 습식 식각 결과로서 상기 소자분리막(130a)의 폭이 상기 제1 폭(W1) 보다 작은 제2 폭(W2)으로 감소되어 상기 소자분리막(130a) 상부 사이에서 정의되는 활성 영역 위에는 X축 방향으로 보다 넓어진 폭을 가지는 공간이 확보된다.
도 2h를 참조하면, 상기 식각 방지막(104)을 스트립에 의하여 제거한다. 그 결과, 도 2h의 확대된 부분에 도시된 바와 같이 상기 소자분리막(130a) 중 활성 영역에 인접한 부분에는 덴트 현상을 발생시키지 않을 정도의 두께가 확보된다.
도 2i를 참조하면, 상기 활성 영역 위에서 X축 방향으로 보다 더 넓은 공간을 확보하기 위하여 습식 식각 방법에 의하여 상기 패드 산화막(102)을 제거하는 동시에 상기 소자분리막(130a)을 그 표면으로부터 소정 두께 만큼 소모시켜 상기 소자분리막(130a)의 폭을 상기 제2 폭(W2) 보다 작은 제3 폭(W3)으로 감소시킨다. 그 결과, 도 2i의 확대된 부분에 도시된 바와 같이 상기 소자분리막(130a) 중 활성 영역에 인접한 부분에서는 덴트 현상이 발생되지 않는다.
도 2j를 참조하면, 상기 제3 폭(W3)의 상부를 가지는 상기 소자분리막(130a) 사이에서 노출되는 상기 반도체 기판(100)의 활성 영역 위에 터널 산화막(142)을 형성한 후, 그 위에 도전 물질을 증착하고 상기 소자분리막(130a)을 연마 정지층으로 하여 CMP 방법에 의하여 상기 도전 물질을 연마하여 상기 소자분리막(130a)에 의하여 자기정렬되는 플로팅 게이트(144)를 형성한다.
상기한 바와 같이, 자기정렬 방식으로 상기 플로팅 게이트(144)를 형성하는 데 있어서 상기 트렌치(124) 형성시 식각 마스크로 사용하기 위한 마스크 패턴(120)을 형성할 때, 상기 패드 산화막(102)과 상기 실리콘 질화막(112)과의 사이에 상기 식각 방지막(104) 및 희생 산화막(106)을 추가적으로 삽입하여 형성함으로써, 상기 소자분리막(130a)에 덴트 현상을 발생시키지 않고 플로팅 게이트의 폭을 효과적으로 넓힐 수 있다. 따라서, 커플링 비를 증가시킬 수 있는 효과를 얻을 수 있는 동시에 소자분리 영역에서 덴트 현상이 발생하지 않으므로 브레이트다운 전압이 낮아지는 문제를 해결할 수 있다.
상기한 바와 같이, 본 발명에 따른 플래쉬 메모리 소자의 제조 방법에서는 자기정렬 방식에 의하여 플로팅 게이트를 형성하는 데 있어서 트렌치 형성시 식각 마스크로 사용하기 위한 마스크 패턴을 형성할 때, 패드 산화막과 실리콘 질화막과의 사이에 식각 방지막 및 희생 산화막을 추가적으로 삽입하여 형성함으로써, 소자분리막에 덴트 현상을 발생시키지 않고 플로팅 게이트의 폭을 효과적으로 넓힐 수 있다. 따라서, 플로팅 게이트의 표면적을 크게 하면서도 Y축 방향으로의 소자분리막의 소모를 억제하여 덴트 현상을 방지함으로서 높은 커플링 비를 가지면서 안정된 브레이트다운 전압 특성을 갖는 플래쉬 메모리 소자를 얻을 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
도 1a 내지 도 1f는 종래 기술에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 2a 내지 도 2j는 본 발명의 바람직한 실시예에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100: 반도체 기판, 102: 패드 산화막, 104: 식각 방지막, 106: 희생 산화막, 112: 실리콘 질화막, 114: 하드 마스크층, 116: 반사 방지막, 118: 포토레지스트 패턴, 120: 마스크 패턴, 122: 갭, 124: 트렌치, 130: 산화막, 130a: 소자분리막, 132: HDP막, 134: PE-TEOS막, 142: 터널 산화막, 144: 플로팅 게이트.

Claims (18)

  1. 반도체 기판상에 갭(gap)을 통하여 상기 반도체 기판을 일부 노출시키는 마스크 패턴을 형성하되, 상기 마스크 패턴은 상기 반도체 기판상에 차례로 형성된 패드 산화막, 식각 방지막 및 희생 산화막을 포함하도록 형성하는 단계와,
    상기 마스크 패턴을 식각 마스크로 하여 상기 갭을 통하여 노출된 상기 반도체 기판을 식각하여 트렌치를 형성하는 단계와,
    상기 트렌치 및 갭을 완전히 채우면서 상부에서 제1 폭을 가지는 소자분리막을 형성하는 단계와,
    상기 식각 방지막을 식각 정지층으로 이용하여 상기 마스크 패턴의 희생 산화막을 제거하는 동시에 상기 소자분리막 상부의 폭을 상기 제1 폭 보다 작은 제2 폭으로 감소시키는 단계와,
    상기 식각 방지막을 제거하는 단계와,
    상기 패드 산화막을 제거하여 반도체 기판의 상면을 노출시키는 동시에 상기 소자분리막 상부의 폭을 상기 제2 폭 보다 작은 제3 폭으로 감소시키는 단계와,
    상기 제3 폭의 상부를 가지는 소자분리막 사이에서 노출되는 반도체 기판 상면에 터널 산화막을 형성하는 단계와,
    상기 터널 산화막 위에 상기 소자분리막에 의하여 자기정렬되는 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  2. 제1항에 있어서,
    상기 식각 방지막은 질화막으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  3. 제1항에 있어서,
    상기 희생 산화막은 MTO(middle temperature oxide)막으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  4. 제1항에 있어서,
    상기 마스크 패턴은 상기 희생 산화막 위에 형성된 연마 정지층과, 상기 연마 정지층을 덮는 하드 마스크층을 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  5. 제4항에 있어서,
    상기 연마 정지층은 질화막으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  6. 제4항에 있어서,
    상기 하드 마스크층은 HTO(high temperature oxide)막으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  7. 제1항에 있어서,
    상기 소자분리막 상부의 폭을 제2 폭으로 감소시키는 단계에서는 습식 식각 방법을 이용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  8. 제1항에 있어서,
    상기 소자분리막 상부의 폭을 제3 폭으로 감소시키는 단계에서는 습식 식각 방법을 이용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  9. 제1항에 있어서,
    상기 플로팅 게이트를 형성하는 단계는
    상기 제3 폭의 상부를 가지는 소자분리막 사이의 공간이 완전히 채워지도록 상기 터널 산화막 위에 도전층을 형성하는 단계와,
    상기 소자분리막을 연마 정지층으로 하여 상기 도전층을 연마하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  10. 반도체 기판에서 복수의 소자분리 영역과, 상기 소자분리 영역 사이에 제1 폭을 가지도록 배치되는 복수의 플로팅 게이트 영역을 정의하는 단계와,
    상기 플로팅 게이트 영역 위에 갭을 통하여 상기 반도체 기판을 노출시키는 마스크 패턴을 형성하되, 상기 마스크 패턴은 상기 반도체 기판의 상면으로부터 패드 산화막, 식각 방지막, 희생 산화막, 연마 정지층 및 하드 마스크층이 차례로 적층된 구조로 형성하는 단계와,
    상기 마스크 패턴을 식각 마스크로 하여 상기 반도체 기판을 식각하여 상기 소자분리 영역에 트렌치를 형성하는 단계와,
    상기 트렌치 내부와 상기 마스크 패턴의 갭을 완전히 채우는 소자분리막을 형성하는 단계와,
    상기 연마 정지층을 제거하는 단계와,
    상기 희생 산화막을 제거하여 상기 식각 방지막을 노출시키는 동시에 상기 소자분리막의 상부의 폭을 감소시켜 상기 플로팅 게이트 영역의 상부에 상기 제1 폭 보다 큰 제2 폭의 공간을 확보하는 단계와,
    상기 식각 방지막을 제거하는 단계와,
    상기 패드 산화막을 제거하는 동시에 상기 소자 분리막의 상부의 폭을 감소시켜 상기 플로팅 게이트 영역의 상부에 상기 제2 폭 보다 큰 제3 폭의 공간을 확보하는 단계와,
    상기 플로팅 게이트 영역에 터널 산화막을 형성하는 단계와,
    상기 터널 산화막 위에 상기 소자분리막의 상부 측벽에 의하여 자기정렬되는 플로팅 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  11. 제10항에 있어서,
    상기 연마 정지층을 이용하여 상기 소자분리막을 평탄화하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  12. 제10항에 있어서,
    상기 식각 방지막은 질화막으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  13. 제10항에 있어서,
    상기 희생 산화막은 MTO막으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  14. 제10항에 있어서,
    상기 연마 정지층은 질화막으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  15. 제10항에 있어서,
    상기 하드 마스크층은 HTO막으로 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  16. 제10항에 있어서,
    상기 제2 폭의 공간을 확보하는 단계에서는 습식 식각 방법을 이용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  17. 제10항에 있어서,
    상기 제3 폭의 공간을 확보하는 단계에서는 습식 식각 방법을 이용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
  18. 제10항에 있어서,
    상기 플로팅 게이트를 형성하는 단계는
    상기 제3 폭의 공간이 완전히 채워지도록 상기 터널 산화막 위에 도전층을 형성하는 단계와,
    상기 소자분리막을 연마 정지층으로 하여 상기 도전층을 연마하는 단계를 포함하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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