JP2002299479A - フラッシュｅ２ｐｒｏｍセルの活性領域に自己整合型フローティングゲートポリーを形成する方法 - Google Patents

フラッシュｅ２ｐｒｏｍセルの活性領域に自己整合型フローティングゲートポリーを形成する方法

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Abstract

(57)【要約】 （修正有） 【課題】フローティングゲートを有する不揮発性メモリ
において、メモリセルが形成される活性領域間の絶縁領
域を自己整合法により形成する。 【解決手段】電気的にプログラム及び消去可能なメモリ
素子内の活性領域を絶縁する方法と装置。絶縁材の第１
層は基板３０上に、導電性材料の層は絶縁材の第１層上
に形成される。絶縁材の第１層、導電性材料の層を通り
抜けて基板内に延伸する複数の互いに離間するトレンチ
３８が形成され、絶縁素材の第２層４４がトレンチの側
壁部分３９上に形成される。絶縁素材ブロック４６がト
レンチ内に形成され、各トレンチに関して導電性材料の
層５０のエッジ部分５２は所定距離Δだけ絶縁材の第１
層と、場合により絶縁材料ブロックの一部上に延伸して
重なる。バックエンド処理が基板と導電層に対して実行
された後に導電層のエッジ部が絶縁トレンチの側壁部分
に整合するように、各トレンチに関して所定の長さΔが
選択される。

Description

【発明の詳細な説明】
【０００１】
【技術分野】本発明は、フローティングゲートメモリセ
ルの半導体メモリアレイを形成する自己整合型方法、特
に、メモリセルが形成される活性領域の間の絶縁領域を
形成する改良方法に関連する。
【０００２】
【背景技術】荷電を記憶するためにフローティングゲー
トを使用する不揮発半導体メモリセルと、半導体基板内
に形成されたそのような不揮発性メモリセルのメモリア
レイは当該技術においてよく知られている。そのような
フローティングゲートメモリセルは通常、分割ゲートタ
イプ若しくはスタックゲートタイプ、またはそれらの組
合せである。
【０００３】半導体フローティングゲートメモリセルア
レイの製造性に直面する問題の1つは、ソース、ドレー
ン、制御ゲート、およびフローティングゲートなどの様
々なコンポーネント、並びに、これらのコンポーネント
を含む活性領域間の絶縁領域の整合性である。半導体プ
ロセスの集積設計ルールが短くなると、最も小さいリト
グラフ成分を減少させ、正確な整合の必要性がより重要
になる。また、様々な部分の整合はまた、半導体製品の
製造の歩留りを決定する。
【０００４】自己整合は当該技術においてよく知られて
いる。自己整合は、１つ以上の材料のその機能がお互い
に１つ以上のステップ処理において自動的に整合される
ような該ステップを処理する行為を示す。従って、本発
明は、フローティングゲートメモリセルタイプの半導体
メモリアレイのような半導体メモリアレイで使用される
絶縁領域の製造を達成するために自己整合技術を使用す
る。
【０００５】図１Ａ及び１Ｂは、メモリアレイ半導体素
子の活性領域の間に絶縁領域を形成するための、周知の
シャロー（浅い）トレンチプロセス(ＳＴＩ)を示す。図
１Ａに示すように、二酸化けい素 (「酸化物」) などの
絶縁材料12の第１層は基板10上に形成される。ポリシリ
コン14の層(フローティングゲートを形成するために使
用される)は絶縁材料12の層の上に堆積される。窒化シ
リコン(「窒化物」)層16はポリシリコン層14の上に堆積
される。次に適当なフォトレジスト材料18が窒化シリコ
ン層16上に塗布され、そして、ある一定の部位(ストラ
イプ20)からそのフォトレジスト材料を選択的に取り除
くためにマスキングステップが実行される。フォトレジ
スト材料18が取り除かれるところでは、標準のエッチン
グテクニック(すなわち、異方性のエッチプロセス)を使
用することで窒化シリコン16、ポリシリコン14、および
その下の絶縁材料12が平行なストライプ20としてエッチ
ングされる。エッチングは、トレンチ22が基板10まで堀
下がって形成されるまで続く。シリコン基板がエッチン
グされトレンチ22が形成されると、小さな横方向のアン
ダーカット26が形成されて、酸化物層12とポリー層14は
トレンチ22上にオーバハング（突出）する。フォトレジ
スト18が取り除かれないところでは、窒化シリコン16、
第１ポリシリコン領域14及びその下の絶縁領域12は維持
される。
【０００６】構造体は残っているフォトレジスト18を取
り除くためにさらに処理され、この後に、トレンチ22内
に二酸化けい素などの絶縁物質24を形成する(例えば、
ＣＭＰエッチの前に、酸化物層を堆積させる)ことが続
く。次に、窒化物層18は選択的に取り除かれる。結果と
して生じる構造を図１Ｂに示す。残っているポリシリコ
ン層14とその下の第１絶縁物質12はメモリセルが形成さ
れる活性領域を形成する。このようにして、この時点に
おいて、基板10は交互に並ぶ活性領域と絶縁領域を有
し、絶縁領域は浅いトレンチ絶縁材料24で形成されてい
る。
【０００７】図１Ｂの構造は自己整合構造を表し、その
構造は非自己整合型方法で形成されたものよりもコンパ
クトである。しかしながら、この構造に関して、絶縁が
完成された後及びメモリセルの形成の間に問題が起こり
うる。図１Ｃは、メモリセルアレイ構造の形成を完成す
るためにバックプロセスステップが実行された後の構造
を図示する。ポリー層の損失はそのようなバックプロセ
スステップにおいて典型的であり、ひところ絶縁トレン
チ22上にオーバハングして延伸したポリー層14の側縁は
後に絶縁トレンチ22から引き離される。これにより、ポ
リー層14の側縁と絶縁トレンチ22のエッジの間にギャッ
プδが生じて、酸化物層12と基板10の部分を露出させポ
リー層14による保護がない状態にする。いくつかの不利
な結果がこの条件から生じる。まず第１に、この構造は
活性領域でシリコンに穴をあける傾向があり、ポリー層
14による保護に依存する処理ステップがギャップ領域δ
で酸化物層12と基板1Oにダメージを与える傾向がある。
さらに、ポリー層14(これは下の基板における導電を制
御するフローティングゲートを形成する)がもはや隣接
する絶縁トレンチ間の基板10の全幅に重ならないので、
最終製品の電気性能に悪影響を及ぼす。従来のＳＴＩ絶
縁のさらに別の不都合な点は、ポリー層の持ち上がり
(すなわち、スマイリング効果)が起こるということであ
る。持ち上がりとは、ポリー層14のサイドエッジの近く
で酸化物層12の厚みが増えるのを意味する。絶縁トレン
チ酸化物24が形成される前にポリー層14が形成されるの
で、ポリー層の持ち上がりが起こる。
【０００８】これらの問題に対応する絶縁工程が必要と
される。
【０００９】
【発明の開示】本発明は、ポリー層を拡散エッジに自己
整合させ、ポリー層のサイドエッジと絶縁領域のサイド
エッジ間で大きな重ねを形成するプロセスを利用するこ
とにより前述の問題を解決する。本発明のプロセスを自
己整合方法で独自に最適化することができる。
【００１０】本発明は半導体素子の中の形成絶縁領域と
活性領域を形成する自己整合法であり、半導体基板上に
第１材料の層を形成し、該第１材料の層を通って基板内
に延伸する複数の互いに離間するトレンチを形成し、該
トレンチの側壁部分に沿って絶縁材の第１層を形成し、
絶縁材で前記トレンチを満たし、前記第１材料の層を取
り除いて基板の一部を露出し、基板の露出された部分の
上に絶縁材の第２層を形成し、該絶縁材の第２層の上に
導電性材料の層を形成するステップとを含む。
【００１１】本発明の別の局面において、電気的にプロ
グラ及び消去可能なメモリ素子の製造に使用の半導体構
造は、第１伝導率タイプの半導体材料の基板と、該基板
上に形成された絶縁材の第１層と、該絶縁材の第１層上
に形成された導電性材料の層と、絶縁材の第１層と導電
性材料の層を通って基板内まで達するように形成された
複数の互いに離間したトレンチと、該トレンチの側壁部
上に形成された絶縁素材の第２層と、トレンチ内に形成
された絶縁材ブロックとを含む。それぞれのトレンチに
関して、導電性材料の層のエッジ部は所定の長さΔだけ
絶縁材の第１層上に突出してそれと重なる。
【００１２】本発明のその他の目的及び特徴は、明細
書、特許請求の範囲、および添付図面を参照することに
よって明らかになるであろう。
【００１３】
【発明の実施形態】本発明のプロセスを図２Ａ―２Ｄに
示しており、該プロセスは、望ましくは、Ｐ型の周知の
半導体基板30から始まる。窒化シリコン(以下、「窒化
物」という)層32は、望ましくは化学的気相成長(ＣＶ
Ｄ)によってシリコン基板30上に堆積される。適当なフ
ォトレジスト材34が窒化物層32に塗布され、そして、マ
スキングステップは、平行なストライプ部位36からフォ
トレジスト材料を選択的に取り除くために実行される。
フォトレジスト材34が取り除かれるところでは、窒化物
層32の露出しているストライプは下のシリコン基板30の
ストライプを露出するために標準のエッチングテクニッ
ク(すなわち、異方性エッチプロセス)を使用することに
よってエッチングされる。シリコンエッチプロセスは、
次に、窒化物層32を通り抜けてシリコン基板30内に延伸
するトレンチ38を形成するために、ストライプ部位36に
おいて実行される。トレンチは元々、窒化物層エッジ42
と、シリコン基板30内に形成された側壁部39によって形
成される。結果として生じる構造は図２Ａに示される。
その構造は、窒化物層のエッジ42がシリコン基板30に形
成されたトレンチの側壁部39を超えて延伸するところに
位置する小さなアンダーカット部40を含む。
【００１４】構造は、残っているフォトレジスト34を取
り除くためにさらに処理される。次に、基板30内のトレ
ンチの側壁部39を不動態化させるのによってトレンチの
側壁部39に沿って酸化物層44を形成するために線形酸化
プロセスが実行される。この酸化工程は窒化物層32の下
でトレンチの側壁部39をさらに横に押し、基板1Oのトレ
ンチ38の幅を増加させ、かつ、側壁部39と窒化物層32の
隣接するエッジ42の間での自己整合オフセットを生成す
ることによりアンダーカット部40の機能アップをなす。
次に、トレンチ38は、酸化物のブロック46を形成するた
めに従来の酸化物の堆積及び平担化(例えば、ＣＭＰ)に
より酸化物で満たされる。結果として生じる構造は図2B
に示される。
【００１５】窒化物エッチングプロセス (湿式又は乾
式) が窒化物層32を取り除くために実行される。次に、
絶縁層48が基板10の露出している部分の上に形成され
る。望ましくは、絶縁層48は、酸化物の堆積(例えば、
ＣＶＤ)又は基板30の露出している表面を酸化させるこ
とによって形成された酸化物層である。結果として生じ
る構造は図２Ｃに示される。
【００１６】次に、導電層50は、その上面がトレンチの
酸化物46の上面と一致するように、絶縁(酸化物)層48の
上に形成される。好ましい実施の態様では、導電層は多
結晶シリコン堆積プロセスによって形成され、この後に
ＣＭＰ平担化が続く。結果として生じる構造は図２Ｄに
示される。
【００１７】絶縁領域はここで、酸化物ブロック46と酸
化物層44の組合せによって形成される。導電層50のエッ
ジ52が絶縁領域(すなわち、酸化物層44)に重なる機能ア
ップされたオーバラップ長さΔが存在する。このオーバ
ラップ長さΔのサイズは主として絶縁トレンチ38内に形
成された酸化物層44の制御可能な厚みによって必然的に
規定される。このように、自己整合法により独自にオー
バラップ長さΔを最適化して、後のバックエンド処理の
間のポリー層の損失を打ち消すことができるという機能
アップしたオーバラップを提供することができ、そのた
め、すべての処理ステップがいったん完成されると、ポ
リー層50のエッジは絶縁領域のエッジによりうまく整合
される。ポリー層50がトレンチ酸化物46、絶縁酸化物48
及び酸化物層44の形成の後に形成されるので、ポリーの
持ち上がりは避けられる。
【００１８】本発明は、上で説明され図に示した実施の
形態に制限されるものではなく、特許請求項の範囲に入
るあらゆる変更例を含むものであることが理解される。
例えば、以上の方法はポリシリコンを導電性材料として
使用し、窒化物と、酸化物を絶縁材料として使用するこ
とを記述するが、その他のいかなる適切な導電性材料と
絶縁材料も使用することができることは当該技術におけ
る通常の技能を持つ人にとって明確である。さらに、酸
化物層44の厚みはオーバハング部分40の長さよりも少な
い場合があり、その場合は、導電層50のエッジ52はまた
対応する酸化物形成のブロック46の一部の上に部分的に
延伸して重なる。
【図面の簡単な説明】
【図１】図1A-1Bは、半導体メモリ素子に絶縁ストライ
プを形成する従来の方法を示す横断面図である。図1Cは
従来の絶縁技法を使用して形成された半導体素子の横断
面図であるが、これには後に、さらなるバック処理ステ
ップが行われる。
【図２】図2A-2Dは、メモリアレイ半導体素子の絶縁領
域の構成のための半導体素子の処理における次のステッ
プを連続して示す横断面図である。
【符号の説明】
３０ 半導体基板 ３２ 窒化シリコン(窒化物)層 ３４ フォトレジスト層 ３６ ストライプ部位 ３８ トレンチ ３９ トレンチ側壁部 ４０ アンダーカット部 ４２ 窒化物層エッジ ４４ 酸化物層 ４６ 酸化物ブロック ４８ 絶縁層 ５０ 導電層 ５２ 導電層のエッジ
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F032 AA33 AA44 AA45 CA17 CA23 DA02 DA33 DA53 DA78 DA80 5F083 EP02 EP22 NA01 NA06 PR40 5F101 BA01 BB02 BD35

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 半導体素子に絶縁領域と活性領域を形成
    する自己整合方法であって、 半導体基板上に第１材料層を形成し、 前記第１材料層を通り抜けて前記基板内に延伸する複数
    の互いに離間したトレンチを形成し、 前記トレンチの側壁部に沿って絶縁材の第１層を形成
    し、 前記トレンチを絶縁材で満たし、 前記第１材料層を取り除いて前記基板の部分を露出し、 前記基板の前記露出した部分に絶縁材の第２層を形成
    し、 前記絶縁材の第２層上に導電性材料の層を形成する、ス
    テップを含んでなる方法。
  2. 【請求項２】 前記絶縁材の第１層が前記側壁部分に沿
    って形成された前記トレンチの側壁部は前記基板内に位
    置する請求項１の方法。
  3. 【請求項３】 前記導電性材料の層は、前記各トレンチ
    に関して、所定の長さΔだけ前記絶縁材の第１層上に延
    伸して重なるエッジ部分を持つ請求項１の方法。
  4. 【請求項４】 前記導電性材料の層は、前記各トレンチ
    に関して、所定の長さΔだけ、前記絶縁材の第１層及び
    前記トレンチを満たす前記絶縁材の第１層上に延伸して
    重なるエッジ部分を持つ請求項１の方法。
  5. 【請求項５】 前記基板及び導電層に対するバックエン
    ド処理がなされた後に前記エッジ部分が前記トレンチの
    側壁に整合されるように、前記各トレンチに関して前記
    所定の長さΔを選択する請求項１の方法。
  6. 【請求項６】 前記各トレンチに関して前記絶縁材の第
    １層の構成は、前記側壁部分を前記基板内にさらに延伸
    させて前記トレンチの下側部分の幅を増加させることを
    含む請求項１の方法。
  7. 【請求項７】 電気的にプログラム及び消去可能なメモ
    リ素子の製造に使用する半導体構造であって、 第１伝導率タイプの半導体素材の基板と、 前記基板上に形成された絶縁材の第１層と、 前記絶縁材の第１層上に形成された導電性材料の層と、 前記絶縁材の第１層と前記導電性材料の層を通り抜けて
    前記基板内に延伸するように形成された複数の互いに離
    間するトレンチと、 前記トレンチの側壁部分上に形成された絶縁素材の第２
    層と、 前記トレンチ内に形成された絶縁材ブロックとを、含ん
    でなり、前記各トレンチに関して前記導電性材料の層の
    エッジ部分が所定の距離Δだけ前記絶縁材の第１層上に
    延伸して重なる半導体構造。
  8. 【請求項８】 前記各トレンチに関して前記導電性材料
    の層の前記エッジ部分がさらに前記絶縁ブロックの一部
    上に延伸して重なる請求項７の半導体構造。
  9. 【請求項９】 前記基板及び導電層に対するバックエン
    ド処理がなされた後に前記エッジ部分が前記トレンチの
    側壁部に整合されるように、前記各トレンチに関して前
    記所定の長さΔが選択される請求項７の半導体構造。
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