KR910000139B1 - 불휘발성 반도체기억장치 - Google Patents

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Abstract

내용 없음.

Description

불휘발성 반도체기억장치
제1도는 종래의 EPROM메모리셀어레이를 나타낸 평면도.
제2도는 종래의 메모리셀어레이를 도시한 제1도의 II-II선에 따른 평면도.
제3도는 본 발명의 제1실시예에 따른 EPROM의 메모리셀어레이를 나타낸 평면도.
제4도는 본 발명의 메모리셀어레이를 도시한 제3도의 IV-IV선에 따른 단면도.
제5a도 내지 제5d도는 제1실시예의 메모리셀을 이용한 EPROM의 데이터기록/독출모우드의 전압인가관계를 나타낸 등가회로도.
제6도 및 제7도는 정보기록시나 정보독출시 기판바이어스의 메모리셀 기록특성에 대한 영향을 측정한 데이터를 나타낸 그래프.
제8도는 본 발명의 제2실시예에 따른 EPROM의 메모리셀어레이를 나타낸 평면도.
제9도는 본 발명의 메모리셀어레이를 도시한 제8도의 IX-IX선에 따른 단면도.
제10a도 내지 제10d도는 제2실시예의 메모리셀을 이용한 EPROM의 데이터기록/독출모우드의 전압인가관계를 나타낸 등가회로도.
제11도는 본 발명의 제3실시예에 따른 EPROM의 메모리셀어레이를 나타낸 평면도.
제12도는 본 발명의 메모리셀어레이를 도시한 제11도의 XII-XII선에 따른 단면도.
제13도는 본 발명의 제4실시예에 따른 EPROM의 메모리셀어레이를 나타낸 평면도.
제14도는 본 발명의 메모리셀어레이를 도시한 제13도의 XIV-XV선에 따른 단면도.
제15도 내지 제17도는 본 발명에 따른 EPROM메모리셀구조의 번형예를 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
1,10,50 : P형 실리콘기판 2,3 : n+형 반도체확산층
4,18,58 : 부유게이트 5,16,56 : 제어게이트
6,20,60 : 절연층 7,8,22,62 : 접촉구멍(contact hole)
CH : 챈널영역 W : 워드선
Ba,Bb : 비트선 12,52 : 제1확산층
14,54 : 제2확산층 24,64 : 확산층
66,72 : 도전층 53 : n형층
52',70 : n+형 확산층 53' : n형 확산층
[산업상의 이용분야]
본 발명은 부유(floating)게이트와 제어게이트를 구비하여 이루어진 EPROM( Erasable Programmable Read-Only Memory)인 불휘발성 반도체기억장치에 관한 것이다.
[종래의 기술 및 그 문제점]
EPROM의 각 메모리셀트랜지스터는 측벽의 병렬관계에서 챈널영역상에 형성되는 전기적인 부유게이트와 제어게이트의 "2중게이트구조"로 이루어지도록 제안되고 있는 바, 2중게이트구조의 EPROM에 있어 정보기록모우드와 정보독출모우드사이에서 각 메모리셀에 있는 2개 확산층인 소오스기능과 드레인기능을 역을 해서 메모리셀을 억세스하도록 제안되고 있다. 특히 정보기록모우드에서 드레인으로 역할하는 제1확산층은 정보독출모우드에서 소오스로 이용되면서 정보기로모우드에서 소오스로 역할하는 제2확산층은 정보독출모우드에서 드레인으로 이용되게 된다. 따라서, EPROM의 메모리셀을 억세스함에 있어서 데이터독출/기록효율을 개선할 수 있을 뿐만 아니라 정보독출모우드와 정보기록모우드사이에서 메모리셀트랜지스터의 소오스기능과 드레인기능이 전환에 의해 비기능의 발생을 억제할 수 있게 된다. 즉, 제2도는 종래의 EPROM에 있는 1메모리셀의 단면도를 나타낸 것으로, 도면중 참조부호 1은 P형 실리콘기판을 나타낸 것으로, 2개의 고농도로 도우프된 n도 전형(n+형) 반도체확산층(2)(3)은 서로 떨어져서 P도전형이 실리콘기판(1)위에 형성되고, 부유게이트(4)와 제어게이트(5)는 실리콘기판(1)상에 격리되어 형성되게 되므로 다결정실리콘으로 이루어진 부유게이트(4)와 제어게이트(5)는 실질적으로 확산층(2)(3)과 더불어 자기정합되게 된다.
이어 부유게이트(4)와 제어게이트(5)를 덮고 있는 절연층(6)에서 제1 및 제2확산층(2)(3)으로 격리되어 형성되는 접촉구멍(7)(8)이 존재하게 되는데, 제1도에 도시된 바와 같이 제1 및 제2확산층(2)(3)은 2개로 분리되는 비트선(Ba)(Bb)에 의해 접촉구멍(7)(8)을 거쳐 접속되게 되고, 제1도에 도시된 워드선(W)은 제1 및 비트선(Ba)(Bb)으로 격리되어 교차되도록 실리콘기판(1)상에 제조되게 된다.
이 메모리셀에서의 정보기록은 제1확산층(2)을 드레인, 제2확산층(3)을 소오스로해서 사용된다. 여기서 제1확산층(2)과 제어게이트(5)에 정(+)의 고전압을 공급할때 챈널 영역(CH)의 드레인영역측에서 충격이온화(impact ion-ization)에 의한 핫캐리어(이러한 경우는 전자)가 생성되게 되고, 그에 따라 2진비트정보를 저장하기 위해 일부의 전자가 부유게이트(4)에 주입되어 트랩되게 된다. 이러한 메모리셀의 정보독출시는 정보기록시와는 역으로 제1확산층(2)을 소오스, 제2확산층(3)을 드레인으로 해서 사용되게 되는데, 이 소오스와 드레인사이에 적당한 전압(예컨대 +3V)을 인가하게 되고, 그때 소오스와 드레인사이에 전류가 흐르는지의 여부에 따라 저장된 비트정보 "1","0"의 판별을 하게 된다.
이상과같은 메모리셀의 억세스에 있어 정보독출시와 정보기록시에서 메모리셀 트랜지스터의 소오스와 드레인영역부근이 부유게이트(4)에서의 핫캐리어효과를 이용하기 때문에 정보전하를 축적하는 부유게이트(7)측의 제1확산층(2)이 드레인영역으로 되지 않으면 기록효율을 충분히 크게할 수 없게 된다.
따라서, 정보독출시에도 제1확산층(2)을 드레인으로 사용하게 된다면, 첫째로는 부유게이트(4)에 정보전하가 축적되고 있지 않을때 셀전류가 챈널영역(CH)의 드레인영역측에서 충격이온화에 의해 바람직하게 흐르지 않게 되기 때문에 EPROM의 메모리셀에서는 잘못된 정보기록의 원인이 되게 되고, 둘째로는 정보전하를 축적하고 있는 부유게이트(4)가 소오스로부터 멀어지게 된다면, 축적된 비트정보의 논리레벨("1" 또는 :0")을 결정하기 어렵게 되므로 메모리비동작상태의 원인이 되게 된다. 그러므로, 정보독출시에 제1확산층(2)이 소오스로 사용된다면 부유게이트(4)와 소오스사이의 공간이 감소되게 되고, 그에 따라 드레인 영역측의 챈널영역(CH)위에 의한 공핍층이 넓어지게 되므로 드레인영역의 챈널영역(CH)위에 부유게이트(4)가 있는 경우에는 그 축적전하의 챈널영역(CH)에 대한 영향이 소오스영역측에 있는 경우에 비해 작아지게 된다.
이와 같이 메모리셀을 복수개 매트릭스형상을 반도체 기판(1)에 배열형성시켜 EPROM을 형성할 경우 1방향으로 늘어선 메모리셀의 제어게이트(5)를 연속적으로 설치한 것을 워드선(W)으로 하고, 이 워드선(W)과 교차하는 방향으로 늘어선 메모리셀의 제1 및 제2확산층(2)(3)의 한쪽을 접촉구멍(7)(8)을 거쳐 비트선(Ba)(Bb)에 접속한다. 다른 확산영역에는 예컨대 실리콘기판(1)내의 동일 도전형의 확산층으로 되는 공통배선으로 접속하고, 부유게이트(4)는 물론 각 메모리셀마다 독립되어 있다.
그런데 EPROM에서는 상기한 바와 같이 메모리셀의 소오스와 드레인을 교환해서 이용할 필요가 있기 때문에 메모리셀어레이의 레이아웃과의 관계에서 기록 및 독출모우드에서의 전압인가 관계를 최적으로 설계할 수 없다. 예컨대, 기록모우드 및 독촐모우드에도 통상의 EPROM과 같이 전체배선을 OV로 해서 스텐바이 상태로 한다면 선택시에 공통배선으로 소정의 전압을 인가할 필요가 있다. 그러므로, 확산층에서 구성되는 전체 메모리셀에 대한 공통배선은 큰 용량과 저항을 구비하게 되고, 그에 따라 공통배선의 전위를 변화시켜 비트선택을 행한다면 큰 용량의 충방전을 수반하기 때문에 고속억세스가 방해되게 된다.
상기한 바와 같이 EPROM에서는 소오스가 드레인을 교환해서 이용하는 억세스기술을 사용함에 있어 공통배선으로 2개의 화간층(2)(3)중 1개를 고정해서 접속할 수 없게 되는데, 이는 각 동작모우드에서 각 확산층의 전위가 스텐바이상태와 셀선택상태사이에 교환되는 원인으로 된다. 그러므로, 이러한 문제점을 해결하기 위해 종래의 EPROM은 제1도에 도시된 제1 및 제2비트선(Ba)(Bb)에 이들 확산층(2)(3)을 격리시켜 접속되도록 "2중비트선구조"를 대표적으로 사용하게 되는데, 이러한 경우 실리콘 기판(1)에서 2형태의 비트선이 마련될 뿐만 아니라 각 메모리셀의 2개로 분리된 접촉구멍(7)(8)이 마련될 필요가 있게 되고, 그에 따라 셀어레이아웃과 배선패턴이 복잡해질 뿐만 아니라 소자점유영역이 증가하게 된다. 그 결과 EPROM의 집중밀도와 억세스속도가 저하된다는 결점이 있게 된다.
[발명의 목적]
본 발명은 상기한 점은 감안해서 발명된 것으로, 집중 밀도를 개선시켜 주기 위해 소자점유영역을 최소화 해줄 뿐만 아니라 우수한 정보독출/기록특성을 구비할 수 있도록 새롭게 개선된 불휘발성 반도체기억장치를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 본 발명은, 제1도전형의 반도체기판(10:50)과, 정보기록모우드에서 소오스 및 드레인 또는 드레인 및 소오스로 기능하면서 정보독출모우드에서 드레인 및 소오스 또는 소오스 및 드레인으로 가능하도록 서로 떨어져서 상기 반도체기판(10;50)상에 형성된 제2도전형의 제2 및 제2반도체층(12,14;52,54), 정보전하를 축적하는 부유게이트로 가능하도록 상기 반도체기판(10;50)상에 격리되어 형성된 제1도전층(18;58) 및, 제어게이트로 역할하도록 상기 반도체기판(10;50)상에 격리되어 형성된 제2도전층(16;56)을 구비하여 구성됨과 더불어, 정보기록모우드에서 상기 제1 및 제2반도체층(12,14;52,54)이 소오스 및 드레인으로 기능할때에는 상기 제2도전층(16;56)에 접지전위(OV)를 바이어스전압(Vgr)에 가깝도록 변화시킴으로써 메모리셀을 선택하고, 상기 제1 및 제2반도체(12,14,;52,54)이 드레인 및 소오스로 기능할 때에는 제2도전층(16;56)에 접지전위(OV)를 초기적으로 인가하면서 상기 제1반도체층(12;52)과 제2반도체층(14,54)간에 바이어스전압(Vdp)을 인가해서 상기 제2도전층(16;56)상에서의 접지전위(OV)를 바이어스전압(Vgp)에 가깝도록 변화시킴으로써 메모리셀을 선택하고, 상기 제1 및 제2반도체층(12,14;52,54)이 드레인 및 소오스로 기능할때에는 상기 제2도전층(16;56)에 접지전위(OV)를 초기적으로 인가하면서 상기 제1반도체층(12,52)과 제2반도체층(14,54)간에 바이어스전압(Vdp)을 인가해서 상기 제2도전층(16;56)에 접지전위를 초기적으로 인가하면서 상기 제1반도체층(12,14;52,54)이 드레인 및 소오스로 기능할 때에는 제2도전층(16;56)에 접지전위(OV)를 초기적으로 인가하면서 상기 제1반도체층(12,52)과 제2반도체층(14,54)간에 바이어스전압(Vdr)을 인가해서 제2도전층(16;56)상에서의 접지전위(OV)를 바이어스전압(Vgr)에 가깝도록 변화시킴으로써 메모리셀을 선택할 수 있도록 된 전압인가수단(B,W,C)을 구비하여 구성된 것을 특징으로 한다.
또한, 본 발명은 제1도전형의 반도체기판(10;50)과, 이 반도체기판(10;50)상에 설치된 병렬비트선(B), 상기 반도체기판(10;50)에 상기 비트선(B)에 대해 격리교차되어 설치된 병렬워드선(W) 및, 상기 비트선(B)과 상기 워드선(W)간의 교차점에 연결되어 상기 반도체기판(10;50)상에 형성된 다수의 메모리셀로 이루어지고, 상기 각 메모리셀은 정보기록모우드에서 소오스 및 드레인 또는 드레인 및 소오스로 기능하면서 정보독출모우드에서 드레인 및 소오스 또는 소오스 및 드레인으로 기능하도록 서로 떨어져서 상기 반도체기판(10;50)위에 형성된 제2도전형의 제1 및 제2반도체확산층(12,14;52,54)과, 정보저하를 축적하기 위해 상기 반도체기판(10;50)위에 격리되어 형성된 부유게이트층(18;58) 및, 상기 워드선(W)중 어느 하나에 접속되면서 상기 반도체기판(10;50)상에 격리되어 형성된 제어게이트층(16;56)으로 이루어지며, 상기 제1확산층(12;52)을 공통배선(C)에 접속하면서 상기 제2확산층(14;54)을 상기 비트선(B)중 어느 하나의 접속해서 공통배선(C)으로 역할하도록 상기 반도체기판(10;50)상에 형성된 제2도전형의 제3확산층(24;64)과, 정보기록모우드에서 상기 워드선(W)이 접지되는 동안 상기 비트선(B)과 상기 공통배선(C)에 초기적으로 바이어스전압(Vdp)을 인가해서 소정 메모리셀에 접속된 비트선에 인가되는 전압을 떨어뜨림으로써 소정의 메모리셀을 선택하고, 정보독출 모우드에서 상기 워드선(W)이 접지되는 동안 상기 비트선(B)과 상기 공통배선(C)에 초기적으로 바이어스전압(Vdr)을 인가해서 소정 메모리셀에 접속된 비트선에 인가되는 전압을 떨어뜨림으로써 소정 메모리셀을 선택하도록 상기 메모리셀에 접속된 전압인가수단(24,26;64,66)을 구비하여 구성된 것을 특징으로 한다.
[실시예]
이하, 예시도면을 참조해서 본 발명에 따른 1실시예를 상세히 설명한다.
제3도 및 제4도는 본 발명의 제1실시예에 따른 EPROM을 나타낸 것으로, 제3도는 EPROM의 메모리셀어레이를 나타낸 평면도이고, 제4도는 제3도에 도시된 메모리셀어레이의 IV-IV선에 따른 단면도를 나타낸 것이다.
제4도에서 인접하고 있는 2개의 메모리셀이 P도전형 실리콘기판(10)위에 형성되는데, 그중 1메모리셀에서 고농도로 도우프된 2개의 n도전형 확산층(12)(14)이 주어진 공간사이에서 형성되고, 제어게이트(16)와 부유게이트(18)는 실리콘기판(10)위에 격리되어 형성되게 된다. 이들 제어게이트(16)와 부유게이트(18)는 도시된 바와 같이 병렬로 배열되어 있는 반면에 다결정실리콘으로 이루어져서 실질적으로 확산층(12)(14)과 더불어 자기정합되게 된다.
제3도에 도시된 바와 같이 제어게이트(16)는 비트선(B)과 직교하는 방향으로 늘어서서 복수개의 메모리셀에 연속적으로 설치되어 워드선(W)을 이루고 있고, 부유게이트(18)는 각 메모리셀마다 독립적으로 형성되어 진다. 여기서, 병렬로 배열된 제어게이트(16)와 부유게이트(18)의 제조방법은 1985년 12월에 워싱턴 D.C에서 발표된 국제전자장치협의회의 보고서 P636~P637(제3도) 내용으로 "미주타니 요시히사"와 "마키다 고지"에 의해 "A NEW EPROM CELL WITH A SIDE-WALL FLOATING GATE FOR HIGH-DENSITY AND HIGH-PERFORMANCE DEVICE"가 일예로서 기재되어 있는 바, 즉 절연층(20)을 실리콘기판(10)에 퇴적시키고, 병렬로 배열된 제어 및 부유게이트층(16)(18)을 절연층(20)내에다 형성시키며, 접촉구멍(22)을 절연층(20)내에 형성시켜 주게된다.
또, 제1확산층(12)은 실리콘기판(10)내에서 형성되어 공통배선으로 역할하는 연장된 확산층(24)에 접속되게 되고, 공통배선으로서의 확산층(24)은 실리콘기판(10)에 형성되어 지도록 전체 메모리셀(제3도에 도시되어 있지 않고 포함됨)의 제1확산층(12)에 공통으로 접속되게 된다. 이어 제2확산층(14)은 실리콘기판(10)을 덮는 절연막(20)에 형성된 접촉구멍(22)을 거쳐 예컨대 Al막이 금속막(26)에 의해 형성되는 EPROM의 비트선(B)에 접속되어져 있다.
여기서 EPROM의 비트선(B)은 도면의 횡방향으로 연속적으로 설치되어 그 방향에 늘어서서 복수개의 메모리셀에 있는 제2확산층(14)이 공통으로 접속되게 된다. 이러한 EPROM의 메모리셀에서 제1확산층(12) 근처에 위치한 제어게이트(16)는 공통배선으로 역할하는 확산층(24)에 접속될 때 제2확산층(14)근처에 위치한 부유게이트(18)는 배트선(B)에 접속되게 된다.
제5a도 내지 제5d도는 상기한 "소오스/드레인전환" 형태의 억세스기술을 사용하는 EPROM의 정보기록/독출모우드를 설명하기 위해 제3도에 도시된 EPROM의 4가지 메모리셀을 나타낸 등가회로도로서, n챈널인 전체 메모리셀의 제1확산층(12)이 공통배선(c)에 접속되어져 있다. EPROM의 정보기록모우드에서 스탠바이(초기)상태는 제5a도에 도시된 바와 같이 전체 워드선(Wj)과 전체 비트선(Bi) 및 공통배선(c)이 OV로 유지되게 되고, 정보기록모우드에서 셀선택상태는 제5b도에 도시된 바와 같이 1개의 워드선(W1)에 기록게이트전압(Vgp)이 인가되면서 1개의 비트선(B1)에 기록드레인전압(Bdp)이 인가됨에 따라 그 교차위치의 메모리셀에서 선택적으로 기록되게 된다.
또, EPROM의 정보독출모우드에서 스탠바이상태는 제5c도에 도시된 바와 같이 전체 비트선(Bi)과 공통배선(c)에 독출드레인전압(Vdr)이 인가되면서 전체 워드선(Wi)을 0V로 유지하게 되고, 정보독출모우드에서 셀선택상태는 제5d도에 도시된 바와 같이 선택된 비트선(B1)을 0V로 떨어뜨리면서 선택된 워드선(W1)에 독출게이트전압(Vgr)을 인가함에 따라 1개의 메모리셀의 정보가 독출되게 된다.
제5a도 내지 제5b도에서 "부호를 붙히는 쪽이 부유게이트(18)의 존재하는 쪽이고, 인가하는 전압은 정이다. 즉, EPROM의 정보기록모우드에 있어서(논리레벨 "1" 또는 "0"인 비트정보를 선택된 메모리셀에서 전기적으로 기록하게 됨), 공통배선(c)에 접속된 제1확산층(12)은 소오스로 사용되면서 제2확산층(14)은 드레인으로 사용된다. 그러면, 정보기록모우드의 스탠바이상태에서 제5a도에 도시된 바와 같이 전체 워드선(Wj)과 전체 비트선(Bi) 및 공통배선(c)에 접지전위(OV)를 공급하게 되는데(제5a도 및 제5b도에 도시된 바와 같이 공통배선(c)은 기록모우드의 스탠바이상태와 셀선택상태를 통해 접지전압으로 유지됨), 이러한 상태에서는 메모리셀을 선택하기 위해 예컨대 비트선(B1)과 워드선(W1)으로 각각 정(+)의 기록드레인 및 게이트전압(Vdp)(Vgp)을 공급하게 된다. 그 결과 기록드레인 및 게이트전압(Vdp)(Vgp)은 선택된 메모리셀의 드레인으로서 제2확산층(14)과 제4도에 도시된 제어게이트(16)에 각각 공급되므로 핫캐리어(본 실시예에서는 전자)가 챈널영역(CH)의 제2확산층(14)근처에 생성되어 그때 부유게이트(18)에서 주입되거나 트랩되게 된다. 따라서, 전압에 의해 선택된 메모리셀의 부유게이트(18)에서 정보가 저장되게 된다.
EPROM의 정보독출모우드에 있어서(논리레벨 "1" 또는 "0"인 비트정보를 선택된 메모리셀로부터 전기적으로 독출하게 됨), 정보기록모우드는 역으로 공통배선(c)에 접속된 제1확산층(12)은 드레인으로 사용되면서 제2확산층(14)은 소오스로 사용된다. 그러면, 정보독출모우드의 스탠바이상태에서 제5c도에 도시된 바와 같이 전체 워드선(Wj)에 접지전원(0V)를 공급받게 되는데, 그때 비트선(Bi)과 공통배선(c)은 주어진 레벨에 의해 접지전위보다 더 높은 독출드레인전압(Vdr)을 공급받게 된다(제5c도 및 제5d도에 도시된 바와 같이 공통배선(c)은 독출모우드의 스탠바이상태와 셀선택상태를 통해 정의독출드레인전압(Vdr)으로 유지됨). 따라서, 선택된 메모리셀(정보독출억세스의 대상)에 접속된 비트선(Bi)의 전위가 정의독출드레인전압(Vdr)으로부터 접지전위로 떨어짐과 더불어 선택된 메모리셀에 접속된 워드선(W1)의 전위가 접지전위로부터 정의 독출게이트전압(Vgr)로 올라가게 될 때 선택된 메모리셀의 소오스로서 제2확산층(14)이 접지되므로 제4도에 도시된 제어게이트(16)에 정의 독출게이트전압(Vgr)이 공급되게 된다. 그 결과 선택된 메모리셀로부터 저장된 정보를 독출하게 된다.
또, 정보독출동작에 있어서 선택된 메모리셀로부터 저장된 논리레벨의 비트정보는 예컨대 제1 및 제2확산층(12)(14)사이에 흐르는 전류유무에 따라 비트선(B1)의 전위가 접지전위로 떨어지거나 정전압으로 올라감을 검출해서 결정하게 된다.
상기한 바와 같이 구성되어 동작되는 본 실시예에 의하면, 전체 비트선(Bi)은 정보독출모우드의 스탠바이상태에서 최초로 정의 독출드레인전압(Vdr)으로 바이어스되고, 셀선택상태는 소정의 비트선의 전위가 접지전위로 떨어짐에 따라 실행하게 된다.
따라서, "소오스/드레인전환"형태의 억세스기술을 사용한 정보기록 및 정보독출모우드에 있어서, 스탠바이상태와 셀선택상태사이에 각 메모리셀에 있는 제1확산층(12)의 전위를 변환할 필요성을 배제할 수 있게 된다. 한편, 정보기록모우드의 스탠바이상태와 셀선택상태에서는 메모리셀에 있는 소오스로서의 제1확산층(12)의 전위가 접지전위로 고정되도록 허락하면서 정보독출모우드의 스탠바이상태와 셀선택상태에서는 드레인으로서의 제1확산층(12)의 전위는 정의 독출드레인전압(Vdr)으로 유지되도록 허락하게 된다. 이러한 수단은 EPROM에 있는 전체 메모리셀의 제1확산층(12)과 함께 공통배선(c)에 접속되게 된다. 그러므로, 제1도 및 제2도에 도시된 종래의 EPROM과 같이 본 발명의 EPROM은 "2중비트선구조"를 사용할 필요가 없게 된다.
즉, 각 메모리셀의 제1 및 제2확산층(12)(14)에서 제2도에 도시된 접촉구멍(7)(8)을 분리할 필요성을 억제할 수 있을 뿐만 아니라 필요한 비트선의 특성을 감소할 수 있으므로 EPROM의 소자점유영역의 감소와 배선패턴의 간소화를 실현할 수 있게 되는데, 이러한 결과는 제1도 및 제3도에 도시된 평면도 사이를 비교해도 쉽게 알 수가 있다.
또 본 발명의 제1실시예에 의하면 공통배선(c)으로 역할하는 확산층패턴(24)의 전위가 각 동작모우드에서 스탠바이상태와 셀선택상태를 통해서도 변하지 않으므로 억세스 속도를 개선할 수 있는데, 이는 공통배선패턴(24)의 전위가 일반적으로 큰 캐패시턴스에 비례한다면 저항성이 스탠바이상태와 셀선택상태사이에서 변하게 되므로 충방전은 본래대로 공통배선패턴(24)자체에서 발생되어 고속억세스 동작을 방해할 수 있다. 더욱이 본 발명의 EPROM에 의하면, 제1확산층(12)근처에 위치한 각 메모리셀의 제어게이트(16)는 공통배선(c)에 접속되게 된다(이러한 위치관계는 제2도에 도시된 부유게이트(4)와 제어게이트(5)사이의 종래관계와 반대).
그러므로, 제2도에 도시된 메모리셀의 단면도의 통상적인 EPROM과 같이 본 발명의 EPROM은 정보전하를 기록하기 위한 효율을 개선할 수 있는데, 이는 제어게이트(16)와 부유게이트(18)사이에 위치관계가 제4도에 도시된 바와 같이 셋트되면서 제5a도 내지 제5d도에 관련되어 설명된 셀억세스기술에 의해 상기한 바 있는 전압이용을 공급하게 되므로 기판전압(Vsub)을 정보기록모우드에서 0V로 정확하게 떨어뜨릴 수 있게 된다.
이러한 현상을 더욱 상세히 설명하면, 정보기록모우드에서 각 메모리셀의 제1확은 산층(12)은 접지전위에서 다른 메모리셀의 제1확산층과 함께 접속되게 되는데, 이때 비트선 선택회로에 구성된 트랜지스터의 임계전압에 해당되는 바이어스전압이 기판전압(Vsub)에 더해지는 것을 최대한으로 제한하게 된다. 그러므로, 기판전압(Vsub)을 정확하게 0V로 떨어뜨릴 수 있게 되므로 전압마진이 증가하게 된다. 이는 선택된 메모리셀로 더 큰 드레인전류를 공급할 수 있으므로 더 커다란 총합의 핫캐리어를 부유게이트(18)로 공급할 수 있게 된다.
본 발명의 제1실시예에 의하면, 정보독출모우드에서 선택된 메모리셀의 소오스로서 제2확산층의 전위가 상기한 바와 같이 접지레벨로 떨어지므로 부(-)바이어스가 비트선 선택회로를 거쳐 실리콘기판(10)에 공급되게 되어 기판전압(Vsub)이 부전압레벨로 떨어지게 된다. 따라서, 정보기록의 효율이 개선되기 때문에 EPROM의 기록특성도 개선할 수 있게 된다.
상기와 같은 결과의 본 발명은 제6도 및 제7도의 그래프에 입증되는 바, 이는 기록특성을 시험적으로 측정한 데이터를 나타낸 것으로, n챈널 메모리셀에서 기판바이어스를 0으로부터 부방향으로 선택하고 있는 바, 각 그래프의 횡축은 n챈널형 메모리셀에다 데이터를 기록하기 위해 요구되는 시간을 나타내고, 종축은 데이터가 기록되기 전의 최초 셀전류(Iini)에서 데이터가 기록된 후에 따른 셀전류(Iw)의 비(Iw/Iini)를 나타낸다.
이 시험에 있어 기록게이트전압(Vgp) 및 기록드레인전압(Vdp)은 각각 8V로 셋트되고, 메모리셀마스크의 폭(Wmask)과 길이(Lmask)는 각각 2.0㎛와 1.0㎛로 셋트되어 있다.
따라서, 제6도에서 알 수 있듯이 EPROM의 기판전압(Vsub)이 0V로 셋팅되어 있으므로(이 곡선은 "0"로 표시) 정보기록시간은 더 짧아지는 한편, 제7도에서 알 수 있듯이 기판전압(Vsub)이 정보독출시(이 곡선은 "Δ"로 표시)부(-)기판 바이어스로 인가된다면 정보기록동작이 더 빨라지게 된다. 그 결과 정보독출시 기판전압(Vsub)이 부(-)기판 바이어스로 되므로 기록특성이 개선되게 된다.
제8도 및 제9도는 본 발명의 제2실시예에 따른 EPROM을 나타낸 것으로, 제8도는 EPROM의 메모리셀어레이의 평면도를 나타낸 것이고, 제9도는 제8도에 도시된 메모리셀의 IX-IX선에 따른 단면도를 나타낸다. 이들 도면에서 제3도 및 제4도와 대응하는 부분에는 동일한 참조부호를 붙이고, 그에 대한 상세한 설명을 생략한다.
제9도에 도시된 바와 같이 본 발명의 제2실시예에 의하면, 제1확산층(12)근처에 위치한 각 메모리셀의 부유게이트(18)는 공통배선(c)으로 역할하는 확산층(24)에 접속되고, 제2확산층(14)근처에 위치한 제어게이트(16)는 비트선(B)에 접속되게 된다. 상기와 같은 억세스기술에 따른 본 발명은 상기한 바와 같이 구성된 메모리셀을 EPROM에 적용할 수 있게 되다.
또, 정보기록모우드의 스탠바이상태에서 본 발명의 제1실시예에 따른 제어게이트(16)와 부유게이트(18)사이의 위치관계는 제1실시예의 위치관계와 역으로 되어 있으므로 비트선(B1,B2,…)과 공통배선(c)은 제10a도에 도시된 바와 같이 정(+)의 고기록드레인전압(Vdp)이 공급되고, 그때 워드선(W1,W2,…)에 접지전위가 공급되게 되므로 드레인으로 역할할 때 각 메모리셀의 제1확산층(12)이 정의기록드레인전압(Vdp)을 공급받으면서 소오스로 역할하는 제2확산층(14)에 정의기록드레인전압(Vdp)을 공급하게 된다. 그러면, 셀선택상태에서는 소정의 메모리셀에 접속된 비트선(B1)의 전위가 접지전위로 됨과 더불어 이 메모리셀에 접속된 워드선(W1)의 전위는 정의 기록게이트전압(Vgp)으로 올라가게 된다. 그 결과 핫캐리어가 선택된 메모리셀의 부유게이트(18)로 주입되게 되므로 부유게이트(18)에는 기록정보가 축적되게 된다.
정보독출모우드의 스탠바이상태에서 전체 비트선(B1,B2,…)과 워드선(W1,W2,…) 및 공통배선(c)은 제10c도에 도시된 바와 같이 접지전위로 고정되게 된다.
그 결과 각 메모리셀의 소오스로서의 제1확산층(12)과 드레인으로서 제2확산층(14)은 접지되게 된다.
또 셀선택상태에서는 제10d도에 도시된 바와 같이 소정의 메모리셀에 접속된 비트선(B1)의 전위가 접지전위로부터 정의 독출게이트전압(Vgr)으로 올라감과 더불어 이 메모리셀에 접속된 워드선(W1)의 전위가 정의 독출게이트전압(Vgr)으로 올라가게 된다. 그 결과 선택된 메모리셀의 부유게이트(18)에 저장된 핫캐리어를 독출하게 된다. 그때 독출정보의 논리레벨은 비트선(B1)의 전위가 정의 독출드레인전압(Vdr)으로 유지되거나 접지전위로 떨어짐을 검출함에 따라 결정하게 된다.
제11도 및 제12도는 본 발명의 제3실시예에 따른 적층형(또는 슬레이크형) 2중게이트구조를 갖춘 EPROM의 각 메모리셀을 나타낸 것으로, 제12도 는 제11도에 도시된 메모리셀의 XII-XII선에 따른 단면도를 나타내는 것인 바, 제12도에 도시된 바와 같이 실리콘기판(50)이 P도전형으로 이루어져 있고, 이 실리콘기판(50)위에 제1 및 제2n+형 확산층(52)(54)이 형성되어져 있다. 이어 이들 확산층(52)(54)사이의 기판표면영역에 형성되는 n형 확산층(53)이 제1확산층(52)에 접속되도록 "LDD(lightly -doped drain)구조"로 형성되어진다(여기서 기판표면영역을 챈널영역(CH)으로 정의함). 그러면 실리콘기판(50)의 챈널영역(CH)상에 부유게이트(58)층이 격리되어 형성되고, 이 부유게이트(58)층상에 제어게이트(56)층이 격리되어 퇴적되게 된다. 절연막(60)은 제어게이트(56)와 부유게이트(58)가 덮어지도록 실리콘기판(50)위에 퇴적되게 되는데, 메모리셀어레이로 연장되는 제어게이트(56)는 워드선(W)으로 구성되고, 부유게이트(58)가 각 메모리셀에서 독립적으로 된다. 접촉구멍(62)을 갖춘 절연막(60)은 제2확산층(54)위에 형성된다. 제1확산층(52)이 연장된 n형 확산층(64)에 접속되고, 이는 실리콘기판(50)의 표면영역에 형성되면서 공통배선(c)역할하게 된다. 또 제2확산층(54)이 접촉구멍(62)을 거쳐 선형도전층(66)에 접속되고, 이는 절연막(60)에서 형성되어 비트선(B)으로 역할하게 된다.
이렇게 배열된 제3실시예의 EPROM은 이미 제5a도 내지 제5d도를 관련해서 설명된 억세스기술을 이용하는 기록/독출동작을 억세스하게 되는데, 상기와 같은 구성은 고집중밀도와 빠른 실행을 갖춘 EPROM을 마련하게 되므로 우수한 정보기록/독출특성과 빠른 억세스속도를 이룰 수 있게 된다.
제13도 및 제14도는 본 발명의 제4실시예에 따른 EPROM을 나타낸 것으로, 제1 및 제2확산층(52)(54)을 갖춘 적층형 2중게이트구조의 각 메모리셀은 제3실시예에서 사용되는 제1 및 제2확산층(52)(54)의 위치를 역으로 배열하게 되는바, 특히 제1확산층(52)과 n형층(53)이 비트선(B)으로 역할하는 도전층(66)에 접속되면서 제2확산층(54)이 공통배선(c)으로 역할하는 확산층(64)에 접속되고, 제4실시예의 그 이외 구조는 제3실시예의 구조와 동일하게 되어 있다.
이와 같이 배열된 제4실시예의 EPROM은 이미 제10a도 내지 제10d도를 관련해서 설명된 억세스기술을 이용하는 기록/독출동작을 억세스하게 된다. 상기와 같은 구성은 고집중밀도와 빠른 실행을 갖춘 EPROM을 공급하게 되므로 우수한 정보기록/독출특성과 빠른 억세스속도를 이룰 수 있게 된다.
본 발명은 상기한 실시예만 한정되는 것이 아니라 본 발명의 요지가 벗어나지 않는 범위내에서 여러가지로 변형할 수 있게 된다. 예컨대 본 발명의 제3실시예와 제4실시예에서 이용한 것처럼 적층형 2중게이트 구조를 갖춘 메모리셀은 다음과 같이 변형할 수 있는 바, 제15도에 도시된 변형예에 의하면, 각 메모셀의 제2확산층은 n+확산층(52')과 n형 확산층(53')의 적층에 의해 구성되고, 여기서 n+형 확산층(52')은 1019~1020/㎤의 불순물 농도를 구비하면서 n형 확산층(53')은 대략 1017/㎤의 불순물농도를 구비하게 된다. 또 제16도에 도시된 다른 변형예에 의하면, 각 메모리셀의 제2확산층은 제1확산층(52)보다 더 얕게 형성되는 n+형 확산층(70)에 의해 구성된다. 제17도에 도시된 또 다른 변형예에 의하면 각 메모리셀의 제2확산층은 실리콘기판(10)에 퇴적되는 금속 또는 금속실리사이드의 도전층(72)에 의해 구성되고, 이 도전층(72)과 실리콘기판(50)과의 사이에 숏트키접합이 형성되게 된다.
이상의 실시예에서는 오직 n챈널 메모리셀을 이용한 경우를 설명했지만, P챈널 메모리셀인 경우에도 전위관계를 역으로 하면 바람직하므로 마찬가지로 본 발명을 적용할 수가 있다.
[발명의 효과]
상기한 바와 같이 본 발명에 의하면, 각 동작모우드에 따른 소오스와 드레인을 전환해서 사용하는 형식의 메모리셀을 이용한 경우에 메모리셀·레이아웃과의 관계에서 전압인가관계를 최적으로 설계해 줌에 따라 고속동작을 할 수 있도록 된 EPROM을 얻을 수 있게 된다.

Claims (17)

  1. 제1도전형의 반도체기판(10;15)과, 정보기록모우드에서 소오스 및 드레인 또는 드레인 및 소오스로 기능하면서 정보독출모우드에서 드레인 및 소오스 또는 소오스 및 드레인으로 가능하도록 서로 떨어져서 상기 반도체기판(10;15)상에 형성된 제2도전형의 제1 및 제2반도체층(12,14;52,54), 정보전하를 축적하는 부유게이트로 기능하도록 상기 반도체기판(40;50)상에 격리되어 형성된 제1도전층(18;58) 및, 제어게이트로 역할하도록 상기 반도체기판(10;50)상에 격리되어 형성된 제2도전층(16;56)을 구비하여 메모리셀이 구성됨과 더불어, 정보기록모우드에서 상기 제1 및 제2반도체층(12,14;52,54)이 소오스 및 드레인으로 기능할 때에는 상기 제2도전층(16;56)에 접지전위(0V)를 초기적으로 인가하면서 상기 제1반도체층(12,52)과 제2반도체층(14,54)간에 바이어스전압(Vdp)을 인가해서 상기 제2도전층(16;56)상에서의 접지전위(0V)를 바이어스전압(Vgp)에 가깝도록 변화시킴으로써 메모리셀을 선택하고, 상기 제1 및 제2반도체층(12,14;52,54)이 드레인 및 소오스로 기능할 때에는 상기 제2도전층(16;56)에 접지전위(0V)를 초기적으로 인가하면서 상기 제1반도체층(12,52)과 제2반도체층(14,54)이간에 바이어스전압(Vdp)을 인가해서 상기 제2도전층(16;56)상에서의 접지전위(0V)를 바이어스전압(Vgp)에 가깝도록 변화시킴으로써 메모리셀을 선택하며, 정보독출모우드에서 상기 제1 및 제2반도체층(12,14;52,54)이 소오스 및 드레인으로 기능할때에는 제2도전층(16;56)에 접지전위를 초기적으로 인가하면서 상기 제1반도체층(12,52)과 제2반도체층(14;54)간에 바이어스전압(Vdr)을 인가해서 제2도전층(16;56)에 접지전위(0V)를 초기적으로 인가하면서 상기 제1반도체층(12,52)과 제2반도체층(14,54)간에 바이어스전압(Vdr)을 인가해서 제2도전층(16;56)상에서의 접지전위(0V)를 바이어스전압(Vgr)에 가깝도록 변화시킴으로써 메모리셀을 선택할 수 있도록 된 전압인가수단(B,W,C)을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  2. 제1항에 있어서, 상기 제1 및 제2반도체층(12,14)이 상기 반도체기판(10)상에 병렬로 위치하도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  3. 제2항에 있어서, 상기 제1 및 제2반도체층이 제1 및 제2확산층(12)(14)으로 이루어지고, 제1도전층(18)이 상기 제2확산층(14)근처에 위치하면서 제2도전층(16)이 상기 제1확산층(12)근처에 위치하도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  4. 제3항에 있어서, 정보독출모우드시 상기 전압인가수단(B,W,C)은 상기 제2도전층(16)에 최초로 접지전압(0V)을 공급하는 동안 상기 제1 및 제2확산층(12,14)에 바이어스전압(Vdr)을 공급해서 제2확산층(14)의 바이어스전압(Vdr)을 떨어뜨림으로써 메모리셀을 선택하고, 상기 메모리셀이 선택될 때 상기 제1확산층(12)의 전위를 바이어스전압(Vdr)으로 고정되도록 유지하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  5. 제4항에 있어서, 정보기록모우드시 상기 전압인가수단(B,W,C)은 제1 및 제2확산층(12,14)과 제2도전층(16)에 최초로 접지전압(0V)을 공급하면서 상기 제2확산층(14)과 상기 제2도전층(16)상의 전압레벨을 변화시킴으로써 메모리셀을 선택하고, 상기 메모리셀이 선택될 때 상기 제1확산층(12)의 전위를 접지전압(0V)으로 고정되도록 유지하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  6. 제2항에 있어서, 상기 제1 및 제2반도체층이 제1 및 제2확산층(12,14)으로 이루어지고, 제1도전층(18)이 상기 제1확산층(12)근처에 위치하면서 제2도전층(16)이 상기 제2확산층(14)근처에 위치하도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  7. 제6항에 있어서, 정보독출모우드시 상기 전압인가수단(B,W,C)은 상기 제2도전층(16)에 최초로 접지전압(0V)을 공급하는 동안 상기 제1 및 제2확산층(12,14)에 바이어스전압(Vdp)을 공급해서 제2확산층(14)의 바이어스전압(Vdp)을 떨어뜨림으로써 메모리셀을 선택하고, 상기 메모리셀이 선택될 때 상기 제1확산층(12)의 전위를 바이어스전압(Vdp)으로 고정되도록 유지하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  8. 제7항에 있어서, 정보독출모우드시 상기 전압인가수단(B,W,C)은 제1 및 제2확산층(12,14)과 제2도전층(16)에 최초로 접지전압(0V)을 공급하면서 상기 제2확산층(14)과 상기 제2도전층(16)상의 전압레벨을 변화시킴으로써 메모리셀을 선택하고, 상기 메모리셀이 선택될 때 상기 제1확산층(12)의 전위를 접지전압(0V)으로 고정되도록 유지하는 것을 특징으로 하는 불휘발성 반도체 기억장치.
  9. 제1항에 있어서, 상기 제1 및 제2도전층(58,56)이 반도체기판(50)상에 서로 격리되어 적층되도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  10. 제9항에 있어서, 제2도전형의 고농도로 도우프된 반도체확산층(52;52')과 제2도전형의 저농도로 도우프된 반도체확산층(53;53')으로 이루어진 제1활성층을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  11. 제10항에 있어서, 고농도로 도우프된 반도체확산층(52')과 저농도로 도우프된 반도체확산층(53')이 반도체기판(50)상에 서로 격리되어 적층되도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  12. 제9항에 있어서, 제1 및 제2반도체층은 서로 다른 깊이에 위치하는 제1 및 제2확산층(54,70)으로 이루어진 것을 특징으로 하는 불휘발성 반도체 기억장치.
  13. 제9항에 있어서, 제1반도체층은 금속층(72)이 반도체기판(50)상에 형성됨으로써 상기 금속층(72)과 상기 반도체기판(50)사이에 숏트키접합이 형성되도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  14. 제1도전형의 반도체기판(10;50)과, 이 반도체기판(10;50)상에 설치된 병렬비트선(B), 상기 반도체기판(10;50)에 상기 비트선(B)에 대해 격리교차되어 설치된 병렬워드선(W) 및, 상기 비트선(B)과 상기 워드선(W)간의 교차점에 연결되어 상기 반도체기판(10;50)상에 형성된 다수의 메모리셀로 이루어지고, 상기 각 메모리는 정보기록모우드세에서 소오스 및 드레인 또는 드레인 및 소오스로 기능하면서 정보독출모우드에서 드레인 및 소오스 또는 소오스 및 드레인으로 기능하도록 서로 떨어져서 상기 반도체기판(10;50)상에 형성된 제2도전형의 제1 및 제2반도체확산층(12,14;52,54)과, 정보전하를 축적하기 위해 상기 반도체기판(10;50)상에 격리되어 형성된 부유게이트층(18;58) 및, 상기 워드선(W)중 어느 하나에 접속되면서 상기 반도체기판(10;50)상에 격리되어 형성된 게이트층(16;56)으로 이루어지며, 상기 제1확산층(12;52)을 공통배선(C)에 접속하면서 상기 제2확산층(14;54)을 상기 비트선(B)중 어느 하나에 접속해서 공통배선(C)으로 역할하도록 상기 반도체기판(10;50)상에 형성된 제2도전형의 제3확산층(24;64)과, 정보기록모우드에서 상기 워드선(W)이 접지되는 동안 상기 비트선(B)과 상기 공통배선(C)에 초기적으로 바이어스전압(Vdp)을 인가해서 소정 메모리셀에 접속된 비트선에 인가되는 전압을 떨어뜨림으로써 소정 메모리셀을 선택하고, 정보독출모우드에서 상기 워드선(W)이 접지되는 동안 상기 비트선(B)과 상기 공통배선(C)에 초기적으로 바이어스전압(Vdr)을 인가해서 소정 메모리셀에 접속된 비트선에 인가되는 전압을 떨어뜨림으로써 소정 메모리셀을 선택하도록 상기 메모리셀에 접속된 전압인가수단(24,26;64,66)을 구비하여 구성된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  15. 제14항에 있어서, 상기 부유게이트층(18)과 제어게이트층(16)이 반도체기판(10)상에 병렬로 위치하도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  16. 제15항에 있어서, 상기 부유게이트층(18)이 제2확산층(14)근처에 위치하면서 상기 제어게이트층(16)이 제1확산층(12)근처에 위치하도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
  17. 제14항에 있어서, 상기 제어게이트층(56)이 상기 부유게이트층(58)상에 격리되어 적층되도록 된 것을 특징으로 하는 불휘발성 반도체 기억장치.
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