JPS59126674A - 情報記憶用半導体装置 - Google Patents

情報記憶用半導体装置

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JPS59126674A
JPS59126674A JP58001921A JP192183A JPS59126674A JP S59126674 A JPS59126674 A JP S59126674A JP 58001921 A JP58001921 A JP 58001921A JP 192183 A JP192183 A JP 192183A JP S59126674 A JPS59126674 A JP S59126674A
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Yoshihisa Mizutani
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、浮遊ｆｆ−）と制御ｅ−１とを備え情報の
再書換え可能な読出し専用半導体メモリのメモリセルと
して用いられる情報記憶用半導体装置に関する。
〔発明の技術的背景〕
情報の再書換え可能な読出し専用半導体メモリ　（ｌＰ
ＲＯＭ　：　　Ｅｒａｓａｂｌｅ　　Ｐｒｏｇｒａｍｍ
ａｂｌｅ　　Ｒ＠ａｄ　　ＯｎｌｙＭｅｍｏｒｙ　）　
Ｋ使用されるメモリセルとしては、従来、第１図の断面
図に示すような構成のものが知られている。この第１図
に示すものはｎチャネル型のものであシ、図Ｋｂいて１
はｐ型のシリコン単結晶半導体基板、２はフィールド絶
縁膜１３および４は基板１の表面領域に互１ｎＶＣ分離
して設けられるｎ＋型のソース、ドレイン領域、５はｆ
−）絶縁膜、６はこのダート絶縁膜５上に設けられるフ
ローティングｆ−ト、７はこのフローティングｆ　−ト
ロ上に設けられる絶縁膜、８はこの絶縁膜２上にさらに
設けられるコントロールダート、９はソース電極、１０
はドレイン電極、１１は絶縁膜である。
このような構成でなるメモリセルにおいて、ドレイン電
極１０およびコントロールダート８に供に高電圧たとえ
ば＋２０Ｖ以上を印加することによりソース領域３から
ドレイン領域４に向って流れるエレクトロンによル、ド
レイン領域４の近傍でインパクトアイオニゼーション（
アバランシェ）現象を起こさせる。このときに発生する
エレクトロン、ホール対のうちの一部のエレクトロンが
ｙ−ト絶縁膜５を通してフローティング？−）　６に注
入されドラッグされる。この操作を情報の書込みと称し
、情報が書込まれた状態ではフローティングｆ−トロに
エレクトロンがドラッグされているため、閾値電圧ＶＴ
Ｒは高い状態になシ、読出し電圧をコントロールダート
８に印加してもこのメモリセルはオンしない。また、情
報が書込まれてｂない状態、すなわちフローティングｆ
−）　６にエレクトロンがトラップされていない状態で
は閾値電圧Ｖ７Ｂは低いままであシ、このとき忙は容易
にオンする。このようにしてこのメモリセルでは、情報
の書込まれた状態と書込まれていない状態とを区別する
ことができるすまた、一度書込まれた情報は、紫外線を
照射することによって消去することができ、情報消去後
は情報の再書込みが可能である。
〔背景技術の問題点〕
ところで、現在の半導体装置の分野では素子の微細加工
技術には目覚しいものがあり、特にスイッチングスピー
ドの改善の観点から、チャネル長の縮少化が推し進めら
れている。このような傾向はＥＰＲＯＭの分野でも例外
ではなく、各メモリセルのチャネル長は益々縮少化され
つつある。しかしながら、チャネル長が縮少化される反
面、特性の点で問題が発生している。すなわち、チャネ
ル長が減少す芯につれ、ソース。
ドレイン間に印加される電圧（電位差）によシチャネル
領域内に生じる電界が強くなる。このため、ｌＰＲＯＭ
の読出しに用いられる様な比較的低い電圧（＋５ｖ程度
）のドレイン電圧およびダート電圧を印加し九場合でも
、ソース領域からドレイン領域に向って流れるエレクト
ロンは充分加速され、ドレイン領域近傍のチャネル領域
で前記した様なインパクトアイオニゼーションを起こし
得るエネルギーを持つ様になる。
したがって、高集積化されてチャネル長の短かくなった
ＥＦＲＯＭでは、情報の読出しを行なっている際に、本
来、情報が書込まれていないメモリセルのフローティン
グダートにもエレクトロンがトラップされて、遂には情
報が書込まれたときと同様の状態になってしまう結果が
発生する。このような現象を通常、情報の誤書込みと称
し、第１図のような構成では高集積化した場合に誤書込
みの発生は電源電圧を低下しない限シ防止できない。し
かし、電源電圧を低下するとメモリセルからの情報読出
しスピードが低下してしまう。
〔発明の目的〕
この発明は上記のような事情を考慮してなされたもので
あシ、その目的は、スイッチング速度が速く、かつ情報
の誤書込みが生じにくく、また情報書込み時に印加すべ
き書込電圧の値の低減化を図ることができる情報記憶用
半導体装置を提供することにある。
〔発明の概要〕
この発明によれば、ソース、ドレイン領域となる領域の
いずれか一方に、ソース、ドレイン領域間Ｋｍ位差が印
加された際にこの領域近傍のチャネル領域に加わる電界
を低減せしめる′電界低減手段を設けるようにした情報
記憶用半導体装置が提供されている。
〔発明の実施例〕
以下図面を参照してこの発明の一実施例を説明する。第
２図はこの発明をｌＰＲＯＭのメモリセルに実施した場
合の構成を示す断面図であシ、ここでは＠１図に示す従
来のものと同様にｎチャネルのものが例示されている。
図において２１はｐ型のシリコン単結晶半導体基板であ
シ、この基板２１のフィールド部分にはフィールド絶縁
膜２２が設けられている。そしてこのフィールド絶縁膜
２２で囲こまれた基板２１の表面領域にはソースあるい
はドレイン領域となる？型領域２３が設けられている。
同様にフィールド絶縁膜２２で囲こまれた基板２１の表
面領域には、ドレインあるいはソース領域となる互いに
接触して形成された高濃度のｎ型領域２４および低濃度
のｎ型領域２５からなるｎ型領域２６が上記ｎ型領域２
３とは分離して設けられている。上記ｎ型領域２３およ
び高濃度のｎ型領域２４はその不純物濃度が供に１０１
９〜１０２ａＡｒ！に設定されているのに対して、上記
低濃度のｎ型領域２５の不純物濃度は１０　　／ｃｍ程
度に設定されている。そしてｎ型領域２６を構成する低
濃度のｎ型領域２５は、ｎ＋型領領域２３ｎ型領域２６
との間のチャネル領域２７に近い側に設けられている。
また、上記フィールド絶縁膜２２で囲こまれた基板２１
の表面上にはｙ−ト絶縁膜２８が設けられておシ、この
ｆｆ−）絶縁膜２８上にはたとえば多結晶シリコンから
なるフローティングｆ−）　（浮遊ダート）２９が設け
られている◎さらにこのフローティングｐ　−）　２９
上には絶縁膜３０が設けられ、この上には同じく多結晶
シリコンカラなるコントロールｃ−）（ｆｌｄＪ御ｆ−
ト）３１が設けられている。上記ｎ＋型領領域３にはた
とえばアルミニウムによる“電極３２が、ｎ属領域Ｌ！
を構成する一方のｎ型領域２４には同じくアルミニウム
による＃ＩＬ％３３がそれぞれ接続される。また第２図
において３４−は表面を被う絶縁膜である。
すなわち、第２図に示すメモリセルは、ソースあるいは
ドレイン領域となる一方のｎ型領域仁互を高濃度の領域
２４と低濃度の領域２５との２つの領域で構成し、この
うち低濃度の領域２５が前記チャネル領域２２と接する
ように構成されている。
このような構成でなるメモリセルにおいて、情報の書込
みを行う場合には一方のｎ型領域２３をドレイン領域、
他方のｎ属領域Ｌ！をソース領域としてそれぞれ使用す
る。すなわち、電極３２をドレイン電極、電極３３をソ
ース電極トし、ドレイン電極３２およびコントロールｅ
　−）　Ｊ　１に供に高電圧を印加する。この場合、チ
ャネル領域２７に＋ける電位はソース領域すなわちｎ型
領域２６の電位と等しいか、もしくは極めて近い値の電
位になる。このため、ソース、ドレイン間の電界は集中
的にドレイン領域すなわちｎ型領域２３近傍のチャネル
領域２８で強くなシ、この部分でインノ４クトアイオニ
ゼーションによるホットキャリア（エレクトロンホール
対）の発生およびフローティングｙ−ト２８へのエレク
トロンの注入が起こる。この結果、情報の書込みが行な
われる。
一方、情報の読出しを行なう場合には、情報書込み時と
は逆に一方のｎ型領域２３をソース領域、他方のｎ型領
域すをドレイン領域としてそれぞれ使用する。すなわち
、電極３２をソ−スミ極、電極３３をドレイン電極とし
、ソース、ドレイン間に適当な電位嗟（たとえば５Ｖ）
を印加した上でコントロールｆ−ト３１に適当な電圧（
たとえば＋５Ｖ）を印加して閾値ＶＴＲを調べることに
よ多情報が読出される。このとき、ドレイン領域となる
ｎ型領域２６のうち、チャネル領域２７に接する部分が
不純物濃度の低い領域２５で構成されているので、ソー
ス。
ドレイン間に印加される電圧の一部をこの部分で受は持
つことができる。このため、ドレイン領域近傍のチャネ
ル領域２７に集中する電界を著しく弱めることができる
。
第３図は情報読出し時にドレイン領域となる上記ｎ型領
域２６付近に発生す゛る空乏層の状態を説明するための
断面図である。図中、斜線を施した領域がこの実施例の
メモリセルで発生する空乏一層４０の領域であシ、低濃
度のｎ型領域２５とチャネル領域２７との境界面に対し
て空乏層４０は両側に延びた状態となるため、電界の分
布状態は第４図（Ｎに示すようＫなる。これに対して上
記低濃度のｎ型領域２５を設けない場合（第１図に示す
従来のものに対応）、発生する空乏層は破線で示す領域
になシ、チャネル領域２７側のみに発生する。これはｎ
＋型領領域２４濃度が高く、はぼ金属と同じ性質を持つ
からである。そしてこの時の電界の分布状態は第４図（
Ｂ）に示すようＫなる。ｈま、この第４図（４）、（Ｂ
）を比較した場合、ソース、ドレイン間の電位差が同じ
であれば広く分布している第４図（Ａ）の方の電界のピ
ーク値が第４図（Ｂ）のものよシも低くなることは明ら
かである。すなわち、ドレイン領域の一部として低濃度
のｎ型領域２５を設けることによって、ドレイン領域近
傍のチャネル領域２７に集中する電界を著しく弱めるこ
とができる。したがって、この部分におけるイン、＋ク
トアイオニゼーションによるホットキャリアの発生が抑
制され、情報の誤書込みを防止することができる。
また、情報読出し時に誤書込みの起こる恐れがないため
、チャネル長を充分に短かくすることができ、これＫよ
って情報書込′み時の書込み効率が高められるので、情
報書込み時に印加すべきドレイン電圧、コントロールゲ
ート電圧等の書込み電圧の値を従来よシも低減化するこ
とが可能であシ、例えば情報書込み時に印加する電圧と
、情報読出し時に使用する電圧を供に５Ｖ程度とするこ
とが出来る。
第５図はこの発明の他の実施例によるメモリセルの構成
を示す断面図である。この実施例のものでは、情報読出
し時にドレインとなるｎ型領域５１を上層の低濃度のｎ
型領域５２と下層の高濃度のｎ型領域５３との二層構造
にし、下層の討型領域５３はソースとなるｎ型領域２３
と供にその不純物濃度を１０　〜１０　　／ｃｍに設定
し、上層のｎ型領域５２の不純物濃度はこれよりも低い
１０／国程度以下に設定している。
このような構成でなるメモリセルにおいて情報の書込み
を行なう場合には、第２図に示す実施例のものと同様Ｋ
［極３２をドレイン電極、電極３３をソース電極として
用いて書込みを行なう。また、情報の読出しを行なう場
合には電極３２をソース電極、電極３３をドレイン電圧
とし、ソース、ドレイン間に適癌な電位差を印加した上
でコントロールゲート３１１ＩＣ電圧を印加する。この
とき、ドレイン領域となるｎ型領域５１のうち、上層部
が不純物濃度の低い領域５２で構成されているので、ソ
ース、ドレイン間に印加される電圧の一部をこの部分で
受は持つととができる。このため、第２図の実施例のも
のと同様にドレイン領域近傍のチャネル領域２７に集中
する電界を著しく弱めることができる。
第６図は上記第５図のメモリセルにおいて、情報読出し
時にドレイン領域となるｎ型領域り付近に発生する空乏
層および電位分布状懐を説明するための断面図である。
図中、斜線を施こした領域が空乏層６０の領域であシ、
曲線６１は等電位面を表わす。図示するように上記空乏
層６０は低濃度のｎ型領域５２とチャネル領域２７との
境界面に対しては両側に延びた状態となるため、第２図
の場合と同じ理由によシミ界のピーク値を低くすること
ができ、これによってドレイン領域近傍のチャネル領域
２７に集中する電界を著しく弱めることができる。さら
Ｋこの実施例のものではドレイン領域の下層部には不純
物濃度の高いｎ型領域５３が設けられておシ、等電位面
を表わす曲線６１が図示のように傾斜している。このた
め、ソース領域からのキャリアの流れは図中矢印で示す
ように曲線６１の傾斜に対して交差する方向に曲げられ
、基板２ノの表面に集中しようとする電流路を基板２１
の内部に拡散させる働きがあるので、基板２１のより深
い部分でイン・母りトアイオニゼーションが起こるよう
Ｋなる。
このような理由から、この実施例のものでもドレイン領
域となるｎ型領域ロ一部分にオケルイン／ｆクトアイオ
ニゼーションの発生が防止でき、またたとえ発生したと
しても基板２１内部の深い部分であるために１このとき
に、たとえホットキャリアが発生したとしてもフローテ
ィング？−ト２９Ｋまで達する恐れはな□く、情報の誤
書込みを防止することができる。
第７図はこの発明のさらに他の実施例によるメモリセル
の構成を示す断面図である。この実施例のものでは前記
第２図中のｎ型領域２３に隣接するように基板２１と同
導電型でこれよシも不純物濃度の高いｐ＋型領領域３５
設け、情報書込み時における書込み効率を高めるように
したものである。すなわち、この様な構成とすることに
よって、ｎ型領域２３をドレイン領域、ｎ型領域２６−
をソース領域として用いて情報を書込む場合、新たに設
けたｐ＋型領領域３５部分に電界が集中し易くなシこの
部分でインパクトアイオニゼーションが起き易くなって
書込み効率が高められる。一方、層型領域２３をソース
領域、ｎ型領域Ｕをドレイン領域として用いる情報の読
出し時には、上記ｐ＋型領領域５はソース領域となるｎ
型領域２３に隣接してｂるので、その存在は読出し特性
にほとんど影響せずまた誤書込みを起こす恐れもな騒。
第８図および第９図はそれぞれこの発明の異なる他の実
施例によるメモリセルの構成を示す断面図である。上記
した第２図、第５図、第７図の各実施例では、情報の読
出し時にドレイン領域として用いられるｎ型領域２６．
５１として高濃度の領域と低濃度の領域を設けることＫ
よって、ドレイン領域近傍のチャネル領域２２に集中す
る電界を低減するようにしている。ところが、この様に
チャネル領域２７中に集中する電界を低減せしめる手段
としては、情報読出し時にドレイン領域となる領域の深
さく拡散深さ、イオン注入深さ等）を極めて浅く形成す
ることでも達成できる。そこで第８図に示すものでは、
ｎ型領域２３の深さよシも浅いｎ型領域３６をソースあ
るいはドレイン領域として設けるようにしている。また
、第９図に示すものでは、基板２１の表面上に金属また
は金属シリサイドからなる導体層３７を形成し、この導
体層３２と基板２ノとのショットキー接合によって基板
２１との界面にソースあるいはドレイン領域に相当する
ものを形成している。このように極めて浅いｎ＋型領領
域３６るいはこれに相当するものを設けることによって
、ソース、ドレイン間に流れるキャリアはドレイン領域
（ｎ＋型領領域３６近傍においてドレイン領域の表面の
みならず、ドレイン領域の下面に分散して流れ込む。こ
の結果、ドレイン領域近傍のチャネル領域２７に集中す
る電界は弱められる。
なお、この発明は上記した各実施例に限定されるもので
はない。たとえば上記各実施例ではメモリセルとしてｎ
チャネルの場合について説明したが、これはｐチャネル
のものに実施できることはいうまでもなくｐチャネルの
ものでも同様の効果を得ること＼ができる。
このように各実施例のメモリセルでは情報の誤書込みが
生じに＜＜、情報書込み時に印加すべき書込み電圧の値
の低減化を図ることができる。また、これによシチャネ
ル長の縮少化が可能であるので、スイッチング速度を速
くすることができる。
〔発明の効果〕
以上説明したようにこの発明によれば、スイッチング速
度が速く、かつ情報の誤書込みが生じに＜＜、また情報
書込み時に印加すべき書込み電圧の値の低減化を図るこ
とができる情報記憶用半導体装置が提供できる。
【図面の簡単な説明】
第１図はＥＰＲＯＭの従来のメモリセルを示す断面図、
第２図はこの発明の一実施例の構成を示す断面図、第３
図および第４図はそれぞれ上記実施例を説明するだめの
もので、第３図は断面図、第４図は電界の分布状態図、
第５図はこの発明の他の実施例の構成を示す断面図、第
６図はこの実施例を説明するため、の、断面図、第７図
はこの発明のさら（Ｃ他の実施例の構成を示す断面図、
第８図および第９図はそれぞれこの発明の異なる他の実
施例の構成を示す断面図である。 ２）・・・ｐ型のシリコン桓結晶半導体基板、２２・・
・フィールド絶縁膜、２３．２４．３６．５３・・・ｎ
　型領域、２５．２６．５１．５２・・・ｎ型領域、２
７・・・チャネル領域、２８・・・ダート絶縁膜、２９
・・・フローティングダート（浮遊ケ”−））、３０゜
３４・・・絶縁膜、３１・・・コントロールダート（制
御ダート）、３２．３３・・・電極、３５・・・ｐ型領
域、３７・・・導体層、４０．６０・・・空乏層、６１
・・・等電位面を表わす曲線。 出願人代理人　　弁理士　鈴　江　武　彦第１図 第３図 第４図 （Ａ）　　　　　　　　ＣＢ）

Claims (6)

    【特許請求の範囲】
  1. （１）半導体基体と、この半導体基体の表面領域に互い
    に分離して設けられそれぞれソースあるいはドレイン領
    域となる第１．第２領域と、上記第１．１！２領域間の
    チャネル領域と、少なくとも上記チャネル領域上に積層
    される浮遊ダートおよび制御ｆ−）と、上記第１領域に
    設けられ、上記第１．第２領域間に電位差が印加７され
    た際に第１領域近傍の上記チャネル領域に加わる電界を
    ′低減せしめる電界低減手段とを具備したことを特徴と
    する情報記憶用半導体装置。
  2. （２）前記第１．第２領域のうち、情報書込時には第１
    領域をソース領域、第２領域をドレイン領域、として用
    い、情報読出時には第１領域をドレイン領域、！２領域
    をソース領域として用いるようにした特許請求の範囲第
    １項に記載の情報記憶用半導体装置。
  3. （３）前記電界低減手段が、前記第１領域のうち少なく
    とも前記チャネル領域に接する部分の不純物濃度を他の
    部分よシも低くすることによって構成されている特許請
    求の範囲第１項に記載の情報記憶用半導体装置。
  4. （４）前記電界低減手段が、前記第１領域のうち少なく
    とも前記チャネル領域に接する部分が上層および下層の
    二層構造よルなシ、上層の不純物濃度を下層の不純物濃
    度よりも低くすることによって構成されている特許請求
    の範囲第１項に記載の情報記憶用半導体装置。
  5. （５）前記電界低減手段が、前記第１領域のうち少なく
    とも前記チャネル領域に接する部分の深さを前記第２領
    域の深さよりも浅くすることによって構成される特許請
    求の範囲第１項に記載の情報記憶用半導体装置。
  6. （６）前記電界低減手段が、前記第１領域を半導体と金
    属または金属シリサイドとのショットキー接合によって
    形成することによシ構成される特許請求の範囲第１項に
    記載の情報記憶用半導体装置。
JP58001921A 1983-01-10 1983-01-10 情報記憶用半導体装置 Granted JPS59126674A (ja)

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JP58001921A JPS59126674A (ja) 1983-01-10 1983-01-10 情報記憶用半導体装置
US06/563,101 US4665418A (en) 1983-01-10 1983-12-16 Semiconductor memory device
DE3346831A DE3346831C2 (de) 1983-01-10 1983-12-23 Speicher-Feldeffekttransistor und Verfahren zum Betreiben desselben

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Application Number Priority Date Filing Date Title
JP58001921A JPS59126674A (ja) 1983-01-10 1983-01-10 情報記憶用半導体装置

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JPH0256818B2 JPH0256818B2 (ja) 1990-12-03

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