KR0124574B1 - 3중웰 씨모스 구조를 갖는 플래쉬 이이피롬 - Google Patents

3중웰 씨모스 구조를 갖는 플래쉬 이이피롬

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Abstract

본 발명은 3중웰 씨모스 구조를 갖는 플래쉬 이이피롬에 관한 것으로서, 제1도전형의 실리콘기판과, 상기 제1도전형의 실리콘기판에 형성된 제2도 전형의 얕은 제1웰과, 제2도전형의 얕은 제1웰내에 서로 일정간격을 두고 형성된 제1도전형의 제1소오스/드레인영역과, 상기 제1소오스/드레인영역과 오버랩되어 상기 기판상에 형성된 제1게이트절연막 및 제1게이트전극을 갖는 주변 PMOS 영역과, 상기 제1도전형의 실리콘기판에 형성된 제2도전형의 깊은 제2웰과, 상기 깊은 제2웰내에 형성된 제1도전형의 얕은 제3웰과, 상기 얕은 제3웰내에 서로 일정 간격을 두고 형성된 제2도전형의 제2소오스/드레인영역과, 상기 제2소오스/드레인영역과 오버랩되어 상기 기판상에 형성된 제2게이트절연막 및 제2게이트전극을 갖는 주변 NMOS 영역과, 상기 제1도전형의
실리콘기판에 형성된 제1도전형의 얕은 제4웰과, 상기 얕은 제4웰내에 서로 일정 간격을 두고 형성된 제2도전형의 제3소오스/드레인영역과, 상기 제2소오스/드레인영역과 오버랩되어 상기 기판상에 순차 형성된 제3게이트 절연막, 플로팅 게이트 및 콘트롤 게이트와 이들 게이트를 절연시켜 주기위한 층간절연막을 갖는 메로리셀과, 플래쉬 소거동작시 상기 메모리셀의 콘트롤 게이트에 상대적으로 큰 네가티브 전압을 인가하기 위한 네가티브 전압원과, 플래쉬 소거동작시 주변 PMOS 영역의 얕은 제2웰과 주변 NMOS 영역의 깊은 제3웰에 상대적으로 동일한 작은 포지티브 전압을 인가하기 위한 제1포지티브 전압원과, 플래쉬 소거동작시 주변 NMOS 영역의 얕은 제3웰에 0V의 기준전압을 인가하기 위한 기준전압원과, 플래쉬 소거동작 메모리셀의 얕은 제4웰에 상기 포지티브 전압보다 크지않은 전압을 인가하기 위한 제2포지티브 전압원을 포함하는 것을 특징으로 한다.

Description

3중웰 씨모스 구조를 갖는 플래쉬 이이피롬
제1도(a)는 일반적인 EPROM 셀의 단면도.
제1도(b)는 일반적인 CMOS/NMOS 혼재형 EPROM 셀의 단면도.
제2도(a), (b)는 일반적인 Fowler-Nordheim 소거방식을 이용한 EEPROM 셀의 단면도.
제2도(c)는 일반적인 NMOS형 EEPROM 셀의 단면도.
제3도는 종래의 플래쉬 EEPROM 셀의 단면도.
제4도는 또 다른 종래의 플래쉬 EEPROM 셀의 단면도.
제5도(a)는 종래의 3중웰(triple well) CMOS 구조를 갖는 플래쉬 EEPROM 셀의 단면도.
제5도(b)는 제5도(a)의 플래쉬 EEPROM 셀에 있어서, 소거동작시 메모리셀의 바이어스 상태를 나타낸 도면.
제6도(a)는 본 발명의 3중웰 CMOS 구조를 갖는 플래쉬 EEPROM 셀의 단면도.
제6도(b)는 제6도(a)의 플래쉬 EEPROM 셀에 있어서, 소거동작시 각 부분의 바이어스 상태를 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
140 : 실리콘기판 110 : 주변 PMOS 영역
120 : 주변 NMOS 영역 130 : 메모리셀
122, 131 : p형웰 111 : n형웰
121 : 깊은 n형웰 112 : p+형 소오스/드레인영역
123, 132 : n+소오스/드레인영역
113, 124, 133 : 게이트 산화막
114, 125 : 게이트 전극 134 : 플로팅게이트
135 : 층간절연막 136 : 콘트롤 게이트
본 발명은 플래쉬 이이피롬(FLASH ELECTRICALLY ERASABLE PROGRAMMABLE READONLY MEMORY:FLASH EEPROM)에 관한 것으로, 특히 트리플 웰 씨모스(triple wll complementary metal oxide semiconductor triple well CMOS) 구조를 갖는 플래쉬 이이피롬에 관한 것이다.
잘 알려진 바와 같이, 통상 메모리 소자는 롬(Read Only Memory ROM)과 램(Random Access Memory RAM)으로 구분된다.
램의 설명에 앞서 롬을 간단히 설명하면 다음과 같다.
롬은 제조공정중에서 확산층, 이온 주입 및 콘택홀 홀용 마스크에 미리 프로그램 데이터를 입력하여 프로그램하여 버리는 마스크(mask) 롬(NROM)과, 칩(chip)을 제조하여 실장한 다음 전기적으로 프로그램하는 피롬(Programmable ROM PROM)이 있다.
이하에서, 셀 기술상 중요한 피롬셀에 대해서는 대략 설명하고 마스크롬에 대해서는 그 설명을 생략하기로 한다.
PROM은 다시 자외선을 이용하여 입력데이터를 소거할 수 있는 EPROM(erasable PRO-M)과 전기적으로 입력 데이터를 소거 할 수 있는 EEPROM(electrically erasable PRO-M)으로 구분된다.
제1도(a)와 제1도(b)는 전형적인 EPROM 셀 단면도와 CMOS/nMOS 혼재형 EPROM 단면도를 나타낸다.
EPROM 셀은 제1도(a)에 나타낸 바와 같이 2층의 다결정 실리콘 구조의 n채널 스택드 게이트(stacked gate)구조를 갖는다.
여기서, 제1다결정실리콘(15)은 플로팅게이트 전극으로, 그리고 제2다결정실리콘(16)은 컨트롤 게이트 전극으로 사용된다.
이 메모리셀에서는 게이트전극(16)과 드레인(17)에 정(正)의 고전압을 인가하여 드레인 영역(12) 부근에서 발생하는 고(高)에너지를 가진 전자(hot electron)를 게이트 산화막(14)의 포텐셜 장벽을 넘게하여 플로팅게이트(15)에 주입시킨다.
이렇게 해서 플로팅게이트 전극(15)에 주입된 전자의 전하량에 의하여 셀트랜지스터의 스레시홀드 값(threshold value)이 변화하여 프로그램된다.
게이트 산화막(14)의 포텐셜 장벽(3.3eV) 이상의 에너지를 가진 자외선을 이 셀에 조사하면 플로팅게이트 전극(15)에 축적된 전자는 다시 기판(11)으로 돌아간다.
이것을 프로그램 소거 상태라 한다.
제1도(b)는 nMOS 셀부를 p 기판상에 둔 CMOS/nMOS 혼재형 EPROM 단면도이다.
DRAM(Dynamic Random Access Memory)과 같이 EPROM에 있어서도 nMOS로 구성된 셀부(20)를 p웰내에 둘것인지 또는 p기판상에 둘것인지가 문제로 되지만 nMOS 기술의 축적을 유효하게 이용하기 위해 셀부(20)가 p기판(21)상에 존재하는 n웰 EPROM 구조가 많다.
그리고 최근에는 한번 프로그램하고 나서 다시 써넣을 수 없는 OTP(one tiem PRO-M) EPROM의 시장도 상당히 확대되어 있는데, 이들은 보통의 EPROM이 창(窓)을 가진 패키지에 들어있는데에 비해, 창이 없는 플라스틱 패키지에 실장되어 있다.
이하에서, EPROM에 대해서 설명하기로 한다.
써넣기와 소거를 전기적으로 행하는 EEPROM은 플로팅게이트형과 MNOS(metal nitr-ide oxide semiconductor) 메모리형의 2종류가 있다.
일반적으로 전자는 기억유지 신뢰성이 우수하고 후자는 써넣기/소거의 회수에 대한 내성면(耐性面)에서 우수하다는 장점을 가지고 있다.
제2도(a) 내지 제2도(c)는 전형적인 EEPROM 셀의 단면도를 나타낸다.
제2도(a)는 FLOTOX(floating gate tunnel oxide)형의 셀, 제2도(b)는 3층 다결정 Si 구조로 다결정 Si 표면의 textured surface(꺼칠꺼칠한 면)을 이용하여 터널을 발생하기 쉬운 셀, 제2도(c)는 NMOS형 셀을 나타낸다.
제2도(a)와 제2도(b)의 셀은 어느 것이나 Fowler-Nordheim(이하에서, FN형)의 터널현상을 이용한 것이다.
제2도(c)의 NMOS형 셀은 실리콘기판(31)상에 아주 얇은 실리콘산화막(32), (SiO2막), (3nm)을 형성하고, 또 그위에 적당한 두께의 실리콘질화막(Si3N4막), (33)을 마련하고 다결정실리콘 게이트(34)를 둔다.
잘 알고 있는 바와 같이 Si3N4막(33)중에 또는 Si3N4/SiO2계면에는 캐리어트랩(tr-ap) 센터(포획중심)가 존재한다.
그래서 게이트(34)에 전압을 인가함으로써 실리콘기판(31)과 트랩 사이에 터널효과에 따라 캐리어의 수수(授受)를 행할 수 있고 그 결과 셀 스레시홀드 값(thresho-ld value)의 대소를 변화시킬 수 있으므로 “0″과 1의 기억동작이 가능하게 된다.
또, 최근, 대부분의 EEPROM과 마찬가지로 사용할 수 있고 자외선없이 전기적으로 소거할 수 있는 EEPROM 셀도 발표되고 있다. 이것은 종래의 자외선 소거형 EEPROM 셀에 소거게이트를 가한것으로써 메모리의 대용량화가 기대되고 있다.
제2도(a) 내지 제2도(c)의 셀들은 어느 것이나 nMOS로 구성되어 있고, CMOS EEPR-OM의 경우는 CMOS/nMOS 혼재형의 EEPROM으로 된다. 역시 이 경우도 nMOS 주체형의 CMOS 구조 즉 n웰 구조가 많다.
위에서 설명한 바와 같이 MOS 메모리는 근년 CMOS화 경향이 한층 강해지고 있다.
통상, CMOS/nMOS 혼재형은 CMOS로 취급한다.
예전에는 SRAM에만 완전 CMOS형 셀의 종류가 존재하고 일찍부터 CMOS화 경형을 보여 왔으나 다른 MROM 및 EEPROM등도 SRAM에 뒤지면서도 CMOS화의 경향이 강해지고 있다는 것을 알 수 있다.
이제야말로 전(全) 디바이스가 CMOS화 되어가고 있는 것이다.
이하에서, 제3도 내지 제6도를 참조하여 플래쉬 기술(Flash technology)에 대해서 설명하기로 한다.
제3도는 플래쉬 기술의 원차 특허로 알려져 있는 엑셀(EXCEL) 특허(미국특허번호 4,698,787 특허일 1987. 10. 9.)의 주요 도면이다.
제3도에 따르면, 플로팅게이트(floating gate), (45)에 축적된 데이터의 소거(er-ase)는 F-N 터널링(tunneling)을 이용하여 플로팅게이트(45)로부터 n+도전형의 소오스(source), (43)쪽으로 전하를 빼내는 것에 의해 이루어진다.
여기서, n+란 고농도의 n 도전형을 의미한다.
이 방법을 소오스 소거방식(source erase method)라 부른다.
현재, 미국의 인텔(intel)사가 소오스 소거방식을 사용하고 있다.
제3도에 나타낸 바와 같이 소거시, 제어(control) 게이트(46)에는 0V의 게이트 전압 Vg이, 소오스에는 13V의 소오스전압(Vs)이, p 도전형 기판(41)에는 0V의 기판전압(Vsub)이 인가된다. 여기서, 플로팅게이트(45)의 물질로서는 주로 폴리실리콘이 사용된다.
또한, 제3도의 엑셀 특허에 따르면, 소거시 n+도전형의 소오스(43)에서의 접합 브레이크 다운(junction breakdown)을 방지하기 위하여 n+도전형의 소오스 하측에 이것을 감싸는 n-도전형의 딥 확산소오스(deep diffused source), (44)를 형성한다.
여기서, n-란 저농도의 n 도전형을 의미한다.
제4도는 플래쉬 기술의 또 다른 예를 보여주는 것으로, AMD 특허(미국특허번호 5,077,691 특허일 1991. 12. 31.)의 주요 도면이다.
제4도에 따르면, 위의 엑셀 특허에서 설명된 소오스에서 접합 브레이트다운의 문제를 방지하기 위해, 플로팅게이트(54)에 축적된 데이터 소거시, 소오스(53)에는 0.5∼5V의 낮은 소오스전압(Vs)를 인가해주고 대신 제어게이트(55)에는 -11V의 높은 네거티브 전압(negative voltage)(Vg)를 인가해준다.
AMD 특허에 따르면, n+도전형의 소오스(53) 하측에 n-도전형의 딥 접합소오스를 형성할 필요가 없다.
이러한 방식을 네거티브 게이트 소거방식이라 부른다.
제5도(a) 와 제5도(b)는 본 발명의 바로 선행기술(prior art)에 해당하는 NEC 논문(paper), (Journal of solid state circuits, vo 127, No.11, November 1992, p 1547-1553)의 주요 도면들로서, 이 논문에서는 위에서 설명한 엑셀 특허 및 AMD 특허와는 다른 소거(erase)방식을 취하고 있다.
즉, 플로팅게이트로부터 소오스측으로의 FN 터널링에 의한 데이터 소거방식과는 다르게, 플로팅게이트로부터 채널영역으로 FN 터널링에 의해 데이터 소거를 실현한다.
제5도(a)에 따르면, 트리플 웰 CMOS 구조를 갖는 플래쉬 EEPROM은 p형 기판(100)과, p형 기판(100)상에 형성된 얕은 n형웰(61)과, 상기 얕은 n형웰(61)내에 서로 일정 간격을 두고 형성된 p+형 소오스/드레인영역(62)과, 상기 p+형 소오스/드레인영역(62)과 오버랩되어 p형 기판(100)상에 형성된 게이트 산화막(63) 및 게이트 전극(64)으로 이루어진 주변 PMOS 영역(peripheral PMOS region), (60)과, p형 기판(100) 상에 형성된 얕은 p형웰(71)과, 상기 얕은 p형웰(71) 내에 서로 일정 간격을 두고 형성된 n+형 소오스/드레인영역(72)과, 상기 n+형 소오스/드레인영역(72)과 오버랩되어 상기 기판(100)상에 형성된 게이트 산화막(73) 및 게이트 전극(74)으로 이루어진 주변 NMOS 영역(70)과, p형 기판(100)내에 형성된 깊은 n형웰(81)과, 깊은 n형웰(81)내에 형성된 얕은 p형웰(82)과, 상기 얕은 p형웰(82) 내에 서로 일정 간격을 두고 형성된 n+형 소오스/드레인영역(83)과, 상기 n+형 소오스/드레인영역(83)과 오버랩되어 상기 기판(100)상에 형성된 게이트 산화막(84) 및 게이트 전극(85)으로 이루어진 네가티브 전압 NMOS 영역(negative voltage NMOS region), (80)과, p형 기판(100)내에 형성된 깊은 n형웰(91)과, 깊은 n형웰(91)내에 형성된 얕은 p형웰(92)과, 상기 얕은 p형웰(92) 내에 서로 일정 간격을 두고 형성된 n형 소오스/드레인영역(93)과, 상기 n+형 소오스/드레인영역(93)과 오버랩되어 상기 기판(100)상에 순차 형성된 게이트 산화막(94), 플로팅게이트(95) 및 콘트롤게이트(97), 이들을 절연시켜 주기위한 층간 절연막(96)으로 이루어진 메모리셀(90)을 포함한다.
상기와 같은 구조를 갖는 플래쉬 EEPROM은 제5도(b)에 도시된 바와 같이 소거시 메모리셀(90)의 얕은 p형웰(92)에 +5V의 전압, 콘트롤 게이트(97)에 -11V∼-13V의 전압을 인가하여 준다.
메모리셀(90)의 얕은 p형웰(92)에 5V를 인가하여 주기때문에 주변 NMOS 영역의 얕은 p웰(71)을 메모리셀(90)의 얕은 p형웰(92)로 부터 분리(isolation)시켜 줄 필요가 있다.
그러므로 메모리셀(90)을 p형 기판(100) 깊은 n형웰(91) 및 얕은 n형웰(92)의 3중웰(triple well)을 구성 하였다.
제5도(b)는 제5도(a)에 도시된 EEPROM에 있어서, 소거시 메모리셀(90)의 바이어스 상태를 도시한 것이다.
그러나, 제3도∼제5도의 플래쉬 EEPROM은 다음과 같은 문제점이 발생한다.
제3도에 도시된 엑셀 특허의 경우는 소거시 소오스영역(43)에 13V의 고전압을 인가해 주는 반면에 기판(41)을 접지(ground)시켜 주기때문에 2가지 심각한 문제점이 발생하게 된다.
첫째는 소오스영역(43)에서의 접합 브레이크다운(junction breakdown)이 발생되는 것이다.
둘째는 플로팅게이트(45)와 소오스영역(43)이 오버랩되는 영역(48)에서 깊은 공핍영역(deep depletion region)이 형성되고 이 영역에서 밴드-투-밴드 터널링(band-to-band tunneling)에 의해 전자-홀 쌍(electron-hole pair)가 생성되는 것이다.
생성된 홀의 일부는 전계에 의해 핫 홀(hot hole)이 되어 게이트 산화막(47)에 트랩되고, 게이트 산화막(47)내에 트랩된 홀은 소거시 전자의 터널링 전류를 증가시켜 과소거(over-erase)문제를 야기시킨다.
두가지 문제를 해결하기 위하여 엑셀 특허에서는 n-/n+의 이중확산을 이용하여 얕은 소오스영역(43)을 감싸도록 깊은 경사형 접합의 소오스영역(44)을 형성하였다.
그러나, 깊은 경사형 접합의 소오스영역(44)의 형성은 공정의 복잡성을 야기시킬 뿐만아니라 소자를 스케일링(scaling)하는데 어려움이 뒤따른다.
제 4도에 도시된 AMD 특허의 경우는 엑셀 특허와 같이 소거시 소오스영역에 고전압을 인가할때 발생하는 문제점을 해결하기 위하여, 소오스영역(53)에 5V 정도의 큰 포지티브전압을 인가함과 동시에 콘트롤게이트(55)에 -11V∼-13V 정도의 큰 네가티브 전압을 인가하였다.
이와 같이 네가티브 게이트 소거방식은 소오스영역에서 접합 브레이크다운의 발생을 방지할 수 있으나 밴드-투-밴드 터널링에 의한 핫 홀의 생성을 완전히 억제시켜줄수는 없었다.
이는 밴드-투-밴드 터널링이 콘트롤 게이트(55)와 소오스영역(53)간의 전압차에 의해서 주로 결정되기 때문이다.
제5도 도시된 NEC 특허는, 상기 설명한 소오스영역으로의 FN 터널링에 의한 소거방식과 네가티브 게이트 소거방식을 사용시 발생되는 핫 홀 생성문제를 해결하기 위하여, 플로팅게이트로부터 채널영역으로의 FN 터널링의 의해 소거하는 방식을 채택하였다.
NEC 특허의 소거방식은 채널영역이 p형 실리콘이므로 소거시 채널영역이 깊은 공핍상태가 아닌 홀축적(hole accumulation) 상태가 되어 밴드-투-밴드 터널링이 일어나지 않으며, 따라서 핫 홀이 생성되지 않는다.
그러나 소거시 메모리셀(90)의 얕은 p형웰(92)에 +5V를 인가해 주므로 주변 NMOS 영역(70)의 얕은 p형웰(71)을 메모리셀(90)의 얕은 p형웰(92)과 분리시켜 주어야만 한다.
이를 위하여 메모리셀(90)에 기판(91), 깊은 n형웰(92) 및 얕은 n형웰(93)의 3중웰 구조를 사용하므로 단일의 p형웰만을 사용할때보다 셀공정을 최적화시키기 어렵다.
또한, 메모리셀 어레이는 칩전체면적의 50% 이상을 차지하기 때문에 셀어레이(90)에 3중웰을 사용시 셀(90)의 얕은 p형웰(92)과 기판(100)사이에 형성된 깊은 n형웰(91)의 콘택을 형성하기 어려울뿐만아니라 이에 따라 셀에레이의 면적이 크게 증가하는 문제점이 있었다.
그리고, 콘트롤 게이트(97)에 큰 네가티브 전압을 걸어주기 위해 네가티브 전하 펌프회로(negative charge pump circuit)를 사용하는데, 이를 위하여 NEC 특허는 네가티브 전압용 NMOS 영역(80)을 주변 NMOS 영역(70)과 메모리셀(90) 사이의 기판(100)에 형성하였다.
그러므로, 네가티브 전압 NMOS 영역(80)의 얕은 p형웰(82)에 큰 네가티브 전압이 인가되는 경우 주변 NMOS 영역(70)의 얕은 p형웰(71)로부터 얕은 p형웰(82)을 분리시켜 주어야하기 때문에 네가티브 전압용 NMOS 영역(80)에도 3중웰 구조를 사용하여만 한다.
본 발명은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위한 것으로서, 플로팅게이트에 축적된 신호를 FN 터널링에 의해 채널영역으로 소거시키고 3중웰 구조를 주변 NMOS 영역에만 채택하여, 칩전체면적을 축소시키고 셀공정을 용이하게 최적화시킬 수 있는 3중웰 시모스구조를 갖는 EEPROM을 제공하는 것을 그 목적으로 한다.
상기 목적을 달성하기 위하여 본 발명은 제1도전형의 실리콘기판과, 상기 제1도전형의 실리콘기판에 형성된 제2도전형의 얕은 제1웰과, 제2도전형의 얕은 제1웰내에 서로 일정 간격을 두고 형성된 제1도전형 제1소오스/드레인영역과, 상기 제1소오스/드레인영역과 오버랩되어 상기 기판상에 형성된 제1게이트 절연막 및 제1게이트전극을 갖는 주변 PMOS 영역과, 상기 제1도전형의 실리콘기판에 형성된 제2도전형의 깊은 제2웰과, 상기 깊은 제2웰내에 형성된 제1도전형의 얕은 제3웰과, 상기 얕은 제3웰내에 서로 일정 간격을 두고 형성된 제2도전형의 제2소오스/드레인영역과, 상기 제2소오스/드레인영역(123)과 오버랩되어 상기 기판상에 형성된 제2게이트 산화막 및 제2게이트전극을 갖는 주변 NMOS 영역과, 상기 제1도전형의 실리콘기판에 형성된 제1도전형의 얕은 제4웰과, 상기 얕은 제4웰내에 서로 일정 간격을 두고 형성된 제2도전형의 제3소오스/드레인영역과, 상기 제3소오스/드레인영역과 오버랩되어 상기 기판상에 순차 형성된 제3게이트절연막, 플로팅게이트 및 콘트롤 게이트와 이들 게이트들을 절연시켜 주기 위한 층간 절연막을 갖는 메모리셀과, 플래쉬 소거시 상기 메모리셀의 콘트롤 게이트에 상대적으로 튼 네가티브 전압을 인가하기 위한 네가티브 전압원과, 슬래쉬 소거 동작시 상기 주변 PMOS 영역의 얕은 제2웰과 주변 NMOS 영역의 깊은 제3웰에 상대적으로 동일한 작은 포지티브전압을 인가하기 위한 제1포지티브 전압원과, 플래쉬 소거동작시 주변 NMOS 영역의 얕은 제3웰에 0V의 기준전압을 인가하기 위한 기준전압원과 플래쉬 소거동작시 메모리셀의 얕은 제4웰에 상기 포지티브전압보다 크지않은 전압을 인가하기 위한 제2포지티브 전압원을 포함하는 3중웰 CMOS 구조를 갖는 플래쉬 EEPROM을 제공한다.
이하, 본 발명의 실시예를 첨부 도면에 의거하여 상세히 설명한다.
제6도(a)는 본 발명의 3중웰 CMOS 구조를 갖는 플래쉬 EEPROM 단면도를 도시한 것이다.
본 발명의플래쉬 EEPROM은 FN 터널링에 의해 플로팅게이트에 축적된 신호를 채널영역으로 소거시키는 방식을 사용하고, 주변 NMOS 영역에만 3중웰 구조를 사용하고 메모리셀에는 단일의 p형웰을 사용한 구조를 갖는다.
제6도(a)를 참조하면, 플래쉬 EEPROM은 주변 NMOS 영역(120)은 p형 기판(140), 깊은 n형웰(121) 및 얕은 p형웰(122)의 3중웰 구조를 갖으며, 메모리셀(130)은 얕은 p형웰(131)만 갖는다.
따라서, 소거시 주변 NMOS 영역(120)의 깊은 n형웰(121)에 p형 기판(140)에 인가되는 전압과 동일하게 +5V를 인가해줌으로써 주변 NMOS 영역(120)의 얕은 p형웰(122)을 메모리셀(130)의 p형웰(131)로부터 분리시켜 준다. 즉, 주변 PMOS 영역(110)은 기판(140)에 형성된 얕은 n형웰(111), n형웰(111)내에 형성된 p+형 소오스/드레인영역(112), 게이트 절연막(113) 및 게이트전극(114)으로 이루어졌다.
주변 NMOS 영역(120)은 기판(140)에 형성된 깊은 n형웰(121), 깊은 n형웰(121)내에 형성된 얕은 p형웰(122), p형웰(122)내에 형성된 n+형 소오스/드레인영역(123), 게이트 절연막(124) 및 게이트 전극(125)으로 이루어졌다. 메모리셀(130)은 기판(140)에 형성된 얕은 p형웰(131), p형웰(131)내에 형성된 n+형 소오스/드레인영역(132), 게이트 절연막(133), 플로팅게이트(134) 및 콘트롤 게이트(136)와 이들 게이트(134, 136)간을 절연시켜 주기 위한 층간 절연막(135)으로 이루어졌다.
이러한 구조를 갖는 EEPROM은 소거시 제6도(b)에 도시된 바와 같이 메모리셀(130)에 -11V∼-13V 정도의 큰네가티브 전압을 인가하고 주변 PMOS 영역(110)의 얕은 n형웰(111)과 주변 NMOS 영역(120)의 깊은 n형웰(121)에 동일하게 +5V 정도의 작은 포지티브전압(Vcc)을 인가하며, 주변 NMOS 영역(120)의 얕은 p형웰(122)에는 0V의 기준전압을 인가하며, 메모리셀(130)의 얕은 p형웰(131)에는 상기 얕은 n형웰(111)과 깊은 n형웰(121)에 인가되는 전압(Vcc)보다 같거나 작은 전압을 인가하고, 각 소오스/드레인영역(112), (123), (132)은 각각 플로팅시켜 줌으로써 플로팅게이트(134)에 축적된 신호를 FN 터널링에 의해 채널영역으로 소거시켜준다.
상기한 바와 같은 본 발명에 의하면, 다음과 같은 효과를 얻을 수 있다.
첫째로, 메모리셀이 단일의 p웰 구조를 가지므로 셀의 공정을 손쉽게 최적화시킬 수 있다.
즉, 셀의 채널의 도핑 프로파일(doping profile)을 콘트롤하기 쉬워진다.
둘째로, 칩의 전체면적중 50% 이상을 차지하는 메모리셀에는 단일의 p웰 구조를 채택하고 주변 NMOS영역에는 3중웰 구조를 채택하므로 칩의 면적을 종래보다 축소시킬 수 있을 뿐만아니라 깊은 n형웰의 콘택을 형성하기 쉽다.
셋째로, 소거시 게이트에 큰 네가티브 전압을 인가하기 위하여 네가티브 전하 펌프회로를 사용하는 경우에도 주변 NMOS 영역에 3중웰 구조를 채택하므로 네가티브 전하 펌프회로의 큰 네가티브 전압이 인가되는 p형웰을 주변 NMOS 영역의 p형웰과 서로 절연시켜주므로 네가티브 전하 펌프회로에 3중웰 구조를 사용하지 않아도 된다.

Claims (3)

  1. 제1도전형의 실리콘기판(140)과, 상기 제1도전형의 실리콘기판(140)에 형성된 제2도전형의 얕은 제1웰(111)과, 제2도전형의 얕은 제1웰(111)내에 서로 일정 간격을 두고 형성된 제1도전형의 제1소오스/드레인영역(112)과, 상기 제1소오스/드레인영역(112)과 오버랩되어 상기 기판(140)상에 형성된 제1게이트/절연막(113) 및 제1게이트전극(114)을 갖는 주변 PMOS 영역(peripheral PMOS region), (110)과, 상기 제1도전형의 실리콘기판(140)에 형성된 제2도전형의 깊은 제2웰(121)과, 상기 깊은 제2웰(121)내에 형성된 제1도전형의 얕은 제3웰(122)과, 상기 얕은 제3웰(122)내에 서로 일정 간격을 두고 형성된 제2소오스/드레인영역(123)과, 상기 제2소오스/드레인영역(123)과 오버랩되어 상기 기판(140)상에 형성된 제2게이트절연막(124) 및 제2게이트전극(125)를 갖는 주변 NMOS 영역(120)과, 상기 제1도전형의 실리콘기판(140)에 형성된 제1도전형의 얕은 제4웰(131)과, 상기 얕은 제4웰(131)내에 서로 일정 간격을 두고 형성된 제2도전형의 제3소오스/드레인영역(132)과, 상기 제3소오스/드레인영역(132)과 오버랩되어 상기 기판(140)상에 순차 형성된 제3게이트절연막(133), 플로팅게이트(134) 및 콘트롤 게이트(136)와 이들 게이트(134), (136)를 절연시켜 주기위한 층간절연막(135)을 갖는 메모리셀(130)과, 플래쉬 소거동작시 상기 메모리셀(130)의 콘트롤 게이트(136)에 상대적으로 큰 네가티브 전압을 인가하기 위한 네가티브 전압원(VG)형웰(92))과, 플래쉬 소거동작시 주변 PMOS 영역(110)의 얕은 제1웰(111)과 주변 NMOS 영역(120)의 깊은 제2웰(121)에 상대적으로 동일한 작은 포지티브 전압을 인가하기 위한 제1포지티브 전압원(VG)과, 플래쉬 소거동작시 주변 NMOS 영역(120)의 얕은 제3웰(122)에 0V의 기준전압(Orefernc voltage)을 인가하기 위한 기준전압원(VR)과, 플래쉬 소거동작시 메모리셀(130)의 얕은 제4웰(131)에 상기 포지티브 전압보다 크지않은 전압을 인가하기 위한 제2포지티브 전압원(VP)을 포함하는 것을 특징으로 하는 3중웰 CMOS 구조를 갖는 플래쉬 이이피롬.
  2. 제1항에 있어서, 네가티브 전원(VG)으로부터 콘트롤 게이트(136)에 인가되는 네가티브 전압은 0V의 기준전압에 대하여 -18V부터 -18V까지 범위내에 있는 것을 특징으로 하는 3중웰 CMOS 구조를 갖는 플래쉬 이이피롬.
  3. 제1항에 있어서, 주변 PMOS 영역(110)의 제2웰(111)과 주변 NMOS 영역(120)의 깊은 제3웰(121)에 인가되는 포지티브전압은 ＋0.5V으로부터 ＋0.5V까지의 범위내에 있는 것을 특징으로 하는 3중웰 CMOS 구조를 갖는 플래쉬 이이피롬.
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