JP2008270838A - 電気経路およびメモリセルのフローティングゲートから電荷を消去する方法 - Google Patents

Abstract

【課題】高度にドープされかつ高いエネルギで、薄くドープされた分離ウェル中に注入される埋込層を提供する。
【解決手段】埋込層（５００）はそれが設けられるウェルと同じ導電ドーパントでドープされる。埋込層（５００）はフラッシュＥＰＲＯＭセルのチャネルの大きさを低減し、より高いアレイ密度を提供することを可能にする。フラッシュＥＰＲＯＭセルのチャネルは、埋込層が（５００）フラッシュＥＰＲＯＭセルのチャネル間に低抵抗経路を設けるのでゲートとセルの基板との間に電圧電位差を与えることによって消去が行なわれることを可能にするまでフラッシュＥＰＲＯＭのチャネルは低減される。
【選択図】図５

Description

この発明は、一般的にメモリアレイに関し、より特定的にはフラッシュＥＰＲＯＭアレイのメモリ素子の密度を増大するための技術に関する。

フラッシュＥＰＲＯＭアレイのメモリセルの大きさを低減し、そうすることで密度を増大するために、個々のメモリセルの構造および個々のセルを消去するための方法が考慮されている。どのようにアレイ密度を増大するかの理解を容易にするために、従来のフラッシュＥＰＲＯＭセルおよび従来のセルを消去するための方法が第１に説明される。

図１は、フラッシュＥＰＲＯＭアレイにおいて製造された従来のフラッシュＥＰＲＯＭセルトランジスタ１０の断面図を示す。セル１０の層は、第１の導電型ドーパント、典型的にはｐ型、を有するウェハを利用して製造される。

基板１２の表面に隣接するソース領域１６およびドレイン領域１８は、図示されているように第２の導電型、典型的にはｎ型の領域を形成するようにｎ型ドーパントで基板１２をドープすることによって設けられる。短チャネル領域２０は、表面に隣接する、ソース領域１６とドレイン領域１８との間の、ｐ型のままの基板領域によって規定される。

誘電体材料２２の層は、基板１２より上に堆積されるべきフラッシュＥＰＲＯＭセル１０の層から基板１２を分離するように基板１２の上方に堆積される。誘電体材料２２は典型的には、酸化物としても言及される二酸化シリコンから形成される。フラッシュＥＰＲＯＭアレイに付加的に含まれるセル１０以外のフラッシュＥＰＲＯＭセルを形成するように利用される、誘電体材料２２′もまた示される。

チャネル２０、ならびにソース１６およびドレイン１８の一部分の上方にフローティングゲート２４が設けられる。フローティングゲート２４は典型的には半導体ポリシリコン材料から形成され、誘電体材料２２の層によって基板から分離される。

フローティングゲート２４の上方には、典型的にはここでもまたポリシリコン材料から形成される制御ゲート２８が設けられる。制御ゲート２８は誘電体材料２２の層によってフローティングゲートから分離される。

導電性材料の層は、フラッシュＥＰＲＯＭセル１０のソース１６、制御ゲート２８、およびドレイン１８それぞれの上方に与えられるソースライン３２、制御ゲートライン３４、およびドレインライン３６を形成するように堆積される。導電ライン３２、３４、および３６は典型的には金属から形成され、外部電気接続がソース１６、制御ゲート２８、およびドレイン１８それぞれになされることを可能にする。

コアセル１０をプログラムするためには、典型的な９−１２Ｖのゲート電圧が制御ゲートライン３４に印加され、典型的な５−６Ｖのドレイン電圧がドレインライン３６に印加され、さらにソースライン３２が接地される。プログラミングの間に印加される電圧は、チャネル領域２０の電子が基板１２と酸化物２２との間に存在するエネルギバリヤを克服することを可能にし、その電子がフローティングゲート２４の上に駆動されることを可能にする。フローティングゲート２４上にストアされた電子は、セルのしきい値電圧、またはセルのターンオンに要するゲート−ソース電圧電位差を増大する。フローティングゲー
ト２４は、そのためデータビットを表わす電荷をストアする。

ソース消去と呼ばれる従来の消去処理では、およそ−１０Ｖのゲート電圧を制御ゲートライン３４に印加しおよそ＋５Ｖのソース電圧をソースライン３２に印加し一方でドレインライン３６をフローティングすることによって電位差が生ずる。制御ゲート２８とソース１６との間の電圧差は電子がフローティングゲート２４からソース１６に駆動されることを可能にする。

セルの大きさを低減しそれによってアレイ密度を増大するためには、チャネル長２０を低減することが望ましい。しかしソース消去が利用されるときにはソースのバンド間トンネル漏れ電流のためにどの程度チャネル長が低減され得るかには制限がある。漏れ電流があると、アレイにおける電源はセルを消去するに十分な電流を供給しないであろう。漏れ電流を防ぐために、バンド間トンネリングを低減しかつソースからの漏れ電流をなくすべく二重拡散注入（ＤＤＩ）が典型的にはソースに含まれる。

図２は、二重拡散ソース領域２００を備えるフラッシュＥＰＲＯＭセルの断面図を示す。二重拡散ソース領域２００を生成するために、薄くドープされたｎ型注入２０２が、濃くドープされたｎ⁺型注入領域２０４の外周に沿って形成される。「⁺」の記号は、薄くドープされた領域に対して濃くドープされたことを示すために利用される。

ｎ⁺型領域２０４の外周に沿うｎ型領域２０２があるので、チャネル２０は、二重拡散ソース注入のない典型的なｎ型ソース領域からはわずかに低減され得る。しかしながら、ソース２０４の外周に沿ったｎ型領域２０２があっても、チャネル２０の最小サイズは結局限られている。アレイ密度を増やすためには、ゆえに二重拡散ソース注入を含むことを伴なわないでチャネルの大きさを低減することが望ましい。

従来のソース消去処理に対して提案される代替物は、チャネル消去と呼ばれる消去方法である。チャネル消去は、ソース消去にあるようにフローティングゲートからソースにというのではなく、セルのフローティングゲートからその基板にトンネルを生成することによって達成される。チャネル消去の利点は、バンド間トンネル漏れ電流が消去の間に生成されないことである。

図３は、チャネル消去を使用すべく構成されたフラッシュＥＰＲＯＭメモリセルのアレイを示す。チャネル消去を提供すべくチャネルからの電荷の流れを制御するために、メモリセルが残りの基板１２から分離されたｐ型ウェル３００中に設けられる。ｐウェル３００は残りの基板１２からｎウェル３０２によって分離される。チャネル消去を可能にすべく基板への接続を提供するために、ｐ⁺型タップ領域３０４がｐウェル３００内に設けられる。導電性チャネルラインＣがさらにタップ領域３０４への外部接続を可能にすべくタップ領域の上方に堆積される。

チャネル消去を使用するために、およそ−８Ｖのゲート電圧を所与のメモリセルの制御ゲートラインに印加し、一方でおよそ８Ｖのチャネル電圧をチャネルラインに与えることによって、電位差が生成される。制御ゲートラインとチャネルラインとの間の電圧差は、所与のメモリセルのフローティングゲートからそのチャネルを介してさらにｐウェル３００およびタップ３０４を介してチャネルラインに電子が駆動されることを可能にする。

通常ｐウェル３００は薄くドープされているので高い抵抗を有する。メモリセルのチャネルからタップ領域３０４までの長さが異なるために、抵抗器Ｒ_1-3によって示される異なった抵抗がｐウェル３００中に生じる。言い換えれば、ｐウェルはメモリセルのチャネル間に直列抵抗を生成する。

プログラミングおよび消去動作両方の間に、大量の基板電流が生成され得る。高いｐウェル抵抗があると、大量の基板電流がｐウェル３００を逆バイアスしさらに抵抗Ｒ_1-3の値を増やし、適切なプログラミングまたは消去の生成の妨げとなる。

図４は、チャネルの消去の間に大量の直列抵抗を阻止するように構成された図３のフラッシュＥＰＲＯＭメモリセルのアレイを示す。図４の設計は、メモリアレイにおいて周期的に間隔を空けられたタップ４０１および４０２などの、付加的なｐ⁺型タップ領域を含むことによって高い直列抵抗を阻止する。

図４の設計は高い直列抵抗を克服するが、４０１および４０２などのタップはセルレイアウトに利用可能な全面積を低減してしまう。アレイ密度を増大するためには、ゆえに、タップ４０１−４０３を含むことは望ましくない。

この発明は、メモリセルのチャネルの大きさを低減し、アレイ密度を増大することを可能にする。

この発明は二重拡散ソース領域を避けるために、チャネル消去を使用する。この発明はさらに、セルレイアウトに利用可能な全面積を低減することなくチャネル消去の間にメモリセルのチャネル間で典型的に生じる大きな直列抵抗を防ぐ。

この発明は、メモリセルが形成される基板の分離したウェル内に、層が埋込まれることを可能にするように高いエネルギで注入された高度にドープされた層である。埋込層はそれが与えられるウェルと同じ導電型でドープされ、たとえばｐ⁺型埋込注入がｐ型ウェル中に与えられる。埋込層はメモリセルのチャネル間に低い抵抗経路を提供し、チャネル消去の間の高い直列抵抗をなくす。

この発明のさらなる詳細は添付図面を参照して説明される。

図５は、この発明を組入れるメモリセルのアレイを示す。この発明は、メモリセルを含む第１導電型の薄くドープされたウェル内に設けられた、第１の導電型の濃くドープされた埋込層を含む。メモリセルを含むｐウェル３００を有する図５に関して、この発明はｐ⁺型埋込層５００を含む。この発明は図１に関して説明されたように製造されたフラッシュＥＰＲＯＭメモリセルまたは当該技術で既知の他のメモリセル構造のアレイを用いて利用され得る。

アレイ密度を増大するために、この発明はソース消去ではなくチャネル消去の利用を可能にする。チャネル消去を利用することによって、漏れ電流を防ぐために図２に示されたような二重拡散ソース注入が必要ではないので、メモリセルのチャネルの大きさはソース消去における最小サイズの制限をこえて低減できる。

チャネル消去を容易にするために、図３に示されているように、ｐウェル３００は残りの基板１２からｎウェル３０２によって分離される。さらに、図３に示されているように、ｐ⁺型タップ領域３０４がチャネルライン接触をｐウェル３００に与えるように含まれる。前述したように、チャネル消去は、ソース消去におけるように制御ゲートラインとソースラインとの間ではなく、所与のメモリセルの制御ゲートラインとチャネルラインとの間に電位差を与えることによって行なわれる。チャネル消去に与えられる電位差は、所与
のメモリセルのフローティングゲートからそのチャネルを介してチャネルラインに電子を駆動する。

チャネル消去の間に薄くドープされたｐウェル３００によって引起こされる高い直列抵抗を避けるように埋込層５００がｐウェル３００中に設けられる。低抵抗経路をｐウェル中に設けるために、ｐ埋込層５００はアレイセルのチャネルおよびタップ領域３０４の下層にある。タップ領域３０４と埋込層５００との間に、数百万のアレイセルの下に設けられるに十分な大きさである埋込層５００の実質的な大きさに加えておよそ１μｍの間隔を空けることによって、チャネル消去の間のｐウェル３００の抵抗は大幅に低減される。

埋込層５００は、ｐウェル３００をドーズ量の多いｐ型ドーパントでｐ⁺型層が基板１２の表面下に埋込まれることを可能にするに十分なエネルギで注入することによって製造される。埋込層５００の配置は、埋込層がｎウェル３０２および残りの基板１２のからｐウェル３００によって確実に分離されるように制御される。ｎウェル３０２および残りの基板１２からの分離がなければ、接合漏れおよび接合破壊が生じるおそれがある。接合漏れまたは接合破壊が生じると、埋込層５００は、タップ領域３０４と基板１２を支持する電流シンクとの間に、チャネルラインに印加された消去電圧が消去を行なえなくする経路を生み出してしまう。

この発明は特定的に上で説明されたきたが、これは当業者にこの発明をいかに利用するかを教示するためだけのものである。多くの修正は、以下の特許請求の範囲によって規定されるこの発明の範囲内にあり得る。

典型的なフラッシュＥＰＲＯＭのメモリセルトランジスタの断面図を示す図である。 二重拡散ソース領域を有するフラッシュＥＰＲＯＭセルの断面図を示す図である。 チャネル消去を利用するように製造されたフラッシュＥＰＲＯＭメモリセルのアレイを示す図である。 チャネル消去の間の大きな直列抵抗を回避するように製造された図３のフラッシュＥＰＲＯＭメモリセルのアレイを示す図である。 この発明を組込むメモリセルのアレイを示す図である。

符号の説明

３００ ｐ型ウェル、３０２ ｎ型ウェル、５００ 埋込層。

Claims (6)

1. メモリセルのアレイのチャネルに設けられる電気経路であって、メモリセルのアレイは第１の導電型を有する相対的に低濃度にドープされた基板の第１ウェル中に設けられ、前記第１ウェルは第２の導電型の第２ウェル中に設けられ、前記電気経路は、
   前記第１ウェル中に設けられ、第１の導電型を有しかつ相対的に高濃度にドープされた埋込層を含み、前記埋込層は前記第１のウェルによって前記第２ウェルから分離されており、前記電気経路は、
   前記埋込層と間隔をおいて前記第１ウェル中に設けられ、相対的に高濃度にドープされた第１の導電型のタップをさらに含む、電気経路。
2. チャネル電流を運ぶために基板の表面上に設けられるチャネルラインを形成する導電性材料をさらに含み、
   前記タップはチャネル電流を埋込層に結合するためにチャネルラインに接触し、前記埋込層はチャネル電流をメモリセルのアレイのチャネルに結合するために与えられる、請求項１に記載の電気経路。
3. 埋込層はタップおよびメモリセルのアレイのチャネルの下層にある、請求項２に記載の電気経路。
4. フラッシュＥＰＲＯＭメモリセルのアレイのチャネルに設けられた電気経路であって、前記メモリセルは基板のｐ型ウェル中に形成され、前記ｐ型ウェルはｎ型ウェル内に設けられ、前記電気経路は、
   ｐ型ウェル内に設けられたｐ⁺型埋込層を含み、前記ｐ⁺型埋込層は前記ｐ型ウェルによって前記ｎ型ウェルから分離されており、前記電気経路は、
   前記ｐ⁺型埋込層と間隔をおいて前記ｐ型ウェル中に設けられ、相対的に高濃度にドープされたｐ⁺型タップ領域をさらに含む、電気経路。
5. 前記フラッシュＥＰＲＯＭメモリセルのアレイは、
   前記ｐ型ウェルによって前記埋込層から分離された、前記ｐ型ウェル中に設けられた複数のｎ型ソース領域およびドレイン領域を含み、前記ソース領域およびドレイン領域はその間の前記ｐ型ウェル中にチャネルを規定し、前記アレイはさらに、
   複数のポリシリコンフローティングゲートとを含み、
   前記フローティングゲートの各々はチャネルのうち１つと重畳し、前記アレイはさらに、複数の制御ゲートを含み、前記制御ゲートの各々は前記フローティングゲートのうち１つと重畳し、前記アレイはさらに、
   複数の線を含み、前記複数の線は、前記複数のソース領域に接触するソース線と、前記複数のドレイン領域に接触するドレイン線と、前記複数の制御ゲートに接触する制御ゲート線と、前記タップ領域に接触するチャネル線とを有する、請求項４に記載の電気経路。
6. 制御ゲートラインとチャネルラインとの間に電荷をフローティングゲートから駆動するに十分な電圧差を与えることを含む、請求項５に記載の電荷をメモリセルのフローティングゲートから消去する方法。

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