JPH06318684A - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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- JPH06318684A JPH06318684A JP10809193A JP10809193A JPH06318684A JP H06318684 A JPH06318684 A JP H06318684A JP 10809193 A JP10809193 A JP 10809193A JP 10809193 A JP10809193 A JP 10809193A JP H06318684 A JPH06318684 A JP H06318684A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
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Abstract
(57)【要約】
【目的】 ＮＡＮＤ型不揮発性メモリセルブロックを構
成する複数個のメモリセルにデータを同時に書き込むこ
とができてデータの書き込みに要する時間を著しく短縮
することができる不揮発性半導体メモリ装置を提供す
る。 【構成】 ｎ型基板１４にはｐ型ウエル拡散層１６ａ，
１６ｂ，１６ｃが相互に分離して形成されている。これ
らのウエル拡散層１６ａ，１６ｂ，１６ｃには例えば４
個の不揮発性メモリセルが設けられており、これら４個
のメモリセルによりＮＡＮＤ型メモリセルブロックが構
成されている。また、各ウエル拡散層１６ａ，１６ｂ，
１６ｃには、ウエル拡散層電圧印加手段により個別的に
電圧が印加できるようになっている。
成する複数個のメモリセルにデータを同時に書き込むこ
とができてデータの書き込みに要する時間を著しく短縮
することができる不揮発性半導体メモリ装置を提供す
る。 【構成】 ｎ型基板１４にはｐ型ウエル拡散層１６ａ，
１６ｂ，１６ｃが相互に分離して形成されている。これ
らのウエル拡散層１６ａ，１６ｂ，１６ｃには例えば４
個の不揮発性メモリセルが設けられており、これら４個
のメモリセルによりＮＡＮＤ型メモリセルブロックが構
成されている。また、各ウエル拡散層１６ａ，１６ｂ，
１６ｃには、ウエル拡散層電圧印加手段により個別的に
電圧が印加できるようになっている。
Description
【０００１】
【産業上の利用分野】本発明は、データの書き換えが可
能であると共に書き込まれたデータの保持に電力を必要
としない不揮発性半導体メモリ装置に関し、特にＮＡＮ
Ｄ型の不揮発性半導体メモリ装置に関する。
能であると共に書き込まれたデータの保持に電力を必要
としない不揮発性半導体メモリ装置に関し、特にＮＡＮ
Ｄ型の不揮発性半導体メモリ装置に関する。
【０００２】
【従来の技術】フローティングゲートを備えた複数のメ
モリセルで構成された不揮発性半導体メモリ装置は、前
記メモリセルの回路構成の相違からＮＡＮＤ型とＮＯＲ
型とに分類される。ＮＡＮＤ型不揮発性半導体メモリ装
置は各メモリセル毎のコンタクトを省略し、１本のビッ
ト線で複数のメモリセルを一括して制御する方式で、各
メモリセルを構成するソース及びドレインは直列に接続
されている（例えば、特開昭６３−２６６８８３号）。
このような方式では、各メモリセル毎にコンタクトホー
ルを形成する必要がないため、高集積化が可能である等
の利点がある。
モリセルで構成された不揮発性半導体メモリ装置は、前
記メモリセルの回路構成の相違からＮＡＮＤ型とＮＯＲ
型とに分類される。ＮＡＮＤ型不揮発性半導体メモリ装
置は各メモリセル毎のコンタクトを省略し、１本のビッ
ト線で複数のメモリセルを一括して制御する方式で、各
メモリセルを構成するソース及びドレインは直列に接続
されている（例えば、特開昭６３−２６６８８３号）。
このような方式では、各メモリセル毎にコンタクトホー
ルを形成する必要がないため、高集積化が可能である等
の利点がある。
【０００３】図２（ａ）は従来のＮＡＮＤ型不揮発性半
導体メモリ装置を示す断面図、図２（ｂ）は同じくその
平面図である。基板１４（例えば、ｎ型シリコン基板）
の表面にはｐ型ウエル拡散層１６が選択的に形成されて
おり、この拡散層１６の表面にはｎ+型拡散層１９，２
０，２１，２２，２７及びｐ+型拡散層１７が適長間隔
をおいて形成されている。また、基板１４の表面には、
ｐ型ウエル拡散層１６から若干離隔してｎ+ 型拡散層１
５が形成されている。更に、基板１４上には絶縁膜１１
が形成されている。
導体メモリ装置を示す断面図、図２（ｂ）は同じくその
平面図である。基板１４（例えば、ｎ型シリコン基板）
の表面にはｐ型ウエル拡散層１６が選択的に形成されて
おり、この拡散層１６の表面にはｎ+型拡散層１９，２
０，２１，２２，２７及びｐ+型拡散層１７が適長間隔
をおいて形成されている。また、基板１４の表面には、
ｐ型ウエル拡散層１６から若干離隔してｎ+ 型拡散層１
５が形成されている。更に、基板１４上には絶縁膜１１
が形成されている。
【０００４】ｎ+型拡散層１９，２０間、ｎ+型拡散層２
０，２１間、ｎ+ 型拡散層２１，２２間及びｎ+ 型拡散
層２２，２７間の各領域の上方には、夫々フローティン
グゲート２３，２４，２５，２６が配設されている。ま
た、これらのフローティングゲート２３，２４，２５，
２６の上方には、夫々コントロールゲート３３，３４，
３５，３６が配設されている。なお、これらのフローテ
ィングゲート２３，２４，２５，２６及びコントロール
ゲート３３，３４，３５，３６はいずれも絶縁膜１１に
埋め込まれて形成されている。
０，２１間、ｎ+ 型拡散層２１，２２間及びｎ+ 型拡散
層２２，２７間の各領域の上方には、夫々フローティン
グゲート２３，２４，２５，２６が配設されている。ま
た、これらのフローティングゲート２３，２４，２５，
２６の上方には、夫々コントロールゲート３３，３４，
３５，３６が配設されている。なお、これらのフローテ
ィングゲート２３，２４，２５，２６及びコントロール
ゲート３３，３４，３５，３６はいずれも絶縁膜１１に
埋め込まれて形成されている。
【０００５】メモリセルは、ソース領域及びドレイン領
域である２つのｎ+ 型拡散層と、これらの拡散層間の上
方に配置されたフローティングゲート及びコントロール
ゲートにより構成される。例えば、メモリセル３は、ｎ
+ 型拡散層１９，２０と、フローティングゲート２３
と、コントロールゲート３３とにより構成されている。
これと同様に、ｎ+ 型拡散層２０，２１，２２，２７
と、フローティングゲート２４，２５，２６とコントロ
ールゲート３４，３５，３６とにより、メモリセル４，
５，６が構成されている。これらのメモリセル３，４，
５，６は、隣接するメモリセルとソース領域及びドレイ
ン領域を共有している。即ち、これらのメモリセルは電
気的に直列接続されており、ＮＡＮＤ型メモリセルブロ
ックを構成している。
域である２つのｎ+ 型拡散層と、これらの拡散層間の上
方に配置されたフローティングゲート及びコントロール
ゲートにより構成される。例えば、メモリセル３は、ｎ
+ 型拡散層１９，２０と、フローティングゲート２３
と、コントロールゲート３３とにより構成されている。
これと同様に、ｎ+ 型拡散層２０，２１，２２，２７
と、フローティングゲート２４，２５，２６とコントロ
ールゲート３４，３５，３６とにより、メモリセル４，
５，６が構成されている。これらのメモリセル３，４，
５，６は、隣接するメモリセルとソース領域及びドレイ
ン領域を共有している。即ち、これらのメモリセルは電
気的に直列接続されており、ＮＡＮＤ型メモリセルブロ
ックを構成している。
【０００６】メモリセル３のソース領域であるｎ+ 型拡
散層１９及びメモリセル６のドレイン領域であるｎ+ 型
拡散層２７は、夫々絶縁膜１１に選択的に形成されたコ
ンタクトホール２，８を介してソース線１及びビット線
７に接続されている。また、ｐ+ 型拡散層１７は、絶縁
膜１１に選択的に形成されたコンタクトホール１０を介
してウエル電位制御線９に接続されており、ｎ+ 型拡散
層１５はコンタクトホール１３を介して基板電位制御線
１２に接続されている。
散層１９及びメモリセル６のドレイン領域であるｎ+ 型
拡散層２７は、夫々絶縁膜１１に選択的に形成されたコ
ンタクトホール２，８を介してソース線１及びビット線
７に接続されている。また、ｐ+ 型拡散層１７は、絶縁
膜１１に選択的に形成されたコンタクトホール１０を介
してウエル電位制御線９に接続されており、ｎ+ 型拡散
層１５はコンタクトホール１３を介して基板電位制御線
１２に接続されている。
【０００７】図２（ｂ）に示すように、ウエル拡散層１
６には、例えば１２個のメモリセル３ａ〜３ｃ，４ａ〜
４ｃ，５ａ〜５ｃ，６ａ〜６ｃが行列状に配列されて形
成されており、これらのメモリセルにより３組のＮＡＮ
Ｄ型メモリセルブロックが構成されている。即ち、メモ
リセル３ａ，４ａ，５ａ，６ａはソース線１とビット線
７ａとの間に直列に接続されて１組のメモリセルブロッ
クを構成し、メモリセル３ｂ，４ｂ，５ｂ，６ｂはソー
ス線１とビット線７ｂとの間に直列に接続されて１組の
メモリセルブロックを構成し、メモリセル３ｃ，４ｃ，
５ｃ，６ｃはソース線１とビット線７ｃとの間に直列に
接続されて１組のメモリセルブロックを構成している。
なお、図２（ｂ）において、添字ａ，ｂ，ｃは、図の上
段、中段又は下段の各メモリセルブロックの構成部分で
あることを示す。そして、ｐ+ 型拡散層１７及びｎ+ 型
拡散層１５も、各メモリセルブロックについて１個づつ
設けられている。ｐ+ 型拡散層１７ａ〜１７ｃはいずれ
も同一のウエル電位制御線９に接続されており、ｎ+ 拡
散層１５ａ〜１５ｃはいずれも同一の基板電位制御線１
２に接続されている。また、コントロールゲート３３，
３４，３５，３６は、夫々列方向に配列されたメモリセ
ルに対して共通となるように配設されている。
６には、例えば１２個のメモリセル３ａ〜３ｃ，４ａ〜
４ｃ，５ａ〜５ｃ，６ａ〜６ｃが行列状に配列されて形
成されており、これらのメモリセルにより３組のＮＡＮ
Ｄ型メモリセルブロックが構成されている。即ち、メモ
リセル３ａ，４ａ，５ａ，６ａはソース線１とビット線
７ａとの間に直列に接続されて１組のメモリセルブロッ
クを構成し、メモリセル３ｂ，４ｂ，５ｂ，６ｂはソー
ス線１とビット線７ｂとの間に直列に接続されて１組の
メモリセルブロックを構成し、メモリセル３ｃ，４ｃ，
５ｃ，６ｃはソース線１とビット線７ｃとの間に直列に
接続されて１組のメモリセルブロックを構成している。
なお、図２（ｂ）において、添字ａ，ｂ，ｃは、図の上
段、中段又は下段の各メモリセルブロックの構成部分で
あることを示す。そして、ｐ+ 型拡散層１７及びｎ+ 型
拡散層１５も、各メモリセルブロックについて１個づつ
設けられている。ｐ+ 型拡散層１７ａ〜１７ｃはいずれ
も同一のウエル電位制御線９に接続されており、ｎ+ 拡
散層１５ａ〜１５ｃはいずれも同一の基板電位制御線１
２に接続されている。また、コントロールゲート３３，
３４，３５，３６は、夫々列方向に配列されたメモリセ
ルに対して共通となるように配設されている。
【０００８】次に、このように構成された従来の不揮発
性半導体メモリ装置の動作について説明する。
性半導体メモリ装置の動作について説明する。
【０００９】先ず、メモリセルに書き込まれているデー
タを消去する場合は、ウエル拡散層１６に２０Ｖの電圧
を印加し、コントロールゲート３３，３４，３５，３６
を接地する。これにより、メモリセル３ａ〜３ｃ，４ａ
〜４ｃ，５ａ〜５ｃ，６ａ〜６ｃのフローティングゲー
ト２３ａ〜２６ａ，２３ｂ〜２６ｂ，２３ｃ〜２６ｃか
らチャネル領域に電子が引き抜かれ、データが消去され
る。
タを消去する場合は、ウエル拡散層１６に２０Ｖの電圧
を印加し、コントロールゲート３３，３４，３５，３６
を接地する。これにより、メモリセル３ａ〜３ｃ，４ａ
〜４ｃ，５ａ〜５ｃ，６ａ〜６ｃのフローティングゲー
ト２３ａ〜２６ａ，２３ｂ〜２６ｂ，２３ｃ〜２６ｃか
らチャネル領域に電子が引き抜かれ、データが消去され
る。
【００１０】次に、メモリセルにデータを書き込む場合
は、ソース線１を開放状態にし、ウエル拡散層１６を接
地する。例えば、メモリセル４ｂに“１”を書き込む
（データ“１”のインプット）とすると、コントロール
ゲート３４に例えば２０Ｖの電圧を印加し、ビット線７
ｂを接地電位にする。これにより、メモリセル４ｂのフ
ローティングゲート２４ｂとチャネル領域との間の電位
差が大きくなり、チャネル領域からフローティングゲー
ト２４ｂに電子が注入されて、データの書き込みが行わ
れる。このとき、メモリセル４ｂ以外のメモリセルに対
する書き込みを防止する必要がある。そこで、ビット線
７ａ及び７ｃに例えば７Ｖの中間電圧を印加すると共
に、コントロールゲート３３，３５及び３６にも例えば
７Ｖの中間電圧を印加する。これにより、メモリセル４
ａ及び４ｃのコントロールゲートとチャネル領域との間
の電位差は低減され、これらのメモリセル４ａ，４ｃに
対する書き込みは回避される。また、このとき、メモリ
セル４ａ及び４ｃとビット線を共有するメモリセル３
ａ，５ａ，６ａ，３ｃ，５ｃ及び６ｃは、コントロール
ゲート３３，３５，３６に中間電圧が印加されているた
め、オン状態となり、伝達ゲートとして作用する。
は、ソース線１を開放状態にし、ウエル拡散層１６を接
地する。例えば、メモリセル４ｂに“１”を書き込む
（データ“１”のインプット）とすると、コントロール
ゲート３４に例えば２０Ｖの電圧を印加し、ビット線７
ｂを接地電位にする。これにより、メモリセル４ｂのフ
ローティングゲート２４ｂとチャネル領域との間の電位
差が大きくなり、チャネル領域からフローティングゲー
ト２４ｂに電子が注入されて、データの書き込みが行わ
れる。このとき、メモリセル４ｂ以外のメモリセルに対
する書き込みを防止する必要がある。そこで、ビット線
７ａ及び７ｃに例えば７Ｖの中間電圧を印加すると共
に、コントロールゲート３３，３５及び３６にも例えば
７Ｖの中間電圧を印加する。これにより、メモリセル４
ａ及び４ｃのコントロールゲートとチャネル領域との間
の電位差は低減され、これらのメモリセル４ａ，４ｃに
対する書き込みは回避される。また、このとき、メモリ
セル４ａ及び４ｃとビット線を共有するメモリセル３
ａ，５ａ，６ａ，３ｃ，５ｃ及び６ｃは、コントロール
ゲート３３，３５，３６に中間電圧が印加されているた
め、オン状態となり、伝達ゲートとして作用する。
【００１１】次に、メモリセルからデータを読み出す場
合について説明する。例えば、メモリセル４ｂを選択し
てこのメモリセル４ｂからデータを読み出すとすると、
コントロールゲート３４を接地し、他のコントロールゲ
ート３３，３５，３６には５Ｖの電位を印加する。これ
により、仮にメモリセル４ｂにデータ“１”がインプッ
トされていればメモリセル４ｂにはチャネルが生じ、デ
ータ“１”がインプットされていなければチャネルが生
じない。一方、メモリセル４ｂと同一のメモリブロック
内のメモリセル３ｂ，５ｂ及び６ｂはオン状態であり、
伝達ゲートとして作用するため、メモリセル４ｂのデー
タが“１”ならばビット線４ｂに電流が流れ、メモリセ
ル４ｂのデータが“０”であれば、ビット線４ｂには電
流が流れない。このようにしてデータの読み出しが行わ
れる。
合について説明する。例えば、メモリセル４ｂを選択し
てこのメモリセル４ｂからデータを読み出すとすると、
コントロールゲート３４を接地し、他のコントロールゲ
ート３３，３５，３６には５Ｖの電位を印加する。これ
により、仮にメモリセル４ｂにデータ“１”がインプッ
トされていればメモリセル４ｂにはチャネルが生じ、デ
ータ“１”がインプットされていなければチャネルが生
じない。一方、メモリセル４ｂと同一のメモリブロック
内のメモリセル３ｂ，５ｂ及び６ｂはオン状態であり、
伝達ゲートとして作用するため、メモリセル４ｂのデー
タが“１”ならばビット線４ｂに電流が流れ、メモリセ
ル４ｂのデータが“０”であれば、ビット線４ｂには電
流が流れない。このようにしてデータの読み出しが行わ
れる。
【００１２】
【発明が解決しようとする課題】しかしながら、上述し
た従来のＮＡＮＤ型不揮発性半導体メモリ装置において
は、同一のメモリセルブロック内の複数のメモリセルに
同時にデータの書き込みができないため、データの書き
込みに要する時間が長いという問題点がある。即ち、例
えば、メモリセル４ｂにデータを書き込む場合、コント
ロールゲート３４に高電圧を印加すると共にコントロー
ルゲート３３，３５及び３６に中間電圧を印加する必要
がある。従って、メモリセル３ｂ，５ｂ及び６ｂでは書
き込みに必要な高電圧を確保することができない。この
ため、同一のメモリセルブロック内の複数のメモリセル
に書き込みを行うには、そのメモリセルの数に応じた書
き込み時間が必要である。
た従来のＮＡＮＤ型不揮発性半導体メモリ装置において
は、同一のメモリセルブロック内の複数のメモリセルに
同時にデータの書き込みができないため、データの書き
込みに要する時間が長いという問題点がある。即ち、例
えば、メモリセル４ｂにデータを書き込む場合、コント
ロールゲート３４に高電圧を印加すると共にコントロー
ルゲート３３，３５及び３６に中間電圧を印加する必要
がある。従って、メモリセル３ｂ，５ｂ及び６ｂでは書
き込みに必要な高電圧を確保することができない。この
ため、同一のメモリセルブロック内の複数のメモリセル
に書き込みを行うには、そのメモリセルの数に応じた書
き込み時間が必要である。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、ソース線とビット線との間に直列接続され
た複数個のメモリセルに同時にデータを書き込むことが
できる不揮発性半導体メモリ装置を提供することを目的
とする。
のであって、ソース線とビット線との間に直列接続され
た複数個のメモリセルに同時にデータを書き込むことが
できる不揮発性半導体メモリ装置を提供することを目的
とする。
【００１４】
【課題を解決するための手段】本発明に係る不揮発性半
導体メモリ装置は、半導体基板の表面に選択的に形成さ
れた複数個のウエル拡散層と、各ウエル拡散層に設けら
れたＮＡＮＤ型メモリセルブロックと、前記複数個のウ
エル拡散層に個別的に電圧を印加することが可能のウエ
ル拡散層電圧印加手段とを有し、前記ＮＡＮＤ型メモリ
セルブロックは各ウエル拡散層の表面に適長間隔をおい
て形成された複数個のソース・ドレイン領域とこれらの
ソース・ドレイン領域の間の上方に配設された複数個の
コントロールゲートとにより構成された複数個の不揮発
性メモリセルが直列接続されたものであることを特徴と
する。
導体メモリ装置は、半導体基板の表面に選択的に形成さ
れた複数個のウエル拡散層と、各ウエル拡散層に設けら
れたＮＡＮＤ型メモリセルブロックと、前記複数個のウ
エル拡散層に個別的に電圧を印加することが可能のウエ
ル拡散層電圧印加手段とを有し、前記ＮＡＮＤ型メモリ
セルブロックは各ウエル拡散層の表面に適長間隔をおい
て形成された複数個のソース・ドレイン領域とこれらの
ソース・ドレイン領域の間の上方に配設された複数個の
コントロールゲートとにより構成された複数個の不揮発
性メモリセルが直列接続されたものであることを特徴と
する。
【００１５】
【作用】本発明においては、半導体基板の表面に複数個
のウエル拡散層が設けられており、各ウエル拡散層には
複数個の不揮発性メモリセルが直列接続されてなるＮＡ
ＮＤ型メモリセルブロックが設けられている。また、本
発明においては、前記複数個のウエル拡散層に個別的に
電圧を印加することが可能のウエル拡散層電圧印加手段
を備えている。このように構成された本発明に係る不揮
発性半導体メモリ装置において、前記ＮＡＮＤ型メモリ
セルブロック内の複数のメモリセルに同時にデータを書
き込む際の動作について、以下に説明する。
のウエル拡散層が設けられており、各ウエル拡散層には
複数個の不揮発性メモリセルが直列接続されてなるＮＡ
ＮＤ型メモリセルブロックが設けられている。また、本
発明においては、前記複数個のウエル拡散層に個別的に
電圧を印加することが可能のウエル拡散層電圧印加手段
を備えている。このように構成された本発明に係る不揮
発性半導体メモリ装置において、前記ＮＡＮＤ型メモリ
セルブロック内の複数のメモリセルに同時にデータを書
き込む際の動作について、以下に説明する。
【００１６】メモリセルにデータを書き込む場合は、基
板を接地電位にすると共に、ウエル拡散層電圧印加手段
により、データを書き込むべきメモリセルが設けられて
いるウエル拡散層に例えば−８Ｖの負の中間電圧を印加
し、他のウエル拡散層を例えば接地電位とする。また、
前記メモリセルブロックを構成するメモリセルのうち、
データを書き込む（データ“１”を書き込む）べきメモ
リセルのコントロールゲートに例えば７Ｖの中間電位を
印加し、書き込みを行わないメモリセルのコントロール
ゲートを接地電位とする。そうすると、データを書き込
むべきメモリセルでは、コントロールゲートとチャネル
領域との間の電位差が約１５Ｖとなるため、チャネル領
域からフローティングゲートに電子が注入され、データ
“１”が書き込まれる。一方、コントロールゲートが接
地電圧であるメモリセルにおいては、コントロールゲー
トとチャネル領域との間の電位差が約８Ｖと小さいた
め、フローティングゲートに電子が注入されることはな
い。また、他のウエル拡散層においては、ウエル拡散層
が接地電位であるため、コントロールゲートに７Ｖの正
の中間電圧が印加されていても、フローティングゲート
に電子が注入されることはない。このようにして、本発
明に係る不揮発性半導体メモリ装置においては、同一の
ウエル拡散層内に形成された複数個のメモリセルに同時
にデータを書き込むことができる。
板を接地電位にすると共に、ウエル拡散層電圧印加手段
により、データを書き込むべきメモリセルが設けられて
いるウエル拡散層に例えば−８Ｖの負の中間電圧を印加
し、他のウエル拡散層を例えば接地電位とする。また、
前記メモリセルブロックを構成するメモリセルのうち、
データを書き込む（データ“１”を書き込む）べきメモ
リセルのコントロールゲートに例えば７Ｖの中間電位を
印加し、書き込みを行わないメモリセルのコントロール
ゲートを接地電位とする。そうすると、データを書き込
むべきメモリセルでは、コントロールゲートとチャネル
領域との間の電位差が約１５Ｖとなるため、チャネル領
域からフローティングゲートに電子が注入され、データ
“１”が書き込まれる。一方、コントロールゲートが接
地電圧であるメモリセルにおいては、コントロールゲー
トとチャネル領域との間の電位差が約８Ｖと小さいた
め、フローティングゲートに電子が注入されることはな
い。また、他のウエル拡散層においては、ウエル拡散層
が接地電位であるため、コントロールゲートに７Ｖの正
の中間電圧が印加されていても、フローティングゲート
に電子が注入されることはない。このようにして、本発
明に係る不揮発性半導体メモリ装置においては、同一の
ウエル拡散層内に形成された複数個のメモリセルに同時
にデータを書き込むことができる。
【００１７】なお、ウエル拡散層は、不純物濃度が低い
ため高抵抗であり、リーク電流により電圧降下が生じて
ウエル拡散層の長さ方向に対し電位勾配が発生する。従
って、各メモリセルに対するデータの消去及び書き込み
の際に、各メモリセルのフローティングゲートに注入さ
れる電荷量及び各メモリセルのフローティングゲートか
ら引き抜く電荷量にバラツキが発生しやすい。そこで、
ウエル拡散層の内部であって各メモリセルのソース・ド
レイン領域の下方に、これらのソース・ドレイン領域の
配列方向に延びる高濃度不純物拡散層（埋込層）を設け
ると、リーク電流が生じても電位勾配を小さくすること
ができて、各メモリセルのフローティングゲートに注入
される電荷量及び各メモリセルのフローティングゲート
から引き抜く電荷量のバラツキを抑制することができ
る。従って、前記ウエル拡散層の下部には、前記ソース
・ドレイン領域の配列方向に延びる高純度不純物拡散層
が設けられていることが好ましい。
ため高抵抗であり、リーク電流により電圧降下が生じて
ウエル拡散層の長さ方向に対し電位勾配が発生する。従
って、各メモリセルに対するデータの消去及び書き込み
の際に、各メモリセルのフローティングゲートに注入さ
れる電荷量及び各メモリセルのフローティングゲートか
ら引き抜く電荷量にバラツキが発生しやすい。そこで、
ウエル拡散層の内部であって各メモリセルのソース・ド
レイン領域の下方に、これらのソース・ドレイン領域の
配列方向に延びる高濃度不純物拡散層（埋込層）を設け
ると、リーク電流が生じても電位勾配を小さくすること
ができて、各メモリセルのフローティングゲートに注入
される電荷量及び各メモリセルのフローティングゲート
から引き抜く電荷量のバラツキを抑制することができ
る。従って、前記ウエル拡散層の下部には、前記ソース
・ドレイン領域の配列方向に延びる高純度不純物拡散層
が設けられていることが好ましい。
【００１８】
【実施例】次に、本発明の実施例について、添付の図面
を参照して説明する。図１（ａ）は本発明の実施例に係
る不揮発性半導体メモリ装置を示す断面図、図１（ｂ）
は同じくその平面図である。半導体基板１４は例えばｎ
型シリコン基板であり、この半導体基板１４の表面には
上面視で矩形状の複数個（図では３個）のｐ型ウエル拡
散層１６（１６ａ〜１６ｃ）が相互に平行に配列されて
形成されている。また、半導体基板１４の表面には、各
ウエル拡散層１６から若干離隔して、ｎ+ 型拡散層１５
（１５ａ〜１５ｃ）が形成されている。
を参照して説明する。図１（ａ）は本発明の実施例に係
る不揮発性半導体メモリ装置を示す断面図、図１（ｂ）
は同じくその平面図である。半導体基板１４は例えばｎ
型シリコン基板であり、この半導体基板１４の表面には
上面視で矩形状の複数個（図では３個）のｐ型ウエル拡
散層１６（１６ａ〜１６ｃ）が相互に平行に配列されて
形成されている。また、半導体基板１４の表面には、各
ウエル拡散層１６から若干離隔して、ｎ+ 型拡散層１５
（１５ａ〜１５ｃ）が形成されている。
【００１９】各ウエル拡散層１６の下部には、ウエル拡
散層１６の長手方向に延びるｐ+ 型埋込層１８が設けら
れている。また、各ウエル拡散層１６の表面には、ｎ+
型拡散層（ソース・ドレイン領域）１９，２０，２１，
２２，２７及びｐ+ 型拡散層１７が適長間隔をおいて且
つウエル拡散層１６の長手方向に配列されて形成されて
いる。ｐ+型拡散層１７は、上述のｐ+型埋込層１８に連
絡しており、両者は電気的に接続されている。
散層１６の長手方向に延びるｐ+ 型埋込層１８が設けら
れている。また、各ウエル拡散層１６の表面には、ｎ+
型拡散層（ソース・ドレイン領域）１９，２０，２１，
２２，２７及びｐ+ 型拡散層１７が適長間隔をおいて且
つウエル拡散層１６の長手方向に配列されて形成されて
いる。ｐ+型拡散層１７は、上述のｐ+型埋込層１８に連
絡しており、両者は電気的に接続されている。
【００２０】基板１４上には絶縁層１１が形成されてい
る。ｎ+型拡散層１９，２０間、ｎ+型拡散層２０，２１
間、ｎ+型拡散層２１，２２間及びｎ+型拡散層２２，２
７間の各領域の上方には夫々フローティングゲート２
３，２４，２５，２６が配列されており、これらのフロ
ーティングゲート２３，２４，２５，２６の上方には夫
々コントロールゲート３３，３４，３５，３６が配設さ
れている。なお、これらのフローティングゲート２３，
２４，２５，２６及びコントロールゲート３３，３４，
３５，３６はいずれも絶縁膜１１に埋め込まれて形成さ
れている。これらのｎ+ 型拡散層１９，２０，２１，２
２，２７、フローティングゲート２３，２４，２５，２
６及びコントロールゲート３３，３４，３５，３６によ
り４個の不揮発性メモリセル３，４，５，６が構成され
ている。また、これらの４個の不揮発性メモリセル３，
４，５，６により、ＮＡＮＤ型メモリセルブロックが構
成されている。
る。ｎ+型拡散層１９，２０間、ｎ+型拡散層２０，２１
間、ｎ+型拡散層２１，２２間及びｎ+型拡散層２２，２
７間の各領域の上方には夫々フローティングゲート２
３，２４，２５，２６が配列されており、これらのフロ
ーティングゲート２３，２４，２５，２６の上方には夫
々コントロールゲート３３，３４，３５，３６が配設さ
れている。なお、これらのフローティングゲート２３，
２４，２５，２６及びコントロールゲート３３，３４，
３５，３６はいずれも絶縁膜１１に埋め込まれて形成さ
れている。これらのｎ+ 型拡散層１９，２０，２１，２
２，２７、フローティングゲート２３，２４，２５，２
６及びコントロールゲート３３，３４，３５，３６によ
り４個の不揮発性メモリセル３，４，５，６が構成され
ている。また、これらの４個の不揮発性メモリセル３，
４，５，６により、ＮＡＮＤ型メモリセルブロックが構
成されている。
【００２１】ｎ+ 型拡散層１９，２７は、夫々絶縁膜１
１に選択的に形成されたコンタクトホール２，８を介し
てソース線１及びビット線７（７ａ，７ｂ，７ｃ）に接
続されている。また、ｐ+ 型拡散層１７は、絶縁膜１１
に選択的に形成されたコンタクトホール１０を介してウ
エル電位制御線９（９ａ，９ｂ，９ｃ）に接続されてお
り、ｎ+ 型拡散層１５（１５ａ，１５ｂ，１５ｃ）はコ
ンタクトホール１３を介して基板電位制御線１２に接続
されている。
１に選択的に形成されたコンタクトホール２，８を介し
てソース線１及びビット線７（７ａ，７ｂ，７ｃ）に接
続されている。また、ｐ+ 型拡散層１７は、絶縁膜１１
に選択的に形成されたコンタクトホール１０を介してウ
エル電位制御線９（９ａ，９ｂ，９ｃ）に接続されてお
り、ｎ+ 型拡散層１５（１５ａ，１５ｂ，１５ｃ）はコ
ンタクトホール１３を介して基板電位制御線１２に接続
されている。
【００２２】ウエル拡散層１６ａ，１６ｂ，１６ｃに夫
々接続されたウエル電位制御線９ａ，９ｂ，９ｃは、い
ずれもウエル拡散層電圧印加手段に接続されており、こ
のウエル拡散層電圧印加手段により個別的に電圧が印加
されるようになっている。
々接続されたウエル電位制御線９ａ，９ｂ，９ｃは、い
ずれもウエル拡散層電圧印加手段に接続されており、こ
のウエル拡散層電圧印加手段により個別的に電圧が印加
されるようになっている。
【００２３】次に、本実施例に係る不揮発性半導体メモ
リ装置の動作について説明する。
リ装置の動作について説明する。
【００２４】例えば、中段のＮＡＮＤ型メモリセルブロ
ックの各メモリセルにデータを書き込む場合、ソース線
１及びビット線７ｂを開放状態にすると共に、基板電位
制御線１２を接地して基板１４を接地電圧にする。ま
た、ウエル電位制御線９ｂには−８Ｖの負の中間電圧を
印加し、他のウエル電位制御線９ａ及び９ｃは接地電圧
にする。仮に、メモリセル３ｂ，４ｂ，５ｂ及び６ｂに
夫々“１”，“０”，“１”及び“０”のデータを書き
込むとすると、コントロールゲート３３，３４，３５及
び３６に夫々７Ｖ，０Ｖ，７Ｖ及び０Ｖの電圧を印加す
る。これにより、チャネルとコントロールゲートとの電
位差が約１５Ｖとなるメモリセル３ｂ，５ｂのフローテ
ィングゲート２３ｂ及び２５ｂには電子が注入され、チ
ャネルとコントロールゲートとの電位差が約８Ｖと小さ
いメモリセル４ｂ，６ｂのフローティングゲート２４ｂ
及び２６ｂには電子が注入されず、このＮＡＮＤ型メモ
リセルブロック内の複数個のメモリに同時にデータが書
き込まれる。この場合に、他のＮＡＮＤ型メモリセルブ
ロックのウエル拡散層の電位は０Ｖであるので、データ
の書き込みは行われない。
ックの各メモリセルにデータを書き込む場合、ソース線
１及びビット線７ｂを開放状態にすると共に、基板電位
制御線１２を接地して基板１４を接地電圧にする。ま
た、ウエル電位制御線９ｂには−８Ｖの負の中間電圧を
印加し、他のウエル電位制御線９ａ及び９ｃは接地電圧
にする。仮に、メモリセル３ｂ，４ｂ，５ｂ及び６ｂに
夫々“１”，“０”，“１”及び“０”のデータを書き
込むとすると、コントロールゲート３３，３４，３５及
び３６に夫々７Ｖ，０Ｖ，７Ｖ及び０Ｖの電圧を印加す
る。これにより、チャネルとコントロールゲートとの電
位差が約１５Ｖとなるメモリセル３ｂ，５ｂのフローテ
ィングゲート２３ｂ及び２５ｂには電子が注入され、チ
ャネルとコントロールゲートとの電位差が約８Ｖと小さ
いメモリセル４ｂ，６ｂのフローティングゲート２４ｂ
及び２６ｂには電子が注入されず、このＮＡＮＤ型メモ
リセルブロック内の複数個のメモリに同時にデータが書
き込まれる。この場合に、他のＮＡＮＤ型メモリセルブ
ロックのウエル拡散層の電位は０Ｖであるので、データ
の書き込みは行われない。
【００２５】次に、例えば中段のＮＡＮＤ型メモリセル
ブロックに対してのみデータの消去を行う場合について
説明する。この場合、ソース線１及びビット線７ｂに５
Ｖの電圧を印加し、コントロールゲート３３，３４，３
５，３７に−８Ｖの電圧を印加する。また、ウエル電位
制御線９ｂには５Ｖの電圧を印加する。このように各部
に電圧を印加することにより、メモリセル３ｂ，４ｂ，
５ｂ，６ｂのフローティングゲート２３ｂ，２４ｂ，２
５ｂ及び２６ｂの電子を基板側に引き抜くことができ、
メモリセル３ｂ，４ｂ，５ｂ，６ｂのデータのみが消去
される。
ブロックに対してのみデータの消去を行う場合について
説明する。この場合、ソース線１及びビット線７ｂに５
Ｖの電圧を印加し、コントロールゲート３３，３４，３
５，３７に−８Ｖの電圧を印加する。また、ウエル電位
制御線９ｂには５Ｖの電圧を印加する。このように各部
に電圧を印加することにより、メモリセル３ｂ，４ｂ，
５ｂ，６ｂのフローティングゲート２３ｂ，２４ｂ，２
５ｂ及び２６ｂの電子を基板側に引き抜くことができ、
メモリセル３ｂ，４ｂ，５ｂ，６ｂのデータのみが消去
される。
【００２６】次いで、読み出し時の動作について説明す
る。この場合、ソース線１、ウエル電位制御線９ｂ及び
基板電位制御線１２を接地する。また、ビット線７ｂに
は負荷抵抗を介して５Ｖの電圧を印加する。読み取り動
作を行うメモリセルとして例えば、メモリセル４ｂを選
択したとすると、コントロールゲート３４を接地し、他
のコントロールゲート３３，３５，３６には５Ｖの電圧
を印加する。選択したメモリセルに仮に“０”が記憶さ
れているとすると、メモリセル４ｂはオフ状態となって
おり、その結果ビット線７ｂには約５Ｖの電圧が出力さ
れる。また、仮に選択メモリセルに“１”が記憶されて
いた場合、メモリセル４ｂはオン状態になっておりビッ
ト線９には接地電位が出力される。このようにして、デ
ータの読み出しが実行される。
る。この場合、ソース線１、ウエル電位制御線９ｂ及び
基板電位制御線１２を接地する。また、ビット線７ｂに
は負荷抵抗を介して５Ｖの電圧を印加する。読み取り動
作を行うメモリセルとして例えば、メモリセル４ｂを選
択したとすると、コントロールゲート３４を接地し、他
のコントロールゲート３３，３５，３６には５Ｖの電圧
を印加する。選択したメモリセルに仮に“０”が記憶さ
れているとすると、メモリセル４ｂはオフ状態となって
おり、その結果ビット線７ｂには約５Ｖの電圧が出力さ
れる。また、仮に選択メモリセルに“１”が記憶されて
いた場合、メモリセル４ｂはオン状態になっておりビッ
ト線９には接地電位が出力される。このようにして、デ
ータの読み出しが実行される。
【００２７】本実施例においては、１個のウエル拡散層
に対し１組のＮＡＮＤ型メモリセルブロックが設けられ
ており、各ウエル拡散層に個別的に電圧が印加されるた
め、１組のＮＡＮＤ型メモリセルブロック内の複数個の
メモリセルに同時にデータを書き込むことができて、デ
ータ書き込み時間を著しく短縮することができる。ま
た、特定のＮＡＮＤ型メモリセルブロックのデータのみ
を消去することが可能であるという利点もある。更に、
本実施例においては、ウエル拡散層の下部に埋込層が設
けられているため、リーク電流が生じた場合のウエル拡
散層内の電圧勾配が小さく、データ書き込み時に各メモ
リセルのフローティングゲートに注入される電荷量及び
データ消去時に各メモリセルから引き抜かれる電荷量の
バラツキを抑制することができるという効果もある。
に対し１組のＮＡＮＤ型メモリセルブロックが設けられ
ており、各ウエル拡散層に個別的に電圧が印加されるた
め、１組のＮＡＮＤ型メモリセルブロック内の複数個の
メモリセルに同時にデータを書き込むことができて、デ
ータ書き込み時間を著しく短縮することができる。ま
た、特定のＮＡＮＤ型メモリセルブロックのデータのみ
を消去することが可能であるという利点もある。更に、
本実施例においては、ウエル拡散層の下部に埋込層が設
けられているため、リーク電流が生じた場合のウエル拡
散層内の電圧勾配が小さく、データ書き込み時に各メモ
リセルのフローティングゲートに注入される電荷量及び
データ消去時に各メモリセルから引き抜かれる電荷量の
バラツキを抑制することができるという効果もある。
【００２８】
【発明の効果】以上説明したように本発明に係る不揮発
性半導体メモリ装置は、半導体基板の表面に複数個のウ
エル拡散層が設けられていると共に、各ウエル拡散層に
は複数個の不揮発性メモリセルからなるＮＡＮＤ型メモ
リセルブロックが設けられており、前記複数個のウエル
拡散層に個別的に電圧を印加することが可能のウエル拡
散層電圧印加手段を備えているから、同一のメモリセル
ブロック内の複数のメモリセルに同時にデータを書き込
むことができ、データの書き込みに要する時間を著しく
短縮することができる。
性半導体メモリ装置は、半導体基板の表面に複数個のウ
エル拡散層が設けられていると共に、各ウエル拡散層に
は複数個の不揮発性メモリセルからなるＮＡＮＤ型メモ
リセルブロックが設けられており、前記複数個のウエル
拡散層に個別的に電圧を印加することが可能のウエル拡
散層電圧印加手段を備えているから、同一のメモリセル
ブロック内の複数のメモリセルに同時にデータを書き込
むことができ、データの書き込みに要する時間を著しく
短縮することができる。
【図１】（ａ），（ｂ）は夫々本発明の実施例に係る不
揮発性半導体メモリ装置を示す断面図及び平面図であ
る。
揮発性半導体メモリ装置を示す断面図及び平面図であ
る。
【図２】（ａ），（ｂ）は夫々従来の不揮発性半導体メ
モリ装置を示す断面図及び平面図である。
モリ装置を示す断面図及び平面図である。
１；ソース線 ２，８，１０，１３；コンタクトホール ３，３ａ，３ｂ，３ｃ，４，４ａ，４ｂ，４ｃ，５，５
ａ，５ｂ，５ｃ，６，６ａ，６ｂ，６ｃ；メモリセル ７，７ａ，７ｂ，７ｃ；ビット線 ９，９ａ，９ｂ，９ｃ；ウエル電位制御線 １１；絶縁層 １２；基板電位制御線 １４；基板 １５，１５ａ，１５ｂ，１５ｃ，１７，１７ａ，１７
ｂ，１７ｃ；拡散層 １６，１６ａ，１６ｂ，１６ｃ；ウエル拡散層 １８；埋込層 １９，２０，２１，２２，２７；ソース・ドレイン ２３，２３ａ，２３ｂ，２３ｃ，２４，２４ａ，２４
ｂ，２４ｃ，２５，２５ａ，２５ｂ，２５ｃ，２６，２
６ａ，２６ｂ，２６ｃ；フローティングゲート ３３，３４，３５，３６；コントロールゲート
ａ，５ｂ，５ｃ，６，６ａ，６ｂ，６ｃ；メモリセル ７，７ａ，７ｂ，７ｃ；ビット線 ９，９ａ，９ｂ，９ｃ；ウエル電位制御線 １１；絶縁層 １２；基板電位制御線 １４；基板 １５，１５ａ，１５ｂ，１５ｃ，１７，１７ａ，１７
ｂ，１７ｃ；拡散層 １６，１６ａ，１６ｂ，１６ｃ；ウエル拡散層 １８；埋込層 １９，２０，２１，２２，２７；ソース・ドレイン ２３，２３ａ，２３ｂ，２３ｃ，２４，２４ａ，２４
ｂ，２４ｃ，２５，２５ａ，２５ｂ，２５ｃ，２６，２
６ａ，２６ｂ，２６ｃ；フローティングゲート ３３，３４，３５，３６；コントロールゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 16/06 6866−5Ｌ Ｇ１１Ｃ 17/00 ３０９ Ａ
Claims (2)
- 【請求項１】 半導体基板の表面に選択的に形成された
複数個のウエル拡散層と、各ウエル拡散層に設けられた
ＮＡＮＤ型メモリセルブロックと、前記複数個のウエル
拡散層に個別的に電圧を印加することが可能のウエル拡
散層電圧印加手段とを有し、前記ＮＡＮＤ型メモリセル
ブロックは各ウエル拡散層の表面に適長間隔をおいて形
成された複数個のソース・ドレイン領域と、これらのソ
ース・ドレイン領域の間の上方に配設された複数個のフ
ローティングゲート及びコントロールゲートとにより構
成された複数個の不揮発性メモリセルが直列接続された
ものであることを特徴とする不揮発性半導体メモリ装
置。 - 【請求項２】 前記ウエル拡散層の内部であって前記ソ
ース・ドレイン領域の下方に、前記ソース・ドレイン領
域の配列方向に延びる高濃度不純物拡散層が設けられて
いることを特徴とする請求項１に記載の不揮発性半導体
メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10809193A JPH06318684A (ja) | 1993-05-10 | 1993-05-10 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10809193A JPH06318684A (ja) | 1993-05-10 | 1993-05-10 | 不揮発性半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06318684A true JPH06318684A (ja) | 1994-11-15 |
Family
ID=14475647
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10809193A Pending JPH06318684A (ja) | 1993-05-10 | 1993-05-10 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06318684A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20050003164A (ko) * | 2003-06-30 | 2005-01-10 | 나노솔루션주식회사 | 구리분말 제조방법 |
| KR100533773B1 (ko) * | 1999-04-20 | 2005-12-06 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 어레이 |
| KR100764060B1 (ko) * | 2006-09-29 | 2007-10-09 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 시스템 그리고 그것을 위한메모리 셀 어레이 구조 |
| JP2008270838A (ja) * | 1994-07-01 | 2008-11-06 | Spansion Llc | 電気経路およびメモリセルのフローティングゲートから電荷を消去する方法 |
-
1993
- 1993-05-10 JP JP10809193A patent/JPH06318684A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008270838A (ja) * | 1994-07-01 | 2008-11-06 | Spansion Llc | 電気経路およびメモリセルのフローティングゲートから電荷を消去する方法 |
| KR100533773B1 (ko) * | 1999-04-20 | 2005-12-06 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 어레이 |
| KR20050003164A (ko) * | 2003-06-30 | 2005-01-10 | 나노솔루션주식회사 | 구리분말 제조방법 |
| KR100764060B1 (ko) * | 2006-09-29 | 2007-10-09 | 삼성전자주식회사 | 불휘발성 메모리 장치 및 시스템 그리고 그것을 위한메모리 셀 어레이 구조 |
| US7733696B2 (en) | 2006-09-29 | 2010-06-08 | Samsung Electronics Co., Ltd. | Non-volatile memory devices including local control gates on multiple isolated well regions and related methods and systems |
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