JPH02112286A

JPH02112286A - 不揮発性半導体メモリ

Info

Publication number: JPH02112286A
Application number: JP63265370A
Authority: JP
Inventors: Masamichi Asano; 正通浅野; Hiroshi Iwahashi; 岩橋　弘
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1988-10-21
Filing date: 1988-10-21
Publication date: 1990-04-24
Anticipated expiration: 2010-11-13
Also published as: JPH07105451B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）この発明はデータの消去並びに書き込みが電気的に行な
える不揮発性メモリセルを有する不揮発性半導体メモリ
に関する。

（従来の技術）メモリセルの記憶内容を電気的に消去し、かつ書き換え
ることかできるＲＯＭはＥＥＰＲＯＭ（エレクトリカリ
−・イレーザブル・プログラマブル　ＲＯＭ）として知
られている。このＥＥＰＲＯＭは、紫外線消去型のＥＰ
ＲＯＭと比べ、ボード上に実装した状態で電気信号によ
りブタの消去を行うことができるという使い易さから、
各種制御用やメモリカード用等に需要か急増している。

そして特に、最近では、フロッピーディスクの置き換え
用等で大容量化が望まれている。

第９図は大容量化に適した従来のＮＡＮＤ型ＥＥＰＲＯ
Ｍのメモリセルアレイの構成を示すものであり、第９図
（ａ）はそのパターン平面図、第９図（ｂ）は同図（ａ
）のＡ−Ａ’線に沿った断面図、第９図（Ｃ）は同図（
ａ）のＢ−Ｂ’線に沿った断面図である。図において、
破線で囲んだ領域は一つのＮＡＮＤ基本ブロックｌＯを
示すものであり、１１はｐ型のンリコン半導体基板、１
２はフィールド酸化膜、１３はｎ＋拡散層からなる共通
ソース領域、１４は同じくｎ十拡散層からなるＮＡＮＤ
基本ブロック１０のドレイン領域、１５はそれぞれｎ十
拡散層からなりＮＡＮＤ基本ブロックＩＯ内に設けられ
た各メモリセルのソースもしくはドレイン領域、１６は
それぞれ第１層目のポリシリコン層からなるフローティ
ング・ゲート、１７はそれぞれ第２層目のポリシリコン
層からなるコントロール・ゲート、１８は第１層目のポ
リシリコン層と第２層目のポリシリコン層とを電気的に
接続して構成された第１のセレクト・ゲート、１９は同
じく第１層目のポリシリコン層と第２層目のポリシリコ
ン層とを電気的に接続して構成された第２のセレクト・
ゲート、２０はデータ線、２１はドレイン領域１４とデ
ータ線２０とを接続するコンタクト部、２２はフローテ
ィング−ゲート１６と基板１１との間に設けられた厚さ
が例えば１００人程形成ゲート酸化膜、２３はフローテ
ィング・ゲート１６とコントロル・ゲート１７との間に
設けられた例えば０ＮＯ（オキサイド・ナイトライド・
オキサイド）の３層構造からなる厚さが約３００人のゲ
ート絶縁膜、２４は絶縁酸化膜である。

上記各フローティング・ゲート１６は電子あるいは正孔
を保持することによってデータの“１““Ｏ”を記憶す
る。また、上記各コントロール・ゲート１７は各ＮＡＮ
Ｄ基本ブロックに対して例えば８本設けられており、そ
れぞれはその下部に位置する複数のフローティング・ゲ
ート１６を覆うように連続的に設けられている。そして
、メモリセルアレイは上記のようなＮＡＮＤ基本ブロッ
ク１０を」皿上、左右方向に対称に配置することによっ
て構成されている。

上記各ＮＡＮＤ基本ブロック１０の基本的な構成は第１
０図の等価回路図に示すように、前記第１のセレクト・
ゲート１８を持ちセレクトゲート信号ＳＧＩが入力され
るセレクト・ゲートトランジスタ３１と、前記コントロ
ール・ゲート１７を持ち８本のワード線ＷＬＩ〜ＷＬ８
の信号がそれぞれ入力されるフローティング・ゲートト
ランジスタからなる８個のメモリセル３２〜３９（メモ
リセル３２．３８及び３９のみ図示）と、前記第２のセ
レクト・ゲト１９を持ちセレクトゲート信号ＳＧ２が入
力されるセレクト・ゲートトランジスタ４０とをソース
（接地電位）とデータ線ＤＬｉ　　（ｉ−１，２，・・
・）との間に直列接続することによって構成されている
。

ブローティング・ゲートトランジスタからなる８個の各
メモリセル３２〜３９個々におけるデータの消去、書き
込み動作について以下に説明する。

データの消去はコントロール・ゲートに高電圧、例えば
１．５　Ｖを印加し、ソース、ドレインを共にＯｖの接
地電位にすることにより行なわれる。コントロール・ゲ
ートに高電圧を印加することにより、コントロール・ゲ
ートとフローティング・ゲトとのカップリングによりフ
ローティング・ゲトの電位が上昇し、ゲート酸化膜を通
してソスあるいはドレインから電子がフローティング・
ゲートに注入される。これを消去状態といい、このとき
の記憶データを“１”レベルと定義する。

このとき、メモリセルの閾値電圧は第１１図の特性図に
示すように約２〜３Ｖとなる。

データの書き込みはコントロール・ゲートを０■に、ソ
ースをオープン状態にし、ドレインに高電圧を印加する
ことにより行なわれる。このとき、フローティング・ゲ
ートからソースに電子が放出され、メモリセルの閾値電
圧は第１１図の特性図に示すように約−５Ｖとなる。そ
して、このときの記憶データを”Ｏ゛レベル定義する。

次に−に記第１０図に示す等価回路のＮＡＮＤ基本ブロ
ック１０の動作を第１２図を用いて説明する。

データの消去は、データ線ＤＬＩ、ＤＬ２を０■、ＳＧ
Ｉを５■、ＳＧ２を１５Ｖ、ワード線ＷＬＩ〜ＷＬ８を
全て１，５Ｖにそれぞれ設定することにより行なわれる
。この状態では、メモリセル３２〜３９の全てのドレイ
ン、ソースかＯｖになり、メモリセル３２〜３９は一括
して消去される。

データの書き込みはセレクト・ゲートトランジスタ３１
に近い側のメモリセル３２（セル１）から順次選択され
て行なわれる。まず、始めにＳＧＩをＯＶ１データ線Ｄ
ＬＩを２０Ｖ、ＤＬ２を１０Ｖ１ＳＧ２を２０Ｖにする
。次にワード線ＷＬＩをＯＶとし、他のワード線ＷＬ２
〜ＷＬ８を全て２０Ｖに設定することによりメモリセル
３２を選択し、書き込みを行う。予め消去されたメモリ
セルの閾値電圧は約３■であるか、書き込み状態におい
て高電圧か印加されているメモリセル（セル２〜セル８
）の閾値電圧は、基板効果を考慮すると約５■となる。

このため、メモリセル３２のドレインには、（メモリセ
ル３３のゲート電圧）−（消去されたメモリセルの閾値
電圧）−（２０Ｖ−５Ｖ）である１５Ｖが印加され、１
００人の厚さのゲト酸化膜（第９図中の符号２２）を通
してフローティング・ゲートからドレインへ電子が放出
され、メモリセル３２にはデータが書き込まれる。次の
メモリセル３３への書き込みは、ワード線ＷＬＩとＷＬ
２をＯＶとし、残りのワード線ＷＬ３〜ＷＬ８を全て２
０Ｖに設定することにより行なわれる。同様にしてメモ
リセル３９までの書き込みが第１２図に示すように順次
行なわれる。もし、選択されたメモリセルに対し書き込
みを行わない（“ｌ”レベルデータのままにする）場合
には、データ線ＤＬＩに２０Ｖの代りにＯＶを印加すれ
ばよい。この場合、フローティング・ゲートとドレイン
との間には電圧が印加されず、書き込みは行なわれない
。

このように８個のメモリセルに対するデータ書き込みを
ソース側のメモリセル３２から順番に行う理由は、ワー
ド線に高電圧（２０Ｖ）か、ドレインに０■の電圧か印
加されると、−旦書き込みが行なわれたメモリセルが消
去されてしまい、このような状態を避けるためである。

また、データ線ＤＬ２には書き込み時と消去時の中間の
電圧である約１０Ｖを印加することにより、このデータ
線ＤＬ２に接続されたメモリセルにおける誤書き込み、
誤消去を防止している。また、一つのＮＡＮＤ基本ブロ
ックか選択され、書き込みが行なわれているとき、他の
ＮＡＮＤ基本ブロックではＳＧ２がＯＶ、ワード線ＷＬ
Ｉ〜ＷＬ８もＯＶになっており、誤書き込み、誤消去が
起きる恐れはない。

ＮＡＮＤ基本ブロックからのデータ読口し動作は次のよ
うに行なわれる。例えば、データ線ＤＬ１に接続された
ＮＡＮＤ基本ブロック内の１個のメモリセル３２を選択
してデータを読み出す場合には、第１２図に示すように
、ＤＬＩに１■、ＳＧＩ及びＳＧ２に５Ｖ、選択された
ワード線ＤＬ２は０■に設定する。上記選択されたメモ
リセル３２の記憶データが“１″レベル（閾値電圧が＋
３Ｖ）のときは、コントロール・ゲート電圧がＯｖなの
でオフ状態となる。このため、選択されたＮＡＮＤ基本
ブロック１０ではデータ線ＤＬＩと接地電位との間に電
流は流れない。従って、このデータ線ＤＬＩに接続され
た図示しないセンスアンプによってこの“１”レベルの
データがセンスされる。他方、選択されたメモリセル３
２の記憶ブタが“０”レベル（閾値電圧が一５Ｖ）のと
きは、コントロール・ゲート電圧がＯＶでもオン状態と
なる。このとき、他のメモリセル３３〜３９のコントロ
ール・ゲート電圧は５■であり、これらメモリセル３３
〜３９は記憶データにかかわずオン状態となっているた
め、この基本ブロック１０ではブタ線ＤＬＩと接地電位
との間に電流が流れる。従って、このときはセンスアン
プで”０″　レベルのデータかセンスされる。

（発明が解決しようとする課題）とこるで、上記のようなＮＡＮＤ基本ブロックを有する
従来のメモリでは、ワード線（コントロール・ゲート１
７）のピッチでメモリセルを配置することができ、かつ
データ線とのコンタクト部をメモリセル８個について１
側設ければよいので、メモリセルアレイの面積が小さく
でき、微細化に適した構造になっている。しかしなから
、従来のメモリでは次のような問題かある。その−っし
て、メモリセルか直列接続されたＮＡＮＤ型のセル構成
となっているため、データの読み出し動作」二、消去さ
れた非選択メモリセルは５Ｖのゲート電圧でオンする必
要があり、その閾値電圧は約３Ｖ以下になっている必要
がある。また同様に、消去された選択メモリセルの閾値
電圧は約１Ｖ以上（少なくともＯＶ以上）になっている
ことも必要である。しかしなから、１Ｍピントあるいは
４Ｍビットと大規模化した大容量メモリでは全メモリセ
ルを均一に消去することは困難であり、必ずばらつきが
生じる。このほらつきの発生により、消去し１またメモリセルの閾値電圧が１ビツトでもＯｖから３Ｖの
範囲の中に入らなければそのメモリは不良となってしま
う。ところが、全メモリセルを均一に消去することがで
きるメモリを設計、製造することは非常に困難である。

また、読み…し速度の高速化を図るためには、“Ｏ”レ
ベルのデータを記憶しているメモリセルを含むＮＡＮＤ
基本ブロックに流れる電流を多くする必要かある。しか
し、この場合にも非選択状態でゲートに５Ｖが印加され
ているメモリセルの閾値電圧が３Ｖの場合にはオン電流
を十分に大きくすることはできない。例えば１μｍルー
ルで設計されたＮＡＮＤ基本ブロックでは、データの読
み出し時に数μへ程度のセル電流しか取れず、高速化に
適していない。

従来メモリの問題点の二っ１」として、高耐圧化が必要
な点か挙げられる。データの書き込み時、例えばメモリ
セル３２にデータを書き込む場合、メモリセル３３〜３
９の閾値電圧は約５■となっており、メモリセル３２に
対して効率良く書き込みを行うためには２０Ｖという高
電圧か必要となる。このため、周辺回路で十分な高耐圧
対策か必要となり、またメモリセルに加わる電圧ストレ
スのために信頼性上でも問題がある。

この発明は」−記のような事情を考慮してなされたもの
であり、その目的は、設旧及び製造か容易に行なえかつ
そのマージンも広く、高速化が容易に達成でき、信頼性
か高い不揮発性半導体メモリを提供することにある。

［発明の構成］（課題を解決するための手段と作用）この発明の不揮発性半導体メモリは、基本ブロック内で
メモリセルとして使用される不揮発性トランジスタを、
電荷を捕獲する領域を有する第１のトランジスタ部と、
この第１のトランジスタ部と並列に接続されたエンハン
スメント型の第２のトランジスタ部とから構成すること
を特徴としている。

この発明の不揮発性半導体メモリは、基本ブロック内で
メモリセルして使用される不揮発性トランジスタは浮遊
ケ−１・かチャネルの幅方向に一部］３存在するように設けられたトランジスタで構成されてな
ることを特徴とする。また、この不揮発性トランジスタ
は〆゛Ｙ遊ゲートかチャネルの幅方向のほぼ中央部に位
置するように設けられている。

この発明の不揮発性半導体メモリでは、不揮発性トラン
ジスタには浮遊ゲートと絶縁膜を介して重なり合った消
去ゲートがさらに設けられている。

この発明によるメモリでは、消去時の閾値電圧がエンハ
ンスメント型の第２のトランジスタ部によって決定され
、書き込み時の閾値電圧が第１のトランジスタ部によっ
て決定される。

（実施例）以下、図面を参照してこの発明を実施例により説明する
。

第１図はこの発明をＮＡＮＤ型ＥＥＰＲＯＭに実施した
場合のメモリセルアレイの構成を示すものであり、第１
図（ａ）はそのパターン平面図、第１図（ｂ）は同図（
ａ）のＡ−Ａ’線に沿った断面図である。図において、
１１はｐ型のシリコン半導体基板、１２はフィールド酸
化膜、１３はｎ＋拡散層からなる共通ソース領域、１４
は同じくｎ＋拡散層からなる前記ＮＡＮＤ基本ブロック
のドレイン領域、１５はそれぞれｎ＋拡散層がらなりＮ
ＡＮＤ基本ブロック内に設けられた各メモリセルのソー
スもしくはドレイン領域、１６はそれぞれ第１層目のポ
リシリコン層からなるフローティング・ケート、１７は
それぞれ第２層目のポリシリコン層からなるコントロー
ル・ゲート、１８は第１層目のポリシリコン層と第２層
目のポリシリコン層とを電気的に接続して構成された第
１のセレクト・ゲート、１９は同じく第１層目のポリシ
リコン層と第２層口のポリシリコン層とを電気的に接続
して構成された第２のセレクト・ゲート、２ｏは例えば
アルミニウムで構成されたデータ線、２１はドレイン領
域１４とデータ線２ｏとを接続するコンタクト部、２２
はフローティング・ゲート１６と基板１１との間に設け
られた厚さが例えば１００人程形成ゲート酸化膜、２３
はフローティング・ゲート１６とコントロール・ゲート
１７との間に設けられた例えば厚さが約３００人のゲー
ト絶縁膜、２４は絶縁酸化膜、２５はコントロール・ゲ
ート１７と基板１１との間に設けられた例えば厚さが約
３００人のゲート絶縁膜である。

ここで上記実施例によるメモリセルアレイが前記第９図
に示す従来のものと異なっている点は、各フローティン
グ・ゲート１６が各メモリセルのチャネル領域の全てに
存在せず、フィールド酸化膜１２とソースもしくはドレ
イン領域１５または共通ソス領域１３またはドレイン領
域１４とで囲まれたチャネル領域の幅方向の一部にのみ
存在していることである。なお、ここでいうチャネル領
域の幅方向とは、コントロール・ゲート１７の延長方向
と平行な方向である。そして、フローティング・ゲト１
６が存在していないチャネル領域の部分では、コントロ
ール・ゲートＩ７がゲート絶縁膜２５を介して基板ｌｌ
上に設けられている。従って、各メモリセルはフローテ
ィング・ゲート１６か存在するフロティング・ゲートト
ランジスタと、コントロル・ゲート１７のみが存在する
エンハンスメント型トランジスタとを並列接続したトラ
ンジスタで横成されている。１−記構酸でなるメモリセ
ルアレイにおける各ＮＡＮＤ基本ブロックの基本的な構
成を第２図の等価回路図に示す。すなわち、各ＮＡＮＤ
基本ブロックは前記第１のセレクト・ゲト１８を持ちセ
レクトケート信号ＳＧＩが入力されるセレクト・ゲート
トランジスタ５１と、前記コン）・ロール・ゲー）１７
を持ち８本のワード線ＷＬＩ〜ＷＬ８の信号がそれぞれ
入力されるフロティング・ゲートトランジスタ５２Ｆ〜
５９Ｆ（トランジスタ５２Ｆ、５８Ｆ及び５９Ｆのみ図
示）それぞれとエンハンスメント型トランジスタ５２Ｅ
〜５９Ｅ（トランジスタ５２Ｅ、５８Ｅ及び５９Ｅのみ
図示）それぞれとを並列接続して構成された８個のメモ
リセル５２〜５９（メモリセル５２．５Ｂ及び５９のみ
図示）と、前記第２のセレクト・ゲート１９を持ちセレ
クトゲート信号ＳＧ２が人力されるセレクト・ゲートト
ランジスタ６０とをソース（接地電位）とデータ線ＤＬ
との間に直列接続することによって構成されている。

次に上記のようにフローティング・ゲートトランジスタ
とエンハンスメント型トランジスタとを並列接続して構
成された８個の各メモリセル５２〜５９における動作を
、第３図の特性図を用いて説明する。第３図中の特性（
ａ）は消去状態のメモリセルの特性である。消去状態の
ときにはフローティング・ゲートトランジスタ、例えば
第２図中のトランジスタ５２Ｆの閾値電圧は第３図中の
特性（ｂ）に示すように約５Ｖと高くなっている。しか
し、トランジスタ５２Ｆと並列に接続されているエンハ
ンスメント型トランジスタ５２Ｅの閾値電圧は１ｖにな
っている。このため、メモリセル５２としての特性はエ
ンハンスメント型トランジスタ５２Ｅの特性が支配的に
なる。同様に他のメモリセル５３〜５９でも、その特性
はエンハンスメント型トランジスタの特性が支配的にな
る。

第３図中の特性（ｃ）は書き込み状態のときのメモリセ
ルの特性であり、このときの閾値電圧は約−５■になっ
ている。これは、エンハンスメント型トランジスタの閾
値電圧はＩＶで消去状態のときと変わらないが、フロー
ティング・ゲートトランジスタの閾値電圧が約−５Ｖに
なるため、メモリセルとしての特性はフローティング・
ゲートトランジスタの特性が支配的になる。

このようなメモリセルを使用すると、消去時の閾値電圧
はエンハンスメント型トランジスタで決まる。エンハン
スメント型トランジスタは閾値電圧が１ｖになるように
設計し、かつ製造することは容易である。また、フロー
ティング・ゲートトランジスタの閾値電圧は１ｖ以」二
ならばいくらでもよいため、閾値電圧のばらつきを考慮
して十分な消去を行なえば、セル電流も多く取れ、安定
した特性が得られる。

また、ＮＡＮＤ基本ブロックとしての消去、書き込み及
び読み出し動作は前記第１２図に示す場合と同様である
。ところか、従来のメモリでは消去時に閾値電圧を１■
から３■の範囲にする必要があるので、あまり高電圧を
印加することができす、ワード線に１５Ｖと比較的低い
電圧を印加してゆっくりと消去し、所望する閾値電圧に
注意深く移行させる必要がある。これに対し、上記実施
］９例のメモリの場合、消去時の閾値電圧はエンハンスメン
ト型トランジスタによって決定されるので、消去時にフ
ローティング・ゲートトランジスタの閾値電圧がどの程
度になるかを考慮する必要はない。従って、ワード線に
従来よりも高い電圧例えば１７Ｖ程度の電圧を印加して
十分に消去を行うことができる。

また、データの書き込みについては、従来のメモリの場
合、消去されたメモリセルの閾値電圧が５ｖ程度まで上
昇するため、選択されたメモリセルのドレインに１５Ｖ
の電圧を印加するためには、非選択のメモリセルのコン
トロール・ゲートに２０Ｖの高電圧を印加する必要があ
った。ところが、上記実施例の場合には消去時の閾値電
圧が１■と低く、基板効果を考慮しても高々２■程度な
ので、選択されたメモリセルのドレインに従来と同様に
１５Ｖの電圧を得るためには非選択のメモリセルのコン
トロール・ゲートに１７Ｖ程度の電圧を印加すればよい
。なお、この実施例のメモリでは、各メモリセルのデー
タの消去、書き込みは８本のワード線ＷＬＩ〜ＷＬ８を
共有するＮＡＮＤ基本ブロック毎に行うことかできる。

このように上記実施例のメモリでは、設計及び製造が容
易に行なえかつそのマージンも広くすることができる。

また、セル電流を大きく取ることができるために高速化
が容易に達成できる。さらに、非選択のメモリセルのゲ
ート電圧を従来よりも低くすることかできるため、メモ
リセルに加わる電圧ストレスの低減化を図ることができ
、信頼性の向上を達成できる。

なお、この実施例のメモリでは、セレクト・ゲト１Ｂ、
　　１９として第１層目のポリシリコン層と第２層目の
ポリシリコン層とを接続したものを用いているが、これ
はいずれか一方のポリシリコン層のみで構成するように
してもよい。また、このセレクト・ゲート１８．　１９
下部のゲート絶縁膜の厚さは、耐圧の関係で３００人〜
４００人に設定することか好ましい。

第４図はこの発明の第２の実施例によるメモリセルアレ
イの構成を示すものであり、第４図（ａ）２］はそのパターン平面図、第４図（ｂ）は同図（ａ）のＡ
−Ａ’線に沿った断面図である。この実施例のメモリが
第１図のものと異なっている点は、各フローティング・
ゲート１６が各メモリセルのチャネル領域の幅方向のほ
ぼ中央部に存在していることである。この実施例のメモ
リでは、各メモリセルのフローティング・ゲートトラン
ジスタのチャネル幅は第４図（ｂ）中の寸法Ｆで決まり
、エンハンスメント型トランジスタのチャネル幅は第４
図（ｂ）中の寸法（Ｅ１＋Ｅ２）で決まる。すなわち、
フローティング・ゲート１６を形成する際にマスクずれ
が発生し、フローティング・ゲート１６の形成位置がず
れたとしても、寸法Ｆ及び寸法（Ｅｌ十Ｅ２）はそれぞ
れ一定となる。

第５図はこの発明の第３の実施例によるメモリセルアレ
イのパターン平面図である。第９図に示す従来のメモリ
における各メモリセルの図中の横方向の大きさはフロー
ティング・ゲートのピッチで決定され、第１図の実施例
のメモリの場合にはコンタクト部２１が設けられたドレ
イン領域１４相互の間隔で決定される。第１図の実施例
のメモリては第９図の従来のメモリに比べれば横方向の
大きさは小さくなるか、その大きさはコンタクト部２１
て決まってしまうために十分に小さくすることはできな
い。

そこでこの実施例のメモリでは、図中の横方向の大きさ
をより小さくするようにしたものであり、前記セレクト
・ゲート１９の代りに２本のセレクト・ゲート２６．２
７を設け、左右２つのＮＡＮＤ基本ブロックを１個のコ
ンタクト部２１を介して１本の図示しないデータ線に共
通に接続するようにしたものである。そして、」１記２
つのＮＡＮＤ基本ブロックでは」二記両セレクト・ゲー
ト２６．２７のうちいずれか一方の領域２８が例えばデ
プレッション型トランジスタあるいはｒ］＋型の埋め込
み領域にされ、この領域２８か常にオン状態となるよう
に構成されており、残りの領域２９はエンハンスメント
型トランジスタにされている。

このような構成によれば、左右２つのＮＡＮＤ基本ブロ
ックで１個のコンタクト部２１を共有することができる
。このため、図中の横方向のピッチはメモリセルのｎ＋
拡散層（ソースもしくはドレイン領域１５）の間隔で決
定され、そのピッチは第１図のメモリの場合よりも小さ
くすることができる。

第６図は上記構成でなるメモリセルアレイにおける２個
のＮＡＮＤ基本ブロックの等価回路図ある。図において
、８１．６２は前記セレクト・ゲート２７、２８の領域
２９で構成されたエンハンスメン（・型トランジスタで
あり、両トランジスタ６１．６２はセレクトゲート信号
ＳＧ４もしくはＳＧ３で制御される。

第７図はこの発明の第４の実施例によるメモリセルアレ
イの構成を示すものであり、第７図（ａ）はそのパター
ン平面図、第７図（ｂ）は同図（ａ）のＡ−Ａ’線に沿
った断面図である。この実施例のメモリでは、第１層目
のポリシリコン層からなるフローティング・ゲートＩＢ
」二に消去ゲート酸化膜７１を介して第２層目のポリシ
リコン層からなる消去ゲート７２を設け、さらにその」
二にゲート絶縁膜７３を介して第３層目のポリシリコン
層からなるコントロール・ゲート１７を設けるようにし
たものである。

この実施例のメモリではフローティング・ゲート１６と
基板１１との間に設けられたゲート酸化膜２２の厚さは
比較的厚く、例えは３００λ程度にされている。このよ
うな構成でなるメモリセルアレイの２個のＮＡＮＤ基本
ブロックの等価回路図を第８図に示す。すなわち、各Ｎ
ＡＮＤ基本ブロックは前記第］のセレクト・ゲート１８
を持ちセレクトゲート信号ＳＧＩか入力されるセレクト
・ゲートトランジスタ５１と、前記コントロール・ゲー
ト１７を持ち８本のワード線ＷＬＩ〜ＷＬ８の信号がそ
れぞれ人力される消去ゲートを備えたフローティング・
ゲートトランジスタ５２Ｇ〜５９Ｇ（トランジスタ５２
Ｇ、　５８Ｇ及び５９Ｇのみ図示）それぞれとエンハン
スメント型トランジスタ５２Ｅ〜５９Ｅ（）ランジスタ
５２Ｅ、　５８Ｅ及び５９Ｅのみ図示）それぞれとを並
列接続して構成された８個のメモリセル５２′〜５９′
（メモリセル５２’　、５８’及び５９′のみ図示）と
、セレクト・ゲート２Ｂもしくは２７を持ちずれか一方
とをソース（接地電位）とデータ線ＤＬとの間に直列接
続することによって構成されている。また、各ＮＡＮＤ
基本ブロック内のメモリセルの消去ゲートには２本の消
去ゲート線の信号ＥＧＩ、ＥＧ２のいずれか一方が人力
される。

このような構成のメモリにおいて、データの消去はＷＬ
Ｉ〜ＷＬ８を全て０■にし、ＥＧＩもしくはＥＧ２を２
０Ｖにする。この状態のときには各メモリセルのブロー
ティング・ゲートから消去ゲートにファウラー・ノルド
ハイムのトンネル電流により電子が放出され、消去か行
なわれる。

データの書き込みは、例えば選択されたワード線ＷＬＩ
を］２ｖ１データ線ＤＬをＩＯＶ、−１？レクトゲ一ト
信号ＳＧＩ、ＳＧ３、ＳＧ４をそれぞれ２０Ｖ、非選択
のワード線ＷＬ２〜ＷＬ８を２０Ｖにして、メモリセル
５２′　にホットエレクトロン効果により電子を注入す
ることにより行なわれる。メモリセル５３′　にデータ
を書き込む場合には、ワード線ＷＬ２を１２Ｖとし、他
のワード線ＷＬＩ、ＷＬ３〜ＷＬ８を２０Ｖに設定する
ことにより行なわれる。以下、同様にしてメモリセル５
９′　まで順次データの書き込みを行うことかできる。

ここで、非選択のワード線の電圧を２０Ｖと高くする理
由は、各メモリセルを３極管動作させてホットエレクト
ロンの発生を押さえ、誤書き込みを防止するためである
。

この実施例ではフローティング・ゲート１６からの電子
の放出は消去ゲート７２に対して行ない、フローティン
グ・ゲート１６と基板１１との間に設けられたゲート酸
化膜２２の厚さを厚くして、ホットエレクトロンによる
書き込みを行うようにしたため、ゲート酸化膜２２の信
頼性か向−１−シ、紫外線消去型のＥＰＲＯＭと同様な
高信頼性を得ることかできる。

なお、この発明は上記した各実施例に限定されるもので
はなく種々の変形が可能であることはいうまでもない。

例えば上記各実施例では各メモリセルとして、フローテ
ィング・ゲートトランジスタとエンハンスメント型トラ
ンジスタとを並列接続したものを使用する場合について
説明したか、これはフローティング・ゲートトランジス
タの代りに、トラップ準位に電荷を捕獲するＭＮＯＳ型
のトランジスタを使用することもてきる。

［発明の効果］以上説明したようにこの発明によれば、設計及び製造が
容易に行なえかつそのマージンも広く、高速化が容易に
達成でき、信頼性が高い不揮発性半導体メモリを提供す
ることができる。

【図面の簡単な説明】

第１図はこの発明の第１の実施例によるメモリセルアレ
イの構成を示すものであり、第１図（ａ）はパターン平
面図、第１図（ｂ）は断面図、第２図は第１図の実施例
のメモリセルアレイにおけるＮＡＮＤ基本ブロックの等
価回路図、第３図は上記実施例を説明するための特性図
、第４図はこの発明の第２の実施例によるメモリセルア
レイの構成を示すものであり、第４図（ａ）はバタン平
面図、第４図（ｂ）は断面図、第５図はこの発明の第３
の実施例によるメモリセルアレイのパターン平面図、第
６図は第５図の実施例のメモリセルアレイにおけるＮＡ
ＮＤ基本ブロックの等価回路図、第７図はこの発明の第
４の実施例によるメモリセルアレイの構成を示すもので
あり、第７図（ａ）はパターン平面図、第７図（ｂ）は
断面図、第８図は第７図の実施例のメモリセルアレイに
おけるＮＡＮＤ基本ブロックの等価回路図、第９図は従
来のメモリにおけるメモリセルアレイの構成を示すもの
であり、第９図（ａ）はパターン平面図、第９図（ｂ）
及び第９図（ｃ）はそれぞれ断面図、第１０図は第９図
の従来メモリにおけるＮＡＮＤ基本ブロックの等価回路
図、第１１図は上記従来メモリを説明するための特性図
、第１２図は上記従来メモリを説明するための図である
。１１・・・ｐ型のシリコン半導体基板、１２・・・フィ
ールド酸化膜、１３・・・共通ソース領域、１４・・・
ＮＡＮＤ基本ブロックのドレイン領域、１５・・・メモ
リセルのソスもしくはドレイン領域、１６・・・フロー
ティング・ゲート、１７・・・コントロール・ゲート、
１８・・・第１のセレクト・ゲート、１９・・・第２の
セレクト・ゲト、２０・・・データ線、２１・・・コン
タクト部、２２・・・ゲト酸化膜、２３・・・ゲート絶
縁膜、２４・・・絶縁酸化膜、２５・・・ゲート絶縁膜
、５１．６０・・・セレクト・ゲートトランジスタ、５
２Ｆ〜５９Ｆ・・・フローティング・ゲートトランジス
タ、５２Ｅ〜５９Ｅ・・・エンハンスメント型トランジ
スタ、５２〜５９．５２’〜５９′　・・・メモリセル
。出願人代理人　弁理士　鈴江武彦第図第１２図

Claims

【特許請求の範囲】

（１）ドレイン領域及びソース領域を有し、電荷を捕獲
することによりデータを記憶する不揮発性トランジスタ
を複数個直列接続して構成された基本ブロックが複数個
設けられた不揮発性半導体メモリにおいて、上記各不揮
発性トランジスタは、電荷を捕獲する領域を有する第１
のトランジスタ部と、この第１のトランジスタ部と並列
に接続されたエンハンスメント型の第２のトランジスタ
部とから構成されてなることを特徴とする不揮発性半導
体メモリ。
（２）浮遊ゲートを有する不揮発性トランジスタを複数
個直接接続した構成を含む回路を基本ブロックとした不
揮発性半導体メモリにおいて、上記各不揮発性トランジ
スタは浮遊ゲートがチャネルの幅方向に一部存在するよ
うに設けられたトランジスタで構成されてなることを特
徴とする不揮発性半導体メモリ。
（３）前記不揮発性トランジスタの浮遊ゲートがチャネ
ルの幅方向のほぼ中央部に位置するように設けられてい
る請求項２記載の不揮発性半導体メモリ。
（４）前記各不揮発性トランジスタには浮遊ゲートと絶
縁膜を介して重なり合った消去ゲートがさらに設けられ
ている請求項２記載の不揮発性半導体メモリ。