JP2725086B2 - 不揮発性半導体記憶装置の消去方法 - Google Patents
不揮発性半導体記憶装置の消去方法Info
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- 238000000034 method Methods 0.000 title claims description 9
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、不揮発性半導体記憶装
置の消去方法、特に、電気的一括消去型の不揮発性半導
体記憶装置の消去方法に関する。
置の消去方法、特に、電気的一括消去型の不揮発性半導
体記憶装置の消去方法に関する。
【０００２】
【従来の技術】電気的一括消去型の不揮発性半導体記憶
装置、すなわち、フラッシュメモリは磁気ディスク記憶
装置に代替できる高速の記憶装置として期待されてい
る。
装置、すなわち、フラッシュメモリは磁気ディスク記憶
装置に代替できる高速の記憶装置として期待されてい
る。
【０００３】
【発明が解決しようとする課題】しかしながら、電気的
一括消去型の不揮発性半導体記憶装置は、過消去が生じ
ることと、消去後のしきい値電圧Ｖthにバラツキが大き
いという問題を抱えている。これは、ＥＥＰＲＯＭから
セレクトＴｒがなくなったため、過消去による半導体記
憶素子のデプレッション化が許されなくなり、かつ、消
去後のＶthのバラツキが大きいことも適正な書き込みを
行う上で問題となってきたためである。
一括消去型の不揮発性半導体記憶装置は、過消去が生じ
ることと、消去後のしきい値電圧Ｖthにバラツキが大き
いという問題を抱えている。これは、ＥＥＰＲＯＭから
セレクトＴｒがなくなったため、過消去による半導体記
憶素子のデプレッション化が許されなくなり、かつ、消
去後のＶthのバラツキが大きいことも適正な書き込みを
行う上で問題となってきたためである。
【０００４】そこで、この問題を解決するため、半導体
記憶素子とともにセレクトＴｒを用い、半導体記憶素子
とセレクトＴｒを合体させて形成する試みや、半導体記
憶素子の製造工程を最適化して過消去や消去バラツキを
極力抑えようとする試みがあった。
記憶素子とともにセレクトＴｒを用い、半導体記憶素子
とセレクトＴｒを合体させて形成する試みや、半導体記
憶素子の製造工程を最適化して過消去や消去バラツキを
極力抑えようとする試みがあった。
【０００５】しかし、前者には、記憶装置の集積度が、
セレクトＴｒを集積化するだけ犠牲になるという問題が
あり、後者には、半導体記憶素子の製造工程を常に確実
に最適化することを期待することが困難であるという問
題があった。本発明は、上記のような過消去と消去バラ
ツキの問題を特殊な技術を使用することなく、かつ、確
実に解決する手段を提供することを目的とする。
セレクトＴｒを集積化するだけ犠牲になるという問題が
あり、後者には、半導体記憶素子の製造工程を常に確実
に最適化することを期待することが困難であるという問
題があった。本発明は、上記のような過消去と消去バラ
ツキの問題を特殊な技術を使用することなく、かつ、確
実に解決する手段を提供することを目的とする。
【０００６】
【課題を解決するための手段】本発明にかかる電気的に
消去可能な不揮発性半導体記憶装置の消去方法において
は、ソース領域とドレイン領域間に蓄積電極と制御電極
を有する複数の半導体記憶素子を、第１の方向と、該第
１の方向と異なる第２の方向に複数個配列し、第２の方
向に配列された半導体記憶素子のソース領域を接続して
ソースラインとし、第１の方向に配列された半導体記憶
素子のドレイン領域を接続してビットラインとし、該第
２の方向に配列された半導体記憶素子の制御電極を接続
してワードラインとし、該ビットラインおよび該ソース
ラインに各々選択的に電圧を印加することができる不揮
発性半導体記憶装置の消去方法において、消去時に、選
択された半導体記憶素子のソースラインを接地し、ビッ
トラインを消去電圧とし、かつ、該接地されたソースラ
インを挟んでいる２本のワードラインに消去後にデプレ
ッション化しないしきい値電圧Ｖｔｈを印加し、該ソー
スラインを挟んで配置されている２ビットの半導体記憶
素子ごとに消去するように構成した。
消去可能な不揮発性半導体記憶装置の消去方法において
は、ソース領域とドレイン領域間に蓄積電極と制御電極
を有する複数の半導体記憶素子を、第１の方向と、該第
１の方向と異なる第２の方向に複数個配列し、第２の方
向に配列された半導体記憶素子のソース領域を接続して
ソースラインとし、第１の方向に配列された半導体記憶
素子のドレイン領域を接続してビットラインとし、該第
２の方向に配列された半導体記憶素子の制御電極を接続
してワードラインとし、該ビットラインおよび該ソース
ラインに各々選択的に電圧を印加することができる不揮
発性半導体記憶装置の消去方法において、消去時に、選
択された半導体記憶素子のソースラインを接地し、ビッ
トラインを消去電圧とし、かつ、該接地されたソースラ
インを挟んでいる２本のワードラインに消去後にデプレ
ッション化しないしきい値電圧Ｖｔｈを印加し、該ソー
スラインを挟んで配置されている２ビットの半導体記憶
素子ごとに消去するように構成した。
【０００７】
【作用】消去時に、選択された半導体記憶素子について
は、制御電極＝２Ｖ、ソースライン＝ＧＮＤ、ドレイン
を接続したビットライン＝消去電圧とすると、蓄積電極
（フローティングゲート）に注入されていた電子がドレ
イン側へ徐々に抜けていき、ソースラインの両側に接続
されている２つの半導体記憶素子のうちのどちらかが先
にＶth＝２Ｖ位になり、その半導体記憶素子がＯＮ状態
となる。半導体記憶素子がＯＮ状態となると、消去電圧
が降下し、消去は自動的に停止する。
は、制御電極＝２Ｖ、ソースライン＝ＧＮＤ、ドレイン
を接続したビットライン＝消去電圧とすると、蓄積電極
（フローティングゲート）に注入されていた電子がドレ
イン側へ徐々に抜けていき、ソースラインの両側に接続
されている２つの半導体記憶素子のうちのどちらかが先
にＶth＝２Ｖ位になり、その半導体記憶素子がＯＮ状態
となる。半導体記憶素子がＯＮ状態となると、消去電圧
が降下し、消去は自動的に停止する。
【０００８】この時、該ソースラインに接続されている
他の半導体記憶素子は厳密には、Ｖth＝２Ｖに達してい
ないが、これらの半導体記憶素子の消去のスピードは、
両者は性状の近いウェーハに同様な工程によって形成さ
れた隣接セルであるから、ほとんど差が無いと考えられ
るため、両半導体記憶素子の消去後のＶthはほぼ２Ｖ程
度になっていると考えてよい。
他の半導体記憶素子は厳密には、Ｖth＝２Ｖに達してい
ないが、これらの半導体記憶素子の消去のスピードは、
両者は性状の近いウェーハに同様な工程によって形成さ
れた隣接セルであるから、ほとんど差が無いと考えられ
るため、両半導体記憶素子の消去後のＶthはほぼ２Ｖ程
度になっていると考えてよい。
【０００９】問題となる他ｂｉｔの影響については、消
去しようとしている半導体記憶素子と同一のビットライ
ンに接続されている半導体記憶素子のドレインに消去電
圧がかかっているが、そのソースがフロート状態である
ためＯＮする事はない。また、ゲートにある程度の高い
電圧を印加するため消去が進み、デプレッションになる
という恐れがない。
去しようとしている半導体記憶素子と同一のビットライ
ンに接続されている半導体記憶素子のドレインに消去電
圧がかかっているが、そのソースがフロート状態である
ためＯＮする事はない。また、ゲートにある程度の高い
電圧を印加するため消去が進み、デプレッションになる
という恐れがない。
【００１０】
【実施例】以下、本発明の実施例を説明する。図１は、
本発明の実施例を説明するための回路図である。この図
において、Ｓ1 、Ｓ2 はソースライン、Ｂ1 、Ｂ2 、Ｂ
3 はビットライン、Ｗ1 、Ｗ2 、Ｗ3 、Ｗ4 はワードラ
インである。
本発明の実施例を説明するための回路図である。この図
において、Ｓ1 、Ｓ2 はソースライン、Ｂ1 、Ｂ2 、Ｂ
3 はビットライン、Ｗ1 、Ｗ2 、Ｗ3 、Ｗ4 はワードラ
インである。
【００１１】この図にもとづいて、この記憶装置を消去
し、書き込みし、読出しする動作を説明する。
し、書き込みし、読出しする動作を説明する。
【００１２】１．消去 図１の破線で囲まれている２ｂｉｔ分を消去する場合の
各半導体記憶素子の電圧印加条件を示す。 選択されたＴｒ ワードライン Ｗ2 、Ｗ3 ＝１〜２Ｖ （消去後に望
ましいＶth） ビットライン Ｂ2 ＝消去電圧（１０〜２０Ｖ） ソースライン Ｓ2 ＝ＧＮＤ 選択されないＴｒ ワードライン Ｗ2 、Ｗ3 以外＝Ｈｉｇｈ（８〜１５
Ｖ） ビットライン Ｂ2 以外＝Ｆｌｏａｔ ソースライン Ｓ2 以外＝Ｆｌｏａｔ
各半導体記憶素子の電圧印加条件を示す。 選択されたＴｒ ワードライン Ｗ2 、Ｗ3 ＝１〜２Ｖ （消去後に望
ましいＶth） ビットライン Ｂ2 ＝消去電圧（１０〜２０Ｖ） ソースライン Ｓ2 ＝ＧＮＤ 選択されないＴｒ ワードライン Ｗ2 、Ｗ3 以外＝Ｈｉｇｈ（８〜１５
Ｖ） ビットライン Ｂ2 以外＝Ｆｌｏａｔ ソースライン Ｓ2 以外＝Ｆｌｏａｔ
【００１３】この条件においては、破線で囲まれている
選択された半導体記憶素子については、ゲート＝２Ｖ、
ソース＝ＧＮＤ、ドレイン＝消去電圧となっているた
め、フローティングゲートに注入されていた電子がドレ
イン側へ徐々に抜けていくが、やがて２ｂｉｔのうちの
どちらかが先にＶth＝２Ｖ位になり、ＯＮ状態となる。
選択された半導体記憶素子については、ゲート＝２Ｖ、
ソース＝ＧＮＤ、ドレイン＝消去電圧となっているた
め、フローティングゲートに注入されていた電子がドレ
イン側へ徐々に抜けていくが、やがて２ｂｉｔのうちの
どちらかが先にＶth＝２Ｖ位になり、ＯＮ状態となる。
【００１４】どちらかの半導体記憶素子がＯＮ状態にな
ると、電源の内部抵抗による電圧降下のため消去電圧が
降下し、消去は自動的に停止する。この時、他の片方の
半導体記憶素子は厳密にはＶth＝２Ｖに達していない
が、消去のスピードは、ともに同一のウェーハ上に隣接
して形成されている半導体記憶素子であるからほとんど
差が無いと考えられるため、ほぼ消去後のＶthが２Ｖ程
度になっていると考えてよい。
ると、電源の内部抵抗による電圧降下のため消去電圧が
降下し、消去は自動的に停止する。この時、他の片方の
半導体記憶素子は厳密にはＶth＝２Ｖに達していない
が、消去のスピードは、ともに同一のウェーハ上に隣接
して形成されている半導体記憶素子であるからほとんど
差が無いと考えられるため、ほぼ消去後のＶthが２Ｖ程
度になっていると考えてよい。
【００１５】消去しようとしている２つの半導体記憶素
子と同一のビットラインに接続されている半導体記憶素
子のドレインに消去電圧がかかってはいるが、ソースが
フロートのためＴｒがＯＮする事はない。また、ゲート
にある程度の高い電圧を印加するため、消去が進んで、
デプレッションになるという恐れがない。
子と同一のビットラインに接続されている半導体記憶素
子のドレインに消去電圧がかかってはいるが、ソースが
フロートのためＴｒがＯＮする事はない。また、ゲート
にある程度の高い電圧を印加するため、消去が進んで、
デプレッションになるという恐れがない。
【００１６】２．書き込み 書き込みはドレイン側から行っても、ソース側から行っ
てもよい。まず、ドレイン側から行う場合は、通常のＥ
ＰＲＯＭの書き込みと同じように選択した半導体記憶素
子が接続されているワードラインをＨｉｇｈ、ソースラ
インをＧＮＤ、ビットラインをＨｉｇｈにする。
てもよい。まず、ドレイン側から行う場合は、通常のＥ
ＰＲＯＭの書き込みと同じように選択した半導体記憶素
子が接続されているワードラインをＨｉｇｈ、ソースラ
インをＧＮＤ、ビットラインをＨｉｇｈにする。
【００１７】この条件では、ゲート酸化膜を通してアバ
ランシェ現象が起こり、蓄積電極に電子の注入が行わ
れ、ソース、ドレイン間を導通状態にして情報を記憶さ
せる事ができる。また、ソース側から行う場合、選択し
た半導体素子が接続されているワードラインをＨｉｇ
ｈ、ソースラインをＨｉｇｈ、ビットラインをＧＮＤ、
非選択のビットラインをＦｌｏａｔにし、ドレイン側か
ら行うときと同様にアバランシェ現象によって電子を蓄
積電極に注入することによって達成される。
ランシェ現象が起こり、蓄積電極に電子の注入が行わ
れ、ソース、ドレイン間を導通状態にして情報を記憶さ
せる事ができる。また、ソース側から行う場合、選択し
た半導体素子が接続されているワードラインをＨｉｇ
ｈ、ソースラインをＨｉｇｈ、ビットラインをＧＮＤ、
非選択のビットラインをＦｌｏａｔにし、ドレイン側か
ら行うときと同様にアバランシェ現象によって電子を蓄
積電極に注入することによって達成される。
【００１８】３．読出し 読出しは、通常のＥＰＲＯＭと同じように、選択した半
導体記憶素子が接続されているワードラインをＨｉｇ
ｈ、ソースラインをＧＮＤ、ビットラインをＨｉｇｈに
する。この条件にすると、蓄積電極に電子が蓄積されて
いる半導体記憶素子は非導通のままであり、蓄積電極に
電子が蓄積されていない半導体記憶素子は導通するか
ら、ビットラインの電圧降下を検出することによって記
憶されている情報を読み出すことができる。
導体記憶素子が接続されているワードラインをＨｉｇ
ｈ、ソースラインをＧＮＤ、ビットラインをＨｉｇｈに
する。この条件にすると、蓄積電極に電子が蓄積されて
いる半導体記憶素子は非導通のままであり、蓄積電極に
電子が蓄積されていない半導体記憶素子は導通するか
ら、ビットラインの電圧降下を検出することによって記
憶されている情報を読み出すことができる。
【００１９】上記の本発明にかかる不揮発性半導体記憶
装置は以下説明する構造を有している。図２は、本発明
の不揮発性半導体記憶装置の平面図、図３は、そのＸ−
Ｘ’線における断面図、図４は、そのＹ−Ｙ’線におけ
る断面図である。これらの図において使用されている符
号は、図１において使用したものの他、１はシリコン基
板、２はソース・ドレイン拡散層、３はゲート酸化膜、
４は制御電極（ワードライン）、５は蓄積電極、６は絶
縁酸化膜、７は層間絶縁膜、８はコンタクトホール、９
はフィールド酸化膜、１０はカバー膜、１１はアルミ配
線層である。
装置は以下説明する構造を有している。図２は、本発明
の不揮発性半導体記憶装置の平面図、図３は、そのＸ−
Ｘ’線における断面図、図４は、そのＹ−Ｙ’線におけ
る断面図である。これらの図において使用されている符
号は、図１において使用したものの他、１はシリコン基
板、２はソース・ドレイン拡散層、３はゲート酸化膜、
４は制御電極（ワードライン）、５は蓄積電極、６は絶
縁酸化膜、７は層間絶縁膜、８はコンタクトホール、９
はフィールド酸化膜、１０はカバー膜、１１はアルミ配
線層である。
【００２０】この図によってその構造を説明する。シリ
コン基板１上に一方向に延びるフィールド酸化膜９とゲ
ート酸化膜３が形成され、そのゲート酸化膜３の上に半
導体記憶素子毎にフローティングゲートである蓄積電極
５が形成され、その上に絶縁酸化膜６を介してワードラ
イン方向の半導体記憶素子間に連続した制御電極４が形
成され、蓄積電極５と制御電極４をマスクの一部として
不純物が導入されてソース・ドレイン拡散層２が形成さ
れている。
コン基板１上に一方向に延びるフィールド酸化膜９とゲ
ート酸化膜３が形成され、そのゲート酸化膜３の上に半
導体記憶素子毎にフローティングゲートである蓄積電極
５が形成され、その上に絶縁酸化膜６を介してワードラ
イン方向の半導体記憶素子間に連続した制御電極４が形
成され、蓄積電極５と制御電極４をマスクの一部として
不純物が導入されてソース・ドレイン拡散層２が形成さ
れている。
【００２１】その上に、層間絶縁膜７が形成され、この
層間絶縁膜７にコンタクトホール８が設けられ、このコ
ンタクトホール８を通してアルミ配線層１１によってビ
ットラインが形成されている。最後に、全体を覆うカバ
ー膜１０によって内部を保護されている。
層間絶縁膜７にコンタクトホール８が設けられ、このコ
ンタクトホール８を通してアルミ配線層１１によってビ
ットラインが形成されている。最後に、全体を覆うカバ
ー膜１０によって内部を保護されている。
【００２２】本発明の不揮発性半導体装置は、図２の平
面図に現れているように、ソース・ドレイン領域間に蓄
積電極と制御電極を有し、そのソースを接続して形成さ
れたソースラインと、ドレインを接続して形成されたビ
ットラインが、このソースラインと垂直に配置され、か
つ、ゲート電極を接続して形成されたワードラインがソ
ースラインと平行に配置されたアレイ状構成を有し、ビ
ットラインおよびソースラインが各々選択的に所定の電
圧を印加できるようなっている。
面図に現れているように、ソース・ドレイン領域間に蓄
積電極と制御電極を有し、そのソースを接続して形成さ
れたソースラインと、ドレインを接続して形成されたビ
ットラインが、このソースラインと垂直に配置され、か
つ、ゲート電極を接続して形成されたワードラインがソ
ースラインと平行に配置されたアレイ状構成を有し、ビ
ットラインおよびソースラインが各々選択的に所定の電
圧を印加できるようなっている。
【００２３】したがって、前記のように、消去時には、
ソースラインを接地し、ビットラインに消去電圧を与
え、かつ、接地されたソースラインを挟んでいる２本の
ゲート電極に消去後に欲しいしきい値電圧Ｖthに等しい
電圧を印加し、ソースラインを挟んでいる２ｂｉｔの半
導体記憶素子ごとに消去する事ができる。このように、
本発明の不揮発性半導体記憶装置は比較的単純化された
構造を有するから、従来知られていた通常のＥＰＲＯＭ
と格別異なる工程を用いることなく製造することができ
る。
ソースラインを接地し、ビットラインに消去電圧を与
え、かつ、接地されたソースラインを挟んでいる２本の
ゲート電極に消去後に欲しいしきい値電圧Ｖthに等しい
電圧を印加し、ソースラインを挟んでいる２ｂｉｔの半
導体記憶素子ごとに消去する事ができる。このように、
本発明の不揮発性半導体記憶装置は比較的単純化された
構造を有するから、従来知られていた通常のＥＰＲＯＭ
と格別異なる工程を用いることなく製造することができ
る。
【００２４】
【発明の効果】以上説明したように、本発明によればソ
ースラインを選択可能にする回路を付け加えるだけで、
かかる半導体装置の主要問題である過消去と消去バラツ
キの問題を解決でき、電気的一括消去型の不揮発性半導
体記憶装置の性能向上に寄与するところが大きい。
ースラインを選択可能にする回路を付け加えるだけで、
かかる半導体装置の主要問題である過消去と消去バラツ
キの問題を解決でき、電気的一括消去型の不揮発性半導
体記憶装置の性能向上に寄与するところが大きい。
【図１】本発明の実施例を説明するための回路図であ
る。
る。
【図２】本発明の不揮発性半導体記憶装置の平面図であ
る。
る。
【図３】図２のＸ−Ｘ’線における断面図である。
【図４】図２のＹ−Ｙ’線における断面図である。
１ シリコン基板 ２ ソース・ドレイン拡散層 ３ ゲート酸化膜 ４ 制御電極（ワードライン） ５ 蓄積電極 ６ 絶縁酸化膜 ７ 層間絶縁膜 ８ コンタクトホール ９ フィールド酸化膜 １０ カバー膜 １１ アルミ配線層 Ｓ1 、Ｓ2 ソースライン Ｂ1 、Ｂ2 、Ｂ3 ビットライン Ｗ1 、Ｗ2 、Ｗ3 、Ｗ4 ワードライン
Claims (1)
- 【請求項１】 ソース領域とドレイン領域間に蓄積電極
と制御電極を有する複数の半導体記憶素子を、第１の方
向と、該第１の方向と異なる第２の方向に複数個配列
し、第２の方向に配列された半導体記憶素子のソース領
域を接続してソースラインとし、第１の方向に配列され
た半導体記憶素子のドレイン領域を接続してビットライ
ンとし、該第２の方向に配列された半導体記憶素子の制
御電極を接続してワードラインとし、該ビットラインお
よび該ソースラインに各々選択的に電圧を印加すること
ができる不揮発性半導体記憶装置の消去方法において、
消去時に、選択された半導体記憶素子のソースラインを
接地し、ビットラインを消去電圧とし、かつ、該接地さ
れたソースラインを挟んでいる２本のワードラインに消
去後にデプレッション化しないしきい値電圧Ｖｔｈを印
加し、該ソースラインを挟んで配置されている２ビット
の半導体記憶素子ごとに消去することを特徴とする不揮
発性半導体記憶装置の消去方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3784891A JP2725086B2 (ja) | 1991-02-08 | 1991-02-08 | 不揮発性半導体記憶装置の消去方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3784891A JP2725086B2 (ja) | 1991-02-08 | 1991-02-08 | 不揮発性半導体記憶装置の消去方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04257269A JPH04257269A (ja) | 1992-09-11 |
| JP2725086B2 true JP2725086B2 (ja) | 1998-03-09 |
Family
ID=12508959
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3784891A Expired - Fee Related JP2725086B2 (ja) | 1991-02-08 | 1991-02-08 | 不揮発性半導体記憶装置の消去方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2725086B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940008204B1 (ko) * | 1991-08-14 | 1994-09-08 | 삼성전자 주식회사 | 낸드형 플래쉬 메모리의 과도소거 방지장치 및 방법 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2694205B2 (ja) * | 1988-07-11 | 1997-12-24 | 株式会社日立製作所 | 不揮発性半導体記憶装置 |
-
1991
- 1991-02-08 JP JP3784891A patent/JP2725086B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04257269A (ja) | 1992-09-11 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971104 |
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