KR20040068552A - 반도체 디바이스 - Google Patents

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KR20040068552A
KR20040068552A KR10-2004-7007904A KR20047007904A KR20040068552A KR 20040068552 A KR20040068552 A KR 20040068552A KR 20047007904 A KR20047007904 A KR 20047007904A KR 20040068552 A KR20040068552 A KR 20040068552A
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KR
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memory
gate
transistor
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semiconductor device
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KR10-2004-7007904A
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도만스가이도제이엠
베르하르로베르투스디제이
가르베요아힘씨에이치
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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    • G11C16/02—Erasable programmable read-only memories electrically programmable
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    • G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
    • G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups

Abstract

본 발명은 메모리 셀의 행 및 열의 행렬을 포함하는 바이트 소거 가능한 EEPROM 메모리를 구비하는 반도체 디바이스에 관한 것이다. 칩 크기가 감소되고, 밀도가 증가되고, 저전력 애플리케이션에 적합한 바이트 소거 가능한 EEPROM을 구비하는 반도체 디바이스를 제공하기 위해, 본 발명에 따라, 메모리 셀 각각이 선택 게이트를 구비하는 선택 트랜지스터와, 이들과 직렬로 배열된, 부동 게이트 및 제어 게이트를 구비하는 메모리 트랜지스터를 포함하고, 선택 트랜지스터는 다수의 메모리 셀에 대해 공통인, 바이트 소거 가능한 EEPROM 메모리의 소스 라인에 더 접속되고, 메모리 트랜지스터는 바이트 소거 가능한 EEPROM 메모리의 비트 라인에 더 접속되되, 메모리 셀의 열은 n 타입 웰(n-type wells)에 의해 분리된 별도의 p 타입 웰(p-type wells)로 배치되는 것을 제안한다. 바람직하게, 각 바이트 열에는 전역 제어 게이트를 지역 제어 게이트로 분할하기 위한 고전압 스위칭 소자가 제공된다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE HAVING A BYTE-ERASABLE EEPROM MEMORY}
전기적으로 소거 가능한 비휘발성 메모리에는 두 가지 주 유형이 있다. 바이트 소거 가능한 EEPROM 메모리는 영구적인 데이터 저장을 위해 사용된다. 이를 위해, 메모리는 바이트 단위로 프로그래밍 및 소거될 수 있다. 프로그램 및 소거 시간이 빠르고, 신뢰도 요구사항이 높다. 이는 교란(disturbs)에 민감하지 않은 강건한(robust) 셀을 설계함으로써 이루어질 수 있다.
근래에 가장 흔하게 사용되는 비휘발성 메모리는 플래시 메모리로서 알려져 있다. 플래시 EEPROM은 영구적인 코드를 저장하기 위해 사용되고, 전형적으로, 바이트 단위로 프로그래밍되고, 블록이나 섹터 단위로 소거된다. 섹터 또는 블록 소거 때문에, 교란 조건이 상대적으로 완화된다. 또한, (프로그래밍/소거 동작의 수에서의) 신뢰도 요구사항이 완화된다. 이는 바이트 소거 가능한 EEPROM 셀보다 셀의 크기를 훨씬 더 작게 해준다.
가장 흔하게 사용되는 바이트 소거 가능한 EEPROM 셀은 FLOTOX 원리에 기초한다. FLOTOX 셀은 유전층에 의해 분리된, 부동 게이트(floating gate) 및 제어 게이트로의 이중 게이트 구조로 이루어진다. 부동 게이트는, 터널 윈도우가 보다 얇은(전형적으로 7~10㎚) 산화층으로 이루어지는, 상대적으로 두꺼운(20~40㎚) 산화층 상에 위치한다. 터널 산화물 아래에는 n 타입으로 고도로 도핑된 주입기(injector) 영역이 있다. 주입기 영역에 큰 전압(10~15V)을 인가하고 제어 게이트가 접지되면 프로그래밍이 수행된다. 전자는 FN(Fowler-Nordheim) 터널링에 의해 부동 게이트로부터 주입기 영역으로 주입된다. 제어 게이트에 큰 전압을 인가하고 주입기 영역을 접지하면 셀이 소거된다. 전자는 FB 터널링에 의해 부동 게이트 내로 주입된다.
기록 및 소거를 위한 FN 터널링의 사용은 매우 효율적이며 전력을 매우 적게 소모한다. 이 점이 FLOTOX 유형의 바이트 소거 가능한 EEPROM을 휴대형 애플리케이션 및 (비접촉식(contact-less)) 스마트 카드를 위해 매우 적합하게 만든다. FN 터널링의 불리한 점은 상대적으로 높은 전압을 필요로 하는 것이다.
FLOXTOX 유형의 EEPROM의 신뢰도는, 셀의 드레인측뿐만 아니라 소스측 상의 터널 윈도우도 고전압 트랜지스터에 의해 분리함으로써 달성된다. 또한, 소스측 상의 고전압 트랜지스터는 판독 트랜지스터로서 사용된다. 드레인측 상의 고전압 트랜지스터는 비선택된 셀(non-selected cells)에 있어서 주입기 영역을 고비트 라인 전위로부터 분리하기 위해 사용된다.
또한, IC를 제조하는 데 있어서, 비휘발성 셀의 크기를 감소시키려는 필요성이 강하게 제기된다. 이들 메모리에 대한 신뢰도 제한 때문에, 터널 산화물 두께는 7 내지 8㎚ 미만으로 감소될 수 없다. 그 결과, 프로그램 및 소거를 더 많이 또는 더 적게 하기 위해 필요한 전압은 생성마다 일정하게 남는다. 칩 상의 모든 다른 치수들이 더 작아지면 이들 전압을 지원하는 것이 점점 더 어려워진다. 특히, FLOTOX 유형의 바이트 소거 가능한 EEPROM은 주입기 영역과 직렬인 두 개의 고전압 트랜지스터로 구성되기 때문에 크기를 조정하는 것이 매우 어렵다. 또한, 이 장치의 동작시, 셀의 비트 라인(드레인) 상에 고전압이 사용된다. 또한, 이는, 메모리 어레이 내에서 고전압 기생 전류(high voltage parasites)가 억제되어야 하기 때문에 셀에 제한을 가한다.
오늘날의 IC 프로세스에서, 두 가지 유형의 비휘발성 장치, 즉, 플래시 EEPROM 및 바이트 소거 가능한 EEPROM을 하나의 칩 상에서 결합하는 것이 또 다른 트랜드이다. 그러나, 일반적으로, 플래시 및 EEPROM은 상이한 프로세스로 이루어진다. 이들 프로세스의 결합은 사소한(trivial) 것이 아니라, 프로세스 복잡도 및 비용 향상을 가져올 것이다.
바이트 소거 가능한 EEPROM을 작게하고 이들 EEPROM과 플래시 EEPROM을 결합시키는 한 가지 방법에는 바이트 소거 가능한 EEPROM을 플래시 EEPROM 셀로부터 시작하게 만드려는 것이 있다. 통상의 플래시 EEPROM은 ETOX 유형이다. ETOX 유형은 단일의 부동 게이트 셀(floatig-gate cell)로 구성된다. 프로그래밍은 셀의 드레인측에서 채널 고에너지 주입(channel hot electron injection)에 의해, 드레인에 평균 전압(moderate voltage)(4~6V)을 인가하고 제어 게이트(8~12V)에 고전압을 인가함으로써 이루어진다. 소거는 소스에 큰 전압(10~15V)을 인가하고 제어 게이트를 접지함으로써 또는 소스에 평균 전압(4~6V)을 인가하고 제어 게이트 상에 음의 전압(-6 ~ -10V)을 인가함으로써 이루어진다. 소거는 FN 터널링에 의해 이루어진다. 프로그래밍은 매우 고속(10~100 마이크로 초)이지만 매우 전력 소모적이다(즉, 셀 당 드레인 전류가 아주 높다(0.1~0.5㎃)). 소거는 매우 느리지만(초) 전력 소모가 매우 낮다(셀 당 나노 암페어).
그러나, ETOX 셀은 다음의 이유들:
- 프로그래밍 동안 매우 전력 소모적임.
- 드레인 접합이 채널 고에너지 주입을 위해 최적화됨. 이는 어레이 내의 다른 셀의 프로그래밍 동안에는 이들 셀이 드레인 교란에 민감하게 만듬.
- 소거 임계 전압은 명백히 약 1V를 초과하여 셀이 과소거(over-erasure)되어 고갈 상태(depletion state)로 되는 것을 방지해야 함. 이는 장치 고장을 초래할 것임. 따라서, 셀은 이 1V(전형적으로 > 2.5V)를 초과하는 제어 게이트 전압으로 판독되어야 함. 셀은 드레인측 선택 게이트에 의해 어레이로부터 분리되기 때문에 FLOTOX 셀은 음의 임계치로 소거될 수 있다. 그러므로, 이들 셀은 매우 낮은 제어 게이트 전압으로 판독될 수 있음.
때문에 바이트 소거 가능한 EEPROM 애플리케이션에 매우 매력적이다.
WO 00/75994 A1은 저전압 및 저전력 내장 플래시 애플리케이션을 위해 최적화되어 있는 교대형 2-트랜지스터 플래시 셀(alternate 2-transistor flash cell)을 개시한다. 하나의 셀은 상부에 부동 게이트 및 제어 게이트를 구비한 스택 게이트 트랜지스터 및 소스측에서의 분리 트랜지스터로 구성된다. 셀은 부동 게이트로부터 스택 게이트 트랜지스터의 채널로의 FN 터널링에 의해 프로그래밍 및 소거될 수 있다. 드레인 및 소스 접합부는 교란을 억제하고 단채널 효과(short channel effects)를 활용하기에 매우 소프트할 수 있다. 이는 스택 게이트 및 분리 트랜지스터를 상대적으로 짧게 해준다. 분리 트랜지스터의 존재 때문에, 셀은 음의 임계 전압으로 소거될 수 있다. 따라서, 판독은 FLOTOX EEPROM과 유사한 저전압으로 수행될 수 있다. 따라서, 2-트랜지스터 플래시 셀은 바이트 소거 가능한 EEPROM을 위한 사용에 이상적으로 적합하다.
각각 선택 트랜지스터 및 부동 게이트 트랜지스터를 포함하는 메모리 셀의 행렬을 구비하는 바이트 소거 가능한 EEPROM은 GB 2 321 738 A에 개시되어 있다. 메모리 셀은 비트 라인 및 공통의 제어 라인에 결합되어 있다. 프로그래밍 트랜지스터는 메모리 셀의 소거 라인과 공통의 제어 라인 사이에 결합되어 있다.
본 발명은 메모리 셀의 행 및 열의 행렬을 포함하는 바이트 소거 가능한 EEPROM 메모리를 구비하는 반도체 디바이스에 관한 것이다.
도 1은 알려져 있는 플래시 EEPROM의 전기 회로도,
도 2는 본 발명에 따른 반도체 디바이스에서 사용되는 바이트 소거 가능한 EEPROM 전기 회로도,
도 3은 판독 동작 동안의 도 2의 바이트 소거 가능한 EEPROM,
도 4는 기록 동작 동안의 도 2의 바이트 소거 가능한 EEPROM,
도 5는 소거 동작 동안의 도 2의 바이트 소거 가능한 EEPROM,
도 6은 도 2의 바이트 소거 가능한 EEPROM의 부분 단면도.
발명의 개요
본 발명의 목적은 칩 크기가 감소되고, 밀도가 증가되고, 저전력 애플리케이션을 위해 적합한 바이트 소거 가능한 EEPROM을 갖춘 반도체 디바이스를 제공하는 것이다.
본 목적은 본 발명에 따라, 청구항 1항에서 청구한 반도체 디바이스로서, 메모리 셀이 선택 게이트를 구비하는 선택 트랜지스터와, 이와 직렬로 배열된, 부동 게이트 및 제어 게이트를 구비하는 메모리 트랜지스터를 각각 포함하되, 선택 트랜지스터는 다수의 메모리 셀에 대해 공통인, 바이트 소거 가능한 EEPROM 메모리의 소스 라인에 더 접속되고, 메모리 셀의 열은 n 타입 웰(n-type wells)에 의해 분리된 별도의 p 타입 웰(p-type wells) 내에 배치되는 반도체 디바이스에 의해 달성된다.
본 발명은 바이트 소거 가능한 EEPROM 애플리케이션을 위한 2-트랜지스터 플래시 셀을 사용하는 아이디어에 기초한다. 이 때문에, 하나의 칩 상에서 플래시와 바이트 소거 가능한 EEPROM의 조합은 프로세스 적응없이 이루어질 수 있다. 플래시와 EEPROM 둘 다는 트리플 웰 구조(triple well structure)로 프로세싱되어, 즉, 비휘발성 셀은 매립된 n 타입 웰에 의해 환경으로부터 분리되는 분리된 p 타입 웰(i-p 웰) 내에서 프로세싱된다. 이는 프로그램 및 소거 동안에 음의 전압의 사용을 허용한다. 교란을 억제하기 위해, 메모리 어레이는 각각 i-p 웰 내에 배치되고, n 웰에 의해 분리되는 바이트 열로 분할된다. 따라서, 본 발명에 따른 반도체 디바이스는 매우 고밀도이고, 성능이 매우 높다.
비트 라인이 액세스 트랜지스터측에서 접촉되는 표준 FLOTOX 메모리 셀과는 반대로, 본 발명에 따라 비트 라인은 메모리 트랜지스터에 접속된다. 이는 아래에서 설명되는 바와 같이 상이한 기록 동작을 초래한다. 또한, 제 2 트랜지스터가 고전압을 통해 스위칭될 필요가 없기 때문에, 특수한 고전압 산화물 상이 아닌 터널 산화물 상에서 프로세싱될 수 있고, 이는 메모리 셀을 훨씬 더 크게 만들 것이다. 또한, 본 발명에 따른 바이트 소거 가능한 EEPROM은 동일한 칩 상에서 플래시 EEPROM과 조합하기에 적합하다.
본 발명의 바람직한 실시예들은 종속항에 포함되어 있다. 비선택된 워드 내에 주 게이트 교란이 없는 상태로 바이트(또는 워드) 단위로 소거 가능한 메모리 셀을 제조하기 위해, 전역 제어 게이트 라인은 하나의 바이트만큼 뻗어있는(run) 지역 제어 게이트 라인으로 분할된다. 스위칭 소자는 제어 게이트를 분리시킨다. 스위칭 소자가 고전압을 통해 스위칭해야 하기 때문에, 스위칭 소자는 고전압(HV) 장치여야 한다. HV 트랜지스터는 HV 트랜지스터가 처리해야 하는 전압에 따라 매우 클 수 있고, 전압이 클수록 크기가 커진다. 그러므로, 이들 전압을 가능한 한 낮게 유지하는 것이 바람직하다.
알려져 있는 FLOTOX 유형의 바이트 소거 가능한 EEPROM 메모리에서, nMOS 스위칭 소자가 사용된다. 본 발명에 따라, 스위칭 소자는 HV-nMOS 또는 HV-pMOS 또는 HV-CMOS 스위칭 소자일 수 있다. 이들 소자 중 어느 소자가 사용되더라도 유리한 점 및 불리한 점이 있다. 모든 가능성의 평가는, 이러한 이유들:
- 이미, 열마다 i-p 웰을 분리하기 위해 사용되고 있는 고전압 n 타입 웰 영역 내에 HV-pMOS 소자가 배치될 수 있기 때문에 HV-pMOS가 최소의 공간을 차지함.
- pMOS 소자는 nMOS 소자보다 백바이어스의 임계 전압이 낮음. 따라서, 제어 게이트 전위를 통한 스위칭 게이트 전압이, pMOS 소자가 nMOS 소자에 비해 낮을 수 있음.
- 판독 동작 동안에, 양의 제어 게이트 전압(즉, 1V)이 선택 장치를 통해 스위칭되어야 함. HV-nMOS 트랜지스터의 경우에, 제어 게이트 전압을 스위칭하기 위해 트랜지스터의 게이트 상에서 더 높은 전압(즉, > 2V)을 필요로 함. 이 값은 오늘날의 IP 프로세스의 공급 전압을 초과함(1.8V 이하). 이는 판독 동작 동안에 바이트 선택 장치의 게이트가 펌프되어 전력 소모가 많다는 것을 의미함. pMOS 트랜지스터에서, 게이트가 접지되어 양의 게이트 전압을 통해 스위칭할 수 있음.
때문에 HV-pMOS 스위치가 바람직하게 사용된다고 나타낸다.
상기 스위칭 소자의 어드레싱, 즉, 단일 바이트의 어드레싱은 상기 스위칭 소자가 접속되는 바이트 선택 게이트 라인을 사용하여 바람직하게 수행된다.
청구항 5항의 바람직한 실시예에 따르면, 섹터는, 각각의 섹터에 대해, 전역 비트 라인을 지역 비트 라인으로 분할하고, 섹터를 어드레싱하기 위한 섹터 선택 게이트 라인을 사용함으로써 정의된다. 따라서, 비선택된 섹터 내의 프로그램 교란이 방지될 수 있고, 판독 동안에 비트 라인 캐패시턴스가 감소되어 메모리를 보다 고속으로 만들 수 있다.
본 발명에 따른 반도체 디바이스는 청구항 6항에서 정의한 바와 같이, 하나의 칩 상에서 바이트 소거 가능한 EEPROM과 플래시 EEPROM을 결합하기에 적합하다.
바람직하게, 상기 p 타입 웰은 매립된 n 타입 웰에 의해 분리된다. 본 발명에 따라 반도체 디바이스에 기록, 판독 및 소거 동작을 적용하는 바람직한 방법은 청구항 8 항 내지 10항에 정의되어 있다.
이제, 본 발명은 위의 도면을 참조하여 보다 상세히 설명될 것이다.
도 1은 알려진, 2-트랜지스터 플래시 셀(2-transistor flash cells)을 사용하는 플래시 EEPROM을 포함하는 반도체 디바이스의 적절한 부분의 전기 회로도를 도시한다. 도 1에는, 두 개의 바이트 각각이 두 개의 섹터로 분할되는 것을 개략적으로 도시함으로써 이러한 메모리 어레이가 어떻게 구성되는 지가 개략적으로 도시되어 있다. 바이트 당 두 개의 비트만 도시되어 있다. EEPROM 메모리(1)는 행 및 열로 배열되고, i가 행의 번호이고, j가 열의 번호인 Mij의 행렬, 가령, 행 M11, M12,..., M44를 포함한다. 각 메모리 셀은 부동 게이트(floating gate)(5) 및 제어 게이트(4)를 구비하는 메모리 트랜지스터 T1과, 이와 직렬로, 선택 게이트(6)를 구비하는 선택 트랜지스터 T2를 포함한다. 다수의 메모리 트랜지스터 T1의 제어 게이트(4)는 행마다 제어 게이트 라인 CGi, 가령, CG1~CG4에 의해 상호 접속되고, 선택 트랜지스터 T2의 선택 게이트(6)는 행마다 워드 라인 WLi, 가령, WL1~WL4에 의해 상호 접속된다. 다수의 선택 트랜지스터 T2는 공통 소스 라인에 의해 상호 접속된다. 이들 공통 소스 라인 SOi, 가령, SO1~SO4는 행마다, 열마다, 섹터마다 또는 전체 메모리를 위해 구성될 수 있다. 본 실시예에서, 소스 라인의 모든 상호 접속이 도시되어 있지는 않다.
전체 메모리(1)는 아래에 매립된 n 타입 웰(2)(buried n-type well, BMW)이 있는 하나의 큰 격리된 p 타입 웰(3)(i-p 웰) 내에 배치된다. 메모리(1)는 전역 비트 라인 BLj, 예컨대, BL1~BL4를지역 비트 라인 BLjm, 예컨대, BL11~BL42로 분할함으로써 섹터 선택 게이트 라인 SSGm에 의해 어드레싱되는 섹터 Sm, 예컨대 S1~S2내에 구성된다. SSGm이 상대적으로 저전압(전형적으로 5V)을 통해서만 스위칭해야하기 때문에, 고전압(HV)은 필요하지 않다. 그러므로, 메모리 셀 Mij와 동일한 산화물 상에서 nMOS가 프로세싱될 수 있다. 섹터 분할의 기능은 비선택된 섹터(non-selected sectors) 내의 프로그램 교란(program disturbs)을 억제하고, 판독 동안에 비트 라인의 용량성 부하를 감소시키는 것이다. 후자는 메모리를 훨씬 더 빠르게 만든다.
도 2는 2-트랜지스터 플래시 셀을 사용하는 바이트 소거 가능한 EEPROM을 포함하는 본 발명에 따른 반도체 디바이스의 적절한 부분의 전기 회로도를 도시한다. 도 2에는 바이트 소거 가능한 EEPROM 메모리(10) 행렬이 어떻게 구성되는 지가 개략적으로 도시되어 있다. 행렬형 메모리 셀 Mij의 일반적 구성인, 메모리 셀 Mij과 메모리 셀 내에서 사용되는 트랜지스터 T1 및 T2는 도 1에 도시한 전기 회로와 동일하다.
도 1에 도시한 플래시 EEPROM의 행렬에 비해, 도 2에서 바이트 열은 n 타입 웰(20), 바람직하게는 고전압 n웰(high-voltage nWell, HNW)에 의해 분리되는 별도의 i-p 웰(31, 32) 내에 배치된다. n 타입 웰 내에서 HV-pMOS 트랜지스터 T3은 전역 제어 게이트 라인 CGi를, 하나의 바이트(또는 워드)에 걸쳐 뻗어 있는(run) 제어 게이트 라인 CGin, 가령, CG11~CG42로 분할하는 스위칭 소자로서 사용된다.
비트 라인 BLj에 대해 평행하게 뻗어 있는 바이트 선택 게이트 라인 BSGn, 가령, BSG1~BSG2는 HV-pMOS 장치 T3을 어드레싱한다. 엄격하게 그러할 필요는 없지만, 플래시 메모리의 판독 동안에 비트 라인 캐패시턴스를 감소시키기 위해 섹터 Sm, 가령, S1~S2는 섹터 선택 게이트 라인 SSm, 가령, SSG1~SSG2를 사용하여 정의된다.
도 1 및 2에 도시한 EEPROM의 메모리 셀 Mij내의 데이터만 기록, 판독 및 소거하기 위해서, 위에서 언급한 라인에 다음 표에 제공한 전압이 인가된다.
표 1은 도 1에 도시한 플래시 메모리를 위한 동작 테이블에 대한 예를 제공한다.
표 2는 도 2에 도시한 바이트 소거 가능한 EEPROM 메모리에 대한 예를 제공한다.
두 개의 표의 비교는 두 개의 메모리를 위한 동작 방법이 매우 유사하다는 것을 나타낸다. 따라서, 플래시와 비트 소거 가능한 EEPROM의 이 특정 조합이 하나의 기술로 결합될 수 있기 때문에, 그리고 동작 및 애플리케이션 관점에 있어서도 매우 매력적이다.
이제, 본 발명에 따른 바이트 소거 가능한 EEPROM의 동작 방법을 도 3~5를 참조하여 더 설명한다. 도 3은 전압이 다양한 라인에 어떻게 인가되는 지를 도시한다. 판독 동작은 대응하는 플래시 메모리를 판독하는 것과 매우 유사하다. WL 상의 선택 게이트가 개방되어 있는 동안 0.5V의 낮은 전압을 드레인에 인가하고, 1V를 CG에 인가함으로써 셀의 상태가 검출된다. 셀이 프로그래밍(임계 전압 > 1V) 또는 소거(임계 전압 < 0V)되는 지 여부에 따라, 전류가 소스로부터 비트 라인으로 흐른다. BSG는 그 게이트를 접지함으로써 CG 전압을 통해 스위칭한다. 스택 게이트 트랜지스터(stacked gate transistor)의 드레인 및 게이트에 인가되는 저전압 때문에 이 메모리 내의 판독 교란은 매우 작다. 비선택된 열의 BSG 및 비선택된 섹터의 SSG를 닫으면 이 교란을 한층 더 감소시킨다.
도 4에는 기록 동작이 개략적으로 도시되어 있다. 셀은 플래시 셀과 동일한 방식으로 프로그래밍된다. 선택된 셀의 CG에 양의 전압(+10V)을 인가하고, i-p 웰은 음으로(-5V) 바이어스한다. 선택된 바이트 열 내의 비트 라인은 -5V로 바이어스("기록 0") 또는 접지("기록 1")한다. 이들 조건하에서, 선택된 셀의 채널은 역전된다(inverted). 따라서, 채널 전위는 드레인 전위와 동치이다. "기록 0"의 경우에, CG와 채널간의 15V의 전압차는 셀의 부동 게이트로의 전자 터널링(electron tunneling)을 야기해서 셀의 임계 전압을 증가시킨다. "기록 1"의 경우 전압차는, 하나 이상의 프로그래밍 펄스 동안에 전자 터널링을 억제("프로그램 억제(program inhibit)")하기에 충분히 작은 5V이다. 전형적인 프로그램 시간은 밀리초의 크기이다.
10V의 CG 전압은 BSG를 통해 이 트랜지스터의 게이트를 접지함으로써 스위칭된다. 비선택된 바이트의 셀 상(즉, 선택된 바이트와 동일한 행 상)의 프로그램 교란은 이들 바이트의 i-p 웰을 접지하고 BSG를 닫음으로써 방지된다. 본 예에서, 이는 이 트랜지스터의 게이트와 동일한 전압, 즉 10V를 BNW에 인가함으로써 달성된다. 그렇게 함으로써, 비선택된 열 내의 BSG는 오프가 되고, 이들 바이트 내의 지역 CG는 부동(floating)하게 된다("fl"로써 표시됨). 그 전위는 그 환경에 용량성적으로 결합될 것이다. 주요 기여는 i-p 웰 전위로부터 비롯된다. 따라서, 지역 CG 전위는 i-p 웰 전위에 가깝고, 아주 적은 교란만 있을 것이다. 지역 CG 전위는 HNW로부터의 접합 누설(junction leakage)에 의해 그리고 BSG의 채널을 통한 서브 임계 누설(sub-threhold leakgae)에 의해 더 증가할 수 있다. 이를 방지하기 위해, BSG는 충분히 길어야 하고, 접합부는 높은 항복치(high breakdown value)를 가져야 한다. 동일한 이유 때문에, 양의 프로그래밍 전압(10V)이 가능한 한 낮게 유지되어야 한다. 그러나, 이 값을 너무 낮게 하는 것은, 명백해지는 바와 같이, 선택된 열 내의 교란을 야기할 것이다.
또한, 다수의 프로그램 동작간에 지역 CG는 0으로 리셋되어 누적 프로그램 교란을 방지하는 것이 중요하다.
선택된 열 내에서, 비선택된 행의 지역 CG는 전역 CG에 0V를 인가함으로써 닫힌다. 지역 CG 전위에 따라, 이들 BSG는 오픈(양의 전위) 또는 오프(음의 전위)일 수 있다. 동일한 이유, 즉, HNW로부터의 용량성 결합 또는 접합 누설때문에,지역 CG 전위는 양의 전위가 되고, 그 전위는 절대, BSG의 하나의 임계 전압을 초과하는 (백바이어스를 갖는) 값으로 증가하지 않을 것이다. 그러므로, 트랜지스터는 항상 오프일 것이고, 지역 CG는 0V 또는 -5V인 비트 라인의 i-p 웰 전위 및 드레인 전위에 의해 음의 값에 용량성적으로 결합될 것이다. 메모리 셀의 상태(0 또는 1) 및 비트 라인 상의 데이터에 따라, 지역 CG는 전형적으로 -1V와 -4V 사이의 전압으로 충전될 것이다. 드레인 상에서 -5V를 갖는 셀에 있어서, 이는 매우 작은 게이트 교란을 제공할 것이다. 드레인 상의 0V를 갖는 셀에 있어서, 이는 드레인 교란을 야기할 수 있다. 특히, 프로그래밍된 상태인(즉, 부동 게이트 상에 음의 전하를 띈) 셀에 있어서, 드레인은 부동 게이트에 비해 양으로 바이어스된다. 이는 게이트 역 바이어스된 드레인 접합(gated reversed-biased drain junction)(GIDL: 게이트 유도 드레인 누설(gate induced drain leakage)에 의해 생성된 기판 전류로 인한 전자 홀 형성에 의해 야기되는 부동 게이트로부터 드레인 또는 홀 주입으로의 전자 손실을 야기할 수 있다. 이 드레인 교란을 억제하기 위해 여러 방법(measures)들:
- 억제 전압을 가능한 한 많이 감소시킴. 그러나, 프로그램 억제 교란(기록 "1")에 의해 설정된 최소치가 있음.
- 드레인 접합을 가능한 한 부드럽게 만듬. 이는, 드레인 접합부가 비트 라인 콘택트로의 셀의 채널의 연결 외에는 사용되지 않기 때문에, 이 특정 2-트랜지스터 셀 내에서 수행될 수 있음. 다수의 기타 플래시 셀에 있어서, 드레인 접합부는 고에너지 주입 또는 게이트로부터 드레인으로의 전자 터널링에 최적화되어 있음. 양 경우에, 드레인이 역으로 바이어스되면 접합부에 큰 기판 전류를 발생시키기가 매우 어려움.
- 섹터 내의 행의 개수를 감소시킴. SSG를 사용하여 메모리를 섹터로 분할함으로써, SSG가 닫히면 지역 비트 라인이 부동(floating)하게 될 수 있음. 그 경우에, 억제 전압의 비트 라인으로도, 지역 비트 라인이 웰 전위를 따라서 드레인 교란을 방지할 것임.
이 사용된다.
도 5에는 소거 동작이 개략적으로 도시되어 있다. 그 CG에 음의 전압(즉, -5V)을 인가하고, 웰을 양(즉, +10V)으로 바이어스함으로써 셀이 소거된다. 이는 부동 게이트로부터 i-p 웰로의 FN 터널링에 의해 전자 방출을 야기해서 임계 전압을 음의 값으로 감소시킨다. 플래시 애플리케이션에 있어서, 전형적인 (섹터 또는 블록 당) 소거 시간은 0.1~10초 내이다. 따라서, 소거 전압은 상대적으로 낮게 유지될 수 있다. 그러나, 바이트 소거 가능한 EEPROM 애플리케이션에 있어서, 소거 시간은 (프로그램 시간과 유사한) 밀리초의 크기 내여야 한다. 이는 소거 전압을 증가시킴으로써 이루어질 수 있다. 그러나, 이는 교란의 견지에서 매력적이지 않고, 이들 전압을 처리하는 HV 트랜지스터에 대해 보다 엄격한 요구 사항을 부과한다. 이는, 고전압 온 칩을 생성하기 위해 더 큰 트랜지스터 및 더 큰 펌프를 필요로하기 때문에 칩 영역을 요할 것이다.
대안은, 셀 내의 부동 게이트 용량성 결합부로의 CG를 증가시켜서 CG 전위가 부동 게이트에 보다 효과적으로 결합되게 하는 것이다. 이는 부동 게이트의 폭을증가시켜서 다소 큰 셀 크기로, 부동 게이트와 CG간의 면적을 증가시킴으로써 이루어질 수 있다. 그러나, 셀 레이아웃은 여전히, 2 트랜지스터 플래시 셀의 레이아웃과 거의 동일할 것이다.
소거를 위해 필요한 음의 CG 전압은 선택된 열의 BSG를 통해, 이 HV-pMOS 트랜지스터의 게이트에 충분히 높은 음의 전압(즉, -8V)을 인가함으로써 스위칭된다.
소거 동작 동안의 다른 전위는, 선택된 열 내의 비선택된 페이지 상에서 관찰된 교란과 비선택된 열의 BSG에 의한 바이어스 조건 사이에서 최적치를 구하기 위해 주의 깊게 선택된다. 후자의 트랜지스터가 이들을 매우 크게 만드는 전체 소거 전압(즉, 15V)을 처리해야하는 것을 방지하기 위해, 선택된 열 내의 비선택된 페이지 내에 약간의 교란이 허용된다.
선택된 열 내의 비선택된 페이지 상에 4V의 게이트 교란을 그리고 비선택된 열 내의 선택된 페이지의 BSG 트랜지스터 상에 -11V의 전압을 허용함으로써 최적치가 구해진다. 이들 두 개의 전압의 합이 소거를 위해 필요한 전체 전압 스윙(15V)과 동일하다. 물론, 얼마나 강한 HV-pMOS가 제조될 수 있는 지에 따라 다른 전압 조합(즉, 3V 교란 및 -12V HV-pMOS 응력)이 선택될 수 있다.
또한, 양 및 음의 전압으로의 전체 소거 전압의 분배는 최적인 전체 회로 성능에 대해 최적화될 수 있다. 표 2 및 도 5의 예에서, 소거 동안의 전압은 프로그램 동안의 전압과 비슷하게 선택되었다. 이는 디코더를 상대적으로 간단하게 유지하고, 주변 회로에 의해 생성 및 제어되는 상이한 전압의 수를 감소시키는 것에 기여한다.
선택된 행 내의 비선택된 페이지 상의 제어 게이트는 +6V로 바이어스되어서, 선택된 열의 i-p 웰이 +10V로 바이어스되기 때문에 이들 바이트 내의 셀들은 -4V의 게이트 교란을 겪게된다. 이는 프로그래밍된 셀의 소프트 소거를 발생시킬 수 있다. 본질적으로, 이 교란이 여러 소거 싸이클 동안 인가되는 경우에도 셀은 현저히 소거되지는 않는다는 것을 알 수 있다. 어떤 (외부적) 셀이 고장일 수 있음을 방지하기 위해, 메모리에 에러 보정을 추가하는 것이 고려될 수 있다.
i-p 웰을 +6V로, 또, BSG의 게이트를 +6V로 바이어스함으로써 비선택된 열 내의 교란이 억제된다. +10V인 HNW와 +6V인 i-p 웰은 비선택된 열 내의 지역 CG를 +6V를 약간 초과하는 값까지 용량성적으로 충전할 것이다. 전역 CG는 -5V(선택된 페이지) 또는 6V(비선택된 페이지) 상태여서 모든 경우에 BSG가 오프이고, 지역 CG는 부동하게 된다. 셀에의 최대 용량성 결합은 i-p 웰로부터 비롯되기 때문에, 셀은 이 웰 전위를 약간 초과하는 값까지 충전될 것이다. 따라서, 셀이 겪는 교란은 매우 작다.
도 6은 단일의 메모리 셀 및 n 타입 웰 영역의 부분을 자른 단면을 도시한다. 실리콘 반도체 몸체는 p 타입의 기판(60)을 포함한다. 깊은 매립형 n 타입 웰 BNW가 기판(60)에 제공되고, 덜 깊은 분리형 p 타입 웰이 제공되고, 이 웰 내에 메모리 트랜지스터 T1 및 선택 트랜지스터 T2가 제공된다. n 웰 BNW는 p 타입 기판(60)으로부터 i-p 웰을 절연해서, 기판(60)에 인가되는 전압과 상이한 전압이 i-p 웰 내에 인가된다. 선택 트랜지스터 T2는 n 타입 소스(41)와, n 타입 드레인(42)과, 소스와 드레인 사이의 채널로부터 터널 산화물(40)에 의해 분리되는선택 게이트 SG를 포함한다. 게이트 SG는 워드 라인 WLi에 접속되고, 소스(41)는 소스 라인 SO에 접속된다. 메모리 트랜지스터 T1은 구역(zone)(42) 및 지역 비트 라인 BLjm에 접속되어 있는 n 타입 드레인(43)에 의해 형성된 소스를 포함한다. 부동 게이트 FG가 채널 위에 제공되고, 후자로부터 절연된다. 제어 게이트 CG는 부동 게이트 FG 위에 제공되고, 전기적으로 FG로부터 절연되고, 지역 제어 게이트 라인 CGin에 접속된다.
필드 산화물 영역(field oxide region) FOX에 의해 i-p 웰 위의 트랜지스터 T1 및 T2로부터 분리된 n 타입 웰, 바람직하게, 고전압 n웰 HNW는 고전압 산화물(50)에 의해 덮힌 기판(60) 내에 형성된다. 스위칭 트랜지스터 T3은, 지역 제어 게이트 라인 CGin에 접속되는 소스(51) 및 전역 제어 게이트 라인 CGi에 접속되는 드레인(52)에 의해 형성된다. 바이트 선택 게이트 라인에 접속되는 바이트 선택 게이트 BSG는 산화물(50)의 상부에 형성되고, 이부터 전기적으로 절연된다.

Claims (10)

  1. 선택 게이트를 구비하는 선택 트랜지스터와, 이와 직렬로 배열되고, 부동 게이트(floating gate) 및 제어 게이트를 구비하는 메모리 트랜지스터를 각각 포함하는 메모리 셀의 행 및 열의 행렬을 포함하는 바이트 소거 가능한 EEPROM(byte-erasable EEPROM)을 구비하는 반도체 디바이스로서,
    상기 선택 트랜지스터는 다수의 메모리 셀에 대해 공통인, 상기 바이트 소거 가능한 EEPROM 메모리의 소스 라인에 접속되고,
    상기 메모리 트랜지스터는 상기 바이트 소거 가능한 EEPROM 메모리의 비트 라인에 접속되며,
    상기 메모리 셀의 열은 n 타입 웰(n-type wells)에 의해 분리되는 별도의 p 타입 웰(p-type wells) 내에 배치되는
    반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 메모리 셀의 각 열에 있어서, 전역 제어 게이트 라인(global control gate lines)을 지역 제어 게이트 라인(local control gate liens)으로 분할하기 위해 상기 n 타입 웰 내에 고전압 스위칭 소자가 제공되고,
    상기 지역 제어 게이트 라인은 상기 메모리 트랜지스터의 상기 제어 게이트에 접속되는
    반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 고전압 스위칭 소자는 각각 nMOS 트랜지스터, CMOS 스위치 또는 바람직하게는 pMOS 트랜지스터를 포함하는
    반도체 디바이스.
  4. 제 2 항에 있어서,
    상기 스위칭 소자는 상기 메모리 셀의 열을 어드레싱하기 위해 바이트 선택 게이트 라인에 접속되는
    반도체 디바이스.
  5. 제 1 항에 있어서,
    상기 메모리 셀의 열은 전역 비트 라인을 지역 비트 라인으로 분할함으로써 섹터로 더 분할되고,
    각각의 섹터는 하나의 섹터의 상기 메모리 트랜지스터에 접속되고, 섹터 선택 게이트 라인에 의해 어드레싱되는
    반도체 디바이스.
  6. 제 1 항에 있어서,
    메모리 셀의 행 및 열의 행렬을 포함하는 플래시 EEPROM 메모리를 더 포함하되,
    각각의 메모리 셀은 선택 게이트를 구비하는 선택 트랜지스터와, 이와 직렬로 배열되어, 부동 게이트 및 제어 게이트를 구비하는 메모리 트랜지스터를 포함하고,
    상기 선택 트랜지스터는 다수의 메모리 셀에 대해 공통인, 상기 플래시 EEPROM 메모리 셀의 소스 라인에 접속되고,
    상기 메모리 트랜지스터는 상기 플래시 EEPROM 메모리의 비트 라인에 접속되는
    반도체 디바이스.
  7. 제 1 항에 있어서,
    상기 p 타입 웰(p-type wells)은 매립형 n 타입 웰(buried n-type wells)에 의해 격리되는 반도체 디바이스.
  8. 제 2 항에 있어서,
    상기 메모리 셀은,
    - 선택된 행의 제어 게이트 라인에 양의 전압을 인가하고,
    - 선택된 열의 p 타입 웰에 음의 전압을 인가하고, 비선택된 열의 p 타입 웰을 접지하고,
    - 선택된 열 내의 비트 라인에 비트 0을 기록하기 위해 음의 전압을 인가하거나 비트 1을 기록하기 위해 접지하고,
    - 상기 소스 라인을 부동(floating) 상태로 두고,
    - 상기 선택된 열의 스위칭 소자의 게이트를 접지하고, 비선택된 열의 스위칭 소자의 게이트에 양의 전압을 인가하고,
    - 상기 n 타입 웰에 양의 전압을 인가함으로써,
    상기 메모리 셀의 채널을 통한 FN 터널링(Fowler Nordheim tunnelling)에 의해 프로그래밍되는
    반도체 디바이스.
  9. 제 2 항에 있어서,
    상기 메모리 셀은,
    - 선택된 행의 제어 게이트 라인에 양의 전압을 인가하고,
    - 상기 p 타입 웰을 접지하고,
    - 선택된 열 내의 비트 라인에 양의 전압을 인가하고,
    - 상기 소스 라인을 접지하고,
    - 선택된 열의 스위칭 소자의 게이트를 접지하고, 비선택된 열의 스위칭 소자의 게이트에 양의 전압을 인가하고,
    - 상기 n 타입 웰에 양의 전압을 인가함으로써
    판독되는
    반도체 디바이스.
  10. 제 2 항에 있어서,
    상기 메모리 셀은,
    - 선택된 행의 제어 게이트 라인에 음의 전압을 인가하고 비선택된 행의 제어 게이트 라인에 양의 전압을 인가하고,
    - 상기 p 타입 웰에 양의 전압 ― 선택된 열의 p 타입 웰에 인가한 양의 전압이 비선택된 열의 p 타입 웰에 인가한 양의 전압보다 큼 ― 을 인가하고,
    - 상기 비트 라인을 부동(floating) 상태로 두고,
    - 상기 소스 라인을 부동 상태로 두고,
    - 상기 선택된 열의 스위칭 소자의 게이트에 음의 전압을 인가하고, 비선택된 열의 스위칭 소자의 게이트에 양의 전압을 인가하고,
    - 양의 전압을 상기 n 타입 웰에 인가함으로써,
    상기 메모리 셀의 채널을 통한 FN 터널링(Fowler Nordheim tunneling)에 의해 소거되는
    반도체 디바이스.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861749B1 (ko) * 2006-12-22 2008-10-09 최웅림 2ｔ ｎｏｒ형 비휘발성 메모리 셀 어레이, 2ｔ ｎｏｒ형비휘발성 메모리의 데이터 처리방법
US7697336B2 (en) 2006-09-22 2010-04-13 Samsung Electronics Co., Ltd. Non-volatile memory device and method of operating the same

Families Citing this family (37)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6862223B1 (en) * 2002-07-05 2005-03-01 Aplus Flash Technology, Inc. Monolithic, combo nonvolatile memory allowing byte, page and block write with no disturb and divided-well in the cell array using a unified cell structure and technology with a new scheme of decoder and layout
US6850438B2 (en) * 2002-07-05 2005-02-01 Aplus Flash Technology, Inc. Combination nonvolatile memory using unified technology with byte, page and block write and simultaneous read and write operations
EP1569242A1 (en) 2004-02-27 2005-08-31 STMicroelectronics S.r.l. Electrically word-erasable non-volatile memory-device, and biasing method thereof
JP2005310314A (ja) * 2004-04-23 2005-11-04 Toshiba Corp 不揮発性半導体記憶装置
KR100604857B1 (ko) * 2004-05-27 2006-07-26 삼성전자주식회사 바이트 단위로 소거되는 이이피롬 소자 및 그 제조방법
DE102006033395A1 (de) * 2005-07-13 2007-03-15 Samsung Electronics Co., Ltd., Suwon Integriertes Schaltungsbauelement mit byteweise löschbarem EEPROM-Speicherfeld
US20070091682A1 (en) * 2005-07-13 2007-04-26 Kang Sung-Taeg Byte-Erasable Nonvolatile Memory Devices
EP1814121A1 (en) * 2006-01-31 2007-08-01 STMicroelectronics S.r.l. Non-volatile EEPROM type memory architecture
US20090003074A1 (en) * 2006-03-30 2009-01-01 Catalyst Semiconductor, Inc. Scalable Electrically Eraseable And Programmable Memory (EEPROM) Cell Array
US7547944B2 (en) * 2006-03-30 2009-06-16 Catalyst Semiconductor, Inc. Scalable electrically eraseable and programmable memory (EEPROM) cell array
US8750041B2 (en) 2006-09-05 2014-06-10 Semiconductor Components Industries, Llc Scalable electrically erasable and programmable memory
US7528436B2 (en) * 2006-09-05 2009-05-05 Catalyst Semiconductor, Inc. Scalable electrically eraseable and programmable memory
US8139408B2 (en) * 2006-09-05 2012-03-20 Semiconductor Components Industries, L.L.C. Scalable electrically eraseable and programmable memory
KR100764060B1 (ko) 2006-09-29 2007-10-09 삼성전자주식회사 불휘발성 메모리 장치 및 시스템 그리고 그것을 위한메모리 셀 어레이 구조
JP2008091013A (ja) * 2006-09-29 2008-04-17 Samsung Electronics Co Ltd 複数の分離されたウェル領域上のローカルコントロールゲートを含む不揮発性メモリ装置及び関連する方法とシステム
US8189396B2 (en) * 2006-12-14 2012-05-29 Mosaid Technologies Incorporated Word line driver in a hierarchical NOR flash memory
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US8462553B2 (en) * 2009-12-29 2013-06-11 Aplus Flash Technology, Inc. Cell array for highly-scalable, byte-alterable, two-transistor FLOTOX EEPROM non-volatile memory
FR2975813B1 (fr) * 2011-05-24 2014-04-11 St Microelectronics Rousset Reduction du courant de programmation des matrices memoires
CN103093820B (zh) * 2011-11-04 2016-04-13 上海华虹宏力半导体制造有限公司 整合有闪存和eeprom的存储器
KR101849176B1 (ko) 2012-01-06 2018-04-17 삼성전자주식회사 2-트랜지스터 플래시 메모리 및 2-트랜지스터 플래시 메모리의 프로그램 방법
JP5853853B2 (ja) 2012-05-09 2016-02-09 富士通セミコンダクター株式会社 半導体記憶装置及びその駆動方法
US8675405B1 (en) * 2013-03-12 2014-03-18 Cypress Semiconductor Corp. Method to reduce program disturbs in non-volatile memory cells
US10262747B2 (en) 2013-03-12 2019-04-16 Cypress Semiconductor Corporation Method to reduce program disturbs in non-volatile memory cells
US20140307504A1 (en) * 2013-04-12 2014-10-16 Winbond Electronics Corp. Data storage device, and fabrication and control methods thereof
FR3012673B1 (fr) * 2013-10-31 2017-04-14 St Microelectronics Rousset Memoire programmable par injection de porteurs chauds et procede de programmation d'une telle memoire
FR3012672B1 (fr) 2013-10-31 2017-04-14 Stmicroelectronics Rousset Cellule memoire comprenant des grilles de controle horizontale et verticale non auto-alignees
KR20150054225A (ko) 2013-11-11 2015-05-20 삼성전자주식회사 로직 임베디드 불휘발성 메모리 장치
FR3017746B1 (fr) 2014-02-18 2016-05-27 Stmicroelectronics Rousset Cellule memoire verticale ayant un implant drain-source flottant non auto-aligne
US9514820B2 (en) 2014-11-19 2016-12-06 Stmicroelectronics (Rousset) Sas EEPROM architecture wherein each bit is formed by two serially connected cells
FR3029000B1 (fr) 2014-11-24 2017-12-22 Stmicroelectronics Rousset Dispositif de memoire non volatile compact
US9847133B2 (en) * 2016-01-19 2017-12-19 Ememory Technology Inc. Memory array capable of performing byte erase operation
TWI626656B (zh) * 2017-04-24 2018-06-11 物聯記憶體科技股份有限公司 具有字元抹除與減少寫入干擾的非揮發性記憶體裝置
FR3070537A1 (fr) * 2017-08-28 2019-03-01 Stmicroelectronics (Rousset) Sas Memoire non-volatile a encombrement restreint
US10910058B2 (en) 2018-08-17 2021-02-02 Microchip Technology Incorporated Shared source line memory architecture for flash cell byte-alterable high endurance data memory
US10878907B1 (en) * 2019-06-05 2020-12-29 Sandisk Technologies Llc Sub-block size reduction for 3D non-volatile memory
CN110619919B (zh) * 2019-09-23 2021-08-13 上海华力微电子有限公司 Flash器件耐久性能测试方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5379253A (en) 1992-06-01 1995-01-03 National Semiconductor Corporation High density EEPROM cell array with novel programming scheme and method of manufacture
JP2541087B2 (ja) * 1992-10-30 1996-10-09 日本電気株式会社 不揮発性半導体記憶装置のデ―タ消去方法
EP0741415A1 (en) * 1995-05-05 1996-11-06 STMicroelectronics S.r.l. Flash-EEPROM memory with contactless memory cells
US6475846B1 (en) * 1995-05-18 2002-11-05 Texas Instruments Incorporated Method of making floating-gate memory-cell array with digital logic transistors
US5912842A (en) * 1995-11-14 1999-06-15 Programmable Microelectronics Corp. Nonvolatile PMOS two transistor memory cell and array
JPH11224495A (ja) * 1998-02-05 1999-08-17 Hitachi Ltd 半導体集積回路装置
JP2000021183A (ja) 1998-06-30 2000-01-21 Matsushita Electric Ind Co Ltd 半導体不揮発性メモリ
EP1119875A1 (en) * 1999-06-04 2001-08-01 Koninklijke Philips Electronics N.V. Semiconductor device with a non-volatile memory

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7697336B2 (en) 2006-09-22 2010-04-13 Samsung Electronics Co., Ltd. Non-volatile memory device and method of operating the same
KR100861749B1 (ko) * 2006-12-22 2008-10-09 최웅림 2ｔ ｎｏｒ형 비휘발성 메모리 셀 어레이, 2ｔ ｎｏｒ형비휘발성 메모리의 데이터 처리방법

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