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Die
Erfindung betrifft ein integriertes Schaltungsbauelement mit einem
byteweise löschbaren Speicherfeld.
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Eine
Klasse von nichtflüchtigen
Speicherbauelementen umfasst elektrisch löschbare und programmierbare
Nurlesespeicher (EEPROM), die in vielen Anwendungen einschließlich eingebetteten Anwendungen
und Massenspeicheranwendungen verwendet werden können. In typischen eingebetteten
Anwendungen kann ein EEPROM-Bauelement verwendet werden, um Codespeicher
beispielsweise in Personalcomputern oder Mobiltelefonen bereitzustellen,
wo schnelle Direktzugriffslesezeiten erforderlich sein können. Typische
Massenspeicheranwendungen umfassen Speicherkartenanwendungen, die eine
hohe Kapazität
und niedrige Kosten erfordern.
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Eine
Kategorie von EEPROM-Bauelementen umfasst NAND-Typ-Flashspeicher, die
eine kostengünstige
Alternative mit hoher Kapazität zu
anderen Formen von nichtflüchtigem
Speicher bereitstellen. Ein typischer NAND-Typ-Flashspeicher umfasst
eine Mehrzahl von NAND-Typ-Ketten,
die Seite an Seite in einem Halbleitersubstrat angeordnet sind.
Jede dieser NAND-Typ-Ketten kann mit entsprechenden Bitleitungen
assoziiert sein, die mit einem Seitenpuffer verbunden sind. In einigen
Fällen
können
die NAND-Typ-Ketten konfiguriert sein, um eine byteweise Löschfähigkeit
zusätzlich
zu einer konventionelleren blockweisen Löschfähigkeit bereitzustellen. Beispiele
von byteweise löschbaren
EEPROM-Bauelementen sind in der Patentschrift
US 7.006.381 und in einem Artikel
mit dem Titel "Device
Architecture und Reliability Aspects of a Novel 1.22μm
2 EEPROM cell in 0.18μm Node for Embedded Application", Microelectronics
Engineering 72, Seiten 415 bis 420, 2004 offenbart.
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Jede
EEPROM-Zelle innerhalb einer NAND-Typ-Kette umfasst eine floatende
Gateelektrode und eine Steuergateelektrode, die elektrisch mit einer
entsprechenden Wortleitung verbunden ist. Diese EEPROM-Zellen können einen
Ein- oder einen Mehrpegelprogrammierzustand unterstützen. EEPROM-Zellen,
die nur einen einfachen Programmierzustand unterstützen, werden
typischerweise als Einpegelzellen (SLC) bezeichnet. Insbesondere
kann eine SLC einen Löschzustand,
der als logischer Speicherwert „1" behandelt werden kann, und einen Programmierzustand
unterstützen,
der als logischer Speicherwert „0" behandelt werden kann. Die SLC kann,
wenn sie gelöscht
ist, eine negative Schwellwertspannung Vth aufweisen, z.B. –3V < Vth < –1V, und
eine positive Schwellwertspannung, wenn sie programmiert ist, z.B.
1V < Vth < 3V. Dieser programmierte
Zustand kann durch Setzen einer korrespondierenden Bitleitung auf
einen logischen Wert „0", z.B. 0V, Anlegen
einer Programmierspannung Vpgm an eine ausgewählte EEPROM-Zelle und Anlegen
einer Passierspannung Vpass an die nicht ausgewählten EEPROM-Zellen innerhalb
einer Kette erzielt werden.
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Der
programmierte Zustand oder der gelöschte Zustand einer EEPROM-Zelle kann durch Ausführen eines
Lesevorgangs mit einer ausgewählten
Zelle detektiert werden. Wie der Fachmann versteht, arbeitet eine
NAND-Kette, um eine vorgeladene Bitleitung BL zu entladen, wenn
eine ausgewählte Zelle
in einem gelöschten
Zustand ist und eine ausgewählte
Wortleitungsspannung von z.B. 0V höher als die Schwellwertspannung
der ausgewählten
Zelle ist. Wenn eine ausgewählte
Zelle jedoch in einem programmierten Zustand ist, stellt die korrespondierende
NAND-Kette eine
Unterbrechung für
die vorgeladene Bitleitung bereit, da die ausgewählte Wortleitungsspannung von
z.B. 0V niedriger als die Schwellwertspannung der ausgewählten Zelle
ist, und die ausgewählte
Zelle bleibt „aus". Andere Aspekte
von NAND-Typ-Flashspeichern sind in der US-Patentanmeldung mit der
Anmeldenummer 11/358.648, angemeldet am 21. Februar 2006, und in
einem Artikel von Jung et al. mit dem Titel "A 3.3 Volt Single Power Supply 16-Mb
Nonvolatile Virtual DRAM Using a NAND Flash Memory Technology", IEEE Journal of Solid-State
Circuits, Bd. 32, Nr. 11, Seiten 1748 bis 1757, November 1997 offenbart,
deren Inhalte hiermit durch Bezugnahme hierin aufgenommen werden.
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Als
technisches Problem liegt der Erfindung die Bereitstellung eines
integrierten Schaltungsbauelements mit einem byteweise löschbaren
Speicherfeld zugrunde, das in der Lage ist, die oben genannten Unzulänglichkeiten
des Standes der Technik zu reduzieren oder zu vermeiden, und insbesondere verbesserte
Programmier- und Löschvorgänge ermöglicht.
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Die
Erfindung löst
dieses Problem durch Bereitstellung eines integrierten Schaltungsbauelements
mit den Merkmalen des Patentanspruchs 1, 8 oder 9.
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Vorteilhafte
Weiterbildungen der Erfindung sind in den abhängigen Ansprüchen angegeben.
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Vorteilhafte
Ausführungsformen
der Erfindung sind in den Zeichnungen dargestellt und werden nachfolgend
beschrieben. Es zeigen:
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1 ein
schematisches Schaltbild eines byteweise löschbaren EEPROM-Speicherbauelements,
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2A ein
schematisches Schaltbild eines Teils des EEPROM-Speicherbauelements gemäß 1,
das den Zustand von angelegten Spannungen während eines byteweisen Programmiervorgangs
hervorhebt,
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2B ein
schematisches Schaltbild eines Teils des EEPROM-Speicherbauelements gemäß 1,
das den Zustand von angelegten Spannungen während eines byteweisen Löschvorgangs
hervorhebt,
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2C ein
schematisches Schaltbild eines Teils des EEPROM-Speicherbauelements gemäß 1,
das den Zustand von angelegten Spannungen während eines byteweisen Lesevorgangs
hervorhebt,
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3 ein
schematisches Schaltbild eines anderen byteweise löschbaren
EEPROM-Speicherbauelements,
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4A ein
schematisches Schaltbild eines Teils des EEPROM-Speicherbauelements gemäß 3,
das den Zustand von angelegten Spannungen während eines byteweisen Programmiervorgangs
hervorhebt,
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4B ein
schematisches Schaltbild eines Teils des EEPROM-Speicherbauelements gemäß 3,
das den Zustand von angelegten Spannungen während eines byteweisen Löschvorgangs
hervorhebt,
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5 eine
schematische Layoutdarstellung eines Teils des byteweise löschbaren
EEPROM-Speicherbauelements gemäß 3,
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6A eine
vergrößerte schematische
Layoutdarstellung eines byteweise löschbaren EEPROM-Speicherbauelements,
die einen zentralen Teil der schematischen Layoutdarstellung gemäß 5 zeigt,
der durch gepunktete Linien als Bereich A hervorgehoben ist,
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6B eine
Querschnittdarstellung des EEPROM-Speicherbauelements entlang einer
Linie 6B-6B' aus 6A,
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6C eine
Querschnittdarstellung des EEPROM-Speicherbauelements entlang einer
Linie 6C-6C' aus 6A,
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7A eine
vergrößerte schematische
Layoutdarstellung eines byteweise löschbaren EEPROM-Speicherbauelements,
die einen linken Teil der schematischen Layoutdarstellung gemäß 5 zeigt,
der durch gepunktete Linien als Bereich B hervorgehoben ist,
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7B eine
Querschnittdarstellung des EEPROM-Speicherbauelements entlang einer
Linie 7B-7B' aus 7A und
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7C eine
Querschnittdarstellung des EEPROM-Speicherbauelements entlang einer
Linie 7C-7C' aus 7A.
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Die
Erfindung wird nun unter Bezugnahme auf die beiliegenden Zeichnungen
ausführlicher
beschrieben, in denen beispielhafte Ausführungsformen der Erfindung
dargestellt sind. Gleiche Bezugszeichen bezeichnen durchgängig gleiche
Elemente und Signalleitungen und Signale auf diesen können durch
die gleichen Bezugszeichen bezeichnet sein. Zudem können Signale
synchronisiert und/oder einfachen booleschen Verknüpfungen,
z.B. einer Invertierung, unterzogen werden, ohne sie als andere
Signale zu betrachten.
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Unter
Bezugnahme auf 1 ist ein byteweise elektrisch
löschbares
und programmierbares Nurlesespeicherbauelement (EEPROM) 10 gemäß einer ersten
Ausführungsform
der Erfindung dargestellt, das ein erstes und ein zweites Feld von
EEPROM-Zellen umfasst. Das erste und zweite Feld sind, wie dargestellt
ist, in einem ersten bzw. einem zweiten p-Mulden-Halbleiterbereich
ausgebildet. Der erste p-Mulden-Bereich
wird durch das Bezugszeichen 15 und der zweite p-Mulden-Bereich wird durch das
Bezugszeichen 17 identifiziert. Die p-Mulden-Bereiche sind beide
als innerhalb eines größeren n-Mulden-Bereichs
ausgebildet dargestellt, der durch das Bezugszeichen 13 identifiziert
ist. Der n-Mulden-Bereich ist innerhalb eines Bulk-Halbleitersubstrats (nicht
dargestellt) ausgebildet. Dieses Halbleitersubstrat kann in einigen
Ausführungsformen
der Erfindung ein integrierter Schaltungschip sein.
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Die
EEPROM-Zellen innerhalb des ersten und zweiten Felds sind Drei-Transistor-Zellen (3T-Zellen).
Jede dieser 3T-Zellen umfasst zwei NMOS-Transistoren und einen EEPROM-Transistor, die
wie dargestellt verschaltet sind. Insbesondere sind das erste und
zweite Feld so gezeigt, dass sie jeweils ein korrespondierendes
Paar von 8x8-Unterteldern
der EEPROM-Zellen tragen. Die sechzehn EEPROM-Transistoren in Zeile 1 des ersten Feldes sind
durch die Bezugszeichen MCT1_1, MCT1_2, ..., MCT1_16 identifiziert,
wobei MCT einen Speicherzellentransistor benennt. Das 8x8-Unterfeld
auf der linken Seite des ersten Felds umfasst Spalten 1 bis 8, die
mit Bitleitungen BL0 bis BL7 korrespondieren, und umfasst Zeilen
1 bis 8, die mit lokalen Steuerleitungen LCL1_1, LCL2_1, ..., LCL8_1
korrespondieren. Das 8x8-Unterfeld
auf der rechten Seite des ersten Felds umfasst Spalten 9 bis
16, die mit Bitleitungen BL8 bis BL15 korrespondieren, und umfasst
Zeilen 1 bis 8, die mit lokalen Steuerleitungen LCL1_2, LCL2_2,
..., LCL8 2 korrespondieren. Analog umfasst das 8x8-Unterfeld auf
der linken Seite des zweiten Felds Spalten 17 bis 24, die mit Bitleitungen
BL16 bis BL23 korrespondieren, und umfasst Zeilen 1 bis 8, die mit
lokalen Steuerleitungen LCL1_3, LCL2_3, ..., LCL8_3 korrespondieren.
Das 8x8-Unterfeld auf der rechten Seite des zweiten Felds umfasst
Spalten 25 bis 32, die mit Bitleitungen BL24 bis BL31 korrespondieren,
und umfasst Zeilen 1 bis 8, die mit lokalen Steuerleitungen LCL1_4,
LCL2_4, ..., LCL8_4 korrespondieren.
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Die
acht Zeilen der EEPROM-Zellen, die das erste und zweite Feld aufspannen,
sind in Gruppen gepaart, so dass Zeilen 1 bis 2 mit einer gemeinsamen
Sourceleitung CSL0, Zeilen 3 bis 4 mit einer gemeinsamen Sourceleitung
CSL1, Zeilen 5 bis 6 mit einer gemeinsamen Sourceleitung CSL2 und
Zeilen 7 bis 8 mit einer gemeinsamen Sourceleitung CSL3 elektrisch
gekoppelt sind, wie dargestellt ist. Des Weiteren sind die EEPROM-Zellen
in den Zeilen 1 bis 8 mit korrespondierenden Kettenauswahlleitungen SSL0
bis SSL7 und mit Masseauswahlleitungen GSL0 bis GSL7 elektrisch
gekoppelt, wie dargestellt ist. Die lokalen Steuerleitungen LCL1_1,
LCL1_2, LCL1_3 und LCL1_4 sind mit Anschlüssen von korrespondierenden
Byteauswahltransistoren BST1_1, BST1_2, BST1_3 bzw. BST1_4 elektrisch
gekoppelt, deren Gateanschlüsse
mit korrespondierenden Byteauswahlleitungen BSL0 bis BSL3 elektrisch
gekoppelt sind. Jeder dieser Byteauswahltransistoren BST1_1, BST1_2,
BST1_3 und BST1_4 ist mit einer korrespondierenden globalen Steuerleitung
GCL0 elektrisch gekoppelt. Analog sind die lokalen Steuerleitungen
LCL2_1, LCL2_2, LCL2_3 und LCL2_4 mit An schlüssen der korrespondierenden
Byteauswahltransistoren BST2_1, BST2_2, BST2_3 bzw. BST2_4 elektrisch
verbunden. Jeder dieser Byteauswahltransistoren BST2_1, BST2_2,
BST2_3 und BST2_4 ist mit einer korrespondierenden globalen Steuerleitung
GCL1 elektrisch gekoppelt. Die lokalen Steuerleitungen, Byteauswahltransistoren
und globalen Steuerleitungen, die mit den Zeilen 3 bis 7 (nicht dargestellt)
assoziiert sind, sind auf analoge Weise konfiguriert. Schließlich sind
die lokalen Steuerleitungen LCL8_1, LCL8_2, LCL8_3 und LCL8_4 mit
korrespondierenden Byteauswahltransistoren BST8_1, BST8_2, BST8_3
bzw. BST8_4 elektrisch gekoppelt. Jeder dieser Byteauswahltransistoren
BST8_1, BST8_2, BST8_3 und BST8_4 ist mit einer korrespondierenden
globalen Steuerleitung GCL7 elektrisch gekoppelt.
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Nun
wird die Funktionsweise des byteweise löschbaren EEPROM 10 gemäß 1 unter
Bezugnahme auf die 2A bis 2C ausführlicher
beschrieben. Insbesondere zeigt 2A einen
Vorgang zum Programmieren des in 1 dargestellten EEPROM-Transistors
MCT1_1. In 2A befindet sich der EEPROM-Transistor
MCT1_1 innerhalb einer 3T-EEPROM-Zelle, die durch das Bezugszeichen
[A] bezeichnet ist. Wie auf der rechten Seite von 2A dargestellt
ist, kann eine programmierte Zelle [A] durch Einrichten einer Spannungsdifferenz
von 18V zwischen einem Kanalbereich (auf –8V) und einer Steuerelektrode
(auf +10V) des korrespondierenden EEPROM-Transistors MCT1_1 erzielt werden. Der
Kanalbereich wird durch Setzen des ersten p-Mulden-Bereichs 15 auf
eine Spannung von –8V auf –8V gehalten.
Die Steuerelektrode ist mit der korrespondierenden lokalen Steuerleitung
elektrisch verbunden, die in 1 als LCL1_1
dargestellt ist. Die lokale Steuerleitung LCL1_1 ist durch Leitendschalten
des PMOS-Byte-Auswahltransistors BST1_1 unter Verwendung einer Gatespannung
von 0V (BSL0=0V) und durch Setzen des n-Mulden-Bereichs 13 auf +10V auf einen
Pegel von +10V gesetzt. Das Leitendschalten des Byte-Auswahltransistors
BST1_1 bewirkt, dass die lokale Steuerleitung LCL1_1 mit der gleichen
Spannung (d.h. mit +10V) LCL1_1 mit der gleichen Spannung (d.h.
mit +10V) wie die globale Steuerleitung GCL0 vorgespannt wird. Der
Sourceanschluss des ausgewählten
EEPROM-Transistors MCT1_1 (innerhalb der Zelle [A]) wird durch Treiben
der Masseauswahlleitung GSL0 auf eine Spannung von –8V in einen
floatenden Zustand (F) gesetzt. Der Drainanschluss des EEPROM-Transistors
MCT1_1 wird durch Treiben der Bitleitung BL0 auf eine Spannung von –8V und
durch Leitendschalten des korrespondierenden NMOS-Kettenauswahltransistors
mittels Setzen der Kettenauswahlleitung SSL0 auf –5V (wodurch
eine Gate-Kanal-Spannung von +3V im NMOS-Kettenauswahltransistor
eingerichtet wird) auf eine Spannung von –8V gesetzt.
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Der
EEPROM-Transistor MCT1_8, der durch das Bezugszeichen [B] bezeichnet
ist, wird durch Halten des Source- und Drainanschlusses des Transistors
MCT1_8 in einem floatenden Zustand (F) in einem programmiergesperrten
Zustand gehalten, wodurch verhindert wird, dass die Differenz von
18V zwischen der Steuerelektrode und dem Kanalbereich (d.h. dem
p-Mulden-Bereich 15) die sich dazwischen erstreckende floatende
Gateelektrode auflädt.
Diese Floating-Bedingungen werden durch Halten der Gate-Kanal-Spannungen
in den korrespondierenden Kettenauswahl- und Masseauswahltransistoren
auf 0V erzielt (GSL0=–8V
und p-Mulde 15=–8V, SSL0=–5V und
BL7=floatend).
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Die
Bitleitungen BL8 bis BL15 und die lokale Steuerleitung LCL1_2 werden
ebenfalls unter Floating-Bedingungen gehalten, um zu verhindern,
dass die EEPROM-Transistoren MCT1_9 bis MCT1_16 programmiert werden,
die durch ein Bezugszeichen [C] bezeichnet sind. Wie dargestellt
ist, kann die lokale Steuerleitung LCL1_2 durch Halten des Byte-Auswahltransistors
BST1_2 in einem sperrenden Zustand unter einer floatenden Bedingung
gehalten werden, wodurch verhindert wird, dass die hohe Spannung
auf der globalen Steuerleitung GCL0 zur lokalen Steuerleitung LCL1_2
geleitet wird. Dadurch kann das Byte der mit dem Bezugszeichen [C]
bezeichneten EEPROM-Zellen unabhängig
von den EEPROM-Zellen programmiert werden, die mit den Bezugszeichen
[A] und [B] bezeichnet sind. Die Bitleitungen BL16 bis BL23 und
die lokalen Steuerleitungen LCL1_3, LCL2_3, ..., LCL8_3 können ebenfalls
unter floatenden Bedingungen gehalten werden, um dadurch zu verhindern,
dass die EEPROM-Transistoren im zweiten p-Mulden-Bereich 17 programmiert
werden, die durch ein Bezugszeichen [F] bezeichnet sind. Schließlich kann
das nicht ausgewählte
Byte von EEPROM-Transistoren,
die durch Bezugszeichen [D] und [E] bezeichnet sind, durch Halten
der globalen Steuerleitung GCL1 in einem floatenden Zustand oder
durch Vorspannen mit einer negativen Spannung (z.B. –5V), die über den
Byte-Auswahltransistor BST2_1 zur lokalen Steuerleitung LCL2_1 übertragen
wird, in einen programmiergesperrten Zustand versetzt werden.
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Die 1 und 2B zeigen
Vorgänge
zum Löschen
des Bytes der EEPROM-Transistoren MCT1_1 bis MCT1_8 unabhängig vom
Löschen
des anderen Bytes der EEPROM-Transistor MCT1_9 bis MCT1_16, die
im gleichen p-Mulden-Bereich 15 angeordnet sind. Insbesondere
identifiziert 2B die EEPROM-Transistoren MCT1_1
bis MCT1_8 durch die Bezugszeichen [A] und identifiziert die EEPROM-Transistoren
MCT1_9 bis MCT1_16 durch die Bezugszeichen [B]. Wie auf der rechten
Seite von 2B dargestellt ist, können die
EEPROM-Transistoren in Gruppe [A] durch Einrichten eines Spannungspotentials
von 18V von der Steuerelektrode (–8V) zum Kanalbereich (10V)
byteweise gelöscht werden,
was im ersten p-Mulden-Bereich 15 dargestellt ist. Das
Potential von 8V wird auf den Steuerelektroden durch Treiben der
lokalen Steuerleitung LCL1_1 von einer globalen Steuerleitung GCL0,
die mit –8V
vorgeladen ist, und durch Leitendschalten des PMOS-Byte-Auswahltransistors
BST1_1 aufgebaut. Im Gegensatz dazu werden die EEPROM-Transistoren in der
Gruppe [B] keinem Byte-Löschvorgang
unterzogen, da die Steuerelektroden für diese Transistoren aufgrund
der Tatsache, dass die korrespondierende Byteauswahlleitung BSL1
auf +10V gehalten ist, wodurch der Byte-Auswahltransistor BST1_2
sperrend geschaltet ist, unter einer floatenden Bedingung (F) gehalten
sind.
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Zusätzlich werden
die EEPROM-Transistoren, die durch die Bezugszeichen [C] identifiziert
sind und ebenfalls im ersten p-Mulden-Bereich 15 angeordnet
sind, keinem Löschvorgang
unterzogen, da die korrespondierende globale Steuerleitung GCL1 (und
lokale Steuerleitung LCL2_1) auf ein Potential von +5V getrieben
(oder floatend) gesetzt wird. Daher wird, wie auf der rechten Seite
von 2B dargestellt ist, für den Fall der EEPROM-Transistoren
innerhalb der Gruppe [C] nur ein Potential von 5V zwischen den korrespondierenden
Steuerelektroden (auf +5V) und dem korrespondierenden Kanalbereich (auf
+10V) aufgebaut. Schließlich
können
die EEPROM-Transistoren, die durch die Bezugszeichen [D] und [E]
bezeichnet sind, aufgrund der Tatsache, dass die korrespondierende
Byte-Auswahlleitung BSL2 auf +10V gehalten wird, wodurch die Byte-Auswahltransistoren
BST1_3, ..., BST8_3 und der zweite p-Mulden-Bereich 17 auf
0V gehalten werden, vom Durchführen
eines Löschvorgangs
ausgenommen werden.
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Die 1 und 2C zeigen
Vorspannungsbedingungen, die Vorgänge zum Lesen eines 8-Bit-Datenbytes
von den EEPROM-Transistoren MCT1_1 bis MCT1_8 unterstützen, die
durch das Bezugszeichen [A] identifiziert sind. Diese Vorspannungsbedingungen
vermeiden zudem das Lesen von Daten von den anderen EEPROM-Transistoren,
die im n-Mulden-Bereich 13 angeordnet
sind. Wie aus 2C ersichtlich ist, sind die
acht Bitleitung BL0 bis BL7 anfänglich
auf eine positive Vorladespannung Vpre vorgeladen und dann wird
eine positive globale Steuerleitungsspannung Vcc an die globale
Steuerleitung GCL0 angelegt. Diese positive Spannung von Vcc wird
durch Leitendschalten des Byte-Auswahltransistors
BST1_1 von der globalen Steuerleitung GCL0 zu der korrespondierenden
lokalen Steuerleitung weitergeleitet, die mit den EEPROM-Transistoren
der Gruppe [A] assoziiert ist. Der Byte-Auswahltransistor BST1_1 kann durch
Vorspannen des n-Mulden-Bereichs 13 mit
einer positiven Spannung (als Vcc dargestellt) und durch Setzen
der Byteauswahlleitung BSL0 auf 0V, wodurch eine negative Gate-Kanal-Spannung über dem
Byte-Auswahltransistor BST1_1 aufgebaut wird, leitend geschaltet werden.
Zusätzlich
werden die NMOS-Kettenauswahltransistoren und die NMOS-Masseauswahltransistoren
für die
EEPROM-Transistoren der Gruppe „A" freigegeben, um einen Lesevorgang durch
Treiben der Kettenauswahlleitungen SSL0 und GSL0 mit einer positiven
Spannung (Vcc) zu unterstützen,
die eine positive Gate-Kanal-Spannung relativ zum p-Mulden-Bereich 15 aufbaut.
In Reaktion auf diese angelegten Spannungen wertet ein Bitleitungsabtastverstärker (nicht
dargestellt) die Spannungsveränderungen
der anfänglich
vorgeladenen Bitleitungen BL0 bis BL7 aus, um die Zustände (programmiert
(Zellendaten=0) oder gelöscht
(Zellendaten=1)) der EEPROM-Transistoren der Gruppe „A" zu bestimmen.
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Unter
Bezugnahme auf 3 ist ein byteweise elektrisch
löschbarer
und programmierbarer Nurlesespeicher (EEPROM) 10' gemäß einer
zweiten Ausführungsform
der vorliegenden Erfindung dargestellt, der Zwei-Transistor(2T)-EEPROM-Zellen umfasst.
Jede dieser 2T-Zellen umfasst einen NMOS-Transistor und einen EEPROM-Transistor, die
wie gezeigt verschaltet sind. Im Gegensatz zum EEPROM 10 der 1 und 2A bis 2C umfasst
der EEPROM 10' gemäß 3 keinen NMOS-Kettenauswahltransistor
und keine Kettenauswahlleitung. Ansonsten ist der EEPROM 10' gemäß 3 äquivalent
zum EEPROM 10 gemäß 1.
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Nun
wird die Funktionsweise des EEPROM 10' während des Programmierens und
Löschens
unter Bezugnahme auf die 3, 4A und 4B ausführlicher
beschrieben. Insbesondere zeigt 4A die
erforderlichen Vorspannungsbedingungen zum Programmieren des EEPROM-Transistors, der
durch das Bezugszeichen „A" hervorgehoben ist. Wie auf
der rechten Seite von 4A dargestellt ist, umfassen
diese Vorspannungsbedingungen das Aufbauen eines Potentials von
18V vom Kanalbereich zur Steuerelektrode des EEPROM-Transistors „A" und Vorspannen der
korrespondierenden Bitleitung BSL0 mit –8V. Der Kanalbereich wird
durch Setzen der Spannung des ersten p-Mulden-Bereichs 15 auf –8V auf –8V gesetzt.
Die Steuerelektrode ist durch Treiben der globalen Steuerleitung
GCL0 auf +10V und durch Leitendschalten des Byte-Auswahltransistors
BST1_1 mittels Setzen der Byte-Auswahlleitung BSL0
auf 0V, während
der n-Mulden-Bereich 13 auf +10V vorgespannt ist, auf ein
Potential von 10V gesetzt. Im Gegensatz dazu wird der EEPROM-Transistor,
der mit dem Bezugszeichen „B" hervorgehoben ist,
durch Setzen der korrespondierenden Bitleitung BL7 auf eine positive
Versorgungsspannung (z.B. Vcc) auf seinem anfänglich gelöschten Zustand gehalten. Dadurch
wird der EEPROM-Transistor „B", wie auf der rechten
Seite von 4A dargestellt ist, keinem Programmiervorgang
unterzogen, da die Steuerelektrode und ein Drainanschluss beide
auf positiven Spannungen (z.B. 10V und Vcc) gehalten werden. Analog
wird der mit dem Bezugszeichen „C" hervorgehobene EEPROM-Transistor durch
Treiben seiner Steuerelektrode auf 0V von einem Programmiervorgang
ausgeschlossen. Dies wird durch Treiben der globalen Steuerleitung
GCL1 mit 0V und durch Leitendschalten des Byte-Auswahltransistors BST2_1
erzielt. Der EEPROM-Transistor „D" innerhalb des ersten p-Mulden-Bereichs 15 und
der EEPROM-Transistor „E" innerhalb des zweiten
p-Mulden-Bereichs 17 werden analog durch Treiben ihrer korrespondierenden
Bitleitungen (BL8 und BL16) auf positiven Spannungen (Vcc) und Treiben
ihrer korrespondierenden Steuerelektroden auf 0V (LCL1_2=0V und
LC1_3=0V) vom Durchführen
von Programmiervorgängen
ausgeschlossen. Daher können,
wie in 4A dargestellt ist, Vorspannungsbedingungen,
die eine Programmierung unterstützen, relativ
zu den Vorspannungsbedingungen gemäß 2A modifiziert
werden, um eine Reduzierung der EEPROM-Zellen abmessung zu berücksichtigen
(d.h. eine Reduzierung von der 3T-Zelle auf die 2T-Zelle).
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4B zeigt
Vorspannungsbedingungen, die Vorgänge zum Löschen eines Bytes von EEPROM-Zellen
unterstützen,
die durch das Bezugszeichen „A" dargestellt sind,
aber das Löschen
von anderen Bytes der EEPROM-Zellen verhindern, die im gleichen
p-Mulden-Bereich 15 (Bezugszeichen „B" und „C") und einem benachbarten p-Mulden-Bereich 17 (Bezugszeichen „D") angeordnet sind.
Wie auf der rechten Seite von 4B dargestellt
ist, kann ein Potential von 18V zwischen den Steuerelektroden und
den Kanalbereichen der EEPROM-Zellen der Gruppe A durch Treiben
der globalen Steuerleitung GCL0 auf –8V und Leitendschalten des Byte-Auswahltransistors
BST1_1, so dass die lokale Steuerleitung LCL1_1 auf –8V gehalten
wird, aufgebaut werden. Zusätzlich
wird der erste p-Mulden-Bereich 15 auf +10V gehalten, so
dass in irgendeiner der floatenden Gateelektroden der EEPROM-Zellen der
Gruppe A gesammelte Ladung entzogen werden kann. Die EEPROM-Zellen der Gruppe
B werden durch Versetzen der lokalen Steuerleitung LCL1_2 (siehe 3)
in eine floatende Bedingung durch Sperrendschalten des Byte-Auswahltransistors BST1_2
vom Durchführen
eines Löschvorgangs
ausgeschlossen. Die EEPROM-Zellen der Gruppe C werden durch Treiben
der korrespondierenden globalen Steuerleitung GCLn-2 (z.B. GCL6)
und der korrespondierenden lokalen Steuerleitung LCLn-1_1 (z.B.
LCL7_1) auf eine positive Spannung (Vcc), während der erste p-Mulden-Bereich 15 auf
+10V gehalten wird, vom Durchführen
eines Löschvorgangs ausgeschlossen.
Schließlich
werden die EEPROM-Zellen der Gruppe D durch Vorspannen des zweiten
p-Mulden-Bereichs 17 mit
0V und Versetzen der korrespondierenden lokalen Steuerleitung LCL1 3 (siehe 3)
in einen floatenden Zustand vom Durchführen eines Löschvorgangs
ausgeschlossen.
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Nun
wird unter Bezugnahme auf 5 eine schematische
Layoutdarstellung des programmierbaren Nurlesespeichers (EEPROM) 10' der 3, 4A und 4B beschrieben.
Insbesondere zeigt 5 einen n-Mulden-Bereich 13, der eine Mehrzahl
von p-Mulden-Bereichen 15 und 17 aufweist. Der dargestellte
Bereich des zentralen p-Mulden-Bereichs 15 umfasst zwei fortlaufende
Zeilen von 2T-EEPROM-Zellen, die 16 Spalten umspannen. Aus
Beschreibungsgründen
werden diese beiden Zeilen als die ersten zwei Zeilen behandelt,
die auf der linken Seite der 3 dargestellt
und innerhalb des p-Mulden-Bereichs 15 angeordnet sind.
Die Bezugszeichen LCL_R („R" = rechte Seite des
korrespondierenden p-Mulden-Bereichs) innerhalb des zentralen p-Mulden-Bereichs
15 korrespondieren mit den lokalen Steuerleitungen LCL1 2 und
LCL2_2 aus 3 und Bezugszeichen LCL_L, („L" = linke Seite des
korrespondierenden p-Mulden-Bereichs) innerhalb des zentralen p-Mulden-Bereichs 15 korrespondieren
mit den lokalen Steuerleitungen LCL1_1 und LCL2_1. Die Bezugszeichen
GSL innerhalb des zentralen p-Mulden-Bereichs
korrespondieren mit Gateleitungssegmenten, die mit Masseauswahlleitungen GSL0
und GSL1 verbunden sind. Der Bereich 33, der einen linken
Bereich 33L und einen rechten Bereich 33R umfasst,
umfasst das Layoutmuster einer Mehrzahl von N-Typ-Diffusionsbereichen
(die Source-/Drainbereiche der NMOS-Transistoren und EEPROM-Transistoren
repräsentieren).
Diese N-Typ-Diffusionsbereiche sind durch die Bezugszeichen 33L1 bis 33L8 und 33R1 bis 33R8 identifiziert. Die
Bezugszeichen 33s und 33CS identifizieren das Layoutmuster
der verbundenen N-Typ-Diffusionsbereiche, die mit der gemeinsamen
Suurceleitung CSL0 (siehe 3) an dem
gemeinsamen Sourcedurchkontakt CSC verbunden sind.
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Ein
Layoutbezugszeichen 37 repräsentiert ein elektrisch leitendes
Verdrahtungsmuster, das ein Ende einer korrespondierenden lokalen
Steuerleitung mit einem Sourceanschluss eines korrespondierenden
Byte-Auswahltransistors
verbindet, der innerhalb des n-Mulden-Bereichs 13 angeordnet
ist. Ein Layoutbezugszeichen 36s korrespondiert mit den Sourcebereichen
der Byte-Auswahltransistoren und das Layoutbezugszeichen 36d korrespondiert
mit den Drainbereichen der Byte-Auswahltransistoren. Die Gateanschlüsse dieser
Byte-Auswahltransistoren (siehe z.B. BST1_1 in 3)
sind mit den Metall-Byte-Auswahlleitungen elektrisch verbunden,
die durch die Bezugszeichen BSL_R und BSL_L identifiziert sind.
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Zudem
umfasst 5 zwei hervorgehobene Bereiche
A und B, die durch gepunktete Linien dargestellt sind. Bereich A
ist detaillierter in 6A dargestellt und Bereich B
ist detaillierter in 7A dargestellt. Insbesondere
umfasst 6A zwei Querschnittlinien 6B-6B' und 6C-6C' und die folgenden
zusätzlichen
Bezugszeichen 50D, 50S, 50S/D, MCU, MCT
und GST, die nicht in 5 dargestellt sind. Das Bezugszeichen
MCU identifiziert den Layoutbereich, der mit jeder der 2T-EEPROM-Zellen
assoziiert ist, das Bezugszeichen MCT identifiziert die Layoutfläche, die
mit einem EEPROM-Transistor innerhalb der 2T-EEPROM-Zelle assoziiert
ist, und das Bezugszeichen GST identifiziert die Layoutfläche, die mit
einem Masseauswahltransistor assoziiert ist (der eine mit korrespondierenden
Masseauswahlleitungen GSL verbundene Gateelektrode aufweist).
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6B zeigt
eine Querschnittdarstellung eines Teils des EEPROM 10' gemäß 3 entlang
der Linie 6B-6B' in 6A.
Wie in 6B dargestellt, ist eine Bitleitung 55 vertikal
durch elektrisch leitende Durchkontakte CDC mit korrespondierenden N-Typ-Drainbereichen 50D der
EEPROM-Transistoren 28a verbunden, die innerhalb des ersten
p-Mulden-Bereichs 15 angeordnet
sind. Dieser erste p-Mulden-Bereich 15 ist innerhalb eines
größeren n-Mulden-Bereichs 13 angeordnet.
Dieser n-Mulden-Bereich 13 kann ein tiefer N-Typ-Diffusionsbereich
innerhalb eines Halbleitersubstrats 11 sein. Jeder EEPROM-Transistor
innerhalb eines korrespondierenden MCT-Layoutbereichs umfasst eine
Steuer elektrode 27a, die Teil einer längeren lokalen Steuerleitung
LCL_L ist, eine floatende Gateelektrode 23a, einer Tunneloxidschicht 21,
einer Interelektrodenisolierschicht 25a und Source-/Drainbereiche 50D und 50S/D.
Jeder Masseauswahltransistor 28b innerhalb eines korrespondierenden
GST-Layoutbereichs umfasst eine vertikale Dualgatestruktur, die eine
Gateisolierschicht 21 und leitende Bereiche 223b und 27b umfasst,
die in einer dritten Dimension (nicht dargestellt) elektrisch miteinander
verbunden sind. Der Isolierbereich 25b schließt nicht
alle Kontakte zwischen den leitenden Bereichen 23b und 27b aus.
Die leitenden Bereiche 23b und 27b bilden gemeinsam
einen Teil der Masseauswahlleitung GSL. Unter Bezugnahme auf 6C ist
ein Paar von flachen Grabenisolationsbereichen (STI-Bereiche) 19 zusammen
mit N-Typ-Diffusionsbereichen 33CS dargestellt,
die elektrisch die Sourcebereiche 50s von benachbarten
GSTs verbinden. Diese Diffusionsbereiche 33CS sind elektrisch über elektrisch
leitende Durchkontakte CSC mit entsprechenden gemeinsamen Sourceleitungen
CSL 43 verbunden.
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7A,
die eine vergrößerte Layoutdarstellung
des Bereichs B in 5 darstellt, umfasst ein zusätzliches
Bezugszeichen 35, das ein N-Typ-Diffusionsbereichsmuster identifiziert
(z.B. ein Implantationsmaskenmuster), aus dem Source- und Drainbereiche 36S und 36D definiert
sind (z.B. nach Implantation und Diffusions-/Drive-in-Temperung).
Bereiche 34R und 34L repräsentieren Dummy-Diffusionsmuster,
die mit Dummy-Transistoren
assoziiert sind, die eine vertikale Unterstützung für einen Durchkontakt zu den
korrespondierenden Verdrahtungsmustern 37 (siehe 7B)
und 39 (siehe 7C) bereitstellen. Zudem umfasst 7A zwei
Querschnittlinien 7B-7B' und
7C-7C', die das
Layout und den Querschnittsaufbau einer Mehrzahl von EEPROM-Transistoren
bzw. Masseauswahltransistoren (GSTs) hervorheben. Insbesondere zeigt 7B die
beabstandeten p-Mulden-Bereiche 15 und 17 innerhalb
eines größeren n-Mulden-Bereichs 13.
Die p-Mulden-Bereiche umfassen gemusterte flache Grabenisolationsbereiche 19,
die eine lokale elektrische Isolation von benachbarten Transistoren
bereitstellen. Auf der linken Seite der 7B ist
die lokale Steuerleitung LCL_R dargestellt, die eine Mehrzahl von
EEPROM-Transistoren 28a und den Dummytransistor (der durch
den Bereich 34R identifiziert ist) umspannt. Die Verdrahtungsmuster 37 stellen
eine elektrische Brückenverbindung
mit einem Sourcebereich 36S eines korrespondierenden Byte-Auswahltransistors
BST_R zur Verfügung,
der eine Gateelektrode mit einer darunterliegenden Gateisolierschicht 22 aufweist.
Der Drainbereich 36D des Byte-Auswahltransistors BST_R ist elektrisch
mit einer korrespondierenden globalen Steuerleitung (GCL) verbunden, die
durch das Bezugszeichen 40 identifiziert ist. Analog ist
auf der rechten Seite der 7B die
lokale Steuerleitung (LCL_L) dargestellt, die eine Mehrzahl von
EEPROM-Transistoren 28a und
den Dummy-Transistor (der durch die Region 34L identifiziert ist)
umspannt. Die Verdrahtungsmuster 37 stellen eine elektrische
Brückenverbindung
mit einem Sourcebereich 36S eines korrespondierenden Byte-Auswahltransistors
BST_L zur Verfügung.
Der Drainbereich 36D des Byte-Auswahltransistors BST_L
ist gemeinsam mit dem Drainbereich 36D des benachbarten
Byte-Auswahltransistors BST_R und der globalen Steuerleitung 40 verbunden.
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7C hebt
das Layout und einen Querschnittsaufbau einer Mehrzahl von Masseauswahltransistoren 28b hervor,
die Gateelektroden aufweisen, die entlang einer korrespondierenden
Masseauswahlleitung GSL miteinander verbunden sind. In 7C erstrecken
sich die Dummy-Transistoren
an den Orten, die durch Bezugszeichen 34R und 34L identifiziert
sind, unter den elektrisch leitenden Durchkontakten 38 aus,
die durch ein Masseauswahlleitungssegment 39 miteinander
verbunden sind (das nicht in 7A, aber
in 7C dargestellt ist). Das oder die Masseauswahlleitungssegmente 39 verbinden
die voneinander beabstandeten Masseauswahlleitungen zu einem kontinuierlichen
Verdrahtungsmuster, das mehrere p-Mulden-Bereiche umspannt, wie
in 3 dargestellt ist.