DE112017006196T5

DE112017006196T5 - Nichtflüchtige speicheranordnung mit umordnen von speichergate- und sourceleitungen

Info

Publication number: DE112017006196T5
Application number: DE112017006196.2T
Authority: DE
Inventors: Chun Chen; Yoram Betser; Kuo-Tung Chang; Amichai GIVANT; Shivananda Shetty; Shenqing Fang
Original assignee: Cypress Semiconductor Corp
Current assignee: Infineon Technologies LLC
Priority date: 2016-12-08
Filing date: 2017-08-14
Publication date: 2019-09-05
Also published as: US20190198124A1; CN110050306B; US9997253B1; CN110050306A; JP6899901B2; US10446245B2; JP2021121981A; US10192627B2; TW201822198A; WO2018106294A1; US20180261295A1; TW202101454A; JP7312782B2; TWI735319B; US20180166141A1; TWI704571B; JP2020501292A

Abstract

Eine Speichervorrichtung umfasst eine Speicheranordnung, die in Zeilen und Spalten arrangiert ist. Die Speicheranordnung kann mindestens vier nichtflüchtige Speicherzellen (NVM-Zellen) aufweisen, die in der gleichen Spalte der Speicheranordnung gekoppelt sind, wobei jede NVM-Zelle ein Speichergate umfassen kann. Die erste und die zweite NVM-Zelle der mindestens vier NVM-Zellen können sich eine erste Sourceregion teilen und die dritte und die vierte NVM-Zelle können sich eine zweite Sourceregion teilen. Die Speichergates der ersten und der zweiten NVM-Zelle können nicht elektrisch miteinander gekoppelt sein und die erste und die zweite Sourceregion können nicht elektrisch miteinander gekoppelt sein. Jede der ersten und der zweiten Sourceregion können mit mindestens einer anderen Sourceregion der gleichen Spalte in der Speicheranordnung elektrisch gekoppelt sein.

Description

Die vorliegende Anmeldung ist eine internationale Anmeldung der nicht provisorischen US-Anmeldung Nr. 15/471,418 , eingereicht am 28. März 2017, die gemäß 35 U.S.C. § 119(e) die Priorität und den Nutzen der provisorischen US-Anmeldung Nr. 62/431,582 , eingereicht am 8. Dezember 2016, beansprucht, die hierin alle durch Bezugnahme in ihrer Gesamtheit einbezogen sind.
GEBIET DER ERFINDUNG
Die vorliegende Offenbarung betrifft allgemein eine nichtflüchtige Speichervorrichtung (NVM-Vorrichtung, NVM: Non-Volatile Memory) und insbesondere Verfahren und Ausführungsformen zum Gruppieren und Verbinden von Sourceleitungen und Speichergateleitungen, um Effekte von Programmierstörungen zu reduzieren.
STAND DER TECHNIK
Ein Speicher, der seine Daten bewahrt, auch wenn ein Betriebsstrom nicht verfügbar ist, wird als nichtflüchtiger Speicher klassifiziert. Beispiele für nichtflüchtige Speicher sind nvSRAMs, ferroelektrische RAMs (F-RAMs), PROMs (Programmable Read-Only Memory), EPROMs (Erasable Programmable Read-Only Memory), EEPROMs (Electrically Erasable Programmable Read-Only Memory) und Flash-Speicher. Einige Speicheranordnungen benutzen Transistoren und Gatestrukturen, die eine ladungsfangende Schicht umfassen können. Die ladungsfangende Schicht kann programmiert sein, um Daten auf der Basis von Spannungen, die an die Speicheranordnung angelegt oder von dieser empfangen werden, zu speichern. Diese Klasse von Speichern kann in Anwendungen verwendet werden, in denen kritische Daten nach dem Abschalten des Stroms oder bei einer Unterbrechung des Stroms während des Betriebs gespeichert werden müssen.
Figurenliste
Die vorliegende Offenbarung ist in den Figuren der begleitenden Zeichnungen beispielhaft und nicht einschränkend illustriert.

1 ist eine schematische Darstellung, die ein NVM-System gemäß einer Ausführungsform des Gegenstands illustriert;
2A ist eine schematische Darstellung, die eine NVM-Zelle (Zwei-Transistor-Speicherzelle) gemäß einer Ausführungsform des Gegenstands illustriert;
2B ist eine schematische Darstellung, die eine NVM-Zelle (Split-Gate-Speicherzelle) gemäß einer anderen Ausführungsform des Gegenstands illustriert;
3A ist eine schematische Darstellung, die ein NVM-Paar (Zwei-Transistor-Speicherzellen) gemäß einer Ausführungsform des Gegenstands illustriert;
3B ist eine schematische Darstellung, die ein NVM-Paar (Split-Gate-Speicherzellen) gemäß einer anderen Ausführungsform des Gegenstands illustriert;
4 ist eine schematische Darstellung, die Programmierstörungen in einem NVM-Paar illustriert;
5 ist eine schematische Darstellung, die eine NVM-Anordnung gemäß einer Ausführungsform des Gegenstands illustriert;
6 ist eine schematische Darstellung, die einen Abschnitt einer NVM-Anordnung gemäß einer Ausführungsform illustriert, die ein Umordnen von Speichergateleitungen (MG-Leitungen, MG: Memory Gate) umfasst;
7 ist eine schematische Darstellung, die einen Abschnitt einer NVM-Anordnung gemäß einer Ausführungsform illustriert, die ein Umordnen von Sourceleitungen (SL) umfasst;
8A ist eine schematische Darstellung, die einen Abschnitt einer NVM-Anordnung gemäß einer Ausführungsform illustriert, die ein Umordnen von MG-Leitungen und SL umfasst;
8B ist eine schematische Darstellung, die einen Abschnitt einer Spalte von NVM-Zellen gemäß einer Ausführungsform des Gegenstands illustriert;
8C ist eine schematische Darstellung, die eine Ausführungsform einer MG-Leitungs-Verbindungsführung illustriert.
9 ist eine schematische Darstellung, die einen Abschnitt einer NVM-Anordnung gemäß einer Ausführungsform illustriert, die ein Umordnen von MG-Leitungen und SL umfasst;
10 ist eine schematische Darstellung, die ein NVM-System gemäß einer Ausführungsform des Gegenstands illustriert; und
11 ist ein Ablaufdiagramm, das Programmiervorgänge einer NVM-Anordnung oder eines NVM-Systems gemäß einer Ausführungsform des Gegenstands illustriert.

DETAILLIERTE BESCHREIBUNG
Die folgende Beschreibung legt zahlreiche spezifische Details dar, wie etwa Beispiele spezifischer Systeme, Komponenten, Verfahren und so weiter, um ein gutes Verständnis diverser Ausführungsformen des Gegenstands bereitzustellen. Es wird einem Fachmann jedoch klar sein, dass mindestens einige Ausführungsformen ohne diese spezifischen Details ausgeübt werden können. In anderen Fällen werden gut bekannte Komponenten oder Verfahren nicht im Detail beschrieben oder werden in einem einfachen Blockdarstellungsformat präsentiert, um ein unnötiges Verschleiern der hierin beschriebenen Techniken zu vermeiden. Die nachfolgend dargelegten spezifischen Details sind daher lediglich beispielhaft. Bestimmte Implementierungen können von diesen beispielhaften Details abweichen und trotzdem als im Geist und Umfang des Gegenstands enthalten angesehen werden.
Sofern nicht ausdrücklich anderweitig festgelegt, wie aus den folgenden Erörterungen zu entnehmen, ist es anerkannt, dass in der gesamten Patentbeschreibung Erörterungen, die Begriffe wie etwa „verarbeiten“, „berechnen“, „errechnen“, „bestimmen“ oder dergleichen benutzen, die Aktion und/oder Prozesse eines Computers oder eines Rechensystems oder einer ähnlichen elektronischen Rechenvorrichtung bezeichnen, welche(r/s) Daten, die in den Rechensystemregistern und/oder -speichern als physikalische, wie etwa elektronische, Größen dargestellt sind, manipuliert und/oder in andere Daten umformt, die auf ähnliche Weise als physikalische Größen innerhalb der Rechensystemspeicher, -register oder anderer derartiger Vorrichtungen zur Speicherung, Übertragung oder Anzeige von Informationen dargestellt werden.
ÜBERSICHT ÜBER DEN GEGENSTAND
Gemäß einer Ausführungsform kann eine Speichervorrichtung des Gegenstands eine Speicheranordnung umfassen, die in Zeilen und Spalten arrangiert ist. Die Speicheranordnung kann mindestens vier nichtflüchtige Speicherzellen (NVM-Zellen) aufweisen, die in der gleichen Spalte der Speicheranordnung gekoppelt oder verbunden sind, wobei jede NVM-Zelle ein Speichergate umfassen kann. In einer Ausführungsform kann die Verbindung entlang des Source-/Drainpfads der NVM-Zellen verlaufen. Die erste und die zweite NVM-Zelle der mindestens vier NVM-Zellen können sich eine erste Sourceregion teilen und die dritte und die vierte NVM-Zelle können sich eine zweite Sourceregion teilen. In einer Ausführungsform können die Speichergates der ersten und der zweiten NVM-Zelle nicht elektrisch miteinander gekoppelt sein und können die erste und die zweite Sourceregion nicht elektrisch miteinander gekoppelt sein. Jede der ersten und der zweiten Sourceregion kann mit mindestens einer anderen Sourceregion in der gleichen Spalte der Speicheranordnung elektrisch gekoppelt sein.
In einer Ausführungsform kann die Speicheranordnung zumindest teilweise durch Verbinden mehrerer NVM-Zellen, wie etwa der oben erwähnten mindestens vier NVM-Zellen, gebildet sein, um eine erste Spalte zu bilden. In einer Ausführungsform kann das Muster der ersten Spalte in anderen Spalten der Speicheranordnung dupliziert sein.
In einigen alternativen Ausführungsformen können die Konfigurationen und Verbindungen der Zeilen und Spalten der oben erwähnten Speicheranordnung umgekehrt sein.
In einer Ausführungsform können die oben erwähnte erste und die oben erwähnte zweite NVM-Zelle eine gespiegelte Ausrichtung aufweisen, sodass das erste und das zweite Speichergate einander gegenüberliegen oder aneinander angrenzend angeordnet sein können und die erste Sourceregion zwischen dem ersten und dem zweiten Speichergate angeordnet sein kann.
In einer Ausführungsform können einige der oben erwähnten mindestens vier NVM-Zellen eine Split-Gate-Speicherzelle sein. In einer anderen Ausführungsform können NVM-Zellen 2T-Speicherzellen sein, die einen MOSFET- und einen SONOS-Transistor aufweisen. In einer anderen Ausführungsform können die NVM-Zellen einen Floating-Gate-Transistor umfassen.
In einer Ausführungsform, wenn die erste Speicherzelle für einen Programmiervorgang ausgewählt ist, die zweite Speicherzelle jedoch nicht, können das erste und das zweite Speichergate konfiguriert sein, um jeweils eine hohe Spannung und eine niedrige Spannung von zwei unterschiedlichen Speichergatetreiberschaltungen zu empfangen.
In einer Ausführungsform, wenn die zweite Speicherzelle für einen Programmiervorgang ausgewählt ist, die dritte Speicherzelle jedoch nicht, können das zweite und das dritte Speichergate konfiguriert sein, um eine hohe Spannung zu empfangen, die von einem Speichergateleitungstreiber bereitgestellt wird. Die erste Sourceregion und die zweite Sourceregion können konfiguriert sein, um jeweils eine hohe und eine niedrige Sourcespannung von zwei unterschiedlichen Sourceleitungstreiberschaltungen zu empfangen. In einer Ausführungsform kann die dem Speichergate bereitgestellte hohe Spannung in einem ungefähren Bereich von 5 V bis 10 V und die niedrige Spannung in einem ungefähren Bereich von 0 V bis 5 V liegen.
Gemäß einer Ausführungsform kann eine Speicheranordnung des Gegenstands nichtflüchtige Speicherzellen (NVM-Zellen) umfassen, die in Zeilen und Spalten arrangiert sind, wobei jede NVM-Zelle ein Speichergate und ein Auswahlgate aufweisen kann. In einer Ausführungsform können zwei angrenzende NVM-Zellen der gleichen Spalte, die sich eine zwischen den zwei Speichergates angeordnete Sourceregion teilen, ein NVM-Paar bilden und können mehrere NVM-Paare der gleichen Spalte miteinander gekoppelt sein. In einer Ausführungsform verläuft die Kopplung entlang des Source-/Drainpfads der NVM-Zellen der gleichen Spalte. In einer Ausführungsform können sich mindestens zwei Speichergates von NVM-Zellen der gleichen Zeile eine Speichergateleitung teilen und können sich mindestens zwei Sourceregionen von NVM-Zellen der gleichen Zeile eine Sourceleitung teilen. In einer Ausführungsform kann die Speicheranordnung ferner eine Sourceleitungs-Verbindungsführung aufweisen, die konfiguriert ist, um mehrere Sourceleitungen elektrisch zu verbinden, um mehrere Sourceleitungsgruppen zu bilden, und die mehreren Sourceleitungen in der gleichen Sourceleitungsgruppe sind nicht physikalisch aneinander angrenzend.
In einer Ausführungsform können sich mindestens zwei Auswahlgates von NVM-Zellen der gleichen Zeile eine Auswahlgateleitung teilen und können sich mindestens zwei Drainregionen von NVM-Zellen der gleichen Spalte eine Bitleitung teilen, wobei die Drainregion jeder der NVM-Zellen an ihr entsprechendes Auswahlgate angrenzend angeordnet ist.
In einer Ausführungsform kann jede der mehreren Sourceleitungsgruppen mit einer separaten Sourceleitungstreiberschaltung gekoppelt sein und kann konfiguriert sein, um eine separate Sourcespannung zu empfangen.
In einer Ausführungsform kann die Speicheranordnung des Gegenstands ferner eine Speichergate-Verbindungsführung aufweisen, die konfiguriert sein kann, um mehrere Speichergateleitungen elektrisch zu verbinden, um mehrere Speichergateleitungsgruppen zu bilden, und die mehreren Speichergateleitungen in der gleichen Speichergateleitungsgruppe teilen sich keine Sourceleitung oder Sourceleitungsgruppe. In einer Ausführungsform kann jede der mehreren Speichergateleitungsgruppen mit einer separaten Speichergateleitungstreiberschaltung gekoppelt sein und kann konfiguriert sein, um eine separate Speichergatespannung zu empfangen. In einer Ausführungsform umfassen NVM-Zellen der gleichen Sourceleitungsgruppe keine Speichergateleitungen, die zu der gleichen Speichergateleitungsgruppe gehören.
In einer Ausführungsform kann die Speicheranordnung in 2 x N Zeilen arrangiert sein (N ist eine natürliche Zahl). In einer Ausführungsform können mehrere ungerade Sourceleitungen, die die 1-te bis (N-1)-te Sourceleitung umfassen, durch eine erste Sourceleitungs-Verbindungsführung elektrisch verbunden sein und können mehrere gerade Sourceleitungen, die die 0-te bis (N-2)-te Sourceleitung umfassen, durch eine zweite Sourceleitungs-Verbindungsführung elektrisch verbunden sein. In einer Ausführungsform können die erste und die zweite Sourceleitungs-Verbindungsführung mit zwei unterschiedlichen Sourceleitungstreiberschaltungen gekoppelt sein.
In einer anderen Ausführungsform können die 0-te und die (2N-1)-te Speichergateleitung durch eine erste Speichergateleitungs-Verbindungsführung elektrisch verbunden sein und kann mindestens eine verbleibende ungerade Speichergateleitung durch eine der zweiten Speichergateleitungs-Verbindungsführungen mit ihrer angrenzenden geraden Speichergateleitung elektrisch verbunden sein. In einer Ausführungsform können die erste und mindestens eine der zweiten Speichergateleitungs-Verbindungsführungen jeweils mit einer separaten Speichergatetreiberschaltung gekoppelt sein.
In einer Ausführungsform kann die Speichergate-Verbindungsführung eine Metall-1(M1)-Verbindung mit der Speichergatetreiberschaltung umfassen.
Gemäß einer Ausführungsform kann das Verfahren zum Betreiben einer NVM-Anordnung des Gegenstands die folgenden Schritte des Bereitstellens oder Erhaltens der NVM-Anordnung umfassen, wobei die NVM-Anordnung mindestens vier NVM-Zellen umfassen kann, die in den gleichen Spalten der NVM-Anordnung verbunden sind. In einer Ausführungsform kann jede NVM-Zelle ein Speichergate und ein Auswahlgate umfassen. Die erste und die zweite NVM-Zelle der mindestens vier NVM-Zellen können sich eine erste Sourceleitung teilen und die dritte und die vierte NVM-Zelle können sich eine zweite Sourceleitung teilen. Die erste und die zweite Sourceleitung können jeweils mit mindestens einer anderen Sourceleitung, die nicht an jeweils die erste und die zweite Sourceleitung physikalisch angrenzend ist, elektrisch gekoppelt sein.
In einer Ausführungsform kann das Verfahren ferner den Schritt des Koppelns einer hohen Auswahlspannung mit einem ersten Auswahlgate aufweisen, um die erste Speicherzelle für einen Programmiervorgang auszuwählen.
In einer Ausführungsform kann das Verfahren ferner den Schritt des Koppelns einer niedrigen Auswahlspannung mit einem zweiten Auswahlgate aufweisen, um die zweite Speicherzelle für den Programmiervorgang nicht auszuwählen.
In einer Ausführungsform kann das Verfahren ferner den Schritt des Koppelns einer hohen Programmierspannung mit dem ersten Speichergate und einer niedrigen Sperrspannung mit dem zweiten Speichergate aufweisen.
In einer Ausführungsform kann das Verfahren ferner den Schritt des Koppelns von zwei unterschiedlichen Sourcespannungen mit jeweils der ersten Sourceleitung und der zweiten Sourceleitung von zwei unterschiedlichen Sourceleitungstreiberschaltungen aufweisen.
In einer Ausführungsform können die Speichergates der zweiten und der dritten NVM-Zelle elektrisch verbunden sein und können die erste und die zweite Sourceleitung physikalisch aneinander angrenzend sein.
Computer und andere Verarbeitungsvorrichtungen können Informationen oder Programme, die entwickelt oder aktualisiert worden sind, in NVM speichern, wie etwa Flash-Speicher, die NANDs und NORs, EEPROMs, F-RAMs umfassen. Im Fall einer Stromabschaltung, eines Stromausfalls oder eines Fehlers können Daten wieder aufgefunden werden. 1 ist eine Blockdarstellung, die ein NVM-System gemäß einer Ausführungsform illustriert. Das NVM-System 100 kann eine Verarbeitungsvorrichtung 104 umfassen, die über einen Adressbus 106, einen Datenbus 108 und einen Steuerbus 110 mit einer NVM-Vorrichtung 102 gekoppelt ist. Fachleute werden anerkennen, dass das NVM-System 100 zum Zweck der Illustration vereinfacht worden ist und keine vollständige Beschreibung sein soll. Insbesondere sind Details der Verarbeitungsvorrichtung 104, eines Zeilendecoders 114, eines Spaltendecoders 118, Abtastverstärkern 122 und einer Befehls- und Steuerschaltung 124 hierin nicht im Detail beschrieben. Es sollte anerkannt werden, dass das NVM-System 100 alle, einige oder mehr Komponenten als die Ausführung in 1 umfassen kann.
Eine externe Stromversorgung 150, auch als Stromversorgung bezeichnet, ist mit der NVM-Vorrichtung 102 gekoppelt. Die externe Stromversorgung 150 kann eine Stromversorgung außerhalb der NVM-Vorrichtung 102 sein und kann von der NVM-Vorrichtung 102 verwendet werden, um Spannungssignale zu erzeugen, wie etwa Hochspannungs(HV)-Signale, die über der höchsten Spannung der externen Stromversorgung 150 oder unter einer niedrigsten Spannung der externen Stromversorgung 150 (z. B. Massespannung) liegen.
Die Verarbeitungsvorrichtung 104 kann sich auf einem gemeinsamen Trägersubstrat befinden, wie etwa beispielsweise einem Die-Substrat mit integrierter Schaltung („IC“), einem Multi-Chip-Modulsubstrat oder dergleichen. Alternativ können die Komponenten der Verarbeitungsvorrichtung 104 eine oder mehrere separate integrierte Schaltungen und/oder diskrete Komponenten sein. In einer beispielhaften Ausführungsform kann die Verarbeitungsvorrichtung 104 die PSoC^®(Programmable System on a Chip)-Verarbeitungsvorrichtung, die von Cypress Semiconductor Corporation, San Jose, Kalifornien entwickelt wurde, sein. Alternativ kann die Verarbeitungsvorrichtung 104 eine oder mehrere andere Verarbeitungsvorrichtungen sein, die durchschnittlichen Fachleuten bekannt sind, wie etwa ein Mikroprozessor oder eine zentrale Verarbeitungseinheit („CPU“), ein Controller, Spezialprozessor, digitaler Signalprozessor („DSP“), eine anwendungsspezifische integrierte Schaltung („ASIC“), eine im Feld programmierbare Gatteranordnung („FPGA“) oder dergleichen.
Die NVM-Vorrichtung 102 umfasst eine Speicheranordnung 112, wie etwa eine NVM-Anordnung, die wie unten beschrieben als Zeilen und Spalten nichtflüchtiger Speicherzellen (in 1 nicht gezeigt) organisiert ist. Die Speicheranordnung 112 ist über mehrere Auswahlleitungen und Leseleitungen (mindestens eine Auswahlleitung und eine Leseleitung für jede Zeile der Speicheranordnung) entweder direkt oder durch die Befehls- und Steuerschaltung 124 mit dem Zeilendecoder 114 gekoppelt. Die Speicheranordnung 112 ist ferner über mehrere Bitleitungen (jeweils eine für jede Spalte der Speicheranordnung) mit dem Spaltendecoder 118 gekoppelt. Es wird anerkannt werden, dass gemeinsame Sourceleitungen (CSL, Common Source Lines) als Teil der mehreren Auswahlleitungen und Leseleitungen und/oder der mehreren Bitleitungen implementiert sein können. Die Speicheranordnung 112 kann über den Spaltendecoder 118 mit mehreren Abtastverstärkern 122 gekoppelt sein, um Mehrbitworte von dort zu lesen. Die NVM-Vorrichtung 102 umfasst ferner die Befehls- und Steuerschaltung 124, um Signale von der Verarbeitungsvorrichtung 104 zu empfangen und Signale an den Zeilendecoder 114 zu senden, den Spaltendecoder 118 und die Abtastverstärker 122 zu steuern, eine Sektorauswahlschaltung 140 zu steuern und an die Speicheranordnung 112 angelegte Spannungssignale zu steuern. Die Befehls- und Steuerschaltung 124 umfasst eine Spannungssteuerschaltung 126 für die Speicheranordnung 112 mit Pass-Transistoren oder Auswahlgates, um die Spannungssignale für den Betrieb der NVM-Vorrichtung 102 zu erzeugen und zu steuern. In einer Ausführungsform können die Spannungssignale durch die Spannungssteuerschaltung 126 zu dem Spaltendecoder 118, den Abtastverstärkern 122 und/oder der Steuerauswahlschaltung 140 geführt werden. Die Spannungssteuerschaltung 126 arbeitet, um während Vorprogrammier-, Lösch-, Programmier-, Lesevorgängen und/oder anderen Vorgängen geeignete Spannungen, umfassend Hochspannungs(HV)-Signale und Niedrigspannungs(LV)-Signale, an die Speicherzellen anzulegen.
Die Befehls- und Steuerschaltung 124 kann konfiguriert sein, um durch Anlegen einer Spannung an eine erste Auswahlleitung in der ersten Zeile eine erste Zeile der Speicheranordnung 112 für einen Programmiervorgang auszuwählen und um durch Anlegen einer anderen Spannung an eine zweite Auswahlleitung in der zweiten Zeile eine zweite Zeile der Speicheranordnung abzuwählen. Die Befehls- und Steuerschaltung 124 kann ferner konfiguriert sein, um den Spaltendecoder 118 zu steuern, um durch das Anlegen einer Spannung an eine erste Bitleitung in einer ersten Spalte eine Speicherzelle in der ersten Zeile für das Programmieren auszuwählen und um durch das Anlegen einer anderen Spannung an eine zweite Bitleitung in einer zweiten Spalte eine nicht ausgewählte Speicherzelle in der ersten Zeile für das Programmieren zu sperren. Die Befehls- und Steuerschaltung 124, insbesondere die Spannungssteuerschaltung 126, kann ferner konfiguriert sein, um eine Spannung an eine oder mehrere gemeinsame Sourceleitungen anzulegen, die wie unten beschrieben mit in der Speicherzellenanordnung 112 eingeschlossenen Speicherzellen gekoppelt sein können.
In einer Ausführungsform, wie unten genauer diskutiert, kann die NVM-Vorrichtung 102 verschiedene Speicherzellen (nicht gezeigt) umfassen, die konfiguriert sind, um Datenwerte zu speichern. Die Speicherzellen können mit einer gemeinsamen Sourceleitung implementiert sein, um den Gesamt-Platzbedarf jeder Speicherzelle zu reduzieren. Jede Speicherzelle kann auch mit Fowler-Nordheim-Programmiertechniken kompatibel sein.
Die Speicheranordnung 112 kann einen oder mehrere NVM-Sektoren, wie etwa Sektor A 131 bis Sektor N 132, umfassen. Jeder Sektor kann eine beliebige Anzahl von Zeilen und Spalten von NVM-Zellen, beispielsweise 4096 Spalten und 256 Zeilen, aufweisen. Zeilen können mehrere NVM-Zellen, die horizontal arrangiert sind, umfassen. Spalten können mehrere NVM-Zellen, die vertikal arrangiert sind, umfassen. Die Speicheranordnung 112 kann eine globale Bitleitung (GBL) verwenden, die von allen Sektoren der Speicheranordnung 112 geteilt wird. Jede Spalte der Speicheranordnung 112 kann eine GBL aufweisen. Beispielsweise wird eine bestimmte GBL für Spalte 0, die von allen Sektoren geteilt wird (z. B. Sektor A 131 bis Sektor N 132), mit jeder Zeile der Speicheranordnung 112 in Spalte 0 aller Sektoren gekoppelt. Die GBL ist konfiguriert, um den Sektoren der Speicheranordnung 112 während Programmiervorgängen und Löschvorgängen, jedoch nicht während Lesevorgängen, Spannungssignale bereitzustellen.
Die Speicheranordnung 112 kann die Sektorauswahlschaltung 140 verwenden, um die GBL mit einer assoziierten Bitleitung (BL) einer Spalte eines bestimmten Sektors zu koppeln. Jede Spalte in einem Sektor kann eine für diesen Sektor bestimmte assoziierte BL aufweisen, die nicht mit anderen Sektoren geteilt wird. Jede Spalte in einem Sektor kann eine Sektorauswahlschaltung 140 aufweisen, um die GBL selektiv mit der assoziierten BL zu koppeln. Beispielsweise kann eine Sektorauswahlschaltung 140 für Spalte 0 des Sektors A 131 als ein Schalter verwendet werden, um während Löschvorgängen und Programmiervorgängen das Spannungssignal auf der GBL von Spalte 0 der Speicheranordnung 112 mit der BL für Spalte 0 des Sektors A 131 zu koppeln.
Die Speicheranordnung 112 kann die Sektorauswahlschaltung 140 auch verwenden, um während eines Lesevorgangs eine Spalte von NVM-Zellen in einem Sektor mit den Abtastverstärkern 122 zu koppeln. Beispielsweise kann eine Sektorauswahlschaltung 140 für Spalte 0 des Sektors A 131 als ein Schalter verwendet werden, um während eines Lesevorgangs die NVM-Zellen von Spalte 0 des Sektors A mit den Abtastverstärkern 122 zu koppeln.
Es sollte anerkannt werden, dass die Begriffe „Zeilen“ und „Spalten“ einer Speicheranordnung zum Zweck der Illustration und nicht als Einschränkung verwendet werden. In einer Ausführungsform sind Zeilen horizontal arrangiert und sind Spalten vertikal arrangiert. In einer anderen Ausführungsform können die Begriffe Zeilen und Spalten der Speicheranordnung 112 umgekehrt oder in einem entgegengesetzten Sinn verwendet werden oder in einer beliebigen Ausrichtung arrangiert sein.
Wie in 2A am besten gezeigt, kann eine NVM-Zelle in einer Ausführungsform eine Zwei-Transistor(2T)-Speicherzelle 80 sein. In der 2T-Speicherzelle 80 kann ein Transistor ein Speichertransistor sein, der ein Speichergate (MG, Memory Gate) 82 aufweist, während ein anderer Transistor ein Pass-Transistor oder ein Auswahltransistor sein kann, der ein Auswahlgate (SG, Select Gate) 88 aufweist. Die 2T-Speicherzelle 80 kann auch eine Source oder eine Sourceregion 86, ein Drain oder eine Drainregion 83, eine dielektrische SG-Schicht 81 und optional einen Drainbereich 85 zwischen MG 82 und SG 88 aufweisen. Der Pass-Transistor kann ein Feldeffekt-Transistor (FET), wie etwa ein Metall-Oxid-Halbleiter-Feldeffekt-Transistor (MOSFET), sein, der als ein Schalter verwendet wird, um Spannungspegel und oder Strompegel an Knoten der NVM-Zelle (z. B. an der Source oder dem Drain des Pass-Transistors und oder des Speichertransistors) zu steuern. Der Speichertransistor kann ein Transistor sein, der ein Bit binärer Information speichert, beispielsweise durch Variieren der Ladung, die in einer ladungsfangenden Schicht 84 des Speichertransistors gespeichert ist. In anderen Implementierungen kann die NVM-Zelle eine andere Anzahl von Transistoren umfassen, wie etwa einen Einzelspeichertransistor (1T), eine Drei-Transistor-Speicherzelle oder anderes.
2B illustriert eine Split-Gate-Speicherzelle gemäß einer anderen Ausführungsform des Gegenstands. Wie in 2B gezeigt, umfasst eine Split-Gate-Speicherzelle 90 ein Speichergate (MG) 92, das angrenzend zu einem Auswahlgate (SG) 98 angeordnet ist, wobei MG 92 und SG 98 einen gemeinsamen Kanal 99, der in einem Substrat 97 gebildet ist, aufweisen können, eine Source oder eine Sourceregion 96, ein Drain oder eine Drainregion 93 und eine dielektrische SG-Schicht 91. Es kann eine dielektrische Schicht 95 geben, die MG 92 und SG 98 trennt. Die Split-Gate-Speicherzelle 90 kann auch als eine 1,5-Transistor(1,5T)-Speicherzelle tituliert werden.
In verschiedenen Ausführungsformen kann die Speicheranordnung 112 die 2T-Speicherzellen 80, die Split-Gate-Speicherzellen 90, eine Kombination davon oder andere Typen von NVM-Zellen enthalten. Es wird das Verständnis vorausgesetzt, dass Konfigurationsdetails und Vorgangsdetails von Speicheranordnungen, die in späteren Passagen diskutiert werden, auf mindestens die 2T-Speicherzellenanordnung, die Split-Gate-Speicherzellenanordnung und Anordnungen, die andere Kombinationen von Speicherzellen aufweisen, anwendbar sind.
In einer Ausführungsform kann die Speicheranordnung 112 unter Verwendung von ladungsfangenden Speichertransistoren implementiert sein. Ladungsfangende Speichertransistoren können implementiert sein, um Transistoren und Gatestrukturen zu benutzen, die eine ladungsfangende Schicht umfassen, wie etwa die ladungsfangende Schicht 84 in der 2T-Speicherzelle 80 oder eine ladungsfangende Schicht 94 in der Split-Gate-Speicherzelle 90. Die ladungsfangende Schicht kann ein Isolator sein, der verwendet wird, um Ladungen zu fangen. Die ladungsfangende Schicht kann programmiert sein, um Daten auf der Basis von Spannungen, die an die Speicheranordnung 112 angelegt oder von dieser empfangen werden, zu speichern. In einer Ausführungsform kann die Speicheranordnung 112 verschiedene unterschiedliche NVM-Zellen umfassen, die in Zeilen und Spalten arrangiert sind, und jede NVM-Zelle kann fähig sein, mindestens einen Datenwert (z. B. ein Bit) zu speichern. Spannungen können an jede der NVM-Zellen angelegt werden, um die NVM-Zelle vorzuprogrammieren, die NVM-Zelle zu programmieren (z. B. Programmiervorgang - eine logische „0“ oder „1“ speichern), die NVM-Zelle zu löschen (z. B. Löschvorgang - eine logische „1“ oder „0“ speichern) oder die NVM-Zelle zu lesen (z. B. Lesevorgang). Es sollte anerkannt werden, dass die Speicheranordnung 112 unter Verwendung unterschiedlicher Typen von Speichertransistoren, wie etwa Floating-Gate-Speichertransistoren, implementiert werden kann.
In einer Ausführungsform können die ladungsfangenden Speichertransistoren unter Verwendung unterschiedlicher Materialien implementiert werden. Ein Beispiel eines ladungsfangenden Speichertransistors ist ein Transistor vom Typ Silicium-Oxid-Nitrid-Oxid-Silicium (SONOS-Transistor). In einem SONOS-Transistor kann die ladungsfangende Schicht des Speichertransistors eine Nitridschicht, wie etwa eine Schicht von Siliciumnitrid, sein. Darüber hinaus kann die ladungsfangende Schicht auch andere ladungsfangende Materialien wie etwa Siliciumoxinitrid, Aluminiumoxid, Hafniumoxid, Hafniumaluminiumoxid, Zirkoniumoxid, Hafniumsilikat, Zirkoniumsilikat, Hafniumoxinitrid, Hafniumzirkoniumoxid, Lanthanoxid oder eine High-k-Schicht umfassen. Die ladungsfangende Schicht kann konfiguriert sein, um Träger oder Löcher, die von einem Kanal des Speichertransistors injiziert werden, umkehrbar zu fangen oder zurückzuhalten, und kann auf der Basis von an die NVM-Zelle angelegten Spannungen eine oder mehrere elektrische Eigenschaften umkehrbar ändern, modifizieren oder verändern. In einer anderen Ausführungsform können unterschiedliche Typen von ladungsfangenden Speichertransistoren verwendet werden. Zum Zweck der Illustration und nicht als Einschränkung wird in der Offenbarung der Betrieb von NVM-Zellen mit Bezug auf einen SONOS-Transistor beschrieben. Es sollte anerkannt werden, dass andere Typen von NVM-Transistoren, wie etwa Floating-Gate-Transistoren, unter Verwendung der Offenbarung hierin implementiert werden können.
Bei dem Betrieb von nichtflüchtigen Speichervorrichtungen (NVM-Vorrichtungen), wie etwa Flash-Speichern oder Phasenwechselspeichern, werden Spannungssignale verwendet. NVM-Vorrichtungen können eine oder mehrere NVM-Zellen umfassen. Eine NVM-Zelle, wie etwa die 2T-Speicherzellen 80 oder die Split-Gate-Speicherzellen 90, können eine Einheit eines Speichers sein, die fähig ist, einen einzelnen Datenwert (z. B. ein einzelnes Bit, wie etwa eine logische „0“ oder logische „1“) zu speichern.
In einer Ausführungsform wird ein Programmiervorgang von NVM-Zellen, wie etwa der 2T-Speicherzelle 80 oder der Split-Gate-Speicherzelle 90, erzielt, indem heiße Kanalelektronen oder -löcher von der Source- oder Drainregion injiziert werden. Ein Beispiel für das Programmieren der Split-Gate-Speicherzelle ist am besten in 2B gezeigt. Während eines Programmiervorgangs sind MG 92 und die Source (S) 96 beide mit hohen Spannungen (HV) gekoppelt, um heiße Kanalelektroden zu erzeugen (Beispiel: MG = 9 V, S = 5 V). Das Auswahlgate (SG) ist über der Schwellspannung des SG-Transistors vorgespannt (Beispiel: SG = 0,9 V). Somit ist der Kanal eingeschaltet und können Elektronen in die ladungsfangende Schicht 94 des Speichertransistors injiziert und in ihr gefangen werden.
Einige NVM-Anordnungen können eine Architektur mit dedizierten Sourceleitungen (DSL) einsetzen. Die DSL-Architektur kann eine dedizierte Sourceleitung (SL) und/oder einen dedizierten SL-Treiber für jede NVM-Zelle, Spalte oder Zeile von NVM-Zellen in einer NVM-Anordnung (oder jede Spalte oder Zeile von NVM-Zellen in einem NVM-Sektor einer NVM-Anordnung) umfassen. Auf ähnliche Weise kann in einigen Ausführungsformen jede Speichergate(MG)-Leitung ihren dedizierten MG-Treiber aufweisen. Einer der Hauptvorteile von DSL-Treibern und/oder einem dedizierten MG-Treiber ist das Minimieren von Programmierstörungen für (für das Programmieren) nicht ausgewählte Speicherzellen, was in späteren Passagen diskutiert wird. Jedoch können die DSL-Architektur oder dedizierte MG-Treiber eine erhebliche Anzahl von zusätzlichen Treibern und Verbindungen benötigen, was größere Speicheranordnungsgrößen und höhere Chipkosten verursacht.
Eine Architektur mit gemeinsamer Sourceleitung (CSL) ermöglicht es, Sourceleitungen zwischen mindestens zwei benachbarten NVM-Zellen zu teilen, und kann erweitert werden, um Sourceleitungen mehrerer Zeilen und/oder Spalten von NVM-Zellen zu koppeln. 3A und 3B illustrieren zwei benachbarte 2T-Speicherzellen und Split-Gate-Speicherzellen, die jeweils eine geteilte SL oder CSL aufweisen. Wie in 3B am besten gezeigt, sind zwei Split-Gate-Speicherzellen 90a und 90b Seite an Seite angeordnet und weisen zueinander eine gespiegelte Ausrichtung auf. Anstatt dass jede ihre eigene Source oder SL (z. B. DSL) aufweist, kann eine CSL 306 zwischen den zwei angrenzenden MG 302a und 302b gebildet sein, wobei ein Split-Gate-Speicherpaar 300 gebildet wird. Jede der Split-Gate-Speicherzellen 90a und 90b kann jeweils ihr eigenes Drain 303a und 303b aufweisen. Die Drains 303a und 303b können mit der gleichen oder zwei unterschiedlichen Bitleitungen (BL) gekoppelt sein, gemäß dem Layout der Speicheranordnung. In einigen Ausführungsformen können die MG 302a und 302b mit der gleichen MG-Leitungstreiberschaltung gekoppelt sein und konfiguriert sein, um die gleiche Spannung zu empfangen. Mit Bezug auf 3A kann ein 2T-Speicherpaar 200 eine ähnliche Konfiguration und ähnliche Verbindungen wie das Split-Gate-Speicherpaar 300 aufweisen, die durch die 2T-Speicherzellen 80a und 80b gebildet werden. In einer Ausführungsform können die 2T-Speicherzellen 80a und 80b jeweils ihr eigenes Drain 203a und 203b aufweisen. Die Drains 203a und 203b können mit der gleichen oder zwei unterschiedlichen Bitleitungen (BL) gekoppelt sein, gemäß dem Layout der Speicheranordnung. Anstatt dass jede ihre eigene Source oder SL (z. B. DSL) aufweist, kann eine CSL 206 zwischen den zwei angrenzenden MG 202a und 202b gebildet sein.
4 illustriert Programmierstörungseffekte in dem Split-Gate-Speicherpaar 300. Als ein Beispiel für illustrative Zwecke und nicht als Einschränkung ist die Split-Gate-Speicherzelle 90b auf der linken Seite für das Programmieren ausgewählt und die Split-Gate-Speicherzelle 90a auf der rechten Seite für das Programmieren nicht ausgewählt (gesperrt). In einer Ausführungsform sind die MG 302a und 302b mit der gleichen MG-Treiberschaltung gekoppelt und konfiguriert, um die gleiche Spannung zu empfangen.
Ein Satz Spannungsdifferenzen zwischen verschiedenen Knoten und Anschlüssen (z. B. Gate-zu-Drain, Gate-zu-Source, Gate-zu-Well oder Source-zu-Drain) kann an die Transistoren einer NVM-Zelle einer Speichervorrichtung (NVM-Vorrichtung) angelegt werden, um verschiedene Vorgänge (z. B. Vorprogrammieren, Löschen, Programmieren und oder Lesen) durchzuführen. Betriebsspannungen verschiedener Anschlüsse in dem Split-Gate-Speicherpaar 300, in dem die Split-Gate-Zelle 90b für einen Programmiervorgang ausgewählt ist, während die Split-Gate-Zelle 90a nicht ausgewählt ist, sind in Tabelle 1 gezeigt. Es wird das Verständnis vorausgesetzt, dass in Tabelle 1 angegebene Spannungen und die folgenden Figuren lediglich beispielhaft für den Zweck der Illustration und nicht der Einschränkung sind und gemäß Systemanforderungen abweichen können. In anderen Implementierungen können einige oder alle der Pass-Transistoren und/oder Speichertransistoren p-Typ-Transistoren sein. Zusätzlich sollte anerkannt werden, dass p-Typ-Transistoren unterschiedliche Vorspannungsspannungen und eine unterschiedliche Polarität von Spannungspotentialen als die in Tabelle 1 abgebildeten aufweisen können.

Tabelle 1:

		Spannung (Pegel und Musterspannungen)
Speicherzelle für das Programmieren ausgewählt	MG 302b	Hoch - 9 V
	SG308b	Hoch - 1 V
	BL 303b	Niedrig - 0,4 V oder V@lpgm
Gemeinsame/geteilte Sourceleitung	CSL 306	Hoch - 5,5 V
Speicherzelle für das Programmieren nicht ausgewählt	MG 302a	Hoch - 9 V
	SG308a	Niedrig - 0 V
	BL 303a	Niedrig - 0,4 V oder V@lpgm

Mit Bezug auf 4 ist, da sowohl MG 302b als auch SG 308b mit hohen Spannungen gekoppelt sind, der Kanal der Split-Gate-Speicherzelle 90b eingeschaltet. Andererseits ist, obwohl MG 302a positiv vorgespannt ist, der Kanal der Split-Gate-Speicherzelle 90a nicht eingeschaltet, da SG 308a mit einer niedrigen Spannung (unter seiner Schwellspannung V_T ) gekoppelt ist. In einer Ausführungsform ist CSL 306 mit einer hohen Spannung für das Programmieren gekoppelt. Dadurch können elektrische Ladungen des heißen Kanals in die ladungsfangende Schicht 304b injiziert werden, um die Split-Gate-Speicherzelle 90b zu programmieren. In einer Ausführungsform sollte die Split-Gate-Speicherzelle 90a gelöscht (gesperrt) bleiben, da der Kanal unter MG 302a nicht eingeschaltet ist. In einer Ausführungsform sind sowohl BL 303a als auch BL 303b mit einer Programmierspannung oder einem Programmierstrom gekoppelt, die/der eine Zufuhr von Spannung oder Strom darstellt, die bewirkt, dass die Split-Gate-Speicherzelle 90a oder 90b programmiert wird. In einer Ausführungsform ist die Spannungs- und/oder Stromstärke typischerweise für jede NVM-Anordnung vorher festgelegt und kann mit Vpgm oder V@lpgm oder Ipgm bezeichnet werden. In einer anderen Ausführungsform können ähnliche Spannungen an verschiedene Anschlüsse und Knoten des 2T-Speicherpaars 200 (in dieser Figur nicht gezeigt) angelegt werden, um ein ähnliches Resultat des Programmierens der 2T-Speicherzelle 80b zu erzielen, während die 2T-Speicherzelle 80a gelöscht (gesperrt) gelassen wird.
Mit erneutem Bezug auf 4 kann die illustrierte Ausführungsform zwei Typen von Programmierstörungen ausgesetzt sein, nämlich vorübergehenden Programmierstörungen (TPD, Transient Program Disturb) und Programmierstörungen vom Typ B (PDB). Wie zuvor diskutiert, soll die Split-Gate-Speicherzelle 90a nicht programmiert werden, da sich SG 308a in einem Aus-Zustand befindet. Jedoch können PDB aufgrund von Unterschwellspannungslecks von SG 308a auftreten, da MG 302a und CSL 306 beide mit einer hohen Spannung gekoppelt sind. Ein Unterschwellspannungsleckstrom kann ein Strom quer durch den Kanal (z. B. zwischen Source und Drain) eines Transistors sein, wenn der Transistor aus ist (z. B. Spannung an dem Auswahlgate ist unter dem Spannungsschwellwert (V_T ) des Transistors). In einer Ausführungsform kann die relativ hohe MG-BL-Spannungsdifferenz (z. B. 9 - 0,4 = 8,6 V) und/oder CSL-BL-Spannungsdifferenz (z. B. 5,5 - 0,4 = 5,1 V) in der Split-Gate-Zelle 90a bewirken, dass heiße Elektronen von BL 303a hin zu MG 302a beschleunigen. In einer Ausführungsform können die heißen Elektronen in einer ladungsfangenden Schicht 304a gefangen sein, um die Split-Gate-Speicherzelle 90a (gestört) unbeabsichtigt und mindestens teilweise zu programmieren.
Der TPD-Mechanismus kann sich auf die Programmstörungen beziehen, die ihren Ursprung in der Split-Gate-Speicherzelle 90b, die programmiert wird, haben. Heiße Elektronen in der Nähe des Injektionsbereichs in dem Kanal können eine erste Stoßionisation nahe MG 302b hervorrufen und so Elektron-Loch-Paare kreieren. Die kreierten elektrischen Löcher können durch das starke positive vertikale Feld aufgrund der hohen MG-Spannung (9 V) oder der positiv vorgespannten CSL 306 (5,5 V) beschleunigt werden. Die Löcher können heiß werden und eine sekundäre Stoßionisation relativ weit von MG 302b (dem MG der programmierten Zelle) entfernt hervorrufen. Die durch die zweite Stoßionisation kreierten sekundären Elektronen können dann der starken positiven Vorspannung von MG 302a (9 V) der Split-Gate-Speicherzelle 90a ausgesetzt und zur ihr hin beschleunigt werden. Dadurch können sekundäre Elektronen zu der ladungsfangenden Schicht 304a der Split-Gate-Speicherzelle 90a hin beschleunigt und in diese injiziert werden. In einer Ausführungsform kann die Injektion von sekundären Elektronen die Split-Gate-Speicherzelle 90a unbeabsichtigt teilweise programmieren. Für illustrative und klärende Zwecke sind in dem Beispiel spezifische Spannungspegel gezeigt. Es versteht sich jedoch, dass TPD und PDB bei unterschiedlichen Betriebsspannungen vorkommen können. In einer Ausführungsform können TPD- und PDB-Effekte auch durch eine hohe Temperatur begünstigt werden. Es wird auch das Verständnis vorausgesetzt, dass sich ähnliche TPD- und PDB-Effekte in einer 2T-Speicherzellen-Konfiguration, wie etwa dem 2T-Speicherpaar 200 in 3A, ereignen können.
TPD- und PDB-Effekte können reduziert werden, wenn MG 302a der nicht ausgewählten Split-Gate-Speicherzelle 90a mit einer niedrigeren Spannung gekoppelt ist, wie etwa 4 V anstelle von 8,5 V. Wie zuvor diskutiert, kann der TPD-Mechanismus zwei serielle Stoßionisationsprozesse an zwei unterschiedlichen Stellen in einem Substrat 87 benötigen. Die Wahrscheinlichkeit, dass sich TPD ereignen, kann empfindlich von dem geometrischen Pfad zwischen angrenzenden Speicherzellen abhängen. TPD- und PDB-Effekte können häufiger vorkommen, wenn Speicherzellen kleiner und dichter gepackt werden. Deshalb kann es spezifische Wege zum Aneinanderkoppeln/Kurzschließen mehrerer MG und/oder SL in einer Speicheranordnung geben, um die Effekte von TPD und PDB zu minimieren. Verschiedene Wege eines Umordnens von MG und/oder SL werden in späteren Passagen diskutiert.
Wie zuvor diskutiert, können sich bei einer CSL-Architektur im Wesentlichen alle NVM-Zellen in einem Sektor von NVM-Zellen eine CSL teilen. In anderen Ausführungsformen können sich bei einer CSL-Architektur im Wesentlichen alle NVM-Zellen in einer NVM-Anordnung eine CSL teilen. In einem anderen Beispiel können sich bei einer CSL-Architektur zwei oder mehrere Zeilen und oder zwei oder mehrere Spalten von NVM-Zellen in einem NVM-Sektor oder einer NVM-Anordnung eine CSL teilen. Die Implementierung einer CSL-Architektur ermöglicht eine Reduzierung des für jede Speicherzelle verwendeten Siliciumbereichs. 5 illustriert eine Speicheranordnung 400 gemäß einer Ausführungsform des Gegenstands. In einer Ausführungsform kann die Speicheranordnung 400 ein Abschnitt/Sektor der Speicheranordnung 112 der NVM-Vorrichtung 102 sein, wie in 1 am besten gezeigt. In einigen Ausführungsformen kann die Speicheranordnung 400 konfiguriert sein, um ein NAND-Flash- oder NOR-Flash-Speichersektor zu werden. Wie in 5 am besten gezeigt, ist die Speicheranordnung 400 in M Spalten und 2N Zeilen von Speicherzellen 450 unterteilt, wobei jede Speicherzelle 450 ferner einen Speichertransistor und einen Pass- oder Auswahltransistor enthält. In einer Ausführungsform kann jede Speicherzelle 450 ein Bit Daten tragen. In einer anderen Ausführungsform kann jede Zelle zwei Bits Daten tragen. In jeder Spalte sind die Speicherzellen 450 gekoppelt oder verbunden. In einer Ausführungsform können sich zwei angrenzende Speicherzellen 450 eine SL (CSL) teilen, um ein Speicherpaar 460 zu bilden, das dem 2T-Speicherpaar 200 oder dem Split-Gate-Speicherpaar 300, wie in den 3A und 3B am besten illustriert, gleichen kann. In einer Ausführungsform können sich Speicherpaare 460 der gleichen 2 Zeilen die gleiche SL teilen. In einigen Ausführungsformen kann jede SL 0 bis SL N-1 mit einem individuellen SL-Treiber gekoppelt sein und konfiguriert sein, um potentiell unterschiedliche Betriebsspannungen zu empfangen. In einer Ausführungsform können sich die Speicherzellen 450 der gleichen Spalte, beispielsweise Spalte 2, eine Bitleitung 465 teilen. In verschiedenen Ausführungsformen können sich mehrere Spalten und/oder Zeilen von Speicherzellen die gleiche Bitleitung teilen oder können sie individuelle Bitleitungen 465 aufweisen. Die in 5 illustrierten Bitleitungen 465 dienen nur illustrativen Zwecken und nicht als Einschränkung.
6 illustriert einen Abschnitt einer NVM-Anordnung 500 gemäß einer Ausführungsform des Gegenstands. In einer Ausführungsform gleicht die NVM-Anordnung 500 der Speicheranordnung 400 und kann in Zeilen und Spalten organisiert sein. Speicherzellen der gleichen Zeile können sich eine SL teilen und Speicherzellen in angrenzenden Zeilen der gleichen Spalte können eine gemeinsame Source (z. B. SL 1) aufweisen, die zwischen den zwei MG angeordnet ist, gleichend dem Split-Gate-Speicherpaar 200 oder dem 2T-Speicherpaar 300. Speicherzellen der gleichen Zeile können sich eine gemeinsame Auswahlgate(SG)-Leitung und MG-Leitung teilen. In einer Ausführungsform können sich Speicherzellen der gleichen Spalte eine gemeinsame BL teilen und mehr als eine BL können miteinander gekoppelt sein. In einer anderen Ausführungsform können Speicherzellen der gleichen Spalte mit unterschiedlichen und mehreren BL gekoppelt sein. Die NVM-Anordnung 500 kann konfiguriert sein, um eine Flash-Speicheranordnung zu sein, und auf jede Speicherzelle kann durch Zeilen- und Spaltenadressen anhand einer Zeilen- und Spaltentreiberschaltung, wie etwa der Zeilen- und Spaltendecoder 114 und 118 in 1, wahlfrei zugegriffen werden. In einigen Ausführungsformen kann die NVM-Anordnung 500 für verschiedene Zwecke einige Dummy-SG-Leitungen, MG-Leitungen, Referenz-MG-Leitungen oder Referenz-SL (in dieser Figur nicht gezeigt) nahe der Peripherie der NVM-Anordnung 500 umfassen.
MG der NVM-Anordnung 500 können während verschiedener Vorgänge mit relativ hohen Spannungen (> 4 V) gekoppelt sein. In einigen Ausführungsformen können Hochspannungs(HV)-Halbleitervorrichtungen, wie etwa Transistoren, die dicke Gate-Oxidschichten aufweisen, in MG-Treiberschaltungen benötigt werden, um den hohen Spannungen zu widerstehen. Um Chipbereich einzusparen, können mehrere MG-Leitungen mit einer MG-Treiberschaltung verbunden (oder kurzgeschlossen) sein. Mit Bezug auf 6 können in einer Ausführungsform zwei angrenzende MG-Leitungen zusammengruppiert und mit dem gleichen MG-Treiber gekoppelt sein, wie etwa die MG-Gruppen 2 bis 4. In einer Ausführungsform, beispielsweise der MG-Gruppe 2, sind MG-Leitungen von zwei NVM-Zellen, die sich nicht die gleiche SL (jeweils SL0 und SL1) teilen, zusammengekoppelt und können konfiguriert sein, um die gleichen Spannungssignale von dem gleichen MG-Treiber zu empfangen. In einigen Ausführungsformen können MG-Leitungen, die sich die gleichen BL-Kontakte 502 teilen, wie etwa die MG-Gruppe 3, mit der gleichen MG-Treiberschaltung zusammengekoppelt sein. In anderen Ausführungsformen können unterschiedliche MG-Gruppen, beispielsweise die MG-Gruppen 2 und 4, zusammengekoppelt sein, um die Anzahl von benötigten MG-Treiberschaltungen weiter zu reduzieren. In einer anderen Ausführungsform können MG-Leitungen der zwei Enden der NVM-Anordnung 500, wie etwa die MG-Gruppe 1, mit der gleichen MG-Treiberschaltung zusammengekoppelt sein. Eine MG-Verbindung 504 kann leitfähige Materialien, wie etwa Polysiliciumdrähte und Metalldrähte, umfassen.
Einer der Vorzüge des Gruppierens oder Umordnens von MG-Leitungen, wie zuvor offenbart, besteht darin, dass MG-Leitungen, die sich die gleiche SL (beispielsweise SL2) teilen, mit unterschiedlichen MG-Gruppen (jeweils MG-Gruppe 3 und 4) gekoppelt sind. In einer Ausführungsform können die MG-Gruppen 3 und 4 konfiguriert sein, um mit unterschiedlichen MG-Treibern gekoppelt und unterschiedlich vorgespannt zu sein, wie etwa eine mit HV und die andere mit LV. Beispielsweise kann während des Programmiervorgangs einer bestimmten NVM-Zelle das MG der ausgewählten NVM-Zelle auf eine HV vorgespannt sein. In einer Ausführungsform kann das MG der nicht ausgewählten NVM-Zelle in dem gleichen NVM-Paar auf eine niedrige Spannung vorgespannt sein, obwohl sich die ausgewählte und die nicht ausgewählte NVM-Zelle eine SL (beispielsweise SL2) teilen, die auf eine HV vorgespannt sein kann. Wie in 4 am besten gezeigt und wie zuvor erklärt, können Programmierstörungen der nicht ausgewählten NVM-Zelle aufgrund von TPD und PDB deutlich reduziert oder minimiert werden, wenn das MG der nicht ausgewählten NVM-Zelle konfiguriert ist, um ein LV-Signal zu empfangen.
7 illustriert einen Abschnitt einer NVM-Anordnung 600 gemäß einer Ausführungsform des Gegenstands. In einer Ausführungsform gleicht die NVM-Anordnung 600 der Speicheranordnung 400 und NVM-Zellen können in Zeilen und Spalten organisiert sein. NVM-Zellen der gleichen Zeile können sich eine SL teilen und NVM-Zellen in angrenzenden Zeilen der gleichen Spalte können eine gemeinsame Source (z. B. SL 1) aufweisen, die zwischen den zwei MG angeordnet ist, gleichend dem Split-Gate-Speicherpaar 200 oder dem 2T-Speicherpaar 300. In einer Ausführungsform können sich Speicherzellen der gleichen Spalte eine gemeinsame BL teilen und mehr als eine BL können miteinander gekoppelt sein. In einer anderen Ausführungsform können NVM-Zellen der gleichen Spalte mit unterschiedlichen und mehreren BL gekoppelt sein. Die NVM-Anordnung 500 kann konfiguriert sein, um eine Flash-Speicheranordnung zu sein, und auf jede NVM-Zelle kann durch Zeilen- und Spaltenadressen anhand einer Zeilen- und Spaltentreiberschaltung, wie etwa der Zeilen- und Spaltendecoder 114 und 118 in 1, wahlfrei zugegriffen werden. In einigen Ausführungsformen kann die NVM-Anordnung 600 für verschiedene Zwecke einige Dummy-SG-Leitungen, MG-Leitungen, Referenz-MG-Leitungen oder Referenz-SL (in dieser Figur nicht gezeigt) nahe der Peripherie der NVM-Anordnung 600 umfassen.
SL der NVM-Anordnung 600 können während verschiedener Vorgänge mit relativ hohen Spannungen (> 4 V) gekoppelt sein. In einigen Ausführungsformen können Hochspannungs(HV)-Halbleitervorrichtungen, wie etwa Transistoren, die dicke Gate-Oxidschichten aufweisen, in SL-Treiberschaltungen benötigt werden, um den hohen Spannungen zu widerstehen. Um Chipbereich einzusparen, können mehrere SL mit einer SL-Treiberschaltung verbunden (oder kurzgeschlossen) sein. In einer Ausführungsform können die SL der NVM-Schaltung 600 in zwei Gruppen, nämlich die ungerade und die gerade Gruppen, unterteilt sein. Die ungerade Gruppe kann SL1, SL3, SL5..... umfassen und die gerade Gruppe kann SL0, SL2, SL4, SL6, ... umfassen. In einer Ausführungsform ist das allgemeine Konzept der zwei Gruppen, dass angrenzende SL nicht zusammengruppiert sind. SL der geraden Gruppe oder SL-Gruppe 1 und der ungeraden Gruppe oder SL-Gruppe 2 können durch eine SL-Verbindung 604 zusammengekoppelt sein. Die SL-Gruppen 1 und 2 können mit zwei unterschiedlichen SL-Treibern gekoppelt sein und konfiguriert sein, um unterschiedliche Spannungssignale für verschiedene Vorgänge von NVM-Zellen zu empfangen. In einer Ausführungsform kann die SL-Verbindung oder -Führung 604 leitfähige Materialien, wie etwa Polysiliciumdrähte und Metalldrähte, umfassen. In anderen Ausführungsformen können SL der NVM-Anordnung 600 mehr als zwei SL-Gruppen umfassen, solange jede SL-Gruppe keine angrenzenden SL enthält. Jede SL-Gruppe kann mit dem gleichen SL-Treiber oder einem unterschiedlichen gekoppelt sein.
Ähnlich zu dem zuvor diskutierten Umordnen von MG-Leitungen kann das Umordnen von SL helfen, die Anzahl von SL-Treiberschaltungen und so den benötigten Chipbereich zu reduzieren. In einer Ausführungsform kann das Umordnen von SL helfen zu vermeiden, dass HV-Signale auf sowohl der SL als auch dem MG einer nicht ausgewählten NVM-Zelle auftreten, während ihre angrenzende NVM-Zelle programmiert wird. Deshalb können Programmierstörungen, die von TPD und PDB in den für das Programmieren nicht ausgewählten NVM-Zellen herrühren, reduziert oder minimiert werden.
8A illustriert einen Abschnitt einer NVM-Anordnung 700 gemäß einer Ausführungsform des Gegenstands. In einer Ausführungsform implementiert die NVM-Anordnung 700 zeitgleich das in 6 offenbarte Umordnen von MG-Leitungen und das in 7 offenbarte Umordnen von SL.
8B illustriert eine repräsentative schematische Ansicht eines Abschnitts 750 der NVM-Anordnung 700 in 8A, der sechs angrenzende NVM-Zellen in der gleichen Spalte umfasst. Wie in 8B gezeigt, teilen sich NVM 2 und NVM 3 eine Source (SL 1) und teilen sich NVM 4 und NVM 5 SL 2. SL 1 und SL 2 sind aneinander angrenzend. Als ein Beispiel nur für illustrative Zwecke kann NVM 4 für das Programmieren ausgewählt sein, während NVM 3 und NVM 5 nicht ausgewählt (gesperrt) sind. SG 4 kann für das Programmieren eingeschaltet sein (über V_T ) und SG 3 und SG 5 können ausgeschaltet sein (unter V_T ). In einer Ausführungsform sind sowohl die MG-Gruppe 3 (MG 4) und die SL-Gruppe 1 (SL 2) auf ihre jeweilige HV vorgespannt, um MG 4 zu programmieren. Wie zuvor diskutiert, kann das HV-Vorspannen in nicht ausgewählten MG zu einer höheren Wahrscheinlichkeit und einem höheren Grad an durch TPD und PDB verursachten Programmierstörungen beitragen. In einer Ausführungsform kann MG 5 (nicht ausgewählt) auf LV vorgespannt sein, da es mit einer unterschiedlichen MG-Gruppe (d. h. der MG-Gruppe 4) gekoppelt ist, die mit einer unterschiedlichen MG-Treiberschaltung als die MG-Gruppe 3 gekoppelt sein kann. Wie auch in 8B gezeigt, ist NVM 3 auch für das Programmieren nicht ausgewählt. In einer Ausführungsform kann SG 3 unter seine V_T vorgespannt sein, um den Kanal von NVM 3 abzuschalten. Jedoch kann MG 3 immer noch auf HV vorgespannt sein, weil es zu der MG-Gruppe 3 gehört. In diesen Ausführungsformen kann die SL-Gruppe 2 mit LV gekoppelt sein, sodass die Source der nicht ausgewählten Zelle NVM 3 (SL 1) auf LV vorgespannt ist, um Programmierstörungen zu reduzieren. In einer Ausführungsform kann das Umordnen von SL und MG auf eine Weise implementiert sein, dass SL und MG beliebiger nicht ausgewählter NVM, wie etwa NVM 5 und NVM 3, nicht gleichzeitig auf ihre jeweilige HV vorgespannt sein können. Es wird das Verständnis vorausgesetzt, dass Spannungspegel in diesen spezifischen Beispielen nur illustrativen Zwecken und nicht als Einschränkung dienen.
8C illustriert eine Ausführungsform einer Verbindungsführung zu der MG-Treiberschaltung. In einer Ausführungsform ist die MG-Leitung nur unter Verwendung von Metall 1 (M1) und/oder Poly mit dem Transistor-Drainübergang des MG-Treibers verbunden. Diese Konfiguration kann helfen, das Prozessladen von NVM-Zellen in der Anordnung zu vermeiden. Mit dieser Verbindungskonfiguration sind MG von NVM-Zellen frei des Prozessladens für die Back-End-of-Line-Prozessschritte VIA1 und darüber.
9 illustriert eine andere Ausführungsform einer NVM-Anordnung 800 gemäß dem Gegenstand. In einer Ausführungsform gibt es 64 NVM-Zellen in einer Spalte und zwei angrenzende MG können sich eine SL teilen. Zwei angrenzende MG in der gleichen Spalte, die sich nicht die gleiche SL teilen, können zusammengekoppelt sein, und zwei MG-Leitungsgruppen auf zwei Seiten der NVM-Anordnung 800 sind ferner miteinander gekoppelt, wie etwa MG 1, MG 2 usw. In einer Ausführungsform kann jede MG-Leitungsgruppe vier MG-Leitungen umfassen. Eine Verbindungsführung 804 der MG-Leitungsgruppen MG 1-MG 15, die eine reine M1-Verbindung sein kann, darf sich untereinander nicht kreuzen. Wie in 9 am besten gezeigt, sind die zwei MG-Leitungen, die sich an den Rändern der NVM-Anordnung 800 befinden (Randpaar), in einer MG-Leitungsgruppe (MG 0) zusammengekoppelt und dann ferner mit den zwei MG-Leitungen in der Mitte der NVM-Anordnung 800, wie etwa den zwei MG-Leitungen zwischen der MG-Leitungsgruppe MG 15, gekoppelt. In einer Ausführungsform kann das Randpaar über eine leitende Leitungsbrücke 850 mit beliebigen regulären zentralen MG-Leitungspaaren verbunden sein. Die leitende Leitungsbrücke 850 kann es dem Randpaar ermöglichen, andere MG-Paare im Zentrum der NVM-Anordnung 800 zu koppeln, ohne dabei die anderen MG-Leitungsgruppen, wie etwa MG 1, MG 2, kurzzuschließen oder zu trennen. In einer Ausführungsform kann die leitende Leitungsbrücke 850 aus Polysilicium- oder Metalldrähten hergestellt sein. Gemäß Systemanforderungen kann jede MG-Leitungsgruppe (MG 0-MG 15) mit einer unterschiedlichen MG-Treiberschaltung verbunden sein. Alternativ können einige MG-Leitungsgruppen ferner zusammengekoppelt und mit einer MG-Treiberschaltung verbunden sein, um weiteren Chipbereich einzusparen.
Mit Bezug auf 9 sind SL in einer ähnlichen Konfiguration wie in 7 diskutiert umgeordnet, wobei ungerade SL und gerade SL zusammengekoppelt sind. In einer Ausführungsform sind acht der ungeraden SL (SL 1, SL 3,... SL 15) in der oberen Hälfte der NVM-Anordnung 800 durch eine SL-Verbindungsführung 806 zusammengekoppelt, um die SL-Gruppe SL 1 zu bilden. Ähnlich sind acht gerade SL (SL 0, SL 2,..., SL 14) in der oberen Hälfte zusammengekoppelt, um die SL-Gruppe SL 0 zu bilden. In einer ähnlichen Ausführungsform sind die SL-Gruppen SL 2 und SL 3 in der unteren Hälfte der NVM-Anordnung 800 gebildet. Jede der SL-Gruppen SL 0-SL 3 kann mit ihrer eigenen SL-Treiberschaltung verbunden sein, sodass ungerade und gerade SL unterschiedliche Spannungssignale empfangen können. In einer anderen Ausführungsform können einige der SL-Gruppen mit der gleichen SL-Treiberschaltung gekoppelt sein, um Chipbereich einzusparen oder gemäß anderen Systemanforderungen.
Die in 9 gezeigte Ausführungsform demonstriert, wie das Umordnen oder Gruppieren von MG-Leitungen und/oder SL helfen kann, Programmierstörungen in nicht ausgewählten NVM-Zellen zu reduzieren oder zu minimieren. Da MG und/oder SL von nicht ausgewählten NVM-Zellen nicht gleichzeitig auf HV vorgespannt sein können, können TPD- und PDB-Effekte auf nicht ausgewählte NVM-Zellen deutlich reduziert werden. Es wird das Verständnis vorausgesetzt, dass, obwohl zur Klarheit eine spezifische Größe und Konfiguration einer Anordnung gezeigt ist, wie im Stand der Technik bekannt eine breite Palette an Größen und Konfigurationen implementiert werden kann.
10 ist eine Blockdarstellung, die ein nichtflüchtiges Speichersystem gemäß einer anderen Ausführungsform illustriert. Eine Schaltung 1000 ist ein anderes NVM-System, in dem die aktuelle Offenbarung arbeiten kann. Die Schaltung 100 umfasst eine Speicheranordnung mit dem Umordnen oder Gruppieren von Speichergateleitungen und/oder gemeinsamen Sourceleitungen.
11 ist ein repräsentatives Ablaufdiagramm, das ein Verfahren des Programmierens einer oder mehrerer NVM-Zellen gemäß einer Ausführungsform des Gegenstands illustriert. Mit Bezug auf 11 wird eine erste NVM-Zelle einer NVM-Anordnung, wie etwa der NVM-Anordnung 700 oder 800, für einen Programmiervorgang ausgewählt. In einer Ausführungsform kann die erste NVM-Zelle eine beliebige NVM-Zelle in der NVM-Anordnung sein. Wie zuvor diskutiert, kann sich die erste NVM-Zelle eine SL mit einer zweiten NVM-Zelle in dem gleichen NVM-Paar, wie etwa 200 oder 300, teilen. Ihre jeweiligen MG können jedoch separat gruppiert und mit zwei unterschiedlichen MG-Treiberschaltungen verbunden sein. Die SL (erste SL), die sich das erste und das zweite MG teilen, kann auch von ihren beiden angrenzenden SL elektrisch isoliert sein. In einer Ausführungsform kann, wenn die erste NVM-Zelle für das Programmieren ausgewählt ist und die zweite NVM-Zelle nicht ausgewählt ist, das erste SG über seine V_T und das zweite SG unter seine V_T vorgespannt sein. Um die erste NVM-Zelle zu programmieren, kann dem ersten MG dann ein HV-Programmiersignal bereitgestellt werden. Dem zweiten MG kann ein LV-Sperrsignal von seiner eigenen MG-Treiberschaltung bereitgestellt werden, sodass Programmierstörungen durch TPD und PDB reduziert oder minimiert werden können. In einer Ausführungsform kann die SL, die sich das erste und das zweite MG teilen, mit einem HV-Signal zum Programmieren der ersten NVM-Zelle gekoppelt sein. Die Programmierstörungen für die zweite NVM-Zelle können trotz der hohen Spannung, die an die erste SL angelegt ist, minimiert werden. Dies liegt daran, dass das zweite MG auf eine niedrige Sperrspannung vorgespannt ist. Ähnlich wird den MG, die sich die gleiche MG-Treiberschaltung wie das erste MG teilen, das gleich HV-Programmiersignal bereitgestellt. In einer Ausführungsform können SL des nicht ausgewählten MG nicht mit der ersten SL gruppiert sein, sodass ihnen eine niedrige Sperrspannung von separaten SL-Treibern bereitgestellt werden kann, um die potentiellen Programmierstörungseffekte zu reduzieren. In einer Ausführungsform können mehrere MG-Leitungen, die sich den gleichen MG-Treiber teilen, auf die gleiche HV vorgespannt sein, wenn eine der NVM-Zellen für das Programmieren ausgewählt ist. In diesen Ausführungsformen können NVM-Zellen in unterschiedlichen MG-Leitungen, die sich die gleiche MG-Treiberschaltung teilen, in unterschiedliche Sourceleitungsgruppen gruppiert sein und so mit unterschiedlichen SL-Treiberschaltungen gekoppelt sein. Während des Programmiervorgangs kann bei der ausgewählten NVM-Zelle sowohl ihr MG als auch ihre Sourceregion auf eine HV vorgespannt sein. Den nicht ausgewählten Zellen kann auch ein HV-Signal bereitgestellt werden, da sie sich mit der ausgewählten NVM-Zelle den gleichen MG-Treiber teilen. Bei den nicht ausgewählten NVM-Zellen können die SL auf eine LV vorgespannt sein, um die Effekte von Programmierstörungen zu minimieren.
Ausführungsformen des Gegenstands umfassen verschiedene hierin beschriebene Vorgänge. Diese Vorgänge können durch Hardwarekomponenten, Software, Firmware oder eine Kombination daraus durchgeführt werden.
Obwohl die vorliegende Offenbarung mit Bezug auf spezifische Ausführungsbeispiele beschrieben wurde, ist es offenkundig, dass verschiedene Modifikationen und Änderungen an diesen Ausführungsformen vorgenommen werden können, ohne von dem breiteren Geist und Umfang der Offenbarung abzuweichen. Demgemäß sind die Patentbeschreibung und die Zeichnungen eher in einem illustrativen als in einem einschränkenden Sinn zu betrachten.
Die Zusammenfassung der Offenbarung ist gemäß den Vorgaben von 37 C.F.R. § 1.72(b) bereitgestellt, worin eine Zusammenfassung verlangt wird, die es dem Leser ermöglicht, die Natur einer oder mehrerer Ausführungsformen der technischen Offenbarung rasch festzustellen. Sie wird mit dem Verständnis vorgelegt, dass sie nicht verwendet wird, um den Umfang oder die Bedeutung der Ansprüche zu interpretieren oder einzuschränken. Zusätzlich ist aus der vorausgehenden detaillierten Beschreibung ersichtlich, dass verschiedene Merkmale zum Zweck der Straffung der Offenbarung in einer einzelnen Ausführungsform zusammengruppiert sind. Dieses Offenbarungsverfahren darf nicht so interpretiert werden, als würde es eine Absicht widerspiegeln, dass die beanspruchten Ausführungsformen mehr Merkmale benötigen, als ausdrücklich in jedem Anspruch angeführt sind. Vielmehr liegt, wie es die folgenden Ansprüche widerspiegeln, der erfinderische Gegenstand in weniger als allen Merkmalen einer einzelnen offenbarten Ausführungsform begründet. Daher werden die folgenden Ansprüche hiermit in die detaillierte Beschreibung aufgenommen, wobei jeder Anspruch für sich allein als eine gesonderte Ausführungsform steht.
Eine Bezugnahme in der Beschreibung auf eine Ausführungsform bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder eine bestimmte Eigenschaft, die in Verbindung mit der Ausführungsform beschrieben wird, in mindestens einer Ausführungsform der Schaltung oder des Verfahrens eingeschlossen ist. Das Auftreten des Ausdrucks eine Ausführungsform an verschiedenen Stellen in der Patentbeschreibung bezieht sich nicht notwendigerweise jedes Mal auf die gleiche Ausführungsform.
In der vorausgehenden Patentbeschreibung wurde der Gegenstand mit Bezug auf spezifische Ausführungsbeispiele desselben beschrieben. Es wird jedoch offenkundig sein, dass verschiedene Modifikationen und Änderungen daran vorgenommen werden können, ohne von dem breiteren Geist und Umfang des Gegenstands, wie in den angehängten Ansprüchen dargelegt, abzuweichen. Demgemäß sind die Patentbeschreibung und die Zeichnungen eher in einem illustrativen als in einem einschränkenden Sinn zu betrachten.
ZITATE ENTHALTEN IN DER BESCHREIBUNG
Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
Zitierte Patentliteratur

US 15471418 [0001]
US 62431582 [0001]

Claims

Eine Speichervorrichtung, beinhaltend: eine Speicheranordnung, die in Zeilen und Spalten arrangiert ist, umfassend: mindestens vier nichtflüchtige Speicherzellen (NVM-Zellen), die in einer gleichen Spalte der Speicheranordnung gekoppelt sind, wobei jede NVM-Zelle ein Speichergate umfasst und wobei sich die erste und die zweite NVM-Zelle der mindestens vier NVM-Zellen eine erste Sourceregion teilen und sich die dritte und die vierte NVM-Zelle eine zweite Sourceregion teilen, wobei die Speichergates der ersten und der zweiten NVM-Zelle nicht elektrisch miteinander gekoppelt sind, wobei die erste und die zweite Sourceregion nicht elektrisch miteinander gekoppelt sind und wobei jede der ersten und der zweiten Sourceregion mit mindestens einer anderen Sourceregion der gleichen Spalte elektrisch gekoppelt ist.
Speichervorrichtung gemäß Anspruch 1, wobei die Speicheranordnung mindestens teilweise durch Koppeln einer Vielzahl der mindestens vier NVM-Zellen gebildet ist, wobei eine erste Vielzahl der mindestens vier NVM-Zellen gekoppelt ist, um eine erste Spalte der Speicheranordnung zu bilden, und wobei sich ein Muster der ersten Spalte in mindestens einer verbleibenden Spalte der Speicheranordnung wiederholt.
Speichervorrichtung gemäß Anspruch 2, wobei Konfigurationen der Zeilen und der Spalten der Speicheranordnung umgekehrt sind.
Speichervorrichtung gemäß Anspruch 1, wobei die erste und die zweite NVM-Zelle eine gespiegelte Ausrichtung umfassen, das erste und das zweite Speichergate einander gegenüberliegen und die erste Sourceregion zwischen dem ersten und dem zweiten Speichergate angeordnet ist und wobei die dritte und die vierte NVM-Zelle die gespiegelte Ausrichtung umfassen, das dritte und das vierte Speichergate einander gegenüberliegen und die zweite Sourceregion zwischen dem dritten und dem vierten Speichergate angeordnet ist.
Speichervorrichtung gemäß Anspruch 1, wobei die mindestens vier NVM-Zellen eine Split-Gate-Speicherzellen-Konfiguration umfassen.
Speichervorrichtung gemäß Anspruch 1, wobei die mindestens vier NVM-Zellen eine Zwei-Transistor-Speicherzellen-Konfiguration umfassen und wobei die Zwei-Transistor-Speicherzelle einen Feldeffekt-Transistor sowie einen Transistor vom Typ Silicium-Oxid-Nitrid-Oxid-Silicium oder einen Floating-Gate-Transistor umfasst.
Speichervorrichtung gemäß Anspruch 1, wobei, wenn die erste Speicherzelle für einen Programmiervorgang ausgewählt ist und die zweite Speicherzelle nicht für den Programmiervorgang ausgewählt ist, das erste und das zweite Speichergate konfiguriert sind, um jeweils eine hohe Spannung und eine niedrige Spannung von zwei unterschiedlichen Speichergatetreiberschaltungen zu empfangen.
Speichervorrichtung gemäß Anspruch 1, wobei, wenn die zweite Speicherzelle für einen Programmiervorgang ausgewählt ist und die dritte Speicherzelle nicht für den Programmiervorgang ausgewählt ist, das zweite und das dritte Speichergate konfiguriert sind, um eine hohe Spannung zu empfangen, wobei die erste und die zweite Sourceregion konfiguriert sind, um jeweils eine hohe Sourcespannung und eine niedrige Sourcespannung von zwei unterschiedlichen Sourceleitungstreiberschaltungen zu empfangen.
Speichervorrichtung gemäß Anspruch 8, wobei die hohe Spannung in einem ungefähren Bereich von 5 V bis 10 V und die niedrige Spannung in einem ungefähren Bereich von 0 V bis 5 V liegt.
Eine Speicheranordnung, beinhaltend: nichtflüchtige Speicherzellen (NVM-Zellen), die jeweils ein Speichergate und ein Auswahlgate umfassen, die in Zeilen und Spalten arrangiert sind, wobei zwei angrenzende NVM-Zellen einer gleichen Spalte, die sich eine Sourceregion teilen, ein NVM-Paar bilden, wobei die Sourceregion zwischen Speichergates der zwei angrenzenden NVM-Zellen angeordnet ist und wobei mehrere NVM-Paare in der gleichen Spalte miteinander gekoppelt sind, sich mindestens zwei Speichergates von NVM-Zellen einer gleichen Zeile eine Speichergateleitung teilen, sich mindestens zwei Sourceregionen von NVM-Zellen der gleichen Zeile eine Sourceleitung teilen; und eine Sourceleitungs-Verbindungsführung konfiguriert ist, um mehrere Sourceleitungen elektrisch zu verbinden, um mehrere Sourceleitungsgruppen zu bilden, wobei die mehreren Sourceleitungen in einer gleichen Sourceleitungsgruppe nicht physikalisch aneinander angrenzend sind.
Speicheranordnung gemäß Anspruch 10, wobei: sich mindestens zwei Auswahlgates von NVM-Zellen der gleichen Zeile eine Auswahlgateleitung teilen; und sich mindestens zwei Drainregionen von NVM-Zellen der gleichen Spalte eine Bitleitung teilen, wobei die Drainregion jeder der NVM-Zellen an das Auswahlgate angrenzend angeordnet ist.
Speicheranordnung gemäß Anspruch 10, wobei jede der mehreren Sourceleitungsgruppen mit einer separaten Sourceleitungstreiberschaltung gekoppelt ist und konfiguriert ist, um eine separate Sourcespannung zu empfangen.
Speicheranordnung gemäß Anspruch 10, ferner beinhaltend: eine Speichergate-Verbindungsführung, die konfiguriert ist, um mehrere Speichergateleitungen elektrisch zu verbinden, um mehrere Speichergateleitungsgruppen zu bilden, wobei sich die mehreren Speichergateleitungen in einer gleichen Speichergateleitungsgruppe keine Sourceleitung teilen, die in einer gleicher Sourceleitungsgruppe ist, und wobei jede der mehreren Speichergateleitungsgruppen mit einer separaten Speichergateleitungstreiberschaltung gekoppelt ist und konfiguriert ist, um eine separate Speichergatespannung zu empfangen.
Speicheranordnung gemäß Anspruch 13, wobei die NVM-Zellen in den mehreren Sourceleitungen in einer gleichen Sourceleitungsgruppe keine Speichergateleitungen, die in der gleichen Speichergateleitungsgruppe sind, umfassen.
Speicheranordnung gemäß Anspruch 10, beinhaltend 2N Zeilen von NVM-Zellen, wobei N eine natürliche Zahl ist, wobei: mehrere ungerade Sourceleitungen, die die 1-te bis (N-1)-te Sourceleitung umfassen, durch eine erste Sourceleitungs-Verbindungsführung elektrisch verbunden sind; mehrere gerade Sourceleitungen, die die 0-te bis (N-2)-te Sourceleitung umfassen, durch eine zweite Sourceleitungs-Verbindungsführung elektrisch verbunden sind; und wobei die erste und die zweite Sourceleitungs-Verbindungsführung mit zwei unterschiedlichen Sourceleitungstreiberschaltungen gekoppelt sind.
Speicheranordnung gemäß Anspruch 10, beinhaltend 2N Zeilen von NVM-Zellen, wobei N eine natürliche Zahl ist, wobei: die 0-te und die (2N-1)-te Speichergateleitung durch eine erste Speichergateleitungs-Verbindungsführung elektrisch verbunden sind; mindestens eine verbleibende ungerade Speichergateleitung durch eine zweite Speichergateleitungs-Verbindungsführung mit ihrer angrenzenden geraden Speichergateleitung elektrisch verbunden ist; und die erste und die zweite Speichergateleitungs-Verbindungsführung jeweils mit einer separaten Speichergatetreiberschaltung gekoppelt sind.
Speicheranordnung gemäß Anspruch 13, wobei die Speichergate-Verbindungsführung eine Metall-1(M1)-Verbindung mit der Speichergatetreiberschaltung umfasst.
Speicheranordnung gemäß Anspruch 10, wobei die NVM-Zellen Zwei-Transistor-Speicherzellen umfassen.
Speicheranordnung gemäß Anspruch 10, wobei die NVM-Zellen Split-Gate-Speicherzellen umfassen.
Ein Verfahren, beinhaltend: Bereitstellen einer nichtflüchtigen Speicheranordnung (NVM-Anordnung), wobei die nichtflüchtige Speicheranordnung mindestens vier nichtflüchte Speicherzellen (NVM-Zellen) umfasst, die in einer gleichen Spalte der NVM-Anordnung gekoppelt sind, wobei jede NVM-Zelle ein Speichergate und ein Auswahlgate umfasst, wobei sich die erste und die zweite NVM-Zelle der mindestens vier NVM-Zellen eine erste Sourceleitung teilen und sich die dritte und die vierte NVM-Zelle eine zweite Sourceleitung teilen und wobei die erste und die zweite Sourceleitung jeweils mit mindestens einer anderen Sourceleitung elektrisch gekoppelt sind, die nicht an jeweils die erste und die zweite Sourceleitung physikalisch angrenzend ist; Koppeln einer hohen Auswahlspannung mit einem ersten Auswahlgate, um die erste Speicherzelle für einen Programmiervorgang auszuwählen; Koppeln einer niedrigen Auswahlspannung mit einem zweiten Auswahlgate, um die zweite Speicherzelle für den Programmiervorgang nicht auszuwählen; Koppeln einer hohen Programmierspannung mit dem ersten Speichergate und einer niedrigen Sperrspannung mit dem zweiten Speichergate; und Koppeln von zwei unterschiedlichen Sourcespannungen mit jeweils der ersten Sourceleitung und der zweiten Sourceleitung von zwei unterschiedlichen Sourceleitungstreiberschaltungen.
Verfahren gemäß Anspruch 20, wobei die Speichergates der zweiten und der dritten NVM-Zelle elektrisch verbunden sind und wobei die erste und die zweite Sourceleitung physikalisch aneinander angrenzend sind.