KR20130098643A - 불휘발성 메모리 장치 및 그것을 포함하는 임베디드 메모리 시스템 - Google Patents

불휘발성 메모리 장치 및 그것을 포함하는 임베디드 메모리 시스템 Download PDF

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Abstract

본 발명은 불휘발성 메모리 장치에 관한 것으로, 좀더 자세하게는 임베디드 메모리 시스템 및 그것에 장착되는 불휘발성 메모리 장치에 관한 것이다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 각 메모리 셀이 직렬 연결된 셀 트랜지스터 및 선택 트랜지스터를 갖으며, 인접하는 두 개의 메모리 셀들이 소거 게이트를 공유하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이를 제어하는 제어 로직을 포함하며, 소거 동작 시에, 상기 제어 로직은 선택된 메모리 셀의 컨트롤 게이트와 비선택된 메모리 셀의 컨트롤 게이트에 각각 서로 다른 전압을 인가하여, 페이지 단위로 소거 동작을 수행한다. 본 발명의 실시 예에 따른 불휘발성 메모리 장치는 페이지 단위 또는 페이지 단위보다 작은 단위로 소거 동작을 수행할 수 있다.

Description

불휘발성 메모리 장치 및 그것을 포함하는 임베디드 메모리 시스템{NONVOLATILE MEMORY DEVICE AND EMBEDED MEMORY SYSTEM COMPRISING THE SAME}
본 발명은 불휘발성 메모리 장치에 관한 것으로, 좀더 자세하게는 임베디드 메모리 시스템 및 그것에 장착되는 불휘발성 메모리 장치에 관한 것이다.
반도체 메모리 장치(semiconductor memory device)는 실리콘(Si, silicon), 게르마늄(Ge, Germanium), 비소 갈륨(GaAs, gallium arsenide), 인화인듐(InP, indium phospide) 등과 같은 반도체를 이용하여 구현되는 기억장치이다. 반도체 메모리 장치는 크게 휘발성 메모리 장치(Volatile memory device)와 불휘발성 메모리 장치(Nonvolatile memory device)로 구분된다.
휘발성 메모리 장치는 전원 공급이 차단되면 저장하고 있던 데이터가 소멸되는 메모리 장치이다. 휘발성 메모리 장치에는 SRAM (Static RAM), DRAM (Dynamic RAM), SDRAM (Synchronous DRAM) 등이 있다. 불휘발성 메모리 장치는 전원 공급이 차단되어도 저장하고 있던 데이터를 유지하는 메모리 장치이다. 불휘발성 메모리 장치에는 ROM (Read Only Memory), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM), 플래시 메모리 장치, PRAM (Phase-change RAM), MRAM (Magnetic RAM), RRAM (Resistive RAM), FRAM (Ferroelectric RAM) 등이 있다.
특히, 임베디드 메모리 시스템(embeded memory system)에서, 하나의 메모리 셀에 셀 트랜지스터와 선택 트랜지스터가 제공되는 불휘발성 메모리가 사용되고 있다.
본 발명의 목적은 페이지 단위 또는 페이지 단위보다 작은 단위로 소거 동작을 수행하는 불휘발성 메모리 장치 및 그것을 포함하는 임베디드 시스템을 제공하는 데 있다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 각 메모리 셀이 직렬 연결된 셀 트랜지스터 및 선택 트랜지스터를 갖으며, 인접하는 두 개의 메모리 셀들이 소거 게이트를 공유하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이를 제어하는 제어 로직을 포함하며, 소거 동작 시에, 상기 제어 로직은 선택된 메모리 셀의 컨트롤 게이트와 비선택된 메모리 셀의 컨트롤 게이트에 각각 서로 다른 전압을 인가하여, 페이지 단위로 소거 동작을 수행한다.
실시 예로써, 상기 선택된 메모리 셀의 컨트롤 게이트에는 제 1 전압이 제공되고, 상기 비선택된 메모리 셀의 컨트롤 게이트에는 상기 제 1 전압보다 높은 제 2 전압이 제공되며, 상기 소거 게이트에는 상기 제 2 전압보다 높은 소거 전압이 제공된다.
실시 예로써, 상기 제 1 전압과 상기 소거 전압의 전위 차는 상기 선택된 메모리 셀의 부유 게이트로부터 상기 소거 게이트로의 전자 이동이 수행되는 소정 전위 차 이상으로 설정된다.
실시 예로써, 상기 제 2 전압과 상기 소거 전압의 전위 차는 상기 비선택된 메모리 셀의 부유 게이트로부터 상기 소거 게이트로의 전자 이동이 수행되는 소정 전위 차 이하로 설정된다.
실시 예로써, 상기 복수의 메모리 셀들은 제 1 및 제 2 섹터들을 형성하고, 상기 메모리 셀 어레이는 상기 제 1 섹터 및 상기 제 2 섹터 사이에 위치한 섹터 선택 회로를 더 포함한다.
실시 예로써, 상기 제 1 및 제 2 섹터들은 각각 직렬 연결된 적어도 두 개의 메모리 셀들 및 상기 적어도 두 개의 메모리 셀들 사이에 위치하는 소거 게이트를 포함하고, 상기 섹터 선택 회로는 상기 제 1 섹터의 소거 게이트 및 상기 제 2 섹터의 소거 게이트 사이에 위치하는 제 1 및 제 2 트랜지스터를 포함한다.
실시 예로써, 상기 제 1 트랜지스터는 제 1 섹터 선택 전압에 응답하여 상기 제 1 섹터의 소거 게이트로 소거 전압을 제공하고, 상기 제 2 트랜지스터는 제 2 섹터 선택 전압에 응답하여 상기 제 2 섹터의 소거 게이트로 소거 전압을 제공하며, 소거 동작 시에 상기 제 1 및 제 2 트랜지스터는 선택적으로 턴 온 된다.
실시 예로써, 상기 복수의 메모리 셀들은 제 1 및 제 2 섹터들을 형성하고, 상기 제 1 및 제 2 섹터는 각각 적어도 두 개의 서브 섹터들 및 상기 적어도 두 개의 서브 섹터들 사이에 연결된 소거 게이트를 포함하며, 상기 적어도 두 개의 서브 섹터들은 각각 동일한 워드 라인 및 동일한 컨트롤 게이트 라인을 통하여 연결된 적어도 두 개의 메모리 셀들을 포함하며, 상기 메모리 셀 어레이는 상기 제 1 섹터 및 상기 제 2 섹터 사이에 위치하는 선택 회로를 더 포함한다.
실시 예로써, 상기 선택 회로는 상기 제 1 섹터의 소거 게이트 및 상기 제 2 섹터의 소거 게이트 사이에 위치하는 제 1 및 제 2 트랜지스터를 포함하며, 소거 동작 시에, 상기 제 1 및 제 2 트랜지스터는 상기 제 1 및 제 2 섹터들 중 어느 하나의 섹터를 선택하고, 상기 제 1 서브 섹터의 메모리 셀의 컨트롤 게이트 및 상기 제 2 서브 섹터의 메모리 셀의 컨트롤 게이트에는 각각 서로 다른 전압이 제공된다.
실시 예로써, 상기 제 1 서브 섹터의 컨트롤 게이트에는 제 1 전압이 제공되고, 상기 제 2 서브 섹터의 컨트롤 게이트에는 상기 제 1 전압보다 높은 제 2 전압이 제공되며, 상기 소거 게이트에는 상기 제 2 전압보다 높은 소거 전압이 제공된다.
본 발명의 실시 예에 따른 불휘발성 메모리를 포함하는 임베디드 메모리 시스템은 상기 불휘발성 메모리는 복수의 블록들을 포함하는 메모리 셀 어레이; 및 상기 메모리 셀 어레이를 제어하는 제어 로직을 포함하고, 상기 복수의 블록들은 각각 각 메모리 셀이 직렬 연결된 셀 트랜지스터 및 선택 트랜지스터를 갖는 복수의 메모리 셀들; 및 상기 복수의 메모리 셀들 중 인접하는 두 개의 메모리 셀들 사이에 위치하는 복수의 소거 게이트들을 포함하며, 상기 복수의 메모리 셀들 중 제 1 워드 라인 및 제 1 컨트롤 게이트 라인을 통하여 연결된 메모리 셀들은 제 1 페이지를 형성하고, 상기 복수의 메모리 셀들 중 제 2 워드 라인 및 제 2 컨트롤 게이트 라인틀 통하여 연결된 메모리 셀들은 제 2 페이지를 형성하고, 상기 복수의 소거 게이트들은 소거 게이트 라인을 통하여 연결되며, 상기 제 1 페이지 및 제 2 페이지 사이에 위치하고, 상기 제 1 페이지의 메모리 셀의 셀 트랜지스터 및 상기 제 2 페이지의 메모리 셀의 셀 트랜지스터 사이에 직렬 연결되며, 소거 동작 시에, 상기 제 1 및 제 2 컨트롤 게이트 라인들에 서로 다른 전압을 인가하여, 페이지 단위로 소거 동작을 수행한다.
실시 예로써, 상기 제 1 컨트롤 게이트 라인에는 제 1 전압이 제공되고, 상기 제 2 컨트롤 게이트 라인에는 상기 제 1 전압보다 높은 제 2 전압이 제공되며, 상기 소거 게이트 라인에는 상기 제 2 전압보다 높은 소거 전압이 제공된다.
실시 예로써, 상기 제 1 전압과 상기 소거 전압의 전위 차는 상기 제 1 컨트롤 게이트 라인에 연결된 메모리 셀의 부유 게이트로부터 상기 소거 게이트 라인에 연결된 소거 게이트로의 전자 이동이 수행되는 소정 전위 차 이상으로 설정되고, 상기 제 2 전압과 상기 소거 전압의 전위 차는 상기 제 2 컨트롤 게이트 라인에 연결된 메모리 셀의 부유 게이트로부터 상기 소거 게이트 라인에 연결된 소거 게이트로의 전자 이동이 수행되는 소정 전위 차 이하로 설정된다.
실시 예로써, 상기 복수의 메모리 셀들은 제 1 및 제 2 섹터들을 형성하고, 상기 메모리 셀 어레이는 상기 제 1 섹터 및 상기 제 2 섹터 사이에 위치하며, 상기 제 1 및 제 2 섹터들과 동일한 소거 게이트 라인에 연결된 섹터 선택 회로를 더 포함한다.
실시 예로써, 상기 섹터 선택 회로는 제 1 및 제 2 트랜지스터를 포함하고, 상기 제 1 트랜지스터는 제 1 섹터 선택 전압에 응답하여 상기 제 1 섹터의 소거 게이트로 소거 전압을 제공하고, 상기 제 2 트랜지스터는 제 2 섹터 선택 전압에 응답하여 상기 제 2 섹터의 소거 게이트로 소거 전압을 제공하며, 소거 동작 시에 상기 제 1 및 제 2 트랜지스터는 선택적으로 턴 온 된다.
본 발명의 실시 예에 따른 불휘발성 메모리 장치는 페이지 단위 또는 페이지 단위보다 작은 단위로 소거 동작을 수행할 수 있다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치를 보여주는 블록도이다.
도 2는 도 1의 메모리 셀 어레이를 좀더 자세히 보여주는 도면이다.
도 3은 도 2의 더블 메모리 셀의 구조를 좀더 자세히 보여주는 단면도이다.
도 4 내지 도 6은 도 1의 불휘발성 메모리 장치의 프로그램 동작의 일 실시 예를 보여주는 도면들이다.
도 7 내지 도 9는 도 1의 불휘발성 메모리 장치의 소거 동작의 일 실시 예를 보여주는 도면들이다.
도 10 내지 도 12는 페이지 단위로 소거 동작이 수행되는 본 발명의 일 실시 예를 보여주는 도면들이다.
도 13은 도 1의 메모리 셀 어레이를 좀더 자세히 보여주는 도면이다.
도 14는 섹터 단위로 소거 동작이 수행되는 경우의 도 13의 메모리 셀 어레이의 바이어스 조건의 일 실시 예를 보여주는 도면이다.
도 15는 도 14의 바이어스 조건에 따라 소거되는 섹터를 예시적으로 보여주는 도면이다.
도 16 및 도 17은 서브 섹터 단위로 소거 동작이 수행되는 경우의 본 발명의 일 실시 예를 예시적으로 보여주는 도면들이다.
도 18은 도 1의 메모리 셀 어레이의 다른 실시 예를 보여주는 도면이다.
도 19는 본 발명의 실시 예에 따른 임베디드 메모리 시스템을 보여주는 블록도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 기술적 사상이 첨부된 도면들을 참조하여 설명될 것이다. 동일한 구성 요소들은 동일한 참조 번호를 이용하여 설명될 것이다. 유사한 구성 요소들은 유사한 참조 번호를 이용하여 설명될 것이다.
'선택된 라인' 또는 '선택된 라인들'은 복수의 라인들 중 프로그램 또는 소거의 대상이 되는 메모리 셀과 연관된 라인 또는 라인들을 가리킨다. '비선택된 라인' 또는 '비선택된 라인들'은 복수의 라인들 중 프로그램 금지 또는 소거 금지의 대상이 되는 메모리 셀과 연관된 라인 또는 라인들을 가리킨다.
'선택된 메모리 셀' 또는 '선택된 메모리 셀들'은 복수의 메모리 셀들 중 프로그램 또는 소거의 대상이 되는 메모리 셀들을 가리킨다. '비선택된 메모리 셀' 또는 '비선택된 메모리 셀들'은 복수의 메모리 셀들 중 선택된 메모리 셀 또는 선택된 메모리 셀들을 제외한 나머지 메모리 셀 또는 나머지 메모리 셀들을 가리킨다.
도 1은 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 보여주는 블록도이다. 도 1을 참조하면, 불휘발성 메모리 장치(100)는 메모리 셀 어레이(110), 어드레스 디코더(120), 데이터 입출력 회로(130), 제어 로직(140), 그리고 전압 발생기(150)를 포함한다.
메모리 셀 어레이(110)는 복수의 메모리 셀들을 포함한다. 하나의 메모리 셀에는 한 비트의 데이터가 저장될 수 있으며, 이는 싱글 레벨 셀(SLC, Single Level Cell)이라 칭해질 수 있다. 하나의 메모리 셀에는 두 비트 또는 그 이상의 비트의 데이터가 저장될 수 있으며, 이는 멀티 레벨 셀(MLC, Multi Level Cell)이라 칭해질 수 있다.
각 메모리 셀은 하나의 셀 트랜지스터 및 하나의 선택 트랜지스터를 포함한다. 또한, 인접하는 서로 다른 두 개의 메모리 셀들은 하나의 소거 게이트(erase gate)를 공유한다. 소거 동작 시에 메모리 셀의 전하들은 F-N 터널링에 의하여 소거 게이트로 수집된다. 셀 어레이(110)는 도 2를 참조하여, 좀더 자세히 설명될 것이다.
어드레스 디코더(120)는 워드 라인들(WL), 컨트롤 게이트 라인들(CGL), 소거 게이트 라인들(EGL)을 통하여 메모리 셀 어레이(110)에 연결된다. 어드레스 디코더(120)는 어드레스 정보(Address Information)에 응답하여 선택된 메모리 셀에 대응하는 워드 라인, 컨트롤 게이트 라인, 소거 게이트 라인을 선택한다. 어드레스 디코더(120)는 전압 발생기(150)로부터 제공되는 각종 전압들을 선택된 워드 라인, 컨트롤 게이트 라인, 소거 게이트 라인으로 전달한다.
데이터 입출력 회로(130)는 비트 라인을 통하여 메모리 셀 어레이(110)에 연결된다. 데이터 입출력 회로(130)는 외부로부터 데이터(DATA)를 전달받고, 전달받은 데이터를 메모리 셀 어레이(110)에 저장한다. 또한, 데이터 입출력 회로(130)는 메모리 셀 어레이(110)에 저장된 데이터(DATA)를 읽고, 읽은 데이터를 외부에 전달한다. 예시적으로, 데이터 입출력 회로(130)는 열 선택 게이트, 페이지 버퍼, 데이터 버퍼 등과 같은 잘 알려진 구성 요소들을 포함할 수 있다. 다른 예로써, 데이터 입출력 회로(130)는 열 선택 게이트, 쓰기 드라이버, 감지 증폭기, 데이터 버퍼 등과 같은 잘 알려진 구성 요소들을 포함할 것이다.
제어 로직(140)은 불휘발성 메모리 장치(100)의 전반적인 동작을 제어한다. 제어 로직(140)은 본 발명의 실시 예에 따른 소거 동작의 절차에 따라, 불휘발성 메모리장치(100)의 전반적인 동작을 제어한다. 예를 들어, 소거 동작 시에 두 개의 페이지들에 저장된 데이터를 한 번에 소거하기 위하여, 제어 로직(140)은 소거 게이트를 공유하는 메모리 셀들의 컨트롤 게이트 라인들에 동일한 전압을 인가할 수 있다. 다른 예로, 소거 동작 시에 페이지 단위로 소거 동작을 수행하기 위하여, 제어 로직(140)은 소거 게이트를 공유하는 메모리 셀들의 컨트롤 게이트 라인들에 서로 다른 전압을 인가할 수 있다.
전압 발생기(150)는 제어 로직(140)의 제어에 따라 직류 전압을 발생한다. 전압 발생기(150)는 제어 로직(150)의 제어에 응답하여 불휘발성 메모리 장치(100)의 프로그램 및 소거 동작을 위한 제반 직류 전압들을 제공한다.
도 2는 도 1의 메모리 셀 어레이(110)를 좀더 자세히 보여주는 도면이다. 도 2를 참조하면, 메모리 셀 어레이(110)는 복수의 메모리 셀들(MC)을 포함한다.
각 메모리 셀(MC)은 직렬 연결된 하나의 선택 트랜지스터 및 하나의 셀 트랜지스터를 포함한다. 선택 트랜지스터의 게이트는 워드 라인(WL)에 연결되고, 셀 트랜지스터의 컨트롤 게이트(CG)는 컨트롤 게이트 라인(CGL)에 연결된다.
인접하는 두 개의 메모리 셀들은 하나의 소거 게이트(EG)를 공유한다. 직렬 연결된 하나의 메모리 셀(MC), 하나의 소거 게이트(EG), 그리고 하나의 메모리 셀(MC)은 더블 메모리 셀(Double Memory Cell structure: DMC)이라 칭해질 수 있다. 소거 게이트의 일단은 소거 게이트 라인(EGL)에 연결되고, 소거 게이트의 타단은 소스 라인(SL)에 연결된다. 소거 게이트(EG)는 소거 동작 시에, 인접하는 메모리 셀의 셀 트랜지스터의 부유 게이트(floating gate)의 전자를 수집하는 기능을 제공한다.
동일한 워드 라인 및 동일한 컨트롤 게이트 라인을 통하여 연결된 메모리 셀들은 하나의 페이지를 구성한다. 도 2의 더블 메모리 셀(DMC) 구조에 있어서, 인접하는 두 개의 페이지들의 메모리 셀들은 동일한 소거 게이트 라인(EGL)을 통하여 연결된 소거 게이트들을 공유한다.
또한, 메모리 셀 어레이(110)는 복수의 블록들(BLK)을 포함하며, 각 블록은 동일한 소거 게이트 라인(EGL)을 통하여 연결된 소거 게이트들을 공유하는 두 개의 페이지들은 블록(BLK)을 포함한다.
도 3은 도 2의 더블 메모리 셀(DMC)의 구조를 좀더 자세히 보여주는 단면도이다.
웰(Well)의 상단에는 소거 게이트(EG)가 적층되고, 소거 게이트(EG)를 중심으로 셀 트랜지스터 및 선택 트랜지스터가 대칭적으로 형성된다. 소거 게이트(EG)의 일 측면에는 소거 게이트 라인(EGL)이 연결된다. 소거 게이트(EG)의 수직 방향의 웰(Well)의 상부는 n 영역으로 도핑되고, n 영역에는 소스 라인(SL)이 연결된다.
셀 트랜지스터는 소거 게이트(EG) 및 선택 트랜지스터 사이에 형성되며, 순차적으로 적층된 부유 게이트(Floating Gate: FG) 및 컨트롤 게이트(Control Gate: CG)를 포함한다. 셀 트랜지스터의 컨트롤 게이트(CG)에는 컨트롤 게이트 라인(CGL)이 연결된다. 선택 트랜지스터는 셀 트랜지스터 측면에 형성되며, 게이트(G)를 포함한다. 선택 트랜지스터의 게이트(G)에는 워드 라인(WL)이 연결된다.
도 4 내지 도 6은 도 1의 불휘발성 메모리 장치(100)의 프로그램 동작의 일 실시 예를 보여주는 도면들이다.
도 4에서는 메모리 셀 어레이(110, 도 2 참조)의 메모리 셀들을 메모리 셀 단위로 프로그램하는 경우의 바이어스 조건이 예시적으로 도시되어 있다.
도 4를 참조하면, 프로그램될 메모리 셀에 대응하는 비트 라인(BL)에는 0 V의 전압이 인가된다. 또한, 프로그램될 메모리 셀에 대응하는 워드 라인(WL) 및 컨트롤 게이트 라인(CGL)에는 각각 1 V 및 10 V의 전압이 인가된다. 이 경우, 선택된 워드 라인(WL)에 제공되는 전압은 선택 전압(select voltage)이라 칭해질 수 있고, 선택된 컨트롤 게이트 라인(CGL)에 제공되는 전압은 프로그램 전압(program voltage)이라 칭해질 수 있다.
도 4의 선택 전압 및 프로그램 전압의 전압 레벨은 예시적인 것이며, 선택 전압 및 프로그램 전압의 전압 레벨은 다양하게 조정될 수 있다. 예를 들어, 선택 전압의 전압 레벨은 메모리 셀(MC, 도 2 참조)의 선택 트랜지스터를 턴 온 시킬 정도의 전압 레벨이며, 프로그램 전압의 전압 레벨은 메모리 셀(MC)의 부유 게이트에 전자가 주입될 정도의 전압 레벨일 것이다.
계속해서 도 4를 참조하면, 프로그램될 메모리 셀에 대응하는 소거 게이트 라인(EGL) 및 소스 라인(SL)에는 각각 5 V의 전압이 제공된다. 다만, 이는 예시적인 것이며, 소거 게이트 라인(EGL) 및 소스 라인(SL)에 제공되는 전압 레벨은 다양하게 조정될 수 있다. 예를 들어, 소거 게이트 라인(EGL) 및 소스 라인(SL)에 제공되는 전압들은 전압 차이가 발생하지 않도록, 동일 또는 유사한 레벨의 전압으로 설정될 수 있다.
한편, 비선택된 메모리 셀에 대응하는 비트 라인(BL)에는 2 V의 전압이 제공된다. 비선택된 메모리 셀의 비트 라인(BL)에 제공되는 전압은 프로그램 금지 전압(program inhibit voltage)이라 칭해질 수 있다. 또한, 비선택된 메모리 셀에 대응하는 워드 라인(WL), 컨트롤 게이트 라인(CGL), 소거 게이트 라인(EGL), 소스 라인(SL)에는 모두 0 V의 전압이 제공된다.
도 5에서는 도 4의 바이어스 조건에 따라 프로그램되는 메모리 셀(MC)이 예시적으로 도시되어 있다. 설명의 편의상, 제 2 워드 라인(WL2) 및 제 2 컨트롤 게이트 라인(CGL2)에 행 방향으로 연결되며, 제 1 비트 라인(BL1)에 열 방향으로 연결된 메모리 셀이 프로그램된다고 가정된다.
이 경우, 선택된 메모리 셀(Selected MC)에 대응하는 제 2 워드 라인(WL2) 및 제 2 컨트롤 게이트 라인(CGL2)에는 각각 1 V의 선택 전압 및 10 V의 프로그램 전압이 제공되고, 제 1 비트 라인(BL1)에는 0 V의 전압이 제공된다. 선택된 메모리 셀(Selected MC)에 연결된 소거 게이트(EG)의 소거 게이트 라인(EGL)과 소스 라인(SL)에는 각각 5 V의 동일한 레벨의 전압들이 제공된다.
한편, 비선택된 메모리 셀들의 비트 라인들(BL2~BLm)에는 2 V의 프로그램 금지 전압이 제공된다.
도 6에서는 도 5의 선택된 메모리 셀(Selected MC)의 프로그램 동작을 좀더 자세히 보여주는 단면도가 도시되어 있다.
도 6을 참조하면, 선택된 메모리 셀(Selected MC)에 대응하는 제 2 워드 라인(WL2) 및 제 2 컨트롤 게이트 라인(CGL2)에 각각 선택 전압(1 V) 및 프로그램 전압(10 V)이 제공되기 때문에, 채널이 형성된다. 채널 상의 전자들은 핫 캐리어 방식(hot carrier scheme)에 의하여 부유 게이트(FG)에 주입된다. 따라서, 선택된 메모리 셀(Selected MC)이 프로그램된다.
한편, 선택된 메모리 셀과 동일한 소거 게이트(EG)를 공유하는 메모리 셀의 제 1 워드 라인(WL1) 및 제 1 컨트롤 게이트 라인(CGL1)에는 각각 0 V가 제공된다. 따라서, 해당 메모리 셀은 프로그램되지 않는다. 결국, 프로그램 동작 시에, 메모리 셀 어레이(110)는 메모리 셀 단위로 프로그램 동작이 수행될 수 있다.
도 7 내지 도 9는 도 1의 불휘발성 메모리 장치(100)의 소거 동작의 일 실시 예를 보여주는 도면들이다.
도 7에서는 메모리 셀 어레이(110, 도 2 참조)의 메모리 셀들을 블록 단위(BLK)로 소거하는 경우의 바이어스 조건이 예시적으로 도시되어 있다.
도 7을 참조하면, 소거될 블록에 대응하는 소거 게이트 라인(EGL)에 12 V의 전압이 제공된다. 이 경우, 선택된 소거 게이트 라인(EGL)에 제공되는 전압은 소거 전압(erase voltage)이라 칭해질 수 있다. 소거 전압의 레벨은 다양하게 조정될 수 있다. 예를 들어, 소거 전압의 전압 레벨은 메모리 셀(MC, 도 2 참조)의 셀 트랜지스터의 부유 게이트에서 소거 게이트로 F-N 터널링을 발생시켜, 전하가 이동할 수 있을 정도의 전압 레벨일 것이다. 한편, 소거 동작이 수행되는 경우에, 선택된 소거 게이트 라인(EGL) 이외의 라인들에는 모두 0 V의 전압이 제공된다.
도 8에서는 도 7의 바이어스 조건에 따라 소거되는 블록이 예시적으로 도시되어 있다. 설명의 편의상, 제 n 블록(BLKn)에 대하여 소거 동작이 수행된다고 가정된다. 이 경우, 선택된 블록(BLKn)의 소거 게이트 라인(EGL)에는 12 V의 전압이 제공되고, 이외의 라인들에는 0 V의 전압들이 제공된다.
도 9에서는 도 7의 선택된 블록에 대한 소거 동작을 좀더 자세히 보여주기 위한 도면이 도시되어 있다.
도 9를 참조하면, 소거 동작이 수행되는 블록의 소거 게이트(EG)에는 소거 게이트 라인(EGL)을 통하여 12 V의 소거 전압이 제공되며, 소스(source)에는 소스 라인(SL)을 통하여 0 V의 전압이 제공된다. 또한, 소거 게이트(EG)의 좌측면 및 우측면에 각각 배치된 셀 트랜지스터들의 컨트롤 게이트들(CG)에는 각각 0 V의 전압이 제공된다. 이 경우, 부유 게이트(FG)와 소거 게이트(EG)의 전위 차로 인한 F-N 터널링에 의하여, 부유 게이트(FG)의 전자가 소거 게이트(EG)로 이동함으로써, 셀 트랜지스터들에 대한 소거 동작이 수행된다.
도 7 내지 도 9를 참조하여 설명된 바와 같이, 도 2의 메모리 셀 어레이(110)는 블록 단위로 소거 동작이 수행될 수 있다. 그러나, 필요에 따라, 메모리 셀 어레이(110)는 블록 단위보다 작은 단위로 소거 동작이 수행되어야 할 필요가 있다. 예를 들어, 도 1 및 도 2의 불휘발성 메모리 장치(100)가 임베디드 제품(embeded device)에 사용되는 경우, 두 개의 페이지들을 한 번에 소거 동작하는 방식(즉, 블록 단위 소거 방식)보다 1 개의 페이지 단위 또는 1 개의 페이지 단위보다 작은 바이트(byte) 단위로 소거 동작이 수행될 필요가 있다.
이하에서는, 블록 단위보다 작은 단위로 소거 동작을 수행하는 본 발명의 다른 실시 예들이 좀더 자세히 설명된다.
도 10 내지 도 12는 페이지 단위로 소거 동작이 수행되는 본 발명의 일 실시 예를 보여주는 도면들이다.
도 10에서는 메모리 셀 어레이(110, 도 2 참조)의 메모리 셀들을 페이지 단위로 소거하는 경우의 바이어스 조건이 예시적으로 도시되어 있다.
도 10을 참조하면, 소거될 페이지에 대응하는 소거 게이트 라인(EGL)에 9 V의 소거 전압이 제공된다. 또한, 소거될 페이지에 대응하는 컨트롤 게이트 라인(CGL)에는 -6 V의 전압이 제공된다. 이 경우, 선택된 컨트롤 게이트 라인(CGL)에 제공되는 전압은 컨트롤 게이트 소거 전압(Control Gate Erase Voltage)이라 칭해질 수 있다.
선택된 소거 게이트 라인(EGL)에 제공되는 소거 전압과 선택된 컨트롤 게이트 라인(CGL)에 제공되는 컨트롤 게이트 소거 전압의 전압 레벨은 다양하게 조정될 수 있다. 예를 들어, 소거 전압과 컨트롤 게이트 소거 전압은 선택된 메모리 셀의 부유 게이트(FG)와 소거 게이트(EG)의 전위 차가 F-N 터널링을 발생시킬 수 있을 정도로 설정될 것이다.
한편, 소거되지 않을 페이지에 대응하는 컨트롤 게이트 라인(CGL)에는 3 V의 전압이 제공된다. 이 경우, 비선택된 컨트롤 게이트 라인(CGL)에 제공되는 전압은 소거 금지 전압(erase inhibit voltage)이라 칭해질 수 있다. 소거 금지 전압의 전압 레벨은 다양하게 조정될 수 있다. 예를 들어, 소거 금지 전압의 전압 레벨은 비선택된 메모리 셀의 부유 게이트(FG)와 소거 게이트(EG)의 전위 차가 F-N 터널링을 발생시키지 않을 정도로 설정될 것이다.
한편, 소거 동작이 수행될 페이지에 대응하는 소스 라인(SL)에는 5 V의 전압이 제공되며, 그외의 라인들에는 0 V의 전압이 각각 제공된다.
도 11에서는 도 10의 바이어스 조건에 따라 소거되는 페이지가 예시적으로 도시되어 있다. 설명의 편의상, 제 n 블록(BLKn)의 제 2 워드 라인(WL2) 및 제 2 컨트롤 게이트 라인(CGL2)에 공통적으로 연결된 메모리 셀들에 대하여 소거 동작이 수행된다고 가정된다.
이 경우, 선택된 페이지(Seleted Page)의 소거 게이트(EG)에는 소거 게이트 라인(EGL)을 통하여 9 V의 소거 전압이 제공된다. 또한, 선택된 페이지의 제 2 컨트롤 게이트 라인(CGL2)에는 -6 V의 컨트롤 게이트 소거 전압이 제공되며, 선택되지 않은 페이지의 제 1 컨트롤 게이트 라인(CGL1)에는 3 V의 소거 금지 전압이 제공된다. 한편, 선택된 페이지의 소스 라인(SL)에는 5 V의 전압이 제공되며, 그외의 라인들에는 0 V의 전압이 제공된다.
한편, 도 11에서 선택된 페이지가 속하는 블록(BLKn) 이외의 블록(BLK1)의 제 1 및 제 2 컨트롤 게이트 라인(CGL1, CGL2)에는 각각 3 V의 전압이 제공되는 것으로 가정된다. 다만, 이는 예시적인 것이며, 제 1 및 제 2 컨트롤 게이트 라인(CGL1, CGL2)에는 각각 0 V의 전압이 제공될 수도 있다.
도 12에서는 도 11의 선택된 페이지에 대한 소거 동작을 좀더 자세히 보여주기 위한 도면이 도시되어 있다.
도 12를 참조하면, 소거 게이트(EG) 및 소스에는 각각 9 V의 소거 전압 및 5 V의 소스 전압이 제공된다. 선택된 페이지에 대응하는 컨트롤 게이트에는 제 2 컨트롤 게이트 라인(CGL2)을 통하여 -6 V의 컨트롤 게이트 소거 전압이 제공된다. 이 경우, 선택된 페이지에 대응하는 부유 게이트(FG)와 소거 게이트(EG) 사이에는 F-N 터널링이 발생할 수 있을 정도로 충분한 전위 차가 발생하고, 부유 게이트(FG)의 전하가 소거 게이트(EG)로 이동한다. 따라서, 선택된 페이지에 대한 소거 동작이 수행된다.
한편, 비선택된 페이지에 대응하는 컨트롤 게이트에는 제 1 컨트롤 게이트 라인(CGL1)을 통하여 3 V의 소거 금지 전압이 제공된다. 이 경우, 소거 금지 전압의 전압 레벨이 F-N 터널링을 발생시킬 수 있는 소정 전압 레벨보다 크기 때문에, 비선택된 페이지에 대한 소거 동작이 수행되지 않는다. 결국, 페이지 단위로 소거 동작이 수행될 수 있다.
도 13은 도 1의 메모리 셀 어레이를 좀더 자세히 보여주는 도면이다. 도 13에 도시된 메모리 셀 어레이(110_1)는 도 2의 메모리 셀 어레이(110)와 유사하다. 따라서, 유사한 구성 요소는 유사한 참조 번호를 사용하여 설명된다.
도 13의 메모리 셀 어레이(110_1)는 도 2의 메모리 셀 어레이(110)에 비하여 섹터 선택 회로(Sector Select Circuit: SSC)를 더 포함한다. 각 블록(BLK)은 섹터 선택 회로(SSC)를 포함하며, 각 섹터 선택 회로(SSC)는 해당 블록을 복수의 섹터들로 분할하는데 사용된다.
각 섹터 선택 회로(SSC)는 직렬 연결된 두 개의 PMOS 트랜지스터들을 포함하며, 두 개의 PMOS 트랜지스터들의 일단은 소거 게이트에 연결된다. 두 개의 PMOS 트랜지스터들의 연결 노드에는 소거 게이트 라인(EGL)이 연결된다.
각 섹터 선택 회로(SSC)의 PMOS 트랜지스터들은 제 1 및 제 2 섹터 선택 라인(SSL1, SSL2)에 의하여 턴 온 또는 턴 오프 된다. 따라서, 제 1 및 제 2 섹터 선택 라인(SSL1, SSL2)에 제공되는 전압 레벨에 따라, 소거 전압이 소거 게이트 라인(EGL)을 통하여 두 개의 섹터들 중 어느 하나의 섹터에 선택적으로 제공될 수 있다.
예를 들어, 제 1 블록(BLK1)은 제 1 섹터 선택 회로(SSC1)를 포함한다. 제 1 블록(BLK1)은 제 1 섹터 선택 회로(SSC1)를 기준으로 제 1 섹터(Sector 1) 및 제 2 섹터(Sector 2)로 구분된다. 제 1 섹터 선택 회로(SSC1)는 제 1 섹터 선택 라인(SSL1) 및 제 2 섹터 선택 라인(SSL2)에 제공되는 전압들에 따라 제 1 섹터(Sector 1) 및 제 2 섹터(Sector 2) 중 어느 하나를 선택할 수 있다. 이 경우, 소거 게이트 라인(EGL)을 통하여 선택된 섹터에 소거 전압이 제공되며, 선택된 섹터에 대하여 소거 동작이 수행될 수 있다.
도 14는 섹터 단위로 소거 동작이 수행되는 경우의 도 13의 메모리 셀 어레이(110_1)의 바이어스 조건의 일 실시 예를 보여주는 도면이다. 도 14의 바이어스 조건은 도 7의 블록 단위 소거 동작의 바이어스 조건과 유사하다. 따라서, 이하에서는 블록 단위 소거 동작과의 차이점이 중점적으로 설명된다.
도 13에서 설명된 바와 같이, 섹터 단위로 소거 동작이 수행되는 경우, 메모리 셀 어레이(110_1, 도 13 참조)는 섹터 선택 회로(SSC) 및 이에 연결된 섹터 선택 라인(SSL)을 더 포함한다. 따라서, 다시 도 14를 참조하면, 도 14의 섹터 단위 소거 동작의 바이어스 조건은 도 7의 블록 단위 소거 동작의 바이어스 조건에 비하여 섹터 선택 라인(SSL)의 바이어스 조건을 더 포함한다.
섹터 단위로 소거 동작이 수행되는 경우, 선택된 섹터에 대응하는 섹터 선택 라인(SSL)에는 0 V의 전압이 제공되고, 비선택된 섹터에 대응하는 섹터 선택 라인(SSL)에는 9 V의 전압이 제공된다. 이 경우, 선택된 섹터 선택 라인에 제공되는 전압은 선택 섹터 전압(selected sector voltage)이라 칭해질 수 있고, 비선택된 섹터 선택 라인에 제공되는 전압은 비선택 섹터 전압(unselected sector voltage)이라 칭해질 수 있다.
선택 섹터 전압 및 비선택 섹터 전압의 전압 레벨은 다양하게 조정될 수 있다. 예를 들어, 선택 섹터 전압은 PMOS 트랜지스터를 턴 온 시킬 정도의 전압 레벨이며, 비선택 섹터 전압은 PMOS 트랜지스터를 턴 오프 시킬 정도의 전압 레벨로 설정될 수 있다.
도 15는 도 14의 바이어스 조건에 따라 소거되는 섹터를 예시적으로 보여주는 도면이다. 설명의 편의상, 제 n 블록(BLKn)의 제 3 섹터(Sector 3)에 대하여 소거 동작이 수행된다고 가정된다.
이 경우, 선택된 섹터가 속하는 제 n 블록(BLKn)의 소거 게이트 라인(EGL)에는 9 V의 소거 전압이 제공되고, 이외의 블록들(예를 들어, 제 1 블록(BLK1))에는 0 V의 전압이 제공된다.
또한, 제 1 섹터 선택 라인(SSL1)에는 0 V의 선택 섹터 전압이 제공되고, 제 2 섹터 선택 라인(SSL2)에는 9 V의 비선택 섹터 전압이 제공된다. 따라서, 제 1 섹터 선택 라인(SSL1)에 연결된 PMOS 트랜지스터들은 턴 온 되고, 제 2 섹터 선택 라인(SSL2)에 연결된 PMOS 트랜지스터들은 턴 오프 된다. 이 경우, 제 n 블록(BLKn)의 소거 게이트 라인(EGL)에 9 V의 소거 전압이 제공되므로, 결국 선택된 제 3 섹터(Sector)에 대한 소거 동작이 수행된다. 결국, 섹터 단위로 소거 동작이 수행될 수 있다.
도 16 및 도 17은 서브 섹터 단위로 소거 동작이 수행되는 경우의 본 발명의 일 실시 예를 예시적으로 보여주는 도면들이다. 여기서, 서브 섹터 단위는 섹터 단위보다 작은 단위로써, 하나의 섹터에 속하는 메모리 셀들 중 동일한 워드 라인 및 컨트롤 게이트 라인에 연결된 메모리 셀들을 구성하는 단위를 의미한다.
도 16에서는 서브 섹터 단위로 소거 동작이 수행되는 경우의 도 13의 메모리 셀 어레이(110_1)의 바이어스 조건의 일 실시 예가 도시되어 있다. 도 16의 바이어스 조건은 도 10의 페이지 단위 소거 동작의 바이어스 조건과 유사하다. 따라서, 이하에서는 페이지 단위 소거 및 섹터 단위 소거 동작과의 차이점이 중점적으로 설명된다.
도 13에서 설명된 바와 같이, 메모리 셀 어레이(110_1)는 섹터 선택 회로(SSC) 및 이에 연결된 섹터 선택 라인(SSL)을 더 포함한다. 따라서, 도 16의 섹터 단위 소거 동작의 바이어스 조건은 도 10의 페이지 단위 소거 동작의 바이어스 조건에 비하여 섹터 선택 라인(SSL)의 바이어스 조건을 더 포함한다.
서브 섹터 단위로 소거 동작이 수행되는 경우, 선택된 서브 섹터에 대응하는 섹터 선택 라인(SSL)에는 0 V의 선택 섹터 전압 전압이 제공되고, 비선택된 서브 섹터에 대응하는 섹터 선택 라인(SSL)에는 9 V의 비선택 섹터 전압이 제공된다.
도 17에서는 도 16의 바이어스 조건에 따라 소거되는 서브 섹터가 예시적으로 도시되어 있다. 설명의 편의상, 선택된 서브 섹터를 포함하는 섹터만이 집중적으로 도시되어 있다. 예시적으로, 제 3 섹터(Sector 3)는 제 1 및 제 2 서브 섹터들(Sub Sector 1, Sub Sector 2)을 포함하며, 제 2 서브 섹터(Sub Sector 2)에 대하여 소거 동작이 수행된다고 가정된다.
이 경우, 제 1 섹터 선택 라인(SSL 1)에는 0 V의 선택 섹터 전압이 제공되고, 제 2 섹터 선택 라인(SSL 2)에는 9 V의 비선택 섹터 전압이 제공된다. 따라서, 제 1 섹터 선택 라인(SSL 1)에 연결된 PMOS 트랜지스터가 턴 온 되고, 9 V의 소거 전압이 소거 게이트 라인(EGL)을 통하여 제 3 섹터(Sector 3)의 소거 게이트들에 제공된다.
또한, 제 2 서브 섹터(Sub Sector 2)의 제 2 컨트롤 게이트 라인(CGL2)에는 -6 V의 컨트롤 게이트 소거 전압이 제공되고, 제 1 서브 섹터(Sub Sector 1)의 제 1 컨트롤 게이트 라인(CGL1)에는 3 V의 소거 금지 전압이 제공된다. 따라서, 제 1 및 제 2 서브 섹터들(Sub Sector 1, Sub Sector 2) 중 제 1 서브 섹터(Sub Sector 1)에 대한 소거 동작이 수행된다.
상술한 바와 같이, 본 발명의 일 실시 예에 따른 불휘발성 메모리 장치는 섹터 선택 회로(SSC)에 의하여 섹터 단위로 소거 동작이 수행될 수도 있으며, 서브 섹터 단위로 소거 동작이 수행될 수도 있다. 이 경우, 섹터 단위 및 서브 섹터의 단위는 설계자에 의하여 회로 설계 과정에서 설정될 수 있다.
도 18은 도 1의 메모리 셀 어레이의 다른 실시 예를 보여주는 도면이다. 도 18의 메모리 셀 어레이(110_2)는 도 13의 메모리 셀 어레이(110_1)와 유사하다. 따라서, 유사한 구성 요소는 유사한 참조 번호를 사용하여 설명된다. 또한, 설명의 편의상, 도 18에서는 섹터를 구성하는 소자들이 중점적으로 도시된다.
도 18을 참조하면, 두 개의 섹터(Sector)들 사이에 섹터 선택 회로(SSC)가 위치한다. 하나의 섹터는 서로 다른 워드 라인 및 컨트롤 게이트 라인에 연결된 두 개의 서브 섹터들을 포함한다. 각 서브 섹터는 동일한 워드 라인 및 컨트롤 게이트 라인에 연결된다. 각 서브 섹터는 두 개의 메모리 셀들을 포함한다.
도 13을 참조하면, 도 13의 메모리 셀 어레이(110_1)의 각 섹터는 8 개의 메모리 셀들을 포함한다. 또한 도 17을 참조하면, 각 서브 섹터는 4 개의 메모리 셀들을 포함한다. 이에 반하여, 다시 도 18을 참조하면, 섹터 선택 회로(SSC)가 두 개의 비트 라인들 쌍 사이에 위치함으로써, 각 섹터가 4 개의 메모리 셀들을 포함하며, 각 서브 섹터가 2 개의 메모리 셀들을 포함하도록 설계될 수 있다.
한편, 도 18은 예시적인 것이며, 본 발명의 기술적 사상은 이에 한정되지 않는다. 설계자의 의도에 따라, 섹터 선택 회로(SSC)는 다양한 방법으로 배치될 수 있다.
도 19는 본 발명의 실시 예에 따른 임베디드 시스템(1000, embeded system)을 보여주는 블록도이다. 도 19를 참조하면, 임베디드 시스템(1000)은 시스템 버스(1100), 프로세서(1200), 보조 프로세서(1300), 플래시 메모리(1400), 입력 인터페이스(1500), 출력 인터페이스(1600), 그리고 램(1700)을 포함한다.
시스템 버스(1100)는 임베디드 시스템(1000)의 구성 요소들 사이에 채널들을 제공하도록 구성된다.
프로세서(1200)는 임베디드 시스템(1000)의 제반 동작을 제어하도록 구성된다. 프로세서(1200)는 범용 프로세서 또는 어플리케이션 프로세서(AP, application processor)를 포함할 수 있다.
보조 프로세서(1300)는 프로세서(1200)의 연산을 보조하도록 구성된다. 보조 프로세서(1300)는 이미지 프로세서(또는 코덱), 사운드 프로세서(또는 코덱), 압축 및 압축 해제 프로세서(또는 코덱), 암호화 및 복호화 프로세서(또는 코덱)을 포함할 수 있다.
플래시 메모리(1400)는 도 1 내지 도 18을 참조하며 설명된 본 발명의 실시 예에 따른 불휘발성 메모리 장치(100)를 포함한다. 플래시 메모리(1400)는 도 1 내지 도 18을 참조하여 설명된 구조를 갖고, 프로그램 방법에 따라 동작한다.
입력 인터페이스(1500)는 임베디드 시스템(1000)이 외부로부터 신호를 수신하는 장치들을 포함한다. 입력 인터페이스(1500)는 버튼, 키보드, 마우스, 마이크, 카메라, 터치 패널, 터치 스크린, 또는 유무선 수신기와 같은 적어도 하나의 입력 장치를 포함할 수 있다.
출력 인터페이스(1600)는 임베디드 시스템(1000)이 외부로 신호를 송신하는 장치들을 포함한다. 출력 인터페이스(1600)는 모니터, 램프, 스피커, 프린터, 모터, 또는 유무선 송신기와 같은 적어도 하나의 출력 장치를 포함할 수 있다.
램(1700)은 임베디드 시스템(1000)의 동작 메모리로 기능할 수 있다.
본 발명의 상세한 설명에서는 구체적인 실시 예에 관하여 설명하였으나, 본 발명의 범위와 기술적 사상에서 벗어나지 않는 한도 내에서 여러 가지 변형이 가능하다. 그러므로 본 발명의 범위는 상술한 실시 예에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 한다.
WL: 워들 라인
BL: 비트 라인
CGL: 컨트롤 게이트 라인
EGL: 소거 게이트 라인
CG: 컨트롤 게이트
FG: 부유 게이트
EG: 소거 게이트
SL: 소스 라인
SSC: 섹터 선택 회로
SSL: 섹터 선택 라인
MC: 메모리 셀

Claims (10)

  1. 각 메모리 셀이 직렬 연결된 셀 트랜지스터 및 선택 트랜지스터를 갖으며, 인접하는 두 개의 메모리 셀들이 소거 게이트를 공유하는 복수의 메모리 셀들을 포함하는 메모리 셀 어레이; 및
    상기 메모리 셀 어레이를 제어하는 제어 로직을 포함하며,
    소거 동작 시에, 상기 제어 로직은 선택된 메모리 셀의 컨트롤 게이트와 비선택된 메모리 셀의 컨트롤 게이트에 각각 서로 다른 전압을 인가하여, 페이지 단위로 소거 동작을 수행하는 불휘발성 메모리 장치.
  2. 제 1 항에 있어서,
    상기 선택된 메모리 셀의 컨트롤 게이트에는 제 1 전압이 제공되고,
    상기 비선택된 메모리 셀의 컨트롤 게이트에는 상기 제 1 전압보다 높은 제 2 전압이 제공되며,
    상기 소거 게이트에는 상기 제 2 전압보다 높은 소거 전압이 제공되는 불휘발성 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 전압과 상기 소거 전압의 전위 차는 상기 선택된 메모리 셀의 부유 게이트로부터 상기 소거 게이트로의 전자 이동이 수행되는 소정 전위 차 이상으로 설정되는 불휘발성 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제 2 전압과 상기 소거 전압의 전위 차는 상기 비선택된 메모리 셀의 부유 게이트로부터 상기 소거 게이트로의 전자 이동이 수행되는 소정 전위 차 이하로 설정되는 불휘발성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은 제 1 및 제 2 섹터들을 형성하고,
    상기 메모리 셀 어레이는 상기 제 1 섹터 및 상기 제 2 섹터 사이에 위치한 섹터 선택 회로를 더 포함하는 불휘발성 메모리 장치.
  6. 제 5 항에 있어서,
    상기 제 1 및 제 2 섹터들은 각각 직렬 연결된 적어도 두 개의 메모리 셀들 및 상기 적어도 두 개의 메모리 셀들 사이에 위치하는 소거 게이트를 포함하고,
    상기 섹터 선택 회로는 상기 제 1 섹터의 소거 게이트 및 상기 제 2 섹터의 소거 게이트 사이에 위치하는 제 1 및 제 2 트랜지스터를 포함하는 불휘발성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 제 1 트랜지스터는 제 1 섹터 선택 전압에 응답하여 상기 제 1 섹터의 소거 게이트로 소거 전압을 제공하고, 상기 제 2 트랜지스터는 제 2 섹터 선택 전압에 응답하여 상기 제 2 섹터의 소거 게이트로 소거 전압을 제공하며, 소거 동작 시에 상기 제 1 및 제 2 트랜지스터는 선택적으로 턴 온 되는 불휘발성 메모리 장치.
  8. 제 1 항에 있어서,
    상기 복수의 메모리 셀들은 제 1 및 제 2 섹터들을 형성하고,
    상기 제 1 및 제 2 섹터는 각각 적어도 두 개의 서브 섹터들 및 상기 적어도 두 개의 서브 섹터들 사이에 연결된 소거 게이트를 포함하며, 상기 적어도 두 개의 서브 섹터들은 각각 동일한 워드 라인 및 동일한 컨트롤 게이트 라인을 통하여 연결된 적어도 두 개의 메모리 셀들을 포함하며,
    상기 메모리 셀 어레이는 상기 제 1 섹터 및 상기 제 2 섹터 사이에 위치하는 선택 회로를 더 포함하는 불휘발성 메모리 장치.
  9. 제 8 항에 있어서,
    상기 선택 회로는 상기 제 1 섹터의 소거 게이트 및 상기 제 2 섹터의 소거 게이트 사이에 위치하는 제 1 및 제 2 트랜지스터를 포함하며,
    소거 동작 시에, 상기 제 1 및 제 2 트랜지스터는 상기 제 1 및 제 2 섹터들 중 어느 하나의 섹터를 선택하고, 상기 제 1 서브 섹터의 메모리 셀의 컨트롤 게이트 및 상기 제 2 서브 섹터의 메모리 셀의 컨트롤 게이트에는 각각 서로 다른 전압이 제공되는 불휘발성 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제 1 서브 섹터의 컨트롤 게이트에는 제 1 전압이 제공되고, 상기 제 2 서브 섹터의 컨트롤 게이트에는 상기 제 1 전압보다 높은 제 2 전압이 제공되며, 상기 소거 게이트에는 상기 제 2 전압보다 높은 소거 전압이 제공되는 불휘발성 메모리 장치.
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