CN107799146B - 存储器阵列及其读、编程、擦除操作方法 - Google Patents

存储器阵列及其读、编程、擦除操作方法 Download PDF

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Abstract

一种存储器阵列及其读、编程、擦除操作方法，存储器阵列包括多个存储列，每一存储列包括多个闪存单元；多个存储列划分成至少两个块，相邻块之间至少设置一源下拉列；源下拉列包括多个闪存单元；源下拉列中每一闪存单元的选择栅和多个存储列中与其处于同一行的闪存单元耦接至同一字线；源下拉列中每一闪存单元的控制栅和多个存储列中与其处于同一行的闪存单元耦接至同一控制栅线；源下拉列中每一闪存单元的擦除栅和多个存储列中与其处于同一行的闪存单元耦接至同一擦除栅线；源下拉列中每一闪存单元的源极耦接至多个存储列中与其处于同一行的闪存单元的源极；源下拉列中的每一闪存单元的漏极接收下拉控制信号。本发明可提高存储器阵列的读性能。

Description

存储器阵列及其读、编程、擦除操作方法
技术领域
本发明涉及存储器领域，特别涉及一种存储器阵列及其读、编程、擦除操作方法。
背景技术
闪存(Flash Memory)是一种长寿命的非易失性的存储器，在断电情况下仍能保持所存储的数据信息。由于其断电时仍能保存数据，闪存通常被用来保存设置信息，如在电脑的基本输入输出系统(Basic Input Output System，BIOS)、个人数字助理(PersonalDigital Assistant，PDA)、数码相机中保存资料等。
图1是现有技术的一种存储器阵列的电路图。参照图1，以一个4行192列的存储器阵列为例，所述存储器阵列100可以包括多个存储列，所述存储列中的存储单元可以是闪存单元。其中，每一列所述存储列中闪存单元的漏极耦接至与所述存储列相对应的位线，例如图1中的位线bl<0>、bl<1>、……、以此类推至bl<190>和bl<191>；所述多个存储列中第m行的闪存单元的控制栅与所述多个存储列中第m+1行的闪存单元的控制栅互相耦接，并耦接至对应的控制栅线，例如图1中的cg<0>和cg<1>；所述多个存储列中第m行的闪存单元的源极与所述多个存储列中第m+1行的闪存单元的源极接收源线信号，例如图1中的sl<0>和sl<1>；并且，所述多个存储列中同一行的闪存单元的选择栅分别耦接至同一字线，例如图1中的wl<0>、wl<1>、wl<2>和wl<3>；其中，m≥1且为奇数。
存储器阵列100在读操作的时候，其内部的待读取闪存单元10的源极需要被下拉至0V电位。现有技术一般采用大尺寸的下拉器件(例如，采用NMOS管)耦接所述待读取闪存单元10的源极，例如下拉器件20、30、40和50，并通过下拉信号slpd<0>控制下拉器件20和30导通，使得所述待读取闪存单元10的源极下拉至地，也即相对于地的0V电位；若所述待读取闪存单元为存储器阵列100的第3行或第4行，则通过下拉信号slpd<1>控制下拉器件40和50导通。然而，由于在存储器阵列100中，所述待读取闪存单元10的源极至所述下拉器件的路径具有特定大小的阻抗，具体地，所述路径上可以包括金属电阻(MetalResistor)和扩散电阻(Diffusion Resistor)，因而实际上所述待读取闪存单元10的源极的电位不为0V，这将使得严重影响待读取闪存单元10的读性能。特别是当所述存储器阵列100的列数量较多时，此现象更为严重，待读取闪存单元的的读性能更差。
图2是现有技术的存储器阵列100中待读取闪存单元10的源极至下拉器件的等效电阻效果图。如图2所示，待读取闪存单元10的源极输出有源极电流ISL，所述源极电流ISL流入至所述下拉器件20和下拉器件30的路径可以等效有金属电阻RM_L、RM_M和RM_R以及扩散电阻Rdiff_L和Rdiff_R，现有技术一般采用电阻并联的方式降低其所述金属电阻和扩散电阻的大小。具体地，可以采用图2所示的R1、R2、R3和R4。采用电阻并联的方式虽然在一定程度上可以降低电路中金属电阻和扩散电阻的大小，使得所述待读取闪存单元10的源极电位更加趋近于0V以改善待读取闪存单元10的读性能；然而，此方法在其读性能的改善上效果有限，并且，在设计中要额外增加版图面积以及功耗。
因此，现有技术中的存储器阵列仍然面临着读性能不佳的问题。
发明内容
本发明解决的技术问题是如何改进现有技术的存储器阵列的读操作性能。
为解决上述技术问题，本发明实施例提供一种存储器阵列，包括多个存储列，每一个所述存储列包括多个闪存单元；所述多个存储列划分成至少两个块，相邻的两个所述块之间至少设置有一个源下拉列；其中，所述源下拉列包括多个闪存单元；所述源下拉列中的每一个闪存单元的选择栅和所述多个存储列中与其处于同一行的闪存单元耦接至同一字线；所述源下拉列中的每一个闪存单元的控制栅和所述多个存储列中与其处于同一行的闪存单元耦接至同一控制栅线；所述源下拉列中的每一个闪存单元的擦除栅和所述多个存储列中与其处于同一行的闪存单元耦接至同一擦除栅线；所述源下拉列中的每一个闪存单元的源极耦接至所述多个存储列中与其处于同一行的闪存单元的源极；所述源下拉列中的每一个闪存单元的漏极接收下拉控制信号。
可选地，每一列所述存储列中闪存单元的漏极耦接至与所述存储列相对应的位线；所述多个存储列中第m行的闪存单元的控制栅与所述多个存储列中第m+1行的闪存单元的控制栅互相耦接，并耦接至对应的控制栅线；所述多个存储列中第m行的闪存单元的擦除栅与所述多个存储列中第m+1行的闪存单元的擦除栅互相耦接，并耦接至对应的擦除栅线；所述多个存储列中第m行的闪存单元的源极与所述多个存储列中第m+1行的闪存单元的源极接收源线信号；其中，m≥1且为奇数。
可选地，所述多个存储列的数量为8的正整数倍。
可选地，每一个块包含的存储列的数量为2的正整数次幂。
可选地，每一个块包含的存储列的数量为8，相邻的两个所述块之间设置有两个源下拉列。
可选地，所述闪存单元为叠栅闪存单元。
为解决上述技术问题，本发明实施例还提供一种以上所述的存储器阵列的读操作方法，包括：控制所述下拉控制信号为0V，并对所述闪存单元耦接的位线、字线、控制栅线和擦除栅线进行电压配置，使得所述多个存储列中被选中的所述闪存单元被读取。
可选地，对所述闪存单元耦接的位线、字线、控制栅线和擦除栅线进行电压配置包括：施加0.5V至1V的电压至所述被选中的闪存单元耦接的位线；施加2V至3V的电压至所述被选中的闪存单元耦接的字线；施加2V至3V的电压至所述被选中的闪存单元耦接的控制栅线；施加0V的电压至所述被选中的闪存单元耦接的擦除栅线。
为解决上述技术问题，本发明实施例还提供一种以上所述的存储器阵列的编程操作方法，包括：对所述闪存单元耦接的位线、字线、控制栅线、擦除栅线以及所述下拉控制信号进行电压配置，使得所述多个存储列中被选中的所述闪存单元被编程，且所述源下拉列的闪存单元不被编程。
可选地，对所述闪存单元耦接的位线、字线、控制栅线、擦除栅线以及所述下拉控制信号进行电压配置包括：控制所述下拉控制信号为2V至3V；施加0.1V至0.5V的电压至所述被选中的闪存单元耦接的位线；施加0.8V至1.2V的电压至所述被选中的闪存单元耦接的字线；施加10V至11V的电压至所述被选中的闪存单元耦接的控制栅线；施加4V至5V的电压至所述被选中的闪存单元耦接的擦除栅线。
为解决上述技术问题，本发明实施例还提供一种以上所述的存储器阵列的擦除操作方法，包括：对所述闪存单元耦接的位线、字线、控制栅线、擦除栅线以及所述下拉控制信号进行电压配置，使得所述多个存储列中被选中的所述闪存单元和所述源下拉列的闪存单元均被擦除。
可选地，对所述闪存单元耦接的位线、字线、控制栅线、擦除栅线以及所述下拉控制信号进行电压配置包括：控制所述下拉控制信号为0V；施加0V的电压至所述被选中的闪存单元耦接的位线；施加0V的电压至所述被选中的闪存单元耦接的字线；施加0V的电压至所述被选中的闪存单元耦接的控制栅线；施加11V至12V的电压至所述被选中的闪存单元耦接的擦除栅线。
与现有技术相比，本发明实施例的技术方案具有以下有益效果：
本实施例的存储器阵列在进行读操作时，控制所述下拉控制信号为0V，并且此时由于存储器阵列中的待读取闪存单元的字线、控制栅线和擦除栅线的电压配置使得与所述待读取闪存单元同一行的源下拉列的闪存单元的漏极和源极导通，这使得当所述下拉控制信号为0V时，所述待读取闪存单元的源极可以通过所述源下拉列被下拉至零电位，以配合所述待读取闪存单元的读操作。由于在所述相邻的块之间至少设置有一个源下拉列，因此所述存储器阵列中包括有多个所述源下拉列，相比于现有技术，本实施例存储器阵列可以通过控制所述下拉控制信号使得待读取闪存单元的源极被下拉的路径更短，对应的下拉路径上等效的金属电阻和扩散电阻较小。那么相比于现有技术，所述待读取闪存单元的源极的实际电位更加接近于0V，因此，本发明实施例存储器阵列的读性能更佳。
进一步而言，所述源下拉列包括多个闪存单元，与所述存储器阵列中的闪存单元保持了一致性，在电路实现上更易实施，且在包括了所述源下拉列的存储器阵列被操作时，只需增加对所述下拉控制信号的设置，操作简单。
进一步而言，相比于现有技术，本发明实施例的存储器阵列摒弃了大尺寸的下拉器件，而采用所述源下拉列对待读取闪存单元的源极进行下拉，大大节约了存储器阵列的版图面积。
附图说明
图1是现有技术的一种存储器阵列的电路图。
图2是图1所示现有技术的存储器阵列100中待读取闪存单元的源极至下拉器件的等效电阻效果图。
图3是本发明实施例的一种存储器阵列的电路图。
具体实施方式
如背景技术部分所述，现有技术中的存储器阵列仍然面临着读性能不佳的问题。
针对以上技术问题，本发明实施例提出一种存储器阵列，所述存储器阵列包括多个存储列，所述多个存储列划分成至少两个块，相邻的块之间至少设置有一个源下拉列，其中，所述源下拉列包括多个闪存单元，所述源下拉列中的每一个闪存单元的选择栅和所述多个存储列中与其处于同一行的闪存单元耦接至同一字线，所述源下拉列中的每一个闪存单元的控制栅和所述多个存储列中与其处于同一行的闪存单元耦接至同一控制栅线，所述源下拉列中的每一个闪存单元的擦除栅和所述多个存储列中与其处于同一行的闪存单元耦接至同一擦除栅线，所述源下拉列中的每一个闪存单元的源极耦接至所述多个存储列中与其处于同一行的闪存单元的源极，所述源下拉列中的每一个闪存单元的漏极接收下拉控制信号，通过碎所述下拉控制信号的控制，使得存储器阵列中的待读取闪存单元的源极被下拉的路径更短，使得其读性能得以改善，并且在电路实现上更易实施，且可以节约版图面积。
为使本发明的上述目的、特征和有益效果能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图3是本发明实施例的一种存储器阵列的电路图。
如图3所示，本发明实施例提供的存储器阵列200可以包括多个存储列，每一个所述存储列包括多个闪存单元。需要说明的是，图3仅绘示出一个4行16列的存储器阵列为例进行说明，但本实施例不限制所述存储器阵列200的尺寸。
所述多个存储列划分成至少两个块，相邻的两个所述块之间至少设置有一个源下拉列202；其中，所述源下拉列202包括多个闪存单元。
所述源下拉列202中的每一个闪存单元的选择栅和所述多个存储列中与其处于同一行的闪存单元耦接至同一字线，例如图3中的wl<0>、wl<1>、wl<2>和wl<3>；所述源下拉列202中的每一个闪存单元的控制栅和所述多个存储列中与其处于同一行的闪存单元耦接至同一控制栅线，例如图3中cg<0>和cg<1>；所述源下拉列202中的每一个闪存单元的擦除栅和所述多个存储列中与其处于同一行的闪存单元耦接至同一擦除栅线(图中未示出)。
所述源下拉列202中的每一个闪存单元的源极耦接至所述多个存储列中与其处于同一行的闪存单元的源极；所述源下拉列202中的每一个闪存单元的漏极接收待读取闪存单元201下拉控制信号。
在具体实施中，所述闪存单元可以为叠栅闪存单元。
在具体实施中，所述下拉控制信号可以由译码电路(图中未示出)生成，本发明实施例并不限制其译码来源和具体的译码方式，可以根据所述存储器阵列200的操作需要，如读取、编程以及擦除，译码得到不同的所述下拉控制信号。
本实施例的存储器阵列200在所述相邻的块之间插入了所述源下拉列202，在进行读操作时，可以通过控制所述下拉控制信号blpd为0V，并且，由于存储器阵列200中的待读取闪存单元201的字线、控制栅线和擦除栅线的电压配置使得与所述待读取闪存单元同一行的源下拉列202的闪存单元的漏极和源极导通，这使得当所述下拉控制信号blpd为0V时，所述待读取闪存单元201的源极可以通过所述源下拉列202被下拉至零电位，以配合所述待读取闪存单元201的读操作。由于在所述相邻的块之间至少设置有一个源下拉列202，因此所述存储器阵列200中包括有多个所述源下拉列202，相比于现有技术，本实施例存储器阵列200可以通过控制所述下拉控制信号blpd使得待读取闪存单元201的源极被下拉的路径更短，对应的下拉路径上等效的金属电阻和扩散电阻较小。那么相比于现有技术，所述待读取闪存单元201的源极的实际电位更加接近于0V，因此，本发明实施例存储器阵列200的读性能更佳。
在具体实施中，所述多个存储列的数量可以为8的正整数倍，例如存储器阵列200可以包括192个存储列，但不限于此。
在划分所述块时，每一个块包含的存储列的数量可以为2的正整数次幂，例如，2个、4个、8个、16个等。
具体地，每一个块包含的存储列的数量可以为8，相邻的两个所述块之间可以设置有两个源下拉列202，也即在所述存储器阵列200中，每8个存储列之间插入两列所述源下拉列202。一方面，由于所述源下拉列202主要为待读取闪存单元201的源极形成较佳的下拉通路，其本身并不与所述待读取闪存单元201一起被操作，因此，所述源下拉列202的插入会将所述存储器阵列200的多个下拉列分隔开。在具体实施中，可以按照一定的规律性在所述存储列之间插入固定数量的所述源下拉列202，使得插入了所述源下拉列202的存储器阵列200在操作时，具有一定的规律性和连续性，以方便电路设计以及存储器控制。进一步而言，所述源在划分所述块的大小时，所述块的大小越小，所述待读取闪存单元201的源极可以越近地经由所述源下拉列202被下拉，则所述下拉路径中等效的金属电阻越小，而所述相邻的块之间插入的源下拉列202数量越多，对应的所述下拉路径的扩散电阻则越小。也就是说，所述块的大小越小，相邻的块之间插入的源下拉列202的数量越多，则所述存储器阵列200中待读取闪存单元201的源极被下拉时的电位将更加低趋近于0V电位，那么，其读操作性能更优。然而，在具体实施中，可以根据需要兼顾的存储器阵列200的面积、功耗等其他因素进行适当地调整。
进一步而言，所述源下拉列202包括多个闪存单元，所述源下拉列202所包括的闪存单元可以与所述存储列中所包括的闪存单元结构相同，与所述存储器阵列200中的闪存单元保持了一致性，在电路实现上更易实施，且在包括了所述源下拉列202的存储器阵列200被操作时，只需增加对所述下拉控制信号blpd的设置，操作简单。
进一步而言，相比于现有技术，本发明实施例的存储器阵列200摒弃了大尺寸的下拉器件，而采用所述源下拉列202对待读取闪存单元201的源极进行下拉，大大节约了存储器阵列200的版图面积。
所述存储器阵列200的电路结构可以继续参照图3，本实施例仅以图3一个4行16列的存储器阵列200为例，在具体实施中，所述存储器阵列200的大小可以扩展。在本实施例的存储器阵列200中每一列所述存储列中闪存单元的漏极耦接至与所述存储列相对应的位线，例如图1中的位线bl<0：7>、bl<8:15>；所述多个存储列中第m行的闪存单元的控制栅与所述多个存储列中第m+1行的闪存单元的控制栅互相耦接，并耦接至对应的控制栅线，例如图1中的cg<0>和cg<1>；所述多个存储列中第m行的闪存单元的擦除栅与所述多个存储列中第m+1行的闪存单元的擦除栅互相耦接，并耦接至对应的擦除栅线(图中未示出)；所述多个存储列中第m行的闪存单元的源极与所述多个存储列中第m+1行的闪存单元的源极接收源线信号，例如图1中的sl<0>和sl<1>；并且，所述多个存储列中同一行的闪存单元的选择栅分别耦接至同一字线，例如图1中的wl<0>、wl<1>、wl<2>和wl<3>；其中，m≥1且为奇数。
以上插入了所述源下拉列202的存储器阵列200在操作时，需要根据不同的操作模式，对所述下拉控制信号blpd进行控制。
因此，继续参照图3，本发明实施例还公开一种所述存储器阵列200的读操作方法，所述读操作方法可以包括：控制所述下拉控制信号blpd为0V，并对所述闪存单元耦接的位线、字线、控制栅线和擦除栅线进行电压配置，使得所述多个存储列中被选中的所述闪存单元201被读取。在这种情况下，与所述闪存单元201处于同一行的源下拉列202中的闪存单元也被开启，可以起到将所述闪存单元201的源极下拉至0V电位的作用。
具体而言，对所述闪存单元耦接的位线、字线、控制栅线和擦除栅线进行电压配置可以包括：
施加0.5V至1V的电压至所述被选中的闪存单元201耦接的位线；
施加2V至3V的电压至所述被选中的闪存单元201耦接的字线；
施加2V至3V的电压至所述被选中的闪存单元201耦接的控制栅线；
施加0V的电压至所述被选中的闪存单元201耦接的擦除栅线。
优选地，可以施加0.7V的电压至所述被选中的闪存单元201耦接的位线；可以施加2.5V的电压至所述被选中的闪存单元201耦接的字线；可以施加0V的电压至所述被选中的闪存单元201耦接的控制栅线；施加0V的电压至所述被选中的闪存单元201耦接的擦除栅线。
在本实施例中，所述读操作方法还可以包括：将所述源线信号sl<0>设置为0V(所述闪存单元201的源极接收的源线信号为sl<0>)。所述源线信号sl<0>可以根据存储器阵列200的操作模式进行译码得到，或者，可以采用尺寸较小的下拉器件对其下拉至地的方式使得所述源线信号sl<0>为0V。
继续参照图3，本发明实施例还公开一种所述存储器阵列200的编程操作方法，所述编程操作方法可以包括：对所述闪存单元201耦接的位线、字线、控制栅线、擦除栅线以及所述下拉控制信号blpd进行电压配置，使得所述多个存储列中被选中的所述闪存单元201被编程，且所述源下拉列202的闪存单元不被编程。
具体而言，对所述闪存单元201耦接的位线、字线、控制栅线、擦除栅线以及所述下拉控制信号blpd进行电压配置可以包括：
控制所述下拉控制信号blpd为2V至3V；
施加0.1V至0.5V的电压至所述被选中的闪存单元201耦接的位线；
施加0.8V至1.2V的电压至所述被选中的闪存单元201耦接的字线；
施加10V至11V的电压至所述被选中的闪存单元201耦接的控制栅线；
施加4V至5V的电压至所述被选中的闪存单元201耦接的擦除栅线。
优选地，可以控制所述下拉控制信号blpd为2.5V；可以施加0.3V的电压至所述被选中的闪存单元201耦接的位线；可以施加1V的电压至所述被选中的闪存单元201耦接的字线；可以施加10.5V的电压至所述被选中的闪存单元201耦接的控制栅线；可以施加4.5V的电压至所述被选中的闪存单元201耦接的擦除栅线。
在本实施例中，所述编程操作方法还可以包括：将所述源线信号sl<0>设置为2.5V。所述源线信号sl<0>可以根据存储器阵列200的操作模式进行译码得到。
继续参照图3，本发明实施例还公开一种所述存储器阵列200的擦除操作方法，所述擦除操作方法可以包括：对所述闪存单元201耦接的位线、字线、控制栅线、擦除栅线以及所述下拉控制信号blpd进行电压配置，使得所述多个存储列中被选中的所述闪存单元201和所述源下拉列202的闪存单元均被擦除。
具体而言，对所述闪存单元201耦接的位线、字线、控制栅线、擦除栅线以及所述下拉控制信号blpd进行电压配置可以包括：
控制所述下拉控制信号blpd为0V；
施加0V的电压至所述被选中的闪存单元201耦接的位线；
施加0V的电压至所述被选中的闪存单元201耦接的字线；
施加0V的电压至所述被选中的闪存单元201耦接的控制栅线；
施加11V至12V的电压至所述被选中的闪存单元201耦接的擦除栅线。
优选地，可以施加0V的电压至所述被选中的闪存单元201耦接的位线；可以施加0V的电压至所述被选中的闪存单元201耦接的字线；可以施加0V的电压至所述被选中的闪存单元201耦接的控制栅线；可以施加11.5V的电压至所述被选中的闪存单元201耦接的擦除栅线。
在本实施例中，所述擦除操作方法还可以包括：将所述源线信号sl<0>设置为0V。所述源线信号sl<0>可以根据存储器阵列200的操作模式进行译码得到，或者，可以采用尺寸较小的下拉器件对其下拉至地的方式使得所述源线信号sl<0>为0V。
需要说明的是，本实施例所公开的存储器阵列200的读、编程及擦除操作方法中，在对存储器阵列200中各分栅闪存单元中的位线、字线、控制栅线和擦除栅线进行电压配置时，不限制对所述各个控制线的电压配置顺序。
还需要说明的是，在具体实施中，以上所述的对各个分栅闪存单元上施加的电压是相对于所述存储器阵列200的接地信号而言的。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (12)

1.一种存储器阵列，包括多个存储列，每一个所述存储列包括多个闪存单元；其特征在于，
所述多个存储列划分成至少两个块，相邻的两个所述块之间至少设置有一个源下拉列；
其中，所述源下拉列包括多个闪存单元；
所述源下拉列中的每一个闪存单元的选择栅和所述多个存储列中与其处于同一行的闪存单元的选择栅耦接至同一字线；
所述源下拉列中的每一个闪存单元的控制栅和所述多个存储列中与其处于同一行的闪存单元的控制栅耦接至同一控制栅线；
所述源下拉列中的每一个闪存单元的擦除栅和所述多个存储列中与其处于同一行的闪存单元的擦除栅耦接至同一擦除栅线；
所述源下拉列中的每一个闪存单元的源极耦接至所述多个存储列中与其处于同一行的闪存单元的源极；
所述源下拉列中的每一个闪存单元的漏极接收下拉控制信号；
每一列所述存储列中闪存单元的漏极耦接至与所述存储列相对应的位线。
2.根据权利要求1所述的存储器阵列，其特征在于，
所述多个存储列中第m行的闪存单元的控制栅与所述多个存储列中第m+1行的闪存单元的控制栅互相耦接，并耦接至对应的控制栅线；
所述多个存储列中第m行的闪存单元的擦除栅与所述多个存储列中第m+1行的闪存单元的擦除栅互相耦接，并耦接至对应的擦除栅线；
所述多个存储列中第m行的闪存单元的源极与所述多个存储列中第m+1行的闪存单元的源极接收源线信号；
其中，m≥1且为奇数。
3.根据权利要求1所述的存储器阵列，其特征在于，所述多个存储列的数量为8的正整数倍。
4.根据权利要求1所述的存储器阵列，其特征在于，每一个块包含的存储列的数量为2的正整数次幂。
5.根据权利要求4所述的存储器阵列，其特征在于，每一个块包含的存储列的数量为8，相邻的所述两个块之间设置有两个源下拉列。
6.根据权利要求1至5任一项所述的存储器阵列，其特征在于，所述闪存单元为叠栅闪存单元。
7.一种如权利要求1至6任一项所述的存储器阵列的读操作方法，其特征在于，包括：
控制所述下拉控制信号为0V，并对所述位线、字线、控制栅线和擦除栅线进行电压配置，使得所述多个存储列中被选中的所述闪存单元被读取。
8.根据权利要求7所述的读操作方法，其特征在于，对所述闪存单元耦接的位线、字线、控制栅线和擦除栅线进行电压配置包括：
施加0.5V至1V的电压至所述被选中的闪存单元耦接的位线；
施加2V至3V的电压至所述被选中的闪存单元耦接的字线；
施加2V至3V的电压至所述被选中的闪存单元耦接的控制栅线；
施加0V的电压至所述被选中的闪存单元耦接的擦除栅线。
9.一种如权利要求1至6任一项所述的存储器阵列的编程操作方法，其特征在于，包括：
对所述位线、字线、控制栅线、擦除栅线以及所述下拉控制信号进行电压配置，使得所述多个存储列中被选中的所述闪存单元被编程，且所述源下拉列的闪存单元不被编程。
10.根据权利要求9所述的编程操作方法，其特征在于，对所述闪存单元耦接的位线、字线、控制栅线、擦除栅线以及所述下拉控制信号进行电压配置包括：
控制所述下拉控制信号为2V至3V；
施加0.1V至0.5V的电压至所述被选中的闪存单元耦接的位线；
施加0.8V至1.2V的电压至所述被选中的闪存单元耦接的字线；
施加10V至11V的电压至所述被选中的闪存单元耦接的控制栅线；
施加4V至5V的电压至所述被选中的闪存单元耦接的擦除栅线。
11.一种如权利要求1至6任一项所述的存储器阵列的擦除操作方法，其特征在于，包括：
对所述位线、字线、控制栅线、擦除栅线以及所述下拉控制信号进行电压配置，使得所述多个存储列中被选中的所述闪存单元和所述源下拉列的闪存单元均被擦除。
12.根据权利要求11所述的擦除操作方法，其特征在于，对所述闪存单元耦接的位线、字线、控制栅线、擦除栅线以及所述下拉控制信号进行电压配置包括：
控制所述下拉控制信号为0V；
施加0V的电压至所述被选中的闪存单元耦接的位线；
施加0V的电压至所述被选中的闪存单元耦接的字线；
施加0V的电压至所述被选中的闪存单元耦接的控制栅线；
施加11V至12V的电压至所述被选中的闪存单元耦接的擦除栅线。
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