CN107077879B - 用于经划分的sgs线的设备及方法 - Google Patents
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Abstract
本发明描述经划分的SGS线的设备及方法。实例设备可包含存储器块的第一及第二多个存储器子块。所述设备包含与第一多个存储器子块相关的第一选择栅极控制线,及与第二多个存储器子块相关的第二选择栅极控制线。第一选择栅极控制线可耦合到第一多个存储器子块的第一多个选择栅极开关。第二选择栅极控制线可耦合到第二多个存储器子块的第二多个选择栅极开关。第一及第二多个选择栅极开关可耦合到源极。所述设备包含与第一及第二多个存储器子块中的每一者相关联的多个存储器存取线。
Description
相关申请案的交叉参考
本申请案主张于2014年10月20日申请的第14/518,807号美国非临时申请案的优先权,所述申请案的全文出于任何目的以引用的方式并入本文中。
背景技术
已显著改进存储器单元密度(例如非易失性存储器的存储器单元密度)以试图实现更大存储容量,同时未显著增加成本或存储器占用面积。一种广泛采用的解决方案已用以(例如)使用垂直定向的NAND串实施三维的存储器单元。
然而,以此方式实施存储器面临诸多挑战。举例来说,由于三维实施方案,块大小已增加且作为必然结果,在操作期间产生的电容性负载及电阻性负载也增加。
发明内容
本文中揭示实例设备。实例设备可包含存储器块的第一多个存储器子块、所述存储器块的第二多个存储器子块及与所述第一多个存储器子块相关联的第一选择栅极控制线。所述第一选择栅极控制线可耦合到所述第一多个存储器子块的第一多个选择栅极开关,且所述第一多个选择栅极开关可耦合到源极。所述实例设备可进一步包含与所述第二多个存储器子块相关联的第二选择栅极控制线。所述第二选择栅极控制线可耦合到所述第二多个存储器子块的第二多个选择栅极开关,且所述第二多个选择栅极开关可耦合到所述源极。所述实例设备可进一步包含多条存储器存取线,所述多条存储器存取线中的每一存储器存取线与所述第一多个存储器子块中的每一存储器子块及所述第二多个存储器子块中的每一存储器子块相关联。
另一实例设备可包含与第一多个存储器子块相关联的第一选择栅源控制线及与第二多个存储器子块相关联的第二选择栅源控制线。所述实例设备可进一步包含所述第一多个存储器子块中的存储器子块,所述存储器子块包含第一多个选择栅源开关。所述第一多个选择栅源开关中的每一选择栅源开关可耦合到所述第一选择栅源控制线且经配置以响应于经断言选择栅极控制信号的接收而启用。所述实例设备可进一步包含所述第二多个存储器子块中的存储器子块,所述存储器子块包含第二多个选择栅源开关。所述第二多个选择栅源开关中的每一选择栅源开关可耦合到所述第二选择栅源控制线且经配置以响应于所述经断言选择栅源控制信号的接收而启用。所述实例设备可进一步包含控制单元,所述控制单元耦合到所述第一及第二选择栅源控制线且经配置以响应于与所述第一多个存储器子块中的所述存储器子块相关联的读取操作而使用所述第一选择栅源控制线提供所述选择栅源控制信号到所述第一多个选择栅源开关中的每一选择栅源开关,且响应于与所述第二多个存储器子块中的所述存储器子块相关联的读取操作而使用所述第二选择栅源控制线提供所述选择栅源控制信号到所述第二多个选择栅源开关中的每一选择栅源开关。
另一实例设备可包含多条选择栅源控制线。所述多条选择栅源控制线中的每一选择栅源控制线可与块的相应多个存储器子块相关联。所述另一实例设备可进一步包含与所述块中的每一存储器子块相关联的存储器存取线。所述存储器存取线可基本上平行于所述多条选择栅源控制线中的每一选择栅源控制线。
本文中揭示实例方法。实例方法可包含在读取操作期间在第一选择栅源控制线上提供第一控制信号以启用块的第一多个存储器子块的选择栅源开关。所述实例方法可进一步包含在所述读取操作期间在第二选择栅源控制线上提供一第二控制信号以停用所述块的第二多个存储器子块的选择栅源开关。
另一实例方法可包含在读取操作期间在多条选择栅源控制线中的每一选择栅源控制线上选择性提供相应控制信号以启用块的多个存储器子块的选择栅源开关。所述多条选择栅源控制线中的每一选择栅源控制线可平行于所述块的至少一条存储器存取线。
附图说明
图1是根据本发明的实施例的包含存储器块的设备的示意性框图。
图2是根据本发明的实施例的三维存储器阵列的框图。
图3a是根据本发明的实施例的在编程操作期间的选定子块的NAND串的示意图。
图3b是根据本发明的实施例的在编程操作期间的未选定子块的NAND串的示意图。
图3c是根据本发明的实施例的在读取操作期间的选定子块的NAND串的示意图。
图3d是根据本发明的实施例的在读取操作期间的未选定子块的NAND串的示意图。
图3e是根据本发明的实施例的在读取操作期间的未选定子块的NAND串的示意图。
图4是根据本发明的实施例的存储器的框图。
具体实施方式
本文中描述用于经划分的选择栅源(SGS)线的设备及方法。下文阐述特定细节以提供本发明的实施例的充分理解。然而,所属领域的技术人员将明白可在无这些特定细节的情况下实践本发明的实施例。此外,本文中所描述的本发明的特定实施例是作为实例提供且不应用于将本发明的范围限于这些特定实施例。在其它实例中,未详细展示众所周知的电路、控制信号、时序协议及软件操作以免不必要地使本发明模糊。
图1是根据本发明的实施例的包含存储器块100的设备的框图。如本文中所使用,设备可指(例如)集成电路、存储器装置、存储器系统、电子装置或系统、智能电话、平板计算机、计算机、服务器等。存储器块100包含多个存储器子块102、多条存储器存取线104、多条选择栅漏(SGD)控制线106、多条选择栅源(SGS)控制线120,及控制单元150。所述SGD控制线106中的每一者可与相应存储器子块102相关联,且所述SGS控制线120中的每一者可与相应多个存储器子块102相关联。
在一些实例中,存储器子块102中的每一者可包含可经布置成行及/或列的多个存储器单元,例如非易失性存储器单元(例如,NAND存储器单元)。在一些实例中,存储器单元中的每一者可为单电平单元(SLC)且/或可为多电平单元(MLC)。以此方式,每一存储器单元可经编程为相异电压状态,所述电压状态中的每一者可对应于二进制数据(例如,单位元数据0、1;多位数据00、01、10、11)的特定表示。因为每一多个存储器单元可包含NAND存储器单元,所以可使用每一存储器子块102内的一或多个NAND串来实施每一多个存储器单元。举例来说,每一串可包含32个非易失性存储器单元或可包含更大或更少数目的存储器单元,且每一串的存储器单元可共享共同通道。每一存储器子块102可包含任何数目个串。
参考图3a到3e,每一串可包含经定位于所述串的第一端处的选择栅漏(SGD)开关及经定位于所述串的与所述第一端相对的第二端处的选择栅源(SGS)开关。所述SGD开关及所述SGS开关可为实施为晶体管,如图3a到3e的实施例中所展示。所述串的存储器单元可以串联配置耦合于所述SGD开关与所述SGS开关之间。所述串的存储器单元中的每一者可经耦合到可用于存取所述存储器单元中的相应存储器存取线WL。存储器存取线驱动器可在存储器操作期间(例如,在编程操作、读取操作、擦除操作以及其它存储器操作期间)提供各种电压到所述存储器存取线。
在一些实例中,SGD开关可经配置以将串选择性耦合到信号线VBL,且SGS开关可经配置以将串选择性耦合到源极(例如,源线)SRC。举例来说,包含于存储器子块102中的串的SGD开关可经耦合到与存储器子块102相关联的相应SGD控制线106。在所述SGD控制线106上提供(例如,断言)控制信号(例如,作用控制信号)可启用相应SGD开关,由此将相关联串耦合到所述信号线VBL。以此方式提供控制信号以启用SGD开关的SGD控制线106在本文中描述为“作用”SGD控制线106。类似地,存储器子块102的SGS开关可经耦合到与所述存储器子块102相关联的SGS线120。在所述SGS线120上提供控制信号可启用所述SGS开关,由此将相应串耦合到源极。以此方式提供控制信号以启用SGS开关的SGS控制线120在本文中描述为“作用”SGS控制线120。在SGD控制线106上提供(例如,撤销断言)控制信号(例如,不作用控制信号)可停用相应SGD开关,由此使相关联串从信号线VBL解除耦合。以此方式提供控制信号以停用SGD开关的SGD控制线106在本文中描述为“不作用”SGD控制线106。类似地,存储器子块102的SGS开关可从与所述存储器子块102相关联的SGS线120解除耦合。在所述SGS线120上提供控制信号可停用所述SGS开关,由此将相应串与源极解除耦合。以此方式提供控制信号以停用SGS开关的SGS控制线120在本文中描述为“不作用”SGS控制线120。
在一些实例中,分别提供于相应SGD控制线106及SGS控制线120上的控制信号可为由控制单元150提供。所述控制单元150可经耦合到SGD控制线106及SGS控制线120中的每一者,且进一步可经配置以提供控制信号以执行本文中所描述的相应存储器操作。控制单元150可为实施于软件及/或硬件中,且可包含执行操作所需要的任何电路及/或逻辑。在一些实例中,控制单元150可包含于块100中,且在其它实例中,所述控制单元150可经定位于所述块100外部,例如,定位在经耦合到所述块100的行解码器、地址解码器、控制逻辑中及/或控制器中(图1中未展示)。以此方式,可以分布式配置采用控制单元150的电路及/或逻辑的一或多个部分。
每一SGD控制线106可与块100中的相应存储器子块102相关联,每一存储器存取线104可与块100的全部存储器子块102相关联,及/或每一SGS控制线120可与块100的相应多个存储器子块102相关联。因此,每一SGD控制线106可至少部分包含于相应存储器子块102中且可耦合到所述对应存储器子块102的SGD开关。以此方式,每一作用SGD控制线106可将相应存储器子块102的串或若干串耦合到(例如)由每一存储器子块102共享的一组信号线。存储器存取线104可耦合到块100中的每一存储器子块102中的串的存储器单元。因此,存储器存取线104可跨越块100的全部存储器子块102且可耦合到特定存储器单元行中的每一存储器单元。每一SGS控制线120可跨越相关联多个存储器子块102且可耦合到所述相关联存储器子块102的SGS开关。以此方式,作用SGS控制线120可将所述相关联多个存储器子块102的串耦合到源极SRC。在一些实例中,SGD控制线106及/或SGS控制线120可在与存储器存取线104相同的方向上跨越存储器子块102使得所述SGD控制线106、存储器存取线104及/或SGS控制线120基本上平行。在其它实例中,SGD控制线106及/或SGS控制线120可在相对于存储器存取线104的正交方向或其它非平行方向上跨越存储器子块。举例来说,SGD控制线106及SGS控制线120可基本上平行于一或多条信号线。
因为每一SGS控制线120可与相应多个存储器子块102相关联,所以可启用耦合到作用SGS控制线120的SGS开关同时可停用耦合到不作用SGS控制线120的SGS开关。如下文将更详细解释,通过以此方式选择性启用SGS开关,可减小在一或多个存储器操作(例如,读取操作)期间的电容性负载。
在一些实例中,可实现SGD控制线106对SGS控制线120的任何比率及/或存储器存取线104对SGS控制线120的任何比率。举例来说,块100可包含32个存储器子块102且每一SGS控制线120可耦合到块100的4个存储器子块102的串的SGS开关。因此,可实现SGD控制线106对SGS控制线120的4:1比率及存储器存取线104对SGS控制线120的1:8比率。在其它实例中,每一SGS控制线120可耦合到2个、8个、16个、32个、64个或任何其它数目个存储器子块102的串的SGS开关。将理解,在一些实例中,每一SGS控制线120可耦合到相同数目个存储器子块102的串的SGS开关且在其它实例中,SGS控制线120可耦合到不同数目个存储器子块102的串的SGS开关。举例来说,第一SGS控制线120可耦合到8个存储器子块的串的SGS开关且第二SGS控制线120可耦合到16个存储器子块120的串的SGS开关。
一般而言,可对一或多个选定存储器子块102执行存储器操作(例如,读取操作、编程操作、擦除操作),而可未选择全部其它存储器子块102。对一或多个选定存储器子块102执行存储器操作可包含选择性启用SGD开关、SGS开关及/或存储器单元。在本文中就个别存储器子块102来进行存储器操作的描述。然而,将理解,在一些实例中,可将一或多个所描述的操作同时应用于任何数目个存储器子块102。此外,在本文中参考选择性启用SGD开关及SGS开关以执行存储器操作。如所描述,可通过分别在SGD控制线106或SGS控制线120上提供控制信号来启用SGD开关及SGS开关,且可由控制单元150提供以此方式提供的控制信号。
在擦除操作中,例如,可停用SGD开关及SGS开关。对于每一行,可将低电压(例如接地电势(例如,0V))施加到与所述行相关联的存储器存取线104,由此擦除每一存储器单元的电压状态。在一些实例中,可在块层级实施擦除操作,且因此可同时擦除一或多个存储器子块102。因此,全部SGD线106及全部SGS线120在擦除操作期间可具有低电压,以停用SGD开关及SGS开关。
通常,对经擦除存储器单元执行编程操作,且因此仅需要对存储器子块102的意在从经擦除电压状态调整到不同电压状态的存储器单元进行编程。在实例编程操作中,可循序对存储器子块102的一或多个选定行进行编程。举例来说,对于每一选定行,可将与待编程的单元相关联的信号线预充电到第一电压(例如,0V到1V),且可将与将不进行编程的单元相关联的信号线预充电到第二电压(2V到3V),例如,所述第二电压可高于所述第一预充电电压。可施加相对较高电压(例如,15V)到对应于经编程的行的存储器存取线104,同时可施加中间电压(例如,8V)到全部其它存储器存取线104。所述中间电压的量值可大于具有最高量值的电压状态的电压,以确保存储器子块102的全部存储器单元导电。此后,与选定存储器子块102相关联的SGD控制线106可变为作用,且可选择性启用与待编程的串相关联的SGD开关(而SGS开关可保持停用)以编程所述行的单元。因为与未编程的单元相关联的信号线具有较高预充电电压,所以与所述信号线相关联的SGD开关可保持停用,且防止对相应单元进行编程。在一些实例中,施加到存储器存取线104的相对较高电压可递增地增加直到目标行的每一选定单元实现所需电压电平。在编程操作期间,可停用未选定存储器子块102的SGD开关及SGS开关。
在实例读取操作中,可将选定信号线预充电到电压(例如,0.3V),且可启用存储器子块102的SGD开关及SGS开关两者。因为每一SGS控制线120可与相应多个存储器子块102相关联,所以还可启用与相同SGS控制线120相关联的一或多个其它存储器子块102的SGS开关。此后,可施加相对较低电压(例如,0V到2V)到与待读取的行相关联的存储器存取线104,同时可施加中间电压(例如,8V)到全部其它存储器存取线104。在一些实例中,所述相对较低电压可为具有在特定电压状态的电压电平之间的量值的电压。此外,如所描述,所述中间电压的量值可大于具有最高量值的电压状态的电压,以确保存储器子块102的全部存储器单元导电。可停用SGD开关(例如,以电隔离选定信号线),且每一选定信号线的电压可用于确定所述行的选定存储器单元的电压状态。在一些实例中,可在停用SGD开关之前感测每一选定信号线的电压,以确定所述行的选定存储器单元的电压状态。在读取操作期间,可停用未选定存储器子块102的SGD开关,且可停用不与所述读取操作的作用SGS线120相关联的全部存储器子块102的SGS开关。以此方式,仅与作用SGS线120相关联的相应多个存储器子块102可具有经启用的SGS开关。全部其它存储器子块102可与不作用SGS线120相关联,且因此可具有经停用的SGS开关。
在一些实例中,可以三维布置实施块100。图2是根据本发明的实施例的三维存储器阵列200的框图。所述三维存储器阵列200可包含任何数目个块202,所述块202中的一或多者可使用图1的块100实施。举例来说,所述三维存储器阵列200可包含32个块202或可包含64个块202。在一些实例中,可并行、同时及/或以另外重叠方式存取每一块202的存储器单元使得可根据一或多个存储器操作从多个块202读取数据,将数据编程到所述多个块202及/或从所述多个块202擦除数据。在其它实例中,块202可经配置以共享一或多个组件,例如信号线及/或控制线。
图3a到3b说明在编程操作期间的NAND串300到310的示意图且图3c到3e说明在读取操作期间的NAND串320到340的示意图。所述NAND串300到340可包含相应SGD开关302到342、相应SGS开关304到344及相应存储器单元306到346。如所描述,每一SGD开关可定位于NAND串的第一端处且可经配置以响应于提供到SGD开关的控制信号的断言将所述NAND串选择性耦合到信号线VBL。举例来说,所述控制信号可提供在耦合到SGD开关302的SGD控制线(例如图1的SGD控制线106)上。类似地,每一SGS开关可定位于所述NAND串的第二端处且可经配置以响应于提供到SGS开关的控制信号的断言将所述NAND串选择性耦合到源极SRC。举例来说,所述控制信号可提供在耦合到SGS开关的SGS控制线(例如图1的SGS控制线120)上。存储器单元中的每一者可以串联配置耦合于相应SGD开关与SGS开关之间。
图3a是根据本发明的实施例的在编程操作期间的选定存储器子块的NAND串300的示意图。如所描述,在所述程序操作期间,可启用SGD开关302且可停用SGS开关304。因此,在程序操作期间,每一单元306可在所述单元306的栅极与信号线VBL之间提供(例如,产生)电容性负载。
图3b是根据本发明的实施例的在编程操作期间的未选定存储器子块的NAND串310的示意图。如所描述,在所述编程操作期间,可停用SGD开关312及SGS开关314。以此方式,所述串的电压电平可浮动。因此,在编程操作期间,每一单元316可在所述单元316的栅极与源极SRC之间提供电容性负载。然而,所述电容性负载可与SGS开关314的结电容串联。因为通过NAND串310的单元316提供的电容性负载可与SGS开关314的结电容串联,所以由NAND串300提供的电容性负载可超过在编程操作期间由NAND串310提供的电容性负载。
图3c是根据本发明的实施例的在读取操作期间的选定存储器子块的NAND串320的示意图。如所描述,在所述读取操作期间,可同时启用SGD开关322及SGS开关324两者。因此,单元326中的每一者可在所述单元326的栅极与源极SRC之间提供负载。所述负载可包含电容性负载及电阻性负载。所述电阻性负载可包含NAND串320的通道电阻。
图3d是根据本发明的实施例的在读取操作期间的未选定存储器子块的NAND串330的示意图。所述NAND串330虽然包含于未选定存储器子块中但可(例如)与相同于图3c的NAND串320的SGS控制线120相关联。因此,在读取操作期间,NAND串330可与作用SGS控制线120相关联且具有经启用的SGS开关334。因此,在读取操作期间,每一单元336可在所述单元336的栅极与源极SRC之间提供电容性负载。
图3e是根据本发明的实施例的在读取操作期间的未选定存储器子块的NAND串340的示意图。与图3d的NAND串330相反,NAND串340可不与相同于图3c的选定NAND串320的SGS控制线相关联。因此,在读取操作期间,NAND串340可与不作用SGS控制线120相关联且可停用SGS开关344。因此,每一单元346可在单元346的栅极与源极SRC之间提供电容性负载。然而,所述电容性负载可与SGS开关344的结电容串联。因为由NAND串340的单元346提供的电容性负载可与SGS开关344的结电容串联,所以由NAND串330提供的电容性负载可超过在读取操作期间由NAND串340提供的电容性负载。
参考图1,通过在读取操作期间减少具有经启用SGS开关的存储器子块102的数目(例如,少于块100的全部存储器子块102),块100的整体电容性负载可在读取操作期间减小。以此方式,可放宽设计约束及/或可改进性能。举例来说,可减小通过存储器存取线驱动器(未展示)驱动的电容性负载使得操作可需要较小充电泵及/或在操作期间存储器存取线电压转变更快。
图4说明根据本发明的实施例的存储器400。存储器400包含具有多个存储器单元的存储器阵列430。所述存储器单元可为非易失性存储器单元(例如NAND快闪单元)或可一般为任何类型的存储器单元。在一些实例中,所述存储器阵列430可包含一或多个存储器块,例如图1的存储器块100。此外,存储器阵列430可实施为三维存储器阵列,例如图2的三维存储器阵列200。
命令信号、地址信号及写入数据信号可作为通过输入/输出(“I/O”)总线428传输的循序I/O信号集提供到存储器400。类似地,读取数据信号可通过所述I/O总线428从存储器400提供。I/O总线428连接到I/O控制单元420,I/O控制单元420在I/O总线428与内部数据总线422之间、内部地址总线424及内部命令总线426之间路由信号。存储器400还包含控制逻辑单元410,所述控制逻辑单元410在外部或通过所述内部命令总线426接收许多控制信号以控制存储器400的操作。
内部地址总线424施加块行及/或子块行地址信号到行解码器440且施加行地址信号到列解码器450。行解码器440及列解码器450可用于选择用于存储器操作(例如,读取、编程及擦除操作)的存储器或存储器单元的块。列解码器450可启用待施加到对应于列地址信号的存储器列的写入数据信号且允许读取数据信号从对应于列地址信号的列耦合。
响应于通过控制逻辑单元410解码的存储器命令,读取、编程及/或擦除存储器阵列430中的存储器单元。耦合到存储器阵列430的读取、编程、擦除电路468从控制逻辑单元410接收控制信号且包含用于产生针对读取、编程及擦除操作的各种泵抽电压的电压产生器(例如,充电泵)。
在已将行地址信号施加到内部地址总线424之后,I/O控制单元420将写入数据信号路由到高速缓存寄存器470。将写入数据信号以各自具有对应于I/O总线428的宽度的大小的连续集存储于所述高速缓存寄存器470中。高速缓存寄存器470循序存储写入数据信号集以用于存储器阵列430中的存储器单元的完整行或页。接着,将全部经存储写入数据信号用于编程凭借通过内部地址总线424耦合的块行地址或子块行地址选择的存储器阵列430中的存储器单元的行或页。以类似方式,在读取操作期间,将来自通过通过内部地址总线424耦合的块行地址选择的存储器单元的行或块的数据信号存储于数据寄存器480中。接着,通过I/O控制单元420将大小对应于I/O总线428的宽度的数据信号集从所述数据寄存器480循序传送到I/O总线428。
从前面描述将理解,虽然已在本文中出于说明目的描述本发明的特定实施例,但可在不脱离本发明的精神及范围的情况下作出各种修改。因此,本发明除受限于所附权利要求书外并无限制。
Claims (26)
1.一种存储器设备,其包括:
存储器块的第一多个存储器子块;
所述存储器块的第二多个存储器子块;
第一选择栅极控制线,其与所述第一多个存储器子块相关联,所述第一选择栅极控制线经耦合到所述第一多个存储器子块的第一多个选择栅极开关,所述第一多个选择栅极开关经耦合到源极;
第二选择栅极控制线,其与所述第二多个存储器子块相关联,所述第二选择栅极控制线经耦合到所述第二多个存储器子块的第二多个选择栅极开关,所述第二多个选择栅极开关经耦合到所述源极;
第一选择栅漏控制线,其与所述第一多个存储器子块中的第一存储器子块相关联,所述第一选择栅漏控制线耦合到所述第一多个存储器子块中的所述第一存储器子块的选择栅漏开关;
第二选择栅漏控制线,其与所述第一多个存储器子块中的第二存储器子块相关联,所述第二选择栅漏控制线耦合到所述第一多个存储器子块中的所述第二存储器子块的选择栅漏开关;及
多条存储器存取线,所述多条存储器存取线中的每一存储器存取线是与所述第一多个存储器子块中的每一存储器子块及所述第二多个存储器子块中的每一存储器子块相关联。
2.根据权利要求1所述的存储器设备,其中所述第一多个存储器子块中的每一存储器子块包含多个串,所述多个串中的每一串包含经耦合到信号线的第一选择栅极开关及经包含于所述第一多个选择栅极开关中的第二选择栅极开关。
3.根据权利要求2所述的存储器设备,进一步包括:
控制单元,其经配置以选择性地启用所述第一多个选择栅极开关。
4.根据权利要求1所述的存储器设备,进一步包括:
多条选择栅极控制线,所述多条选择栅极控制线中的每一选择栅极控制线是与所述第一多个存储器子块中的相应存储器子块相关联。
5.根据权利要求1所述的存储器设备,其中所述第一选择栅极控制线经配置以响应于对所述第一多个存储器子块中的存储器子块执行的读取操作而作用,且所述第二选择栅极控制线经配置以响应于对所述第一多个存储器子块中的所述存储器子块执行的所述读取操作而不作用。
6.根据权利要求1所述的存储器设备,其中所述第一多个存储器子块及所述第二多个存储器子块包含相同数目个存储器子块。
7.根据权利要求1所述的存储器设备,其中所述设备是包含于存储器中。
8.一种存储器设备,其包括:
第一选择栅源控制线,其是与第一多个存储器子块相关联;
第二选择栅源控制线,其是与第二多个存储器子块相关联;
多条选择栅漏控制线,所述多条选择栅漏控制线中的每一者与所述第一多个存储器子块中的相应存储器子块相关联;
所述第一多个存储器子块中的存储器子块,所述存储器子块包含第一多个选择栅源开关,所述第一多个选择栅源开关中的每一选择栅源开关经耦合到所述第一选择栅源控制线且经配置以响应于经断言选择栅极控制信号的接收而启用,所述第一多个存储器子块中的所述存储器子块进一步包含多个选择栅漏开关,所述多个选择栅漏开关中的每一选择栅漏开关耦合到所述多条选择栅漏控制线中的选择栅漏控制线且经配置以响应于经断言选择栅漏控制信号的接收而被启用;
所述第二多个存储器子块中的存储器子块,所述存储器子块包含第二多个选择栅源开关,所述第二多个选择栅源开关中的每一选择栅源开关经耦合到所述第二选择栅源控制线且经配置以响应于所述经断言选择栅源控制信号的接收而启用;及
控制单元,其经耦合到所述第一及第二选择栅源控制线,且经配置以响应于与所述第一多个存储器子块中的所述存储器子块相关联的读取操作而使用所述第一选择栅源控制线来提供所述选择栅源控制信号到所述第一多个选择栅源开关中的每一选择栅源开关,及响应于与所述第二多个存储器子块中的所述存储器子块相关联的读取操作而使用所述第二选择栅源控制线来提供所述选择栅源控制信号到所述第二多个选择栅源开关中的每一选择栅源开关。
9.根据权利要求8所述的存储器设备,其中所述控制单元经配置以响应于与所述第一多个存储器子块中的所述存储器子块相关联的所述读取操作而提供所述选择栅漏控制信号到所述多个选择栅漏开关中的每一选择栅漏开关。
10.根据权利要求8所述的存储器设备,其中所述第一多个存储器子块中的所述存储器子块是所述第一多个存储器子块中的第一存储器子块,所述设备进一步包括所述第一多个存储器子块中的第二存储器子块,所述第一多个存储器子块的所述第二存储器子块包含第三多个选择栅源开关,所述第三多个选择栅源开关中的每一选择栅源开关经耦合到所述第一选择栅源控制线,且经配置以响应于所述选择栅源控制信号的接收而启用。
11.根据权利要求8所述的存储器设备,其中所述第一多个存储器子块中的所述存储器子块经配置以在与所述第一多个存储器子块中的所述存储器子块相关联的所述读取操作期间提供第一电容性负载,且所述第二多个存储器子块中的所述存储器子块经配置以在与所述第二多个存储器子块中的所述存储器子块相关联的所述读取操作期间提供第二电容性负载,所述第一电容性负载大于所述第二电容性负载。
12.根据权利要求8所述的存储器设备,进一步包括:
存储器存取线,其经耦合到所述第一多个存储器子块中的所述存储器子块的多个存储器单元及所述第二多个存储器子块中的所述存储器子块的多个存储器单元。
13.根据权利要求8所述的存储器设备,其中所述设备是包含于三维存储器阵列中。
14.一种存储器设备,其包括:
多条选择栅源控制线,所述多条选择栅源控制线中的每一选择栅源控制线是与块的相应多个存储器子块相关联;
多条选择栅漏控制线,所述多条选择栅漏控制线中的每一选择栅漏控制线与所述块的所述相应多个存储器子块中的相应存储器子块相关联,所述相应存储器子块与所述多条选择栅源控制线中的一者相关联;及
存储器存取线,其是与所述块中的每一存储器子块相关联,所述存储器存取线基本上平行于所述多条选择栅源控制线中的每一选择栅源控制线。
15.根据权利要求14所述的存储器设备,进一步包括:
控制单元,其经配置以在读取操作期间基于与所述读取操作相关联的所述多个存储器子块中的存储器子块而在多条选择栅源控制线中的每一选择栅源控制线上选择性地提供选择栅源控制信号。
16.根据权利要求15所述的存储器设备,其中所述控制单元进一步经配置以在所述读取操作期间基于与所述读取操作相关联的所述多个存储器子块的所述存储器子块而在多条选择栅漏控制线中的每一选择栅漏控制线上选择性地提供选择栅漏控制信号。
17.根据权利要求14所述的存储器设备,其中所述块中的每一存储器子块经选择性地耦合到相同组信号线。
18.一种用于存储器的方法,其包括:
在读取操作期间,在第一选择栅源控制线上提供第一控制信号,以启用块的第一多个存储器子块的选择栅源开关;
在所述读取操作期间,在第二选择栅源控制线上提供第二控制信号,以停用所述块的第二多个存储器子块的选择栅源开关;
在第一选择栅漏控制线上提供第三控制信号,以启用所述第一多个存储器子块中的第一存储器子块的选择栅漏开关;及
在第二选择栅漏控制线上提供第四控制信号,以停用所述第一多个存储器子块中的第二存储器子块的选择栅漏开关。
19.根据权利要求18所述的方法,其中在读取操作期间在第一选择栅源控制线上提供所述第一控制信号以启用块的第一多个存储器子块的选择栅源开关包括:
对于所述块的所述第一多个存储器子块中的每一存储器子块,将多个串耦合到源极。
20.根据权利要求18所述的方法,其中在所述读取操作期间在第二选择栅源控制线上提供所述第二控制信号以停用所述块的第二多个存储器子块的选择栅源开关引起电容性负载与选择栅源开关的结电容串联耦合。
21.根据权利要求18所述的方法,进一步包括:
施加第一电压到所述第一多个存储器子块中的每一存储器子块的与行相关联的存储器单元;及
施加低于所述第一电压的第二电压到所述多个存储器子块中的每一存储器子块的不与所述行相关联的多个存储器单元。
22.根据权利要求18所述的方法,其中在读取操作期间在第一选择栅源控制线上提供所述第一控制信号以启用块的第一多个存储器子块的选择栅源开关包括:
使用控制单元来提供所述第一控制信号,所述控制单元是定位于所述块中。
23.根据权利要求18所述的方法,其中所述第一多个存储器子块包含第一数目个存储器子块,且所述第二多个存储器子块包含大于存储器子块的所述第一数目的第二数目个存储器子块。
24.一种用于存储器的方法,其包括:
在读取操作期间,在多条选择栅源控制线中的每一选择栅源控制线上选择性提供相应控制信号,以启用块的多个存储器子块的选择栅源开关,所述多条选择栅源控制线中的每一选择栅源控制线平行于所述块的至少一条存储器存取线,且所述多条选择栅源控制线中的每一选择栅源控制线与所述块的所述多个存储器子块的相应多个存储器子块相关联;及
在所述读取操作期间,在多条选择栅漏控制线中的每一选择栅漏控制线上选择性地提供相应控制信号,以启用所述块的所述多个存储器子块的相应存储器子块的选择栅漏开关,所述多条选择栅漏控制线中的每一选择栅漏控制线平行于所述块的所述至少一条存储器存取线,且所述多条选择栅漏控制线中的每一选择栅漏控制线与所述相应多个存储器子块中的相应存储器子块相关联,所述相应存储器子块与所述多条选择栅源控制线中的选择栅源控制线相关联。
25.根据权利要求24所述的方法,其中在读取操作期间在多条选择栅源控制线中的每一选择栅源控制线上选择性提供相应控制信号以启用块的多个存储器子块的选择栅源开关包括:
在所述多条选择栅源控制线的至少一条选择栅源控制线上提供所述相应控制信号,以停用与所述至少一条选择栅源控制线相关联的所述多个存储器子块中的存储器子块的选择栅源开关。
26.根据权利要求25所述的方法,其中在所述多条选择栅源控制线的至少一条选择栅源控制线上提供所述相应控制信号以停用与所述至少一条选择栅源控制线相关联的所述多个存储器子块中的存储器子块的选择栅源开关引起多个电容性负载中的每一电容性负载与结电容串联耦合。
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US9595339B2 (en) | 2014-10-20 | 2017-03-14 | Micron Technology, Inc. | Apparatuses and methods for reducing read disturb |
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US11636325B2 (en) | 2018-10-24 | 2023-04-25 | Macronix International Co., Ltd. | In-memory data pooling for machine learning |
US11562229B2 (en) | 2018-11-30 | 2023-01-24 | Macronix International Co., Ltd. | Convolution accelerator using in-memory computation |
US11934480B2 (en) | 2018-12-18 | 2024-03-19 | Macronix International Co., Ltd. | NAND block architecture for in-memory multiply-and-accumulate operations |
US10878907B1 (en) * | 2019-06-05 | 2020-12-29 | Sandisk Technologies Llc | Sub-block size reduction for 3D non-volatile memory |
US11239248B2 (en) | 2019-11-18 | 2022-02-01 | Micron Technology, Inc. | Microelectronic devices including stair step structures, and related electronic devices and methods |
US11476266B2 (en) | 2020-02-24 | 2022-10-18 | Micron Technology, Inc. | Microelectronic devices including staircase structures, and related memory devices, electronic systems, and methods |
US11081162B1 (en) | 2020-02-24 | 2021-08-03 | Sandisk Technologies Llc | Source side precharge and boosting improvement for reverse order program |
US11417673B2 (en) | 2020-06-22 | 2022-08-16 | Micron Technology, Inc. | Microelectronic devices including stair step structures, and related memory devices, electronic systems, and methods |
US11830815B2 (en) | 2020-08-28 | 2023-11-28 | Micron Technology, Inc. | Microelectronic devices including stair step structures, and related electronic systems and methods |
US11637178B2 (en) | 2020-10-23 | 2023-04-25 | Micron Technology, Inc. | Microelectronic devices including isolation structures neighboring staircase structures, and related memory devices, electronic systems, and methods |
US11700727B2 (en) | 2020-12-03 | 2023-07-11 | Micron Technology, Inc. | Microelectronic device structures including tiered stacks comprising staggered block structures separated by slot structures, and related electronic systems and methods |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013101459A1 (en) * | 2011-12-29 | 2013-07-04 | Micron Technology, Inc. | Sharing local control lines across multiple planes in a memory device |
Family Cites Families (41)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH11177071A (ja) | 1997-12-11 | 1999-07-02 | Toshiba Corp | 不揮発性半導体記憶装置 |
US7257132B1 (en) | 1998-02-26 | 2007-08-14 | Hitachi, Ltd. | Receiver set, information apparatus and receiving system |
US6925008B2 (en) * | 2001-09-29 | 2005-08-02 | Kabushiki Kaisha Toshiba | Non-volatile semiconductor memory device with a memory unit including not more than two memory cell transistors |
US7148538B2 (en) | 2003-12-17 | 2006-12-12 | Micron Technology, Inc. | Vertical NAND flash memory array |
US7457156B2 (en) | 2004-09-02 | 2008-11-25 | Micron Technology, Inc. | NAND flash depletion cell structure |
US7450422B2 (en) * | 2006-05-11 | 2008-11-11 | Micron Technology, Inc. | NAND architecture memory devices and operation |
US8279704B2 (en) * | 2006-07-31 | 2012-10-02 | Sandisk 3D Llc | Decoder circuitry providing forward and reverse modes of memory array operation and method for biasing same |
US7778086B2 (en) * | 2007-01-25 | 2010-08-17 | Micron Technology, Inc. | Erase operation control sequencing apparatus, systems, and methods |
JP2009266944A (ja) | 2008-04-23 | 2009-11-12 | Toshiba Corp | 三次元積層不揮発性半導体メモリ |
US7903461B2 (en) | 2008-09-22 | 2011-03-08 | Micron Technology, Inc. | Sensing for memory read and program verify operations in a non-volatile memory device |
KR101527195B1 (ko) * | 2009-02-02 | 2015-06-10 | 삼성전자주식회사 | 수직 구조의 비휘발성 메모리 소자 |
JP2011054267A (ja) * | 2009-09-03 | 2011-03-17 | Samsung Electronics Co Ltd | 垂直構造の不揮発性メモリ装置及びその動作方法 |
JP2011060377A (ja) * | 2009-09-10 | 2011-03-24 | Toshiba Corp | 半導体記憶装置及びその書き込み制御方法 |
KR101682666B1 (ko) | 2010-08-11 | 2016-12-07 | 삼성전자주식회사 | 비휘발성 메모리 장치, 그것의 채널 부스팅 방법, 그것의 프로그램 방법 및 그것을 포함하는 메모리 시스템 |
JP2012069606A (ja) * | 2010-09-21 | 2012-04-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2012069205A (ja) * | 2010-09-22 | 2012-04-05 | Toshiba Corp | 不揮発性半導体記憶装置 |
US8681555B2 (en) | 2011-01-14 | 2014-03-25 | Micron Technology, Inc. | Strings of memory cells having string select gates, memory devices incorporating such strings, and methods of accessing and forming the same |
KR101293224B1 (ko) * | 2011-04-01 | 2013-08-05 | (주)아토솔루션 | 데이터 기록 방법. 메모리, 및 메모리 기록 시스템 |
JP2012216269A (ja) | 2011-04-01 | 2012-11-08 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2013004123A (ja) | 2011-06-14 | 2013-01-07 | Toshiba Corp | 不揮発性半導体記憶装置 |
JP2013058276A (ja) | 2011-09-07 | 2013-03-28 | Toshiba Corp | 半導体記憶装置 |
WO2013043182A1 (en) * | 2011-09-22 | 2013-03-28 | Intel Corporation | Nand memory array with mismatched cell and bitline pitch |
US8670285B2 (en) | 2012-02-02 | 2014-03-11 | Sandisk Technologies Inc. | Reducing weak-erase type read disturb in 3D non-volatile memory |
JP2013214553A (ja) | 2012-03-30 | 2013-10-17 | Toshiba Corp | 半導体装置の製造方法及び半導体装置 |
US8923048B2 (en) | 2012-04-13 | 2014-12-30 | Sandisk Technologies Inc. | 3D non-volatile storage with transistor decoding structure |
US9171626B2 (en) * | 2012-07-30 | 2015-10-27 | Micron Technology, Inc.. | Memory devices and programming memory arrays thereof |
US10541029B2 (en) | 2012-08-01 | 2020-01-21 | Micron Technology, Inc. | Partial block memory operations |
US9299439B2 (en) * | 2012-08-31 | 2016-03-29 | Micron Technology, Inc. | Erasable block segmentation for memory |
US8982625B2 (en) | 2012-08-31 | 2015-03-17 | Micron Technology, Inc. | Memory program disturb reduction |
JP2014075169A (ja) * | 2012-10-05 | 2014-04-24 | Toshiba Corp | 不揮発性半導体記憶装置 |
US9171636B2 (en) | 2013-01-29 | 2015-10-27 | Macronix International Co. Ltd. | Hot carrier generation and programming in NAND flash |
US9007860B2 (en) | 2013-02-28 | 2015-04-14 | Micron Technology, Inc. | Sub-block disabling in 3D memory |
US9001584B2 (en) * | 2013-02-28 | 2015-04-07 | Micron Technology, Inc. | Sub-block decoding in 3D memory |
JP2014186761A (ja) * | 2013-03-21 | 2014-10-02 | Toshiba Corp | 半導体記憶装置、コントローラ、及びメモリシステム |
US9368625B2 (en) | 2013-05-01 | 2016-06-14 | Zeno Semiconductor, Inc. | NAND string utilizing floating body memory cell |
US9569933B2 (en) | 2013-05-31 | 2017-02-14 | Brad Baker | Method and apparatus for conducting an electronic card game tournament |
KR20150010134A (ko) * | 2013-07-18 | 2015-01-28 | 에스케이하이닉스 주식회사 | 반도체 장치 및 이의 동작 방법 |
US9443612B2 (en) * | 2014-07-10 | 2016-09-13 | Sandisk Technologies Llc | Determination of bit line to low voltage signal shorts |
JP6230512B2 (ja) * | 2014-09-10 | 2017-11-15 | 東芝メモリ株式会社 | 半導体メモリ |
US9595339B2 (en) | 2014-10-20 | 2017-03-14 | Micron Technology, Inc. | Apparatuses and methods for reducing read disturb |
US9460792B2 (en) | 2014-10-20 | 2016-10-04 | Micron Technology, Inc. | Apparatuses and methods for segmented SGS lines |
-
2014
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Patent Citations (1)
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