CN113129982B - 在存储器子系统中管理子块擦除操作 - Google Patents

在存储器子系统中管理子块擦除操作 Download PDF

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Abstract

本申请案涉及在存储器子系统中管理子块擦除操作。存储器系统中的处理装置接收擦除存储在存储器装置的数据块处的数据的擦除请求，所述擦除请求识别所述数据块的多个子块中用于擦除的选定子块，所述多个子块中的每一个包括选择栅极装置SGD及数据存储装置。对于所述多个子块中未选定用于擦除的每一子块，所述处理装置在所述相应子块的位线处施加输入电压，且向所述相应子块的多个字线施加多个栅极电压，所述多个字线耦合到所述SGD及所述数据存储装置，施加到所述多个字线中的连续字线的所述多个电压中的每一电压比施加到前一字线的前一电压小等于降压区间的量。

Description

在存储器子系统中管理子块擦除操作
技术领域
本公开的实施例大体来说涉及存储器子系统，且更具体来说，涉及管理存储器子系统中的子块擦除操作。
背景技术
存储器子系统可包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置及易失性存储器装置。通常，主机系统可利用存储器子系统来将数据存储在存储器装置处并从存储器装置检索数据。
发明内容
在一个方面中，本申请案提供一种方法，其包括：接收擦除存储在存储器装置的数据块处的数据的擦除请求，所述擦除请求识别所述数据块的多个子块中用于擦除的选定子块，所述多个子块中的每一个包括一或多个选择栅极装置(SGD)及多个数据存储装置；对于所述多个子块中未选定用于擦除的每一子块：在所述相应子块的位线处施加输入电压；及将多个栅极电压施加到所述相应子块的多个字线，所述多个字线包括耦合到所述一或多个SGD的一或多个字线及耦合到所述多个数据存储装置中的第一子组的一或多个虚拟字线，其中施加到所述多个字线中的连续字线的所述多个栅极电压中的每一电压比施加到前一个字线的前一个电压小等于降压区间的量，且其中所述输入电压在用于存储主机数据的第一数据字线处降低到阈值电平；及执行擦除操作以擦除存储在所述选定子块处的数据。
在另一方面中，本申请案提供一种系统，其包括：存储器装置；及处理装置，其与所述存储器装置操作地耦合，以执行包括以下的操作：接收擦除存储在存储器装置的数据块处的数据的擦除请求，所述擦除请求识别所述数据块的多个子块中用于擦除的选定子块，所述多个子块中的每一个包括一或多个选择栅极装置(SGD)及多个数据存储装置；对于所述多个子块中未选定用于擦除的每一子块：在所述相应子块的位线处施加输入电压；及将多个栅极电压施加到所述相应子块的多个字线，所述多个字线包括耦合到所述一或多个SGD的一或多个字线及耦合到所述多个数据存储装置中的第一子组的一或多个虚拟字线，其中施加到所述多个字线中的连续字线的所述多个电压中的每一电压比施加到前一个字线的前一个电压小等于降压区间的量，且其中所述输入电压在用于存储主机数据的第一数据字线处降低到阈值电平；及执行擦除操作以擦除存储在所述选定子块处的数据。
在又一方面中，本申请案提供一种存储器装置，其包括：所述存储器装置的数据块的多个子块中的第一子块，所述第一子块包括用于擦除操作的选定子块，其中所述多个子块中的每一子块包括一或多个选定栅极装置(SGD)及多个数据存储装置；及所述存储器装置的所述数据块的所述多个子块中的第二子块，所述第二子块包括未选定用于所述擦除操作的子块，其中所述第二子块的多个字线经配置以在对所述选定子块执行的所述擦除操作期间接收不同栅极电压，所述多个字线包括耦合到所述第二子块的一或多个SGD的一或多个字线及耦合到所述第二子块的多个数据存储装置中的第一子组的一或多个虚拟字线，其中施加到所述多个字线中的连续字线的每一栅极电压比施加到前一个字线的前一个栅极电压小等于降压区间的量，其中栅极电压在用于存储主机数据的第一数据字线处降低到阈值电平。
附图说明
从下文给出的详细描述及从本公开的各种实施例的附图将更全面理解本公开。
图1根据本公开的一些实施例说明包含存储器子系统的实例计算系统。
图2为根据本公开的一些实施例说明存储器子系统中的存储器装置的数据块中的选择栅极装置及数据存储装置的框图。
图3为根据本公开的一些实施例说明在擦除操作期间使用装置串的栅极电压降压过程的图。
图4为根据本公开的一些实施例说明在存储器子系统中实施子块擦除操作的实例方法的流程图。
图5为根据本公开的一些实施例禁止对存储器子系统中数据块的未选定子块执行擦除操作的实例方法的流程图。
图6为根据本公开的一些实施例说明在存储器子系统中的存储器装置的数据块之间共享串驱动器的框图。
图7说明计算机系统的实例机器，在所述机器内可执行一指令集，所述指令集致使机器执行本文中所论述的方法中的任何一或多个。
具体实施方式
本公开的方面是针对管理存储器子系统中的子块擦除操作。存储器子系统可为存储装置、存储器模块或存储装置及存储器模块的混合。下文结合图1描述存储装置及存储器模块的实例。通常，主机系统可利用包含一或多个组件(例如存储数据的存储器装置)的存储器子系统。主机系统可提供待存储在存储器子系统处的数据，且可请求待从存储器子系统检索的数据。
存储器装置可为非易失性存储器装置。非易失性存储器装置为一或多个裸片的封装。每一裸片可由一或多个平面组成。对于一些类型的非易失性存储器装置(例如，NAND装置)，每一平面由一组物理块组成。每一块由一组页组成。每一页由一组存储器单元(“单元”)组成。单元为存储信息的电子电路。数据块下文中是指用于存储数据的存储器装置的单元，且可包含一组存储器单元、字线组、字线或单个存储器单元。存储器页(本文中也被称为“页”)存储与从主机系统接收的数据相对应的一或多个位的二进制数据。数据块的存储器单元可沿着多个单独字线布置。为了实现高密度，非易失性存储器装置中的存储器单元串可经构造以包含至少部分地围绕沟道材料柱的多个存储器单元。存储器单元可耦合到存取线(其通常被称为“字线”)，通常与存储器单元共同制作，以便在存储器块中形成串阵列。某些非易失性存储器装置的紧凑性质(例如3D快闪NAND存储器)意指字线对于存储器块内的许多存储器单元为共用的。
每一数据块可包含多个子块，其中每一子块由从分享位线延伸的相关联柱(例如，垂直导电迹线)定义。每一柱可包含多个数据存储装置，所述数据存储装置耦合到虚拟字线(即，通常不用于存储主机数据的字线)及数据字线(即，通常用于存储主机数据的字线)。
在某些操作中可单独存取数据块的子块(例如，执行程序或读取操作)，而其它操作(例如，块擦除操作)应用于整个数据块。由于某些存储器装置(例如，三维NAND)中的数据块可包含结构，所述结构用于选择性地启用与某些子块相关联的柱，同时禁用与其它子块相关联的柱，启用子块擦除可为所期望的以便改进存储器子系统的块擦除操作的性能及粒度。在一个实施例中，此结构用于启用某些柱，同时禁用其它柱包含位于每一柱的一端或两端处的一或多个选择栅极装置。取决于所施加的控制信号，这些选择栅极装置可启用或禁用通过柱的信号的传导。在一个实施例中，与数据块中每一柱相关联的选择栅极装置经单独控制。
常规存储器装置对整个数据块执行擦除操作，其中不支持对其执行擦除操作的存储器区域的大小的较小粒度。此固定大小的擦除块为存储器子系统引入等待时间，因为擦除操作以高频率执行。此外，对于多维存储器装置(例如，3D NAND)，改进等待时间尤为重要，以便利用新存储器装置的高级架构。为了启用多维存储器装置的经改进性能，可期望仅对数据块的某些部分执行擦除操作的解决方案，从而通过减少数据验证操作的数目来加速擦除操作。
本公开的方面通过对数据块的选定子块执行擦除操作，同时禁止对数据块的未选定子块执行擦除操作，从而解决上述及其它缺陷。在实施方案中，数据块的所有子块接收来自位线的呈输入电压形式的相同擦除信号。为了抑制擦除某些子块，在被排除子块的数据字线处施加的沟道电压应尽可能接近零伏。可逐步将电压从输入电压值(例如，24伏)降低到零伏，以便使对被排除子块的存储器单元的干扰最小化。上述情形可通过使用耦合到多个选择栅极装置(SGD)的一组字线及耦合到多个数据存储装置的一组字线(例如，虚拟字线及可能数据字线)逐渐降低输入电压来实现，使得每一装置处的栅极电压可比前一个装置处的栅极电压小预定降压区间。SGD的数目及字线组特定于数据块的每一子块。通过在每一装置处将栅极电压降低降压区间，当栅极电压到达将用于存储主机数据的第一数据字线时，第一数据字线处接收的柱电压的值降低到大约0伏，因此抑制被排除子块中的擦除操作，同时使对被排除子块的存储器单元的干扰(例如，由热电子注入引起的)最小化。
在某些实施方案中，可通过使用本地字线(WL)连接短路连接两个数据块的邻近字线来链接两个邻近数据块，使得一个数据块的WL使用连接短路连接到其它数据块的对应WL。当连接两个WL时，可使用单个串驱动器驱动两个WL，因此使得能够将单个读取或编程操作应用于两个连接WL。然而，为实现对子块粒度的擦除操作，可期望具有用于某些数据字线的单独串驱动器。作为实例，将最顶部的数据字线添加到应用电压降压的字线组可确保栅极电压到其到达需要擦除抑制的数据字线(例如，用于存储主机数据的数据字线)时降低到至少0伏。在此状况下，将用于电压降压的数据块的数据字线可具有单独的串驱动器，所述串驱动器不由其它数据块中的对应数据字线共享。上述情形可通过禁用连接两个数据块的那些数据字线的本地连接短来进行，如下文更详细地解释。
在某些实施方案中，存储器子系统可通过减少向存储器装置供应电压所需的电压供应数目来降低存储器装置的总功耗。例如，存储器子系统可通过调整每一装置的阈值电压来实现在数据块的两个邻近装置之间共享电压电源，使得在邻近装置的栅极处施加相同的电压可致使每一装置处的降压电压相同。在实施方案中，在邻近装置之间共享电压电源可适用于连接到虚拟字线的某些装置(包含选择栅极装置及数据存储装置)。
在某些实施方案中，存储器子系统可通过增加数据块某些字线之间的氧化物层的厚度，进一步减少电压降压过程期间产生的干扰(例如，热电子干扰)。例如，虚拟字线之间的氧化物层的厚度可增加预定量，因此提供较长沟道，用于在到达数据块的数据线之前使栅极电压降压。在实施方案中，可计算氧化物中厚度增加的预定量，以便使数据块的读取性能损失最小化。
管理本文中所描述的存储器子系统中的数据块的子块擦除操作的技术实现存储器子系统的经改进总性能。启用用于擦除操作的选择性子块同时禁止对其它子块的擦除操作增加待执行擦除操作的数据单元的粒度，从而致使存储器子系统中的数据块的更高效擦除操作。例如，在数据块处接收的读取及写入操作不再需要在可执行所述操作之前等待耗时的擦除操作完成。此外，由于某些子块可从擦除操作排除，因此对存储器装置的数据块执行擦除操作的等待时间可显著减少。假设以高频对存储器装置执行擦除操作，因此在增加擦除操作的粒度的同时减少等待时间或擦除操作改进存储器装置的整体性能。
图1根据本公开的一些实施例说明包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)，或此类组合。
存储器子系统110可为存储装置、存储器模块或存储装置及存储器模块的混合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)卡及硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小型DIMM(SO-DIMM)及各种类型的非易失性双列直插式存储器模块(NVDIMM)。
计算系统100可为计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它交通工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，包含在运载工具、工业设备或联网商用装置中的计算机)，或包含存储器及处理装置的此类计算装置。
计算系统100可包含主机系统120，所述主机系统耦合到一或多个存储器子系统110。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1说明耦合到一个存储器子系统110的主机系统120的一个实例。如本文中所使用，“耦合到”或“与...耦合”通常是指组件之间的连接，所述连接可为间接通信连接或直接通信连接(例如，无需中间组件)，无论有线还是无线的，包含例如电、光学、磁性等连接。
主机系统120可包含处理器芯片组及由处理器芯片组执行的软件堆栈。处理器芯片组可包含一或多个核心、一或多个高速缓冲存储器、存储器控制器(例如，NVDIMM控制器)及存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120例如使用存储器子系统110将数据写入到存储器子系统110，且从存储器子系统110读取数据。
主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行先进技术附件(SATA)接口、快速外围组件互连(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行附接SCSI(SAS)、双数据速率(DDR)存储器总线、小计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接字接口)等。物理主机接口可用于在主机系统120与存储器子系统110之间传输数据。当存储器子系统110通过PCIe接口与主机系统120耦合时，主机系统120可进一步利用高速NVM(NVMe)接口存取存储器组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传递控制、地址、数据及其它信号的接口。图1说明存储器子系统110作为实例。通常，主机系统120可经由相同的通信连接、多个单独的通信连接及/或通信连接的组合存取多个存储器子系统。
存储器装置130、140可包含不同类型的非易失性存储器装置及/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可(但不限于)随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)及同步动态随机存取存储器(SDRAM)。
非易失性存储器装置的一些实例(例如，存储器装置130)包含“与非”(NAND)类型快闪存储器及就地写入存储器，例如三维交叉点(“3D交叉点”)存储器。非易失性存储器的交叉点阵列可结合可堆叠的交叉网格化数据存取阵列基于体电阻的改变执行位存储。此外，与许多基于快闪存储器的存储器相比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下编程非易失性存储器单元。NAND型快闪存储器包含二维NAND(2D NAND)及三维NAND(3D NAND)。
存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如，单层级单元(SLC)可每单元存储一个位。其它类型的存储器单元(例如多层级单元(MLC)、三层级单元(TLC)及四层级单元(QLC))可每单元存储多个位。在一些实施例中，存储器装置130中的每一个可包含一或多个存储器单元阵列，诸如SLC、MLC、TLC、QLC或此类的任一组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分及MLC部分、TLC部分或QLC部分。此外，存储器装置130的存储器单元可经分组为页，所述页可指代用于存储数据的存储器装置的逻辑单元。对于一些类型的存储器(例如，NAND)，可将页分组以形成块。
尽管描述了非易失性存储器组件，例如非易失性存储器单元的3D交叉点阵列及NAND类型快闪存储器(例如，2D NAND、3D NAND)，存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫属化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)，磁随机存取存储器(MRAM)、旋转传送扭矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻随机存取存储器(RRAM)、氧化物基RRAM(OxRAM)、“或非”(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)。
存储器子系统控制器115(或为简单起见，控制器115)可与存储器装置130通信以执行例如在存储器装置130处读取数据、写入数据或擦除数据的操作以及其它此类操作。存储器子系统控制器115可包含例如一或多个集成电路及/或离散组件的硬件、缓冲存储器或其组合。硬件可包含具有专用(即，硬编码)逻辑的数字电路系统，以执行本文中所描述的操作。存储器子系统控制器115可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)，或其它合适处理器。
存储器子系统控制器115可包含经配置以执行存储在本地存储器119中的指令的处理器117(例如，处理装置)。在所说明实例中，存储器子系统控制器115的本地存储器119包含嵌入式存储器，所述嵌入式存储器经配置以存储用于执行控制存储器子系统110的操作(包含处置存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流以及例程的指令。
在一些实施例中，本地存储器119可包含存储存储器指针、所提取数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然图1中的实例存储器子系统110已被说明为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含控制器115，且替代地可依赖于外部控制(例如，由外部主机，或由与存储器子系统分开的处理器或控制器提供)。
通常，存储器子系统控制器115可从主机系统120接收命令或操作，且可将命令或操作转换为指令或适当的命令，以实现对存储器装置130的所要存取。存储器子系统控制器115可负责其它操作，例如损耗均衡操作、无用信息收集操作、错误检测与纠错码(ECC)操作、加密操作、高速缓冲操作，以及与存储器装置130相关联的逻辑地址(例如，逻辑块地址(LBA)、命名空间)与物理地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115可进一步包含主机接口电路系统，以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收的命令转换为命令指令以存取存储器装置130，以及将与存储器装置130相关联的响应转换为用于主机系统120的信息。
存储器子系统110还可包含未说明的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓冲存储器或缓冲器(例如，DRAM)及地址电路系统(例如，行解码器及列解码器)，其可自存储器子系统控制器115接收地址并解码所述地址以存取存储器装置130。
在一些实施例中，存储器装置130包含本地媒体控制器135，所述本地媒体控制器结合存储器子系统控制器115操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子系统控制器115)可外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器装置130为受管理存储器装置，其为与用于媒体管理的本地控制器(例如，本地控制器135)一起组合在同一存储器装置封装内的原始存储器装置。受管理存储器装置的实例为受管理NAND(MNAND)装置。
在一个实施例中，存储器子系统110包含子块擦除管理组件113，所述子块擦除管理组件可用于对存储器装置130或存储器装置140的数据块的一或多个子块执行擦除操作，同时防止数据块的其它子块被擦除操作擦除。在实施方案中，为了禁止擦除数据块的未选定子块，在未选定子块的数据字线处施加的栅极电压可降低到大约零伏，因此抑制在未选定子块处施加的擦除信号，并防止存储在数据字线上的数据被擦除。子块擦除管理组件113可将栅极电压从输入电压值(例如，24伏)逐渐降低到零伏，以便使对未选定子块的存储器单元的干扰最小化。子块擦除管理组件113可使用耦合到多个选择栅极装置(SGD)的一组字线及耦合到多个数据存储装置的一组字线(例如，虚拟字线)降低栅极电压，使得每一字线处的栅极电压可比前一个字线处的栅极电压小预定降压区间(例如，3.5V的降压区间)。
在一个实施方案中，子块擦除管理组件113可进一步使得未选定子块的最顶部一或多个数据字线(即，最接近于共享位线的一或多个数据字线)能够由与数据块的邻近子块的对应最顶部数据字线不同的串驱动器驱动。作为说明性实例，可通过使用本地字线(WL)连接短路连接两个数据块的邻近数据字线来链接两个邻近数据库，使得一个数据块的数据字线使用连接短路连接到其它数据块的对应数据字线。在连接两个数据字线时，可使用单个串驱动器来驱动两个数据字线，因此使得能够将单个读取或编程操作应用于两个连接的字线。然而，为实现对单个子块的擦除操作，未选定子块的一或多个数据字线可需要与选定子块的数据字线不同的串驱动器(例如，因为未选定子块的一或多个数据字线可在电压降压过程中使用)。在此状况下，子块擦除管理组件113可禁用将用于电压降压过程的数据字线的本地连接短路，如图2中更详细解释。因此，可将与施加到包含在擦除操作中的数据字线的栅极电压不同的栅极电压施加到用于电压降压的数据字线。
在某些实施方案中，子块擦除管理组件113可通过减少向存储器装置130供应电压所需要的电压电源的数目来改进存储器装置130的功耗。在此状况下，子块擦除管理组件113可通过调整每一装置的阈值电压，实现在数据块的两个邻近装置之间共享电压电源，使得在邻近装置的栅极处施加相同的电压可致使每一装置处的降压电压相同。在实施方案中，在邻近装置之间共享电压电源可适用于连接到虚拟字线的某些装置(包含选择栅极装置及数据存储装置)。
在某些实施方案中，子块擦除管理组件113可进一步减少对数据块的存储器单元的干扰，所述干扰可由因电压降压过程而产生的热电子注入引起的。例如，当给定字线处的栅极电压突然降低时，字线可受到热电子(“热-e”)干扰，其中栅极与源极之间的大电压差致使将残余电子从漏极耗尽区域注入到浮动栅极中。在此状况下，子块擦除管理组件113可实现增加数据块的某些字线之间的氧化物层的厚度，以增加内部沟道长度，以提供更好的信号隔离。例如，虚拟字线之间的氧化物层的厚度可增加预定量，因此提供较长沟道，用于在到达数据块的数据线之前使栅极电压降压。在实施方案中，可计算氧化物中厚度增加的预定量，以便使数据块的读取性能损失最小化。
图2为根据本公开的一些实施例说明存储器子系统中的存储器装置的数据块中的选择栅极装置及数据存储装置的框图。在一个实施例中，数据块200表示构成存储器装置130或存储器装置140的任何数据块。数据块200可为存储器装置中多个物理块中的一个，且可包含一组存储器页。存储器页存储对应于从主机系统接收的数据的一或多个二进制数据位。数据块200的存储器单元可沿着多个单独字线230及233布置。数据块200可包含具有有从其延伸到单独源极线220的多个柱212、214、216、218的共享位线210。每一柱可为垂直导电迹线，柱212、214、216、218中的每一个与字线230及233中的每一个的交叉点形成存储器单元。因此，柱212、214、216、218中的每一个在数据块200内形成单独子块，其中每一子块可单独地存取。为了启用待对给定子块执行的存取操作，例如编程操作或读取操作，数据块200包含多个选择栅极装置，以选择性地启用与某些子块相关联的柱(例如，柱212)，同时禁用与其它子块相关联的柱(例如，柱214、216、218)。例如，每一柱可包含第一端(例如，漏极端)处的多个选择栅极装置(例如，SGD0、SGD1、SGD2)及第二端(例如，源极端)的多个选择栅极装置(例如，SGS0、SGS1、SGS2)。在其它实例中，可在子块的每一端处使用不同数目的选择栅极装置。
在一个实施例中，数据块200中的选择栅极装置是使用可编程替换栅极晶体管形成。因此，选择栅极装置具有经编程阈值电压。取决于相对于阈值电压所施加的控制信号的量级，选择栅极装置可启用或禁用通过对应柱的信号的传导。例如，如果施加于选择栅极装置的控制信号的量级小于阈值电压，那么选择栅极装置可关闭，且可防止信号流过对应柱。相反，如果控制信号的量级大于阈值电压，那么选择栅极装置可打开，且可准许信号流过对应柱。在一个实施例中，单独地控制与数据块200中的每一柱相关联的选择栅极装置，使得信号流可在某些柱中被阻止，同时在其它柱中被准许。替换栅极晶体管具有相对较短内部沟道长度，且因此容易发生一定量的信号泄漏。因此，在一个实施例中，数据块200中的每一柱在漏极端及源极端中的每一个处具有多个选择栅极装置，有效地增加内部沟道长度，以在关断时提供更好的信号隔离。
在垂直导电迹线上的选择栅极装置之后为耦合到虚拟字线230的数据存储装置，然后为耦合到数据字线233的另一组数据存储装置。在某些实施方案中，为了支持多维存储器装置(例如，3D NAND)的改进等待时间，存储器子系统110可实现连接两个邻近数据块以形成数据块200。作为实例，存储器子系统110可使用数据字线233之间的本地字线(WL)连接短路235将一个数据块的子块214连接到邻近数据块的子块216，使得子块214的数据WL使用连接短路连接到子块216的对应数据WL。然而，这些连接短路导致对连接在一起的数据字线施加相同电压。假设从擦除操作排除某些子块可需要向被排除子块的最顶部数据字线施加不同于在包含在擦除中的子块的最顶部数据线处所施加的电压的电压，对于某些数据字线可消除连接短路。例如，最顶部数据字线234可具有单独串驱动器，以便使得能够将不同的电压施加到数据字线234，而不影响邻近子块中的对应数据字线。因此，如在图2中所展示，子块212的数据字线234可与子块214的对应数据字线断开连接。因此，因为数据块200的最顶部数据字线234没有连接短路，所以数据字线234可用于使栅极电压阶跃以从擦除操作排除子块212的过程，而子块214的对应数据字线可具有向其施加的不同的电压，以在擦除操作中包含子块214。
图3为根据本公开的一些实施例说明在擦除操作期间使用装置串的栅极电压降压过程的图。在一个实施例中，串320可为与图2中所说明的柱212相同或相似。如上文所描述，串320包含多个漏极选择栅极(SGD)装置SGD0到SGD4，多个数据存储装置，每一装置连接到单独的字线(WL)WLn到WLn+3。在一个实施例中，数据存储装置中的一或多个连接到虚拟字线WLn+1到WLn+3且通常不用于存储数据。串320可进一步包含连接到数据WL的多个数据存储装置。在电压降压过程中，可使用至少一个数据WL WLn。取决于实施例，可存在任何数目个数据字线。在一个实施例中，串320表示从擦除操作排除的数据块的子块。如上文所描述，数据块可包含具有额外装置串的额外子块。
如上文关于图1所描述，在一个实施例中，子块擦除管理组件113可向串320的不同装置的栅极端子施加不同的电压信号，以在擦除操作期间逐渐降低输入电压，使得将串320的数据字线从擦除操作排除。此电压可被称为栅极电压(Vg)。此外，串320中的装置中的每一个均具有相关联阈值电压(Vt)，其表示每一装置从“关断”状态切换到“接通”状态的电压，或反之亦然。例如，SGD装置SGD0到SGD4及数据存储装置WLn到WLn+3中的每一个可具有3V的阈值电压。在一个实施方案中，串320的沟道电势310表示每一装置的控制栅极处所施加的电压(即，栅极电压(Vg))与装置的阈值电压(Vt)之间的差。
在某些实施方案中，子块擦除管理组件113可确定用于逐步降低每一连续装置处的栅极电压的降压间隔，使得施加到将用于存储主机数据的第一数据字线的栅极电压可达到阈值电平。在实施方案中，阈值电平可为足够小使得存储在数据字线处的数据被保留且不被擦除的电压量。例如，阈值电平可为大约零伏。在某些实施方案中，存储器子系统110可在降低施加在连接到每一SGD的每一字线、每一虚拟字线及栅极电压的降压过程中所使用的每一数据字线处的栅极电压时使用大约3.5伏的降压区间，使得在每一字线处所施加的电压比在前一个字线处所施加的电压小大约3.5伏。例如，如果栅极电压降压过程从SGD2开始，其中SGD2处的Vg＝23.5V，那么SGD1处的Vg可为20V(即，在前一个SGD2处的23.5V栅极电压减去3.5V的降压区间)。通过使每一装置SGD0到SGD4及WLn到WLn+3处的Vg降低3.5V降压区间，结果可为WLn+3处的Vg为13V，WLn+2处的Vg为9.5V，WLn+1处的Vg为6V，且WLn处的Vg为2.5V。
使栅极电压逐渐降压为所期望的，以避免WLn+3与WLn之间的沟道电势发生急剧改变。沟道电势的此急剧改变可产生大电场，导致热电子注入的增加，此将放大串320的数据字线的擦除干扰问题。如在图3中所说明，通过逐渐降低每一装置处的栅极电压，沟道电势310也逐渐降低，因此使对数据字线的干扰最小化。因此，SGD2的漏极侧上的沟道电势320为20.5V(即，23.5V的栅极电压减去3V的阈值电压)。类似地，SGD1处的沟道电势320为17V(20V-3V)，SGD0处的沟道电势320为13.5V。沟道电势320在虚拟字线WLn+3到WLn+1及数据字线WLn处继续逐渐降低，使得WLn+3处的沟道电势320为10V，WLn+2处的沟道电势320为6.5V，且WLn+1处的沟道电势320为3V。沟道电势320在其到达第一数据字线WLn时约为-0.5V。因为用于存储数据的数据字线处的沟道电势320接近于零，所以擦除信号将不影响存储在串320的数据字线处的数据，因此数据将从擦除排除。
图4为根据本公开的一些实施例说明在存储器子系统中实施子块擦除操作的实例方法的流程图。方法400可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑，微代码，装置的硬件，集成电路等)，软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法400为图1的子块擦除管理组件113执行。尽管以特定顺序或次序展示，但除非另有规定，否则可修改过程的次序。因此，所说明的实施例应仅理解为实例，且所说明的过程可以不同次序执行，且某些过程可并行执行。另外，在各种实施例中可省略一或多个过程。因此，并非每一实施例中需要所有过程。其它过程流程也是可能的。
在操作410处，处理逻辑接收擦除存储在存储器装置130的数据块处的数据的擦除请求。在实施方案中，擦除请求识别用于擦除的数据块的一组子块中的选定子块。在一个实施方案中，数据块的每一子块可包含多个选择栅极装置(SGD)及多个数据存储装置，如本文中上文更详细解释。
在操作420处，处理装置循环通过未选定用于擦除的子块集，以逐渐抑制输入电压信号，使得不擦除存储在未选定子块的数据字线处的数据。如上文所解释，处理逻辑在数据块的每一子块的位线处施加输入电压(例如，24V)。
在操作430处，对于每一未选定子块，处理逻辑向耦合到子块的SDG装置的字线及与数据存储装置相关联的一组字线施加不同栅极电压，使得施加到连续字线的每一电压比施加到前一个字线的前一电压小等于降压区间(例如，3.5V区间)的量。在实施方案中，电压降压过程进一步包含每一字线具有低于装置处的栅极电压的阈值电压(例如，3V的阈值电压)，如此处更详细阐释。在此状况下，当电压降压过程完成时，在子块的第一可用数据字线(例如，用于存储主机数据的数据字线)处，栅极电压降低到至少0伏。
在操作440处，处理逻辑执行擦除操作以擦除存储在选定子块处的数据，同时禁止对存储在未选定子块处的数据进行擦除，如本文中上文更详细解释。
图5为根据本公开的一些实施例禁止对存储器子系统中数据块的未选定子块执行擦除操作的实例方法的流程图。方法500可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路、专用逻辑、可编程逻辑，微代码，装置的硬件，集成电路等)，软件(例如，在处理装置上运行或执行的指令)或其组合。在一些实施例中，方法500为图1的子块擦除管理组件113执行。尽管以特定顺序或次序展示，但除非另有规定，否则可修改过程的次序。因此，所说明的实施例应仅理解为实例，且所说明的过程可以不同次序执行，且某些过程可并行执行。另外，在各种实施例中可省略一或多个过程。因此，并非每一实施例中需要所有过程。其它过程流程也是可能的。
在操作510处，处理逻辑接收擦除存储在存储器装置130的数据块处的数据的请求。在某些实施方案中，数据块包含一组子块，且请求识别待擦除的数据块的一组子块中的一或多个选定子块。擦除请求中未识别的其它子块从擦除排除。在一个实施方案中，数据块的每一子块可包含多个选择栅极装置(SGD)及多个数据存储装置，如本文中上文更详细解释。
在操作520处，处理装置循环通过数据块的一组子块，以识别是否可擦除所述子块。在操作525处，如果处理逻辑确定子块被选定用于擦除，那么处理逻辑可循环到下一个子块，因为选定子块可准备好执行擦除操作。
另一方面，如果处理逻辑确定子块未选定用于擦除，那么在操作530处的处理逻辑可使用耦合到SGD装置的一组字线、一组虚拟字线及一或多个数据字线开始电压降压过程，如本文中上文更详细解释。如上文所解释，在电压降压过程完成之后，在存储主机数据的数据字线处所施加的栅极电压可为大约零伏，因此禁止存储在字线形式处的数据被擦除，如本文中上文更详细解释。
在操作535处，如果处理逻辑完成循环通过数据块的子块，那么在操作540处，处理逻辑可执行擦除操作以擦除存储在数据块的选定子块处的数据。在此状况下，因为在未选定子块的数据字线处的栅极电压已降低到零伏，而选定子块的数据字线处的栅极电压仍然为高(例如，24V)，所以擦除操作将仅擦除存储在选定子块处的数据。另一方面，如果操作535处的处理逻辑确定需要检查更多子块，那么处理逻辑可循环回到操作520以评估数据块的下一个子块。
图6为根据本公开的一些实施例说明在存储器子系统中的存储器装置的数据块之间共享串驱动器的框图。在实施方案中，在存储器子系统中支持子块擦除的能力有助于数据块之间共享串驱动器的特征，此致使数据块的大小增加。假设子块擦除使得能够对数据块的一或多个子块执行擦除操作，由于邻近块之间共享串驱动器所致的数据块的大小增加可对存储器装置的擦除操作的执行影响最小。
数据块620及数据块630为共享串驱动器622及串驱动器624的两个邻近数据块，以便减少数据块620、630的读取及写入操作的等待时间。在某些实施方案中，串驱动器622及串驱动器624可横跨每一数据块的字线相等地定位，使得在常规方法中，每一字线的等待时间减小到等待时间值的四分之一，其中每一数据块由置放在数据块的一端处的单个串驱动器驱动。在说明性实例中，字线等待时间可通被称为字线的电阻电容(RC)时间常数的常数来测量，使得字线中的较低电阻可导致RC时间常数的值越低，且存储器装置的性能越快。字线RC时间常数受字线的长度的影响很大，因为长字线可导致比较短字线更高的RC。因此，通过利用数据块620内的串驱动器622及串驱动器624，数据块620的字线可分为四个部分，其中串驱动器622沿两个方向驱动两个部分且串驱动器624沿相同两个方向驱动其它两个部分，如由图6中的虚线箭头所展示。因此，当仅使用一个串驱动器来驱动每一数据块时，字线RC常数减少了字线RC常数的四分之一。
图7说明计算机系统700的实例机器，在所述计算机系统内可执行用于致使机器执行本文中所论述的方法中的任何一或多者的指令集。在一些实施例中，计算机系统700可对应于主机系统(例如，图1的主机系统120)，其包含，耦合到，或利用存储器子系统(例如，图1的存储器子系统110)或可用于执行控制器的操作(例如，执行操作系统以执行对应于图1的子块擦除管理组件113的操作)。在替代实施例中，机器可连接(例如，联网)到LAN、内联网、外联网及/或因特网中的其它机器。机器可在客户端-服务器网络环境中以服务器或客户端机器的身份运行，作为对等(或分布式)网络环境中的对等机器运行，或作为云计算基础设施或环境中的服务器或客户端机器运行。
所述机器可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、移动电话、网络器具、服务器、网络路由器、交换机或网桥，或能够执行规定由所述机器进行的动作的指令集(按顺序或其它方式)的任何机器。此外，虽然说明单个机器，但术语“机器”还应被视为包含单独或联合执行一(或多个)指令集以执行本文所论述的方法中的任何一或多种的任何机器集合。
实例计算机系统700包含经由总线730彼此通信的处理装置702、主存储器704(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器706(例如，快闪存储器、静态随机存取存储器(SRAM)等)以及数据存储系统718。
处理装置702表示一或多个通用处理装置，例如微处理器、中央处理单元，等等。更具体地，处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器，或实施指令集组合的处理器。处理装置702还可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器，等等。处理装置702经配置以执行用于执行本文中所论述的操作及步骤的指令726。计算机系统700可进一步包含网络接口装置708以经由网络720进行通信。
数据存储系统718可包含机器可读存储媒体724(也被称作为计算机可读媒体)，其上存储体现本文中所描述的方法或功能中的任何一或多者的一或多个集合的指令726或软件。指令726还可在计算机系统700执行所述指令期间完全或至少部分地驻留在主存储器704内和/或处理装置702内，主存储器704和处理装置702也构成机器可读存储媒体。机器可读存储媒体724、数据存储系统718及/或主存储器704可对应于图1的存储器子系统110。
在一个实施例中，指令726包含用以实施对应于图1的子块擦除管理组件113的功能性的指令。虽然机器可读存储媒体724在实例实施例中被展示为单个媒体，但术语“机器可读存储媒体”应被视为包含存储一或多个指令集的单个媒体或多个媒体。术语“机器可读存储媒体”还应被视为包含能够存储或编码指令集以供机器执行且致使机器执行本公开的方法中的任何一或多个的任何媒体。因此，术语“机器可读存储媒体”应被视为包含(但不限于)固态存储器、光学媒体及磁媒体。
已在计算机存储器内的算法及数据位的操作的符号表示的形式来呈现前面的详细描述的一些部分。这些算法描述及表示为由所属数据处理领域的技术人员用于以向所属领域的其它技术人员传达其工作的本质的方式。算法此处且通常被认为导致所要结果的自洽操作序列。操作为需要物理操纵物理量的操作。通常，但非必需地，这些量可采取能够存储，组合，比较或以其它方式操纵的电或磁信号的形式。将这些信号称作位、值、元素、符号、字符、项、数字等等有时已证明是便利的(主要出于共用的原因)。
然而，应记住，所有这些术语及类似术语均与适当的物理量相关联，且仅作为应用于这些量的方便标签。本公开可是指计算机系统或类似电子计算装置的动作及过程，其将表示为计算机系统的寄存器及存储器内的物理(电子)量的数据操纵及变换为类似地表示为计算机系统存储器或寄存器或其它此类信息存储系统内的物理量的其它数据。
本公开还涉及用于执行本文中操作的设备。此设备可为特定目的而专门构造，或其可包含由存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的磁盘，包含软盘、光盘、CD-ROM及磁光盘，只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁或光卡，或适用于存储电子指令的任何类型的媒体，每一者都耦合到计算机系统总线。
本文中所呈现的算法及显示并不与任何特定计算机或其它设备内在地相关。根据本文中的教示，各种通用系统可与程序一起使用，或可证明构造更专用的装置以执行所述方法为方便的。各种这些系统的结构将如下文描述中所述。另外，不参考任何特定编程语言描述本公开。应理解，可使用各种编程语言来实施如本文中所描述的本公开的教示。
本公开可经提供作为计算机程序产品或软件，其可包含机器可读媒体，具有存储于其上的指令，所述指令可用于对计算机系统(或其它电子装置)进行编程以根据本公开执行处理。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁性磁盘存储媒体、光存储媒体、快闪存储器组件等。
在上述说明书中，本公开的实施例已参考其特定实例性实施例描述。显而易见的是，在不脱离所附权利要求书中所阐明的本公开的实施例的更广泛的精神和范围的情况下，可对其进行各种修改。因此，说明书及图式应考虑说明性而非限制性。

Claims (20)

1.一种用于操作存储器的方法，所述方法包括：
接收擦除存储在存储器装置的数据块处的数据的擦除请求，所述擦除请求识别所述数据块的多个子块中用于擦除的选定子块，所述多个子块中的每一个包括一或多个选择栅极装置SGD及多个数据存储装置；
对于所述多个子块中未选定用于擦除的每一子块：
在相应子块的位线处施加输入电压；及
将多个栅极电压施加到相应子块的多个字线，所述多个字线包括耦合到所述一或多个SGD的一或多个字线及耦合到所述多个数据存储装置中的第一子组的一或多个虚拟字线，其中施加到所述多个字线中的连续字线的所述多个栅极电压中的每一电压比施加到前一个字线的前一个电压小等于降压区间的量，且其中所述输入电压在用于存储主机数据的第一数据字线处降低到阈值电平；及
执行擦除操作以擦除存储在所述选定子块处的数据。
2.根据权利要求1所述的方法，其中所述多个字线进一步包括耦合到所述多个数据存储装置中的第二子组的一或多个数据字线，且其中所述一或多个数据字线是使用第一串驱动器驱动，所述第一串驱动器独立于用于驱动所述存储器装置的第二数据块的第二数据WL的第二串驱动器。
3.根据权利要求2所述的方法，其中所述输入电压等于24伏，其中所述阈值电平等于0伏，且其中所述降压区间等于3.5伏。
4.根据权利要求1所述的方法，其中所述输入电压等于24伏，其中所述阈值电平等于0伏，且其中所述降压区间等于4伏。
5.根据权利要求1所述的方法，其中所述一或多个SGD及所述一或多个数据存储装置中的每一装置具有比所述输入电压低的相关联阈值电压。
6.根据权利要求5所述的方法，其中所述阈值电压等于3伏。
7.根据权利要求1所述的方法，其进一步包括：
将电压电源连接到所述一或多个SGD中的两个邻近SGD，以实现在所述两个邻近SGD之间共享所述电压电源。
8.根据权利要求1所述的方法，其进一步包括：
将电压电源连接到所述一或多个虚拟字线中的两个邻近虚拟字线，以实现在所述两个邻近虚拟字线之间共享所述电压电源。
9.根据权利要求1所述的方法，其中安置在所述一或多个虚拟字线中的两个邻近虚拟字线之间的第一氧化物层的第一厚度比安置在所述数据块的一或多个数据字线中的两个邻近数据字线之间的第二氧化物层的第二厚度大。
10.一种存储器系统，所述系统包括：
存储器装置；及
处理装置，其与所述存储器装置操作地耦合，以执行包括以下的操作：
接收擦除存储在存储器装置的数据块处的数据的擦除请求，所述擦除请求识别所述数据块的多个子块中用于擦除的选定子块，所述多个子块中的每一个包括一或多个选择栅极装置SGD及多个数据存储装置；
对于所述多个子块中未选定用于擦除的每一子块：
在相应子块的位线处施加输入电压；及
将多个栅极电压施加到所述相应子块的多个字线，所述多个字线包括耦合到所述一或多个SGD的一或多个字线及耦合到所述多个数据存储装置中的第一子组的一或多个虚拟字线，其中施加到所述多个字线中的连续字线的所述多个栅极电压中的每一电压比施加到前一个字线的前一个电压小等于降压区间的量，且其中所述输入电压在用于存储主机数据的第一数据字线处降低到阈值电平；及
执行擦除操作以擦除存储在所述选定子块处的数据。
11.根据权利要求10所述的系统，其中所述多个字线进一步包括耦合到所述多个数据存储装置中的第二子组的一或多个数据字线，且其中所述一或多个数据字线是使用第一串驱动器驱动，所述第一串驱动器独立于用于驱动所述存储器装置的第二数据块的第二数据WL的第二串驱动器。
12.根据权利要求10所述的系统，其中所述一或多个SGD及所述一或多个数据存储装置中的每一装置具有比所述输入电压低的相关联阈值电压。
13.根据权利要求10所述的系统，其中所述处理装置执行包括以下的进一步操作：
将电压电源连接到所述一或多个SGD中的两个邻近SGD，以实现在所述两个邻近SGD之间共享所述电压电源。
14.根据权利要求10所述的系统，其中所述处理装置执行包括以下的进一步操作：
将电压电源连接到所述一或多个虚拟字线中的两个邻近虚拟字线，以实现在所述两个邻近虚拟字线之间共享所述电压电源。
15.根据权利要求10所述的系统，其中安置在所述一或多个虚拟字线中的两个邻近虚拟字线之间的第一氧化物层的第一厚度比安置在所述数据块的一或多个数据字线中的两个邻近数据字线之间的第二氧化物层的第二厚度大。
16.一种存储器装置，其包括：
所述存储器装置的数据块的多个子块中的第一子块，所述第一子块包括用于擦除操作的选定子块，其中所述多个子块中的每一子块包括一或多个选定栅极装置SGD及多个数据存储装置；及
所述存储器装置的所述数据块的所述多个子块中的第二子块，所述第二子块包括未选定用于所述擦除操作的子块，其中所述第二子块的多个字线经配置以在对所述选定子块执行的所述擦除操作期间接收不同栅极电压，所述多个字线包括耦合到所述第二子块的一或多个SGD的一或多个字线及耦合到所述第二子块的多个数据存储装置中的第一子组的一或多个虚拟字线，其中施加到所述多个字线中的连续字线的每一栅极电压比施加到前一个字线的前一个栅极电压小等于降压区间的量，其中栅极电压在用于存储主机数据的第一数据字线处降低到阈值电平。
17.根据权利要求16所述的存储器装置，其中所述一或多个SGD及所述一或多个数据存储装置中的每一装置具有比在相应装置处所施加的对应栅极电压低的相关联阈值电压，其中所述阈值电平等于0伏。
18.根据权利要求16所述的存储器装置，其中第一电压电源连接到所述一或多个SGD中的两个邻近SGD，以实现在所述两个邻近SGD之间共享所述第一电压电源，且其中第二电压电源连接到所述一或多个虚拟字线中的两个邻近虚拟字线，以实现在所述两个邻近虚拟字线之间共享所述第二电压电源。
19.根据权利要求16所述的存储器装置，其中所述多个字线进一步包括耦合到所述第二子块的所述多个数据存储装置中的第二子组的一或多个数据字线，且其中所述第二子块的所述一或多个数据字线是使用第一串驱动器驱动，所述第一串驱动器独立于用于驱动所述数据块的所述多个子块中的所述第一子块的第二一或多个数据字线的第二串驱动器。
20.根据权利要求16所述的存储器装置，其中安置在所述一或多个虚拟字线中的两个邻近虚拟字线之间的第一氧化物层的第一厚度比安置在所述数据块的一或多个数据字线中的两个邻近数据字线之间的第二氧化物层的第二厚度大。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020123009A (ja) * 2019-01-29 2020-08-13 キオクシア株式会社 計算装置、シミュレーション支援装置、及びプログラム
US11557341B2 (en) * 2019-12-27 2023-01-17 Micron Technology, Inc. Memory array structures and methods for determination of resistive characteristics of access lines
US11335412B2 (en) * 2019-12-31 2022-05-17 Micron Technology, Inc. Managing sub-block erase operations in a memory sub-system

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102592668A (zh) * 2011-01-04 2012-07-18 三星电子株式会社 非易失性存储设备和系统及编程非易失性存储设备的方法
JP2013200913A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 半導体記憶装置
CN108089992A (zh) * 2016-11-22 2018-05-29 三星电子株式会社 操作非易失性存储器装置的方法
CN109087917A (zh) * 2017-06-13 2018-12-25 爱思开海力士有限公司 非易失性存储器件
CN109119120A (zh) * 2017-06-22 2019-01-01 西部数据技术公司 非易失性存储器子区块擦除干扰管理方案

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US1083992A (en) 1912-11-19 1914-01-13 Silverease Company Inc Apparatus for cleaning articles.
US9563504B2 (en) * 2014-12-05 2017-02-07 Sandisk Technologies Llc Partial block erase for data refreshing and open-block programming
US10482985B2 (en) * 2018-02-05 2019-11-19 Sandisk Technologies Llc Dynamic erase loop dependent bias voltage
US10839922B2 (en) * 2018-05-26 2020-11-17 Sandisk Technologies Llc Memory disturb detection
US20210272638A1 (en) * 2018-12-25 2021-09-02 Intel Corporation Reduced-pass erase verify for nonvolatile storage media
US10878907B1 (en) * 2019-06-05 2020-12-29 Sandisk Technologies Llc Sub-block size reduction for 3D non-volatile memory
US11335412B2 (en) * 2019-12-31 2022-05-17 Micron Technology, Inc. Managing sub-block erase operations in a memory sub-system

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102592668A (zh) * 2011-01-04 2012-07-18 三星电子株式会社 非易失性存储设备和系统及编程非易失性存储设备的方法
JP2013200913A (ja) * 2012-03-23 2013-10-03 Toshiba Corp 半導体記憶装置
CN108089992A (zh) * 2016-11-22 2018-05-29 三星电子株式会社 操作非易失性存储器装置的方法
CN109087917A (zh) * 2017-06-13 2018-12-25 爱思开海力士有限公司 非易失性存储器件
CN109119120A (zh) * 2017-06-22 2019-01-01 西部数据技术公司 非易失性存储器子区块擦除干扰管理方案

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