CN116343876A - 存储器子系统中的存储器单元的多阶段擦除操作 - Google Patents

Abstract

本公开涉及存储器子系统中的存储器单元的多阶段擦除操作。存储器装置中的控制逻辑执行编程操作以将一组存储器单元中的存储器单元编程到编程电平。执行第一擦除子操作以将所述存储器单元擦除到第一阈值电压电平，所述第一擦除子操作包含将具有第一擦除电压电平的第一擦除脉冲施加到所述存储器单元。执行第二擦除子操作以将所述存储器单元擦除到第二阈值电压电平，所述第二擦除子操作包含将具有第二擦除电压电平的第二擦除脉冲施加到所述存储器单元，其中所述第一擦除脉冲的所述第一擦除电压电平低于所述第二擦除脉冲的所述第二擦除电压电平。

Description

存储器子系统中的存储器单元的多阶段擦除操作

技术领域

本公开的实施例大体上涉及存储器子系统，且更具体地说，涉及存储器子系统中的存储器单元的多阶段擦除操作。

背景技术

存储器子系统可包含存储数据的一或多个存储器装置。所述存储器装置可例如为非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据以及从存储器装置检索数据。

发明内容

本公开的一方面涉及一种存储器装置，其包括：存储器阵列，其包括一组存储器单元；和控制逻辑，其以操作方式与所述存储器阵列耦合，以执行包括以下各项的操作：执行编程操作以将所述一组存储器单元中的存储器单元编程到编程电平；执行第一擦除子操作以将所述存储器单元擦除到第一阈值电压电平，所述第一擦除子操作包含将具有第一擦除电压电平的第一擦除脉冲施加到所述存储器单元；以及执行第二擦除子操作以将所述存储器单元擦除到第二阈值电压电平，所述第二擦除子操作包含将具有第二擦除电压电平的第二擦除脉冲施加到所述存储器单元，其中所述第一擦除脉冲的所述第一擦除电压电平低于所述第二擦除脉冲的所述第二擦除电压电平。

本公开的另一方面涉及一种方法，其包括：在经执行以编程存储器单元的编程操作之后的第一时间，执行多阶段擦除操作的第一擦除子操作以将所述存储器单元擦除到第一阈值电压电平；以及在第二时间执行所述多阶段擦除操作的第二擦除子操作以将所述存储器单元擦除到低于所述第一阈值电压电平的第二阈值电压电平。

本公开的又一方面涉及一种存储器装置，其包括：存储器阵列，其包括多个存储器单元；和控制逻辑，其以操作方式与所述存储器阵列耦合，以执行包括以下各项的操作：在经执行以编程所述多个存储器单元中的存储器单元的编程操作之后的第一时间，执行多阶段擦除操作的第一擦除子操作以将所述存储器单元擦除到第一阈值电压电平；以及在第二时间执行所述多阶段擦除操作的第二擦除子操作以将所述存储器单元擦除到低于所述第一阈值电压电平的第二阈值电压电平。

附图说明

根据下文给出的详细描述和本公开的各种实施例的附图，将更充分地理解本公开。

图1A说明根据一些实施例的包含存储器子系统的实例计算系统。

图1B是根据实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。

图2A-2C是根据实施例的可用在参考图1B所描述的类型的存储器中的存储器单元阵列的部分的示意图。

图3是根据实施例的可在参考图1B描述的类型的存储器中使用的存储器单元阵列的一部分的示意框图。

图4是根据本公开的一或多个实施例的对应于实例PE循环的执行的实例时间线，所述PE循环包含多阶段擦除操作以擦除包含经标识用于在后续编程操作之前擦除的存储器装置的目标存储器单元的存储器块。

图5说明根据本公开的实施例的与多阶段擦除操作的第一擦除子操作的执行相关联的实例阈值电压分布。

图6说明根据本公开的实施例的包含多阶段擦除操作的实例无用单元收集过程。

图7是根据本公开的一些实施例的包含用以擦除存储器子系统中的存储器装置的存储器单元的多阶段擦除操作的编程-擦除循环的实例方法的流程图。

图8是本公开的实施例可在其中操作的实例计算机系统的框图。

具体实施方式

本公开的各方面涉及使用推挽(push-pull)或软擦除操作编程存储器子系统中的存储器装置。存储器子系统可以是存储装置、存储器模块，或存储装置和存储器模块的混合。下文结合图1A来描述存储装置和存储器模块的实例。通常，主机系统可利用存储器子系统，所述存储器子系统包含一或多个组件，例如存储数据的存储器装置。主机系统可提供数据以存储在存储器子系统处，且可请求从存储器子系统检索数据。

存储器子系统可包含高密度非易失性存储器装置，其中当没有电力供应到存储器装置时期望保持数据。非易失性存储器装置的一个实例是“与非”(NAND)存储器装置。下文结合图1A描述非易失性存储器装置的其它实例。非易失性存储器装置是一或多个裸片的封装。每个裸片可由一或多个平面组成。对于一些类型的非易失性存储器装置(例如，NAND装置)，每一平面由一组物理块组成。每个块由一组页组成。每个页由一组存储器单元(“单元”)组成。单元是存储信息的电子电路。取决于单元类型，单元可存储一或多个位的二进制信息，且具有与存储的位数目相关的各种逻辑状态。逻辑状态可表示为二进制值，例如“0”和“1”，或此类值的组合。

存储器单元形成于由导电线连接的列(也称为位线)和由导电线连接的行(也称为字线)的阵列中的硅晶片上。字线可指连接存储器装置的一组(例如，一行)存储器单元的控制栅极的导电线，其结合一或多个位线用以产生存储器单元中的每一者的地址。位线和字线的相交处构成存储器单元的地址。

下文中，块是指存储器装置中用于存储数据的单元，且可包含存储器单元群组、字线群组、字线或个别存储器单元。每个块可包含数个子块，其中每个子块由从共享位线延伸的相关联柱(例如，竖直导电迹线)限定。存储器页(在本文中也称为“页”)存储对应于从主机系统接收到的数据的一或多位二进制数据。为了实现高密度，非易失性存储器装置中的存储器单元串可被构造成包含至少部分围绕多晶硅沟道材料(即，沟道区)的柱的若干存储器单元。存储器单元可耦合到通常与存储器单元共同制造的存取线(即，字线)，以便在存储器块中形成串阵列(例如，存储器阵列)。例如3D快闪NAND存储器的某些非易失性存储器装置的紧凑性质意味着字线对于存储器块内的许多存储器单元来说是通用的。一些存储器装置使用某些类型的存储器单元，例如在每个存储器单元中存储三位数据的三层级单元(TLC)存储器单元)，这使得更多应用能够从传统硬盘驱动器移动到较新存储器子系统，例如NAND固态硬盘(SSD)。

可通过将字线偏置电压施加到所选择页的存储器单元所连接到的字线来相对于存储器单元执行存储器存取操作(例如，编程操作、擦除操作等)。举例来说，在编程操作期间，可通过将编程电压施加到所选择字线来编程一或多个所选择存储器单元。在一个方法中，可采用增量阶跃脉冲编程(ISPP)过程或方案来维持紧密单元阈值电压分布以达到较高数据可靠性。在ISPP中，将具有增加的量值的电压电平的一系列高振幅脉冲(例如，其中后续脉冲的量值增加预定义脉冲步长高度)施加于一或多个存储器单元所连接到的字线，以将存储器单元的电压电平逐渐升高到高于对应于存储器存取操作的字线电压电平(例如，目标编程电平)。由存储器装置的字线驱动器施加均匀地增加的脉冲使得所选择字线能够斜变或增加到对应于存储器存取操作的字线电压电平(V_wl)。类似地，可在擦除操作的执行期间将具有均匀增加的电压电平的一系列电压脉冲施加到字线以使字线斜变到对应字线电压电平。

将系列递增电压编程脉冲施加到所选择字线以增加连接到所述字线的每个存储器单元的电荷电平，且由此增加阈值电压(Vt)。在每个编程脉冲之后，或在数个编程脉冲之后，执行编程验证操作以确定一或多个存储器单元的阈值电压是否已增加到所要编程电平(例如，对应于编程电平的所存储目标阈值电压)。编程验证操作可包含将目标阈值电压存储在耦合到每个数据线(例如，位线)的页缓冲器中，且将斜变电压施加到正被验证的存储器单元的控制栅极。当斜变的电压达到存储器单元已编程到的阈值电压时，存储器单元接通且感测电路系统检测耦合到存储器单元的位线上的电流。检测到的电流激活感测电路系统以比较当前阈值电压是否大于或等于所存储目标阈值电压。如果当前阈值电压大于或等于目标阈值电压，则禁止进一步编程。

在编程期间，编程脉冲序列可按值(例如，按例如0.33V的阶跃电压值)递增地增加以增加存储在对应于每个脉冲的电荷存储结构上的电荷。存储器装置可通过递增地存储或增加对应于编程阶跃电压的电荷量而达到特定编程电平的目标编程电平电压。

根据此方法，施加系列编程脉冲和编程验证操作以按顺序编程每个编程电平(例如，用于TLC存储器单元的编程电平L1到L7)。举例来说，此方法通过施加第一组脉冲以将电平L1编程到第一目标电压电平、随后施加第二组脉冲以将电平L2编程到第二目标电压电平诸如此类直到所有电平都被编程而对存储器单元的电平(例如，L1到L7)依序编程。

紧接在编程之后，数据存储节点(例如，浮动栅极、电荷阱等)可能经历多个形式的电荷损耗，包含单个位电荷损耗、本征电荷损耗和快速电荷损耗。单个位电荷损耗是呈现电子泄漏的缺陷存储器单元的结果。此泄漏可因电压或高温应力而加速且导致较差数据保持。本征电荷损耗是在编程脉冲之后电子立即从最靠近隧道氧化物的存储节点泄漏。截留的电荷最初使存储器单元Vt呈现高于存储节点所编程到的电平。在编程之后，这些电子的泄漏接着引起阈值电压的一次移位。快速电荷损耗还引起编程脉冲之后的立即Vt移位。快速电荷损耗是在编程脉冲移动回到沟道区中之后在隧道氧化物层中截留的电子的结果。当单元通过验证操作时，归因于隧道氧化物层中截留的电荷，经编程阈值电压表现为较高。当在编程操作完成之后读取存储器单元时，所述单元具有比在编程验证操作期间由于隧道氧化物中的电荷泄漏到沟道区而获得的Vt低的Vt。因此，归因于电荷损耗，最初被标识为通过验证操作的存储器单元的对应Vt可减小，使得随后所述存储器单元不再通过验证操作。

不利地，在编程完成之后，浅的截留电子慢慢损耗。这使得编程分布从目标分布变宽。由于此损耗缓慢发生，因此在编程完成之后，存储器子系统不能够控制或顾及此损耗和产生的较宽编程分布。

这引起阈值电压分布的扩展，以便适应给定状态的所有可能的阈值电压。此外，与浅的截留电子相关联的电荷损耗可使对应于与各种编程电平相关联的编程分布的读取窗口预算(RWB)降低。RWB可指特定BER下的邻近阈值电压分布之间的距离(例如，按电压测量)的数目(例如，七)的累积值(例如，按电压计)。

在典型的编程-擦除(P/E)操作循环中，在编程之后，存储器单元在长时间段里处于随机编程阶段，之后通过擦除操作(也称为“深”或“强”擦除操作)擦除，其中所述存储器单元经受高擦除电压(例如，Vera)，例如大约16V到22V。强擦除操作是从存储节点移除电子且将空穴注入到存储节点中以便将存储器单元的状态改变到“1”位值的过程。强擦除操作包含将擦除脉冲施加到正进行擦除的存储器单元。擦除脉冲可具有施加到存储器单元串的大约16V-22V或更高的显著擦除电压电平(Vera)，以将存储器单元擦除到负电压偏置(例如，大约-2.5V)。由于擦除脉冲的显著偏置电压(Vera)，建立较大负电压偏置以排斥来自存储节点的电子。

在典型P/E循环的编程与擦除阶段之间的时间段中，经编程存储器单元保持在对应于经编程状态的阈值电压下直到需要存储器单元进行进一步编程，此时使用强擦除操作擦除存储器单元。在此空闲时间期间，存储器单元保持在各种经编程阈值电压电平的随机数据模式。

在一些情况下，存储器单元可在强擦除操作之前的此空闲时间期间保持在高阈值电压电平，而其它存储器单元保持在低阈值电压电平。如果存储器单元保持在高阈值电压电平(例如，对应于具有高相对经编程阈值电压电平的编程电平的阈值电压电平)，则存储器单元可能在高阈值电压下“烘烤”时受损，从而导致减小的RWB和保持损耗(例如，归因于保持电荷增益)。此外，在编程之后的时段期间保持在低阈值电压电平的随后被擦除到强擦除状态以实现下一P/E循环的存储器单元还呈现较差的保持性质(例如，归因于电子截留和对应的高电荷损耗)。

举例来说，在第一P/E循环中，可将特定存储器单元编程到高Vt电平(例如，对应于较高编程电平的电平，例如TLC存储器装置中的L6或L7)。在下一P/E中，由于存储器单元随机编程到不同编程电平，因此所述特定存储器单元可被编程到较低编程电平(例如，TLC存储器装置中的L1或L2)。在此实例中，在高阈值电压下在延长的时间里保持空闲、被擦除且接着在下一P/E循环中被编程到较低阈值电压的存储器单元可具有较高电荷增益(例如，编程分布从目标编程分布上移)和较差RWB(例如，编程分布更靠近在一起)。

类似地，特定存储器可在先前P/E循环中编程到低编程电平，且在强擦除操作之后，随后在下一P/E循环中编程到高电压电平。在此实例中，存储器单元可具有较高电荷损耗，从而导致对应编程分布的下移和因电平移位所致的RWB减小。

在某些典型系统中，存储器子系统可实施无用单元收集过程，其中在源存储器块集上标识有效数据且将所述有效数据重新定位到标识的目的地存储器块。在数据的重定位之后，源存储器块被标识为“无效”，且标记有指示存储器块准备好被擦除的旗标或其它标记。因此，无用单元收集过程标识可擦除的存储器块(即，使用旗标或其它标记标识的存储器块)。

在采用按需擦除方法的存储器子系统中，响应于对擦除存储器块的请求，存储器块并不立即擦除。这些存储器块保持在编程状态中(例如，在随机数据模式下)，直到存储器子系统指示存储器块需要用于后续编程操作，此时擦除且接着编程标记的存储器块(即，作为无用单元收集过程的部分标记的存储器块)。因此，当存储器子系统需要块进行编程时，擦除且编程标记的存储器块。在从标识为准备好被擦除的时间到擦除存储器块的时间期间，可能将存储器块维持在导致较差数据保持性能的随机数据模式。

根据本公开的各方面，多阶段擦除操作包含用以擦除存储器装置的目标存储器块的：第一阶段，其包含第一擦除子操作(也称为“弱擦除”子操作)；以及第二阶段，其包含第二擦除子操作(也称为“强擦除”子操作)。在实施例中，在接收到擦除存储器块的信号(当所述存储器块可用或标识为待擦除时)之后，执行多阶段擦除操作的第一阶段以将所标识存储器单元擦除到“弱”或“浅”擦除状态。多阶段擦除操作的弱擦除子操作后跟着第二阶段，在所述第二阶段期间，存储器单元被擦除到“强”或“深”擦除状态。在实施例中，在第一阶段期间，经标识待擦除的存储器块的目标存储器单元经受第一擦除电压电平(也称为“Vera_弱”)以将目标存储器单元擦除到第一擦除状态(也称作“目标状态”或“弱擦除状态”)。在实施例中，在第二阶段中，目标存储器单元经受第二擦除电压电平(也称为“Vera”)。

在存储器块的目标存储器单元的编程与P/E循环的强擦除操作之间的时间段期间，代替将目标存储器保持在随机数据模式(例如，随机阈值电压电平)或强擦除电压电平，执行弱擦除子操作以在目标存储器单元上建立中间阈值电压(即，第一擦除电压电平或Vera_弱)。在编程与强擦除子操作的执行之间的空闲时间期间设置第一擦除电平会有利地减少在将存储器块擦除到强擦除状态之前的单元损坏或过度电子截留。这使得存储器装置的性能随着RWB改进而改进，减少了数据保持降级以及产生更好的单元可靠性。

图1A说明根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)，或此类装置的组合。

存储器子系统110可以是存储装置、存储器模块，或存储装置和存储器模块的混合。存储装置的实例包含固态硬盘(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储(UFS)驱动器、安全数字(SD)以及硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小型DIMM(SO-DIMM)以及各种类型的非易失性双列直插式存储器模块(NVDIMM)。

计算系统100可以是计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、载具(例如，飞机、无人机、火车、汽车或其它运输工具)、具有物联网(IoT)功能的装置、嵌入式计算机(例如，包含在载具、工业设备或联网商用装置中的嵌入式计算机)，或包含存储器和处理装置的此类计算装置。

计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1A说明耦合到一个存储器子系统110的主机系统120的一个实例。如本文中所使用，“耦合到”或“与...耦合”通常是指组件之间的连接，所述连接可以是间接通信连接或直接通信连接(例如不具有居间组件)，无论有线或无线，包含例如电连接、光学连接、磁连接等连接。

主机系统120可包含处理器芯片组和由所述处理器芯片组执行的软件栈。处理器芯片组可包含一或多个核心、一或多个高速缓存、存储器控制器(例如，NVDIMM控制器)以及存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120使用存储器子系统110，以例如将数据写入到存储器子系统110和从存储器子系统110读取数据。

主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行附接SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。所述物理主机接口可用于在主机系统120与存储器子系统110之间传输数据。当存储器子系统110通过物理主机接口(例如，PCIe总线)与主机系统120耦合时，主机系统120还可利用NVM高速(NVMe)接口来存取组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据以及其它信号的接口。图1A说明存储器子系统110以作为实例。总的来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子系统。

存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可以是但不限于随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。

非易失性存储器装置(例如，存储器装置130)的一些实例包含“与非”(NAND)型快闪存储器和就地写入存储器，例如三维交叉点(“3D交叉点”)存储器装置，其为非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变来执行位存储。另外，与许多基于快闪的存储器相比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND型快闪存储器包含例如二维NAND(2DNAND)和三维NAND(3DNAND)。

存储器装置130中的每一者可包含一或多个存储器单元阵列。一个类型的存储器单元，例如单层级单元(SLC)，可每单元存储一个位。其它类型的存储器单元，例如，多层级单元(MLC)、三层级单元(TLC)、四层级单元(QLC)和五层级单元(PLC)，可每单元存储多个位。在一些实施例中，存储器装置130中的每一者可包含一或多个存储器单元阵列，例如SLC、MLC、TLC、QLC或这些的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分以及MLC部分、TLC部分、QLC部分或PLC部分。存储器装置130中的存储器单元可分组为页，所述页可指用于存储数据的存储器装置的逻辑单元。对于一些类型的存储器(例如，NAND)，页可经分组以形成块。在一个实施例中，术语“MLC存储器”可用于表示每单元存储多于一个位(例如，每单元2个位、3个位、4个位或5个位)的任何类型的存储器单元。

尽管描述了例如3D交叉点非易失性存储器单元阵列之类的非易失性存储器组件和NAND型快闪存储器(例如，2D NAND、3D NAND)，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫族化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁性随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、“或非”(NOR)快闪存储器和电可擦除可编程只读存储器(EEPROM)。

存储器子系统控制器115(或简单起见，控制器115)可与存储器装置130通信以执行操作，例如，在存储器装置130处读取数据、写入数据或擦除数据，以及其它此类操作。存储器子系统控制器115可包含硬件，例如一或多个集成电路和/或离散组件、缓冲器存储器或其组合。硬件可包含具有用以执行本文中所描述的操作的专用(即，硬译码)逻辑的数字电路系统。存储器子系统控制器115可以是微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或其它合适的处理器。

存储器子系统控制器115可以是处理装置，其包含经配置以执行存储在本地存储器119中的指令的一或多个处理器(例如，处理器117)。在所说明实例中，存储器子系统控制器115的本地存储器119包含嵌入式存储器，其经配置以存储用于执行控制存储器子系统110的操作(包含处置存储器子系统110与主机系统120之间的通信)的各种过程、操作、逻辑流和例程的指令。

在一些实施例中，本地存储器119可包含存储存储器指针、所提取数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。尽管将图1A中的实例存储器子系统110说明为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，且可能改为依靠(例如由外部主机或由与存储器子系统分开的处理器或控制器提供的)外部控制。

总的来说，存储器子系统控制器115可从主机系统120接收命令或操作，且可将所述命令或操作转换成指令或合适的命令，以实现对存储器装置130的所要存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、无用单元收集操作、错误检测和错误校正码(ECC)操作、加密操作、缓存操作，以及与存储器装置130相关联的逻辑地址(例如，逻辑块地址(LBA)、名字空间)和物理地址(例如，物理块地址)之间的地址转译。存储器子系统控制器115还可包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收的命令转换为命令指令以存取存储器装置130，以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。

存储器子系统110还可包含未说明的额外电路系统或组件。在一些实施例中，存储器子系统110可包含高速缓存或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，所述地址电路系统可从存储器子系统控制器115接收地址且解码所述地址以对存储器装置130进行存取。

在一些实施例中，存储器装置130包含结合存储器子系统控制器115操作以在存储器装置130的一或多个存储器单元上执行操作的本地媒体控制器135。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130进行媒体管理操作)。在一些实施例中，存储器子系统110是受管理存储器装置，其包含具有裸片上的控制逻辑(例如，本地媒体控制器135)的原始存储器装置130和用于同一存储器装置封装内的媒体管理的控制器(例如，存储器子系统控制器115)。受管理存储器装置的实例是受管理NAND(MNAND)装置。

在一个实施例中，存储器子系统110包含存储器接口组件113。存储器接口组件113负责处理存储器子系统控制器115与存储器子系统110的存储器装置(例如，存储器装置130)的交互。举例来说，存储器接口组件113可将对应于从主机系统120接收的请求的存储器存取命令发送到存储器装置130，所述存储器存取命令例如编程命令、读取命令或其它命令。另外，存储器接口组件113可从存储器装置130接收数据，例如响应于读取命令或已成功执行编程命令的确认而检索的数据。举例来说，存储器子系统控制器115可包含处理器117(处理装置)，所述处理器经配置以执行存储在本地存储器119中的指令以用于执行本文所描述的操作。

在一个实施例中，存储器装置130包含经配置以响应于从存储器接口113接收到存储器存取命令而进行对应存储器存取操作的擦除管理器134。在一些实施例中，本地媒体控制器135包含擦除管理器134的至少一部分，且经配置以执行本文所描述的功能。在一些实施例中，使用固件、硬件组件或以上的组合在存储器装置130上实施擦除管理器134。在一个实施例中，擦除管理器134从例如存储器接口113的请求方接收将数据编程到存储器装置130的存储器阵列的请求。存储器阵列可包含形成于字线和位线的相交处的存储器单元阵列。在一个实施例中，举例来说，存储器单元分组成块，所述块可进一步划分成子块，其中跨数个子块共享给定字线。在一个实施例中，每个子块对应于存储器阵列中的单独平面。与子块内的字线相关联的存储器单元群组称作物理页。在一个实施例中，可存在存储器阵列的多个部分，例如其中子块被配置为SLC存储器的第一部分和其中子块被配置为多层级单元(MLC)存储器(即，包含可每单元存储两个或更多个位的信息的存储器单元)的第二部分。举例来说，存储器阵列的第二部分可被配置为TLC存储器。TLC存储器中的存储器单元的电压电平形成一组8个编程分布，其表示存储在每个存储器单元中的三个位的8个不同组合。取决于存储器单元如何配置，一个子块中的每个物理页可包含多个页类型。举例来说，由单层级单元(SLC)形成的物理页具有被称为下部逻辑页(LP)的单个页类型。多层级单元(MLC)物理页类型可包含LP和上部逻辑页(UP)，TLC物理页类型是LP、UP和额外逻辑页(XP)，且QLC物理页类型是LP、UP、XP和顶部逻辑页(TP)。举例来说，由QLC存储器类型的存储器单元形成的物理页可具有总共四个逻辑页，其中每个逻辑页可存储不同于存储在与所述物理页相关联的其它逻辑页中的数据的数据。

在一个实施例中，擦除管理器134可执行多阶段擦除操作，所述多阶段擦除操作包含第一阶段，所述第一阶段包含第一擦除子操作(即，弱擦除子操作)，后跟着包含第二擦除子操作(即，强擦除子操作)的第二阶段。在实施例中，擦除管理器134执行多阶段擦除操作以作为P/E循环的部分，以在与目标存储器单元相关的编程操作之后在一或多个目标存储器单元上建立第一擦除电压电平。在实施例中，在编程目标存储器单元之后的第一时间，擦除管理器134使用第一擦除电压电平(Vera_弱)执行第一擦除子操作以将目标存储器单元擦除到在大约0.5V到大约1.0V的范围内的第一阈值电压电平(Vt1)。在实施例中，第一擦除电压电平(Vera_弱)在大约12V到大约16V的范围内。

在实施例中，在执行第一擦除子操作之后的第二时间，擦除管理器134执行第二擦除子操作。第二擦除子操作是强擦除操作，其中施加第二擦除电压电平(例如，大约16V到大约20V)以将目标存储器单元擦除到在大约0V到大约-2.5V的范围内的第二阈值电压电平(Vt2)。有利地，相比于可由存储器单元保持在对应于随机数据模式的编程电平下产生的极高阈值电压或极低阈值电压，在编程操作与第二擦除子操作之间的空闲时间中执行第一擦除子操作会将存储器单元的阈值电压电平移位到中间电平。在第一擦除子操作(即，弱擦除子操作)期间施加大约14V的第一擦除电压(例如，弱擦除脉冲)实现中间阈值电压电平的第一阈值电压电平(Vt1)的设置。建立中间阈值电压电平减少与在强擦除子操作之前的空闲时间期间维持高阈值电压相关联的空穴损坏的问题，且还减少与在强擦除子操作之前的空闲时间期间维持低阈值电压相关联的保持和电荷增益问题。

在实施例中，擦除管理器134可执行PE循环，所述PE循环包含一组目标存储器单元的编程和多阶段擦除操作，所述多阶段擦除操作包含第一擦除子操作(即，弱擦除子操作)和第二擦除子操作(即，强擦除子操作)。在实施例中，编程操作可包含施加于待编程到目标编程电平的存储器单元的相应字线的递增地增加的编程脉冲的序列。在实施例中，在编程目标存储器单元之后，擦除管理器134可执行多阶段擦除操作。在实施例中，第一擦除子操作可包含实现将具有第一擦除电压电平(Vera-弱)的第一擦除脉冲施加到目标存储器单元，同时将大约接地电压电平(例如，大约0V)施加到与待擦除的存储器单元相关联的一或多个字线。在实施例中，在第二时间，执行第二擦除子操作(即，强擦除子操作)。在实施例中，第二擦除子操作可包含实现将具有第二擦除电压电平(Vera或Vera-强)的第二擦除脉冲施加到与目标存储器单元相关联的位线，同时将大约接地电压电平(例如，大约0V)施加到与待擦除的存储器单元相关联的一或多个字线。

图1B是根据实施例的呈存储器装置130形式的第一设备与呈存储器子系统(例如，图1A的存储器子系统110)的存储器子系统控制器115形式的第二设备通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、车辆、无线装置、移动电话等。存储器子系统控制器115(例如，存储器装置130外部的控制器)可以是存储器控制器或其它外部主机装置。

存储器装置130包含逻辑上布置成行和列的存储器单元阵列150。逻辑行的存储器单元通常连接到同一存取线(例如，字线)，而逻辑列的存储器单元通常选择性地连接到同一数据线(例如，位线)。单个存取线可与存储器单元的多于一个逻辑行相关联，且单个数据线可与多于一个逻辑列相关联。存储器单元阵列250的至少一部分的存储器单元(图1B中未展示)能够被编程为至少两个目标数据状态中的一者。

提供行解码电路系统108和列解码电路系统110以对地址信号进行解码。对地址信号进行接收和解码以存取存储器单元阵列150。存储器装置130还包含输入/输出(I/O)控制电路系统112以管理命令、地址和数据到存储器装置130的输入以及数据和状态信息从存储器装置130的输出。地址寄存器114与I/O控制电路系统112和行解码电路系统108以及列解码电路系统110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统112和本地媒体控制器135通信以锁存传入命令。

控制器(例如，存储器装置130内部的本地媒体控制器135)响应于命令而控制对存储器单元阵列150的存取，且生成外部存储器子系统控制器115的状态信息，即，本地媒体控制器135经配置以对存储器单元阵列150执行存取操作(例如，读取操作、编程操作和/或擦除操作)。本地媒体控制器135与行解码电路系统108和列解码电路系统110通信以响应于地址而控制行解码电路系统108和列解码电路系统110。在一个实施例中，本地媒体控制器135包含擦除管理器134，所述擦除管理器可实施推挽编程操作，包含在存储器装置130的编程期间用以管理电荷损耗的软擦除子操作，如本文所描述。

本地媒体控制器135还与高速缓存寄存器118通信。高速缓存寄存器118按本地媒体控制器135指示锁存传入或传出的数据，以在存储器单元阵列150分别忙于写入或读取其它数据时临时存储数据。在编程操作(例如，写入操作)期间，可将数据从高速缓存寄存器118传送到数据寄存器120以用于传送到存储器单元阵列150；接着可将新数据从I/O控制电路系统112锁存在高速缓存寄存器118中。在读取操作期间，数据可从高速缓存寄存器118传送到I/O控制电路系统112以用于输出到存储器子系统控制器115；接着可将新数据从数据寄存器120传送到高速缓存寄存器118。高速缓存寄存器118和/或数据寄存器120可形成存储器装置130的页缓冲器(例如，可形成其部分)。页缓冲器还可包含感测装置(在图1B中未展示)，以例如通过感测连接到存储器单元阵列150的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器122可与I/O控制电路系统112和本地存储器控制器135通信以锁存状态信息以用于输出到存储器子系统控制器115。

存储器装置130通过控制链路132从本地媒体控制器135接收存储器子系统控制器115处的控制信号。举例来说，控制信号可包含芯片启用信号CE#、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号WE#、读取启用信号RE#和写入保护信号WP#。取决于存储器装置130的性质，可进一步通过控制链路132接收额外的或替代的控制信号(未展示)。在一个实施例中，存储器装置130通过多路复用的输入/输出(I/O)总线131从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且通过I/O总线131将数据输出到存储器子系统控制器115。

举例来说，可通过I/O控制电路系统112处的I/O总线131的输入/输出(I/O)引脚[7:0]接收命令，且接着可将命令写入到命令寄存器124中。可在I/O控制电路系统112处通过I/O总线131的输入/输出(I/O)引脚[7:0]接收地址，且接着可将所述地址写入到地址寄存器114中。可在I/O控制电路系统112处通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据，且接着可将所述数据写入到高速缓存寄存器118中。随后可将数据写入到数据寄存器120中以用于对存储器单元阵列150进行编程。

在实施例中，可省略高速缓存寄存器118，且可将数据直接写入到数据寄存器120中。还可通过用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]输出数据。虽然可参考I/O引脚，但其可包含实现通过外部装置(例如，存储器子系统控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电垫或导电凸块。

所属领域的技术人员应了解，可提供额外的电路系统和信号，且已简化图1B的存储器装置130。应认识到，参考图1B所描述的各种块组件的功能可不必分到集成电路装置的不同组件或组件部分。举例来说，集成电路装置的单个组件或组件部分可适于执行图1B的多于一个块组件的功能。替代地，可组合集成电路装置的一或多个组件或组件部分以执行图1B的单个块组件的功能。另外，尽管根据各种信号的接收和输出的流行惯例描述了特定I/O引脚，但应注意，可在各种实施例中使用其它组合或其它数目的I/O引脚(或其它I/O节点结构)。

图2A-2C是例如NAND存储器阵列等存储器单元阵列200A的部分的示意图，所述部分可例如作为存储器单元阵列104的部分用在根据实施例参考图1B描述的类型的存储器中。存储器阵列200A包含例如字线202₀到202_N的存取线以及例如位线204₀到204_M的数据线。字线202可以多对一关系连接到未在图2A中展示的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可形成于半导体上方，所述半导体例如可经导电掺杂以具有例如p型导电性的导电类型以例如形成p阱，或具有例如n型导电性的导电类型以例如形成n阱。

存储器阵列200A可布置成行(每一行对应于字线202)和列(每一列对应于位线204)。每列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如NAND串206₀到206_M中的一者。每个NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216且可包含存储器单元208₀到208_N。存储器单元208可表示用于存储数据的非易失性存储器单元。每个NAND串206中的存储器单元208可串联连接在例如选择门210₀到210_M中的一者的选择门210(例如，场效应晶体管)(例如，可以是源极选择晶体管，通常被称为选择门源极)与例如选择门212₀到212_M中的一者的选择门212(例如，场效应晶体管)(例如，可以是漏极选择晶体管，通常被称为选择门漏极)之间。选择门210₀到210_M可共同地连接到选择线214，例如源极选择线(SGS)，且选择门212₀到212_M可共同地连接到选择线215，例如漏极选择线(SGD)。尽管被描绘为传统场效应晶体管，但选择门210和212可利用与存储器单元208类似(例如，相同)的结构。选择门210和212可表示串联连接的数个选择门，其中串联的每个选择门经配置以接收相同或独立控制信号。

每个选择门210的源极可连接到共同源极216。每个选择门210的漏极可连接到对应NAND串206中的存储器单元208₀。举例来说，选择门210₀的漏极可连接到对应NAND串206₀中的存储器单元208₀。因此，每个选择门210可经配置以将对应NAND串206选择性地连接到共同源极216。每个选择门210的控制栅极可连接到选择线214。

每个选择门212的漏极可连接到对应NAND串206的位线204。举例来说，选择门212₀的漏极可连接到对应NAND串206₀的位线204₀。每个选择门212的源极可连接到对应NAND串206中的存储器单元208_N。举例来说，选择门212₀的源极可连接到对应NAND串206₀中的存储器单元208_N。因此，每个选择门212可经配置以将对应NAND串206选择性地连接到对应位线204。每个选择门212的控制栅极可连接到选择线215。

图2A中的存储器阵列200A可以是准二维存储器阵列且可具有大体上平面结构，例如其中共同源极216、NAND串206和位线204在大体上平行平面中延伸。替代地，图2A中的存储器阵列200A可以是三维存储器阵列，例如其中NAND串206可基本上垂直于含有共同源极216的平面且基本上垂直于含有位线204的平面而延伸，所述位线可基本上平行于含有共同源极216的平面。

存储器单元208的典型构造包含可(例如，通过阈值电压的改变)确定存储器单元的数据状态的数据存储结构234(例如，浮动栅极、电荷阱等)和控制栅极236，如图2A中展示。数据存储结构234可包含导电结构和介电结构两者，而控制栅极236通常由一或多种导电材料形成。在一些情况下，存储器单元208还可具有限定的源极/漏极(例如，源极)230和限定的源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(且在一些情况下形成)字线202。

存储器单元208的列可以是选择性地连接到给定位线204的NAND串206或数个NAND串206。存储器单元208的行可以是共同地连接到给定字线202的存储器单元208。存储器单元208的行可以但未必包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行可通常被划分成存储器单元208的物理页的一或多个群组，且存储器单元208的物理页通常包含每隔一个地共同连接到给定字线202的存储器单元208。举例来说，共同地连接到字线202_N且选择性地连接到偶数位线204(例如，位线204₀、204₂、204₄等)的存储器单元208可以是一个物理页的存储器单元208(例如，偶数存储器单元)，而共同地连接到字线202_N且选择性地连接到奇数位线204(例如，位线204₁、204₃、204₅等)的存储器单元208可以是另一物理页的存储器单元208(例如，奇数存储器单元)。

尽管在图2A中未明确描绘位线204₃-204₅，但从图显而易见的是，存储器单元阵列200A的位线204可从位线204₀连续编号到位线204_M。共同地连接到给定字线202的存储器单元208的其它分组还可限定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定字线的所有存储器单元可视为一个物理页的存储器单元。在单个读取操作期间读取或在单个编程操作期间编程的存储器单元的物理页的部分(其在一些实施例中仍然可以是整行)(例如，存储器单元的上部页或下部页)可被视为存储器单元的逻辑页。存储器单元块可包含经配置以一起被擦除的那些存储器单元，例如连接到字线202₀-202_N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确地区分，否则对存储器单元页的参考在本文是指存储器单元的逻辑页的存储器单元。虽然结合NAND闪存论述图2A的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS、相变、铁电等)和其它架构(例如，AND阵列、NOR阵列等)。

图2B是可例如作为存储器单元阵列104的一部分用在参考图1B所描述的类型的存储器中的存储器单元阵列200B的一部分的另一示意图。图2B中的相同编号元件对应于关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体柱的竖直结构，其中柱的部分可充当NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，通常被称为选择门漏极)选择性地连接到位线204₀-204_M，且通过选择晶体管210(例如，其可为源极选择晶体管，通常被称为选择门源极)选择性地连接到共同源极216。多个NAND串206可选择性地连接到同一位线204。NAND串206的子集可通过偏置选择线215₀-215_K连接到其相应位线204，以选择性地激活各自处于NAND串206与位线204之间的特定选择晶体管212。可通过对选择线214进行偏置来激活选择晶体管210。每个字线202可连接到存储器阵列200B的多行存储器单元。通过特定字线202彼此共同地连接的多行存储器单元可统称为叠层。

图2C是可例如作为存储器单元阵列104的一部分用在参考图1B所描述的类型的存储器中的存储器单元阵列200C的一部分的另一示意图。图2C中的相同编号元件对应于关于图2A提供的描述。存储器单元阵列200C可包含图2A中所描绘的串联连接的存储器单元串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)和源极216。举例来说，存储器单元阵列200A的一部分可以是存储器单元阵列200C的部分。

图2C描绘将NAND串206分组为存储器单元块250，例如存储器单元块250₀-250_L。存储器单元块250可以是可在单个擦除操作中一起擦除的存储器单元208的分组，有时称作擦除块。每个存储器单元块250可表示与例如选择线215₀的单个选择线215共同相关联的那些NAND串206。存储器单元块250₀的源极216可以是与存储器单元块250_L的源极216相同的源极。举例来说，每个存储器单元块250₀-250_L可选择性地共同连接到源极216。一个存储器单元块250的存取线202以及选择线214和215可能分别与存储器单元块250₀-250_L中的任何其它存储器单元块的存取线202以及选择线214和215没有直接连接。

位线204₀-204_M可连接(例如，选择性地连接)到缓冲器部分240，其可为存储器装置130的页缓冲器152的部分。缓冲器部分240可对应于存储器平面(例如，一组存储器单元块250₀-250_L)。缓冲器部分240可包含感测电路(其可包含感测放大器)以用于感测在相应位线204上指示的数据值。

图3是可用在参考图1B所描述的类型的存储器中的存储器单元阵列300的一部分的示意框图。存储器单元阵列300被描绘为具有四个存储器平面350(例如，存储器平面350₀-350₃)，每个存储器平面与相应的缓冲器部分240通信，所述缓冲器部分可共同地形成页缓冲器352。虽然描绘了四个存储器平面350，但其它数目的存储器平面350可共同地与页缓冲器352通信。每个存储器平面350被描绘为包含L+1个存储器单元块250(例如，存储器单元块250₀-250_L)。

图4是根据本公开的一或多个实施例的对应于实例PE循环的执行的实例时间线，所述PE循环包含多阶段擦除操作以擦除包含经标识用于在后续PE循环的编程操作之前擦除的存储器装置的目标存储器单元的存储器块。如图4中所展示，可在第一时间(T0)发起编程操作或算法以编程存储器装置的一组一或多个目标存储器单元。在时间T1，将所述一组一或多个目标存储器单元标识为待擦除。在实施例中，可响应于命令(例如，来自主机系统的擦除存储器块的目标存储器单元的命令)而标识所述一组目标存储器单元以用于擦除。在实施例中，在T0与T1之间的时间段中，经编程存储器单元可能经受典型工作负荷(例如，随机读取操作、无用单元收集操作等)，直到接收到命令以在时间T1擦除目标存储器单元。在实施例中，无用单元收集过程可标识包含可重新定位到一或多个目的地块的有效数据且标识为待根据多阶段擦除操作擦除的一或多个源块。

在实施例中，在时间T2，对与待擦除的存储器单元相关联的存储器块执行第一擦除子操作。第一擦除子操作可包含具有第一擦除电压电平(即，Vera-弱)的擦除脉冲。在实施例中，Vera-弱可在大约12V到16V的范围内，以在目标存储器单元上建立第一阈值电压电平(例如，大约0.5V)。

第一擦除子操作(即，弱擦除子操作)包含施加具有第一擦除电压(即，Vera-弱)的擦除脉冲，且使用第一擦除验证电平(例如，大约-2.0V到大约2V)来验证目标存储器单元的第一阈值电压电平(例如，大约-2.0V到大约2V)。

在实施例中，在时间T2之后的时段期间，存储器子系统可监测已根据多阶段擦除操作的第二擦除子操作强擦除且处于用于下一编程循环中的编程的条件下的存储器块的数目。在此实例中，当此缓冲器或备用池中的强擦除的存储器块的数目低于阈值数目时，存储器子系统控制器可标识已根据第一擦除子操作(在时间T2)弱擦除的存储器块，且执行第二擦除子操作以将所述存储器块强擦除到第二阈值电压电平(在时间T3)以使得所述存储器块可供用于后续编程操作。

在图4中展示的实例中，在时间T3，执行第二擦除子操作。在实施例中，第二擦除子操作(即，强擦除子操作)包含施加具有第二擦除电压(即，大约18V到20V的Vera)的一或多个擦除脉冲。第二擦除验证电平(例如，大约-2.5V)用于验证目标存储器单元的第二阈值电压电平(例如，大约-2.5V)以确认对应存储器块的强擦除完成。在实施例中，Vera-弱(即，第一擦除子操作中使用的第一擦除电压电平)比Vera(即，第二擦除子操作中使用的第二擦除电压)小大约3V到6V。

在第一擦除子操作之后，在T2与T3之间的时间段期间，存储器单元被设置到第一阈值电压电平(例如，大约0V到1V)。在完成多阶段擦除操作的第二擦除子操作之后，第一阈值电压电平进一步减小到第二阈值电压电平(例如，大约-2.5V、-3.0V等)。在实施例中，由第二擦除子操作产生的第二阈值电压电平小于(或强于)由第一擦除子操作产生的第一阈值电压电平。在实施例中，存储器子系统控制器可将与目标存储器单元相关联的存储器块标识为编程所需以作为下一或后续编程操作(例如，下一P/E循环)的部分。响应于标识与归因于第一擦除子操作而处于第一阈值电平的目标存储器单元相关联的存储器块，可在时间T3执行第二擦除子操作。

在时间T4，可发出命令以对由于第二擦除子操作而被擦除到第二阈值电压电平的目标存储器单元进行编程。在后续时间(T5)，可执行下一P/E循环，包含与目标存储器单元相关的下一编程操作，后跟着下一多阶段擦除操作(图4中未展示)。根据实施例，T1与T2以及T3与T4之间的延迟或时间间隔可相对较短，而T2与T3之间可存在较长延迟(例如，归因于其它块的擦除、编程和读取操作的执行或空闲时间)。

图5说明根据本公开的实施例的与多阶段擦除操作的第一擦除子操作的执行相关联的实例阈值电压分布。在实施例中，在编程操作(例如，在图4中的时间T0处的编程操作)之后，存储器单元具有如在图5的第一阈值电压分布(Vt分布1)中所说明的随机数据模式。如所说明，编程到不同编程电平(例如，TLC存储器装置中的L0到L7)的经编程存储器单元的阈值电压在大约-2.0V到大约5V的范围内。在实施例中，代替将存储器单元保持在如Vt分布1中所展示的变化的阈值电压的随机数据模式，执行第一擦除子操作(即，在图4的时间T2执行的弱擦除子操作)。

在一个实施例中，所述第一擦除子操作包含浅或弱擦除循环，所述浅或弱擦除循环包含施加具有第一擦除电压电平(例如，在比大约16V到20V的正常或强擦除电压电平低的大约3V到6V的范围内)的一或多个擦除脉冲，且对包含待擦除的一组目标存储器单元的一或多个存储器块执行一或多个擦除验证操作。如图5中所展示，第一擦除子操作的执行产生阈值电压分布(Vt分布2A)，其中在存储器单元上建立第一阈值电压(即，弱擦除状态1)。如在图5的实例中所说明，因在第一擦除子操作的弱擦除循环中施加Vera-弱擦除脉冲而产生的第一阈值电压电平(弱擦除状态1)在大约-2.0V到大约2V的范围内。如图5中所展示，将具有高阈值电压电平的存储器单元擦除到中间阈值电压电平，而具有相对低阈值电压电平(即，低于中间阈值电压电平)的存储器单元在对应阈值电压方面不具有移位。

在另一实施例中，为进一步收紧由第一擦除子操作产生的阈值电压分布，第一擦除子操作(即，弱擦除子操作)可包含在执行弱擦除循环之前的预编程子操作。在此实施例中，预编程子操作包含在执行第一擦除子操作的弱擦除循环之前施加一或多个编程脉冲以增加Vt分布1的相对低阈值电压电平中的阈值电压电平。因此，在预编程子操作和弱擦除循环之后，阈值电压分布(Vt分布2B)与Vt分布2A(即，未使用预编程子操作的分布)相比更为收紧。如在图5的实例中所说明，由包含预编程子操作后跟着包含施加一或多个Vera-弱擦除脉冲的弱擦除循环的第一擦除子操作产生的第一阈值电压电平在大约-0.5V到大约2V的范围内(即，弱擦除状态2)。在实施例中，预编程子操作包含施加于与Vt分布1的所有存储器单元相关联的字线的一或多个高电压编程脉冲(例如，在大约12V到14V的范围内)的施加，其中在执行弱擦除循环之前，具有相对较低阈值电压的一组存储器单元经历阈值电压的改变(即，增加)，而具有相对较高阈值电压的存储器单元不受影响。这引起在执行包含预编程子操作的第一擦除子操作之后将存储器单元设置在弱擦除状态2中(例如，呈更紧分布和大约-0.5V与大约2.0V的阈值电压范围)。

图6说明根据本公开的实施例的包含多阶段擦除操作的实例无用单元收集过程600。如图6中所展示，在无用单元收集过程600的步骤1中，执行分散-聚集过程以标识分散在源块上的有效数据且将所述有效数据重新定位到一或多个目的地块。在分散-聚集过程期间，标识可被擦除的一组存储器块，且用旗标或其它指示符进行标示。在实施例中，在步骤2中，通过旗标标识为准备好擦除的存储器块经历多阶段擦除操作的第一擦除子操作(即，弱擦除子操作)。所述第一擦除子操作产生处于弱擦除状态的一或多个存储器块。在实施例中，在步骤3中，执行第二擦除子操作(即，强擦除子操作)以将目标存储器块置于强擦除状态。在实施例中，已根据多阶段擦除操作擦除的目标存储器单元可接着根据后续P/E循环的编程操作进行编程。在实施例中，当需要存储器块用于后续编程操作时，块的池或缓冲器中呈弱擦除状态的存储器块可被标识、经历强擦除操作以及进行编程。

图7是根据本公开的一些实施例的包含用以擦除存储器子系统中的存储器装置的存储器单元的多阶段擦除操作的PE循环的实例方法700的流程图。方法700可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，通过图1A和图1B的擦除管理器134执行方法700。尽管以特定顺序或次序来展示，但除非另有指定，否则可修改过程的次序。因此，所说明实施例仅应理解为实例，且所说明过程可以不同次序执行，且一些过程可并行地执行。另外，在各种实施例中可省去一或多个过程。因此，并非每个实施例中都需要所有过程。其它过程流也是可能的。

在操作710处，编程存储器单元。举例来说，处理逻辑(例如，擦除管理器134)可执行编程操作以将存储器装置的存储器单元编程到编程电平。在实施例中，存储器单元可被编程到对应于多个不同编程电平(例如，TLC存储器装置的L1到L7，或QLC存储器装置的L1到L15)中的编程电平的阈值电压电平。在实施例中，经编程存储器单元的第一编程电平和对应阈值电压可以是相对低的编程电平(例如，L1、L2或L3)。在实施例中，经编程存储器单元的第一编程电平和对应阈值电压可以是相对高的编程电平(例如，TLC存储器装置的L5、L6或L7，或QLC存储器装置的L13、L14或L15)。在实施例中，处理逻辑可从例如存储器子系统控制器115的存储器接口113等请求方接收对例如存储器装置130等存储器装置的例如存储器阵列250等存储器阵列执行编程操作的请求。在一个实施例中，存储器存取操作包括编程操作以将所述一组存储器单元编程到一组编程电平(例如，L1到L7；其中L0是TLC存储器装置的擦除状态，或QLC存储器装置的L1到L15)。在实施例中，编程操作涉及一或多个特定存储器单元地址。在一个实施例中，所述一组存储器单元被配置为MLC存储器(例如，每单元存储多于一个位的任何类型的存储器单元，包含每单元2个位、3个位、4个位或更多个位)。在实施例中，所述请求包含对应于待编程的所述一组存储器单元的一组物理或逻辑地址。在实施例中，处理逻辑基于作为请求的部分提供的所述一组地址而标识所述一组存储器单元。

在操作720处，施加擦除脉冲。举例来说，处理逻辑可执行第一擦除子操作以将存储器单元擦除到第一阈值电压电平，所述第一擦除子操作包含将具有第一擦除电压电平的第一擦除脉冲施加到存储器单元。在实施例中，第一擦除子操作或弱擦除子操作包含施加第一擦除电压电平(Vera-弱)下的擦除脉冲。在实施例中，Vera-弱在大约12V到16V的范围内。在实施例中，在操作710中的编程操作执行之后的第一时间执行第一擦除子操作以将存储器单元擦除到第一阈值电压电平。在实施例中，如果存储器单元在操作710中被编程到相对高的阈值电压电平，则由第一擦除子操作产生的第一阈值电压电平低于对应于存储器单元被编程到的第一编程电平的阈值电压。在实施例中，如果存储器单元在操作710中被编程到相对低的阈值电压电平，则由第一擦除子操作产生的第一阈值电压电平高于对应于存储器单元被编程到的第一编程电平的阈值电压。在实施例中，在执行第一擦除子操作之后存储器单元的第一阈值电压电平相对于对应于由操作710的编程操作产生的多个编程电平的阈值电压范围是中间阈值电压。

在实施例中，可响应于将存储器单元标识为准备好擦除的单元而执行第一擦除子操作。在实施例中，可通过相对于存储器装置执行的无用单元收集过程产生存储器单元准备好擦除的指示，如上文参考图6所描述。

在操作730处，施加另一擦除脉冲。举例来说，处理逻辑可执行第二擦除子操作以将存储器单元擦除到第二阈值电压电平，所述第二擦除子操作包含将具有第二擦除电压电平的第二擦除脉冲施加到存储器单元。在实施例中，第二擦除子操作或强擦除子操作包含施加第二擦除电压电平(Vera)下的擦除脉冲。在实施例中，Vera在大约16V到22V的范围内。在实施例中，Vera是比Vera-弱高的电压。在实施例中，在操作720的第一擦除子操作的第一时间之后的第二时间执行第二擦除子操作以将存储器单元擦除到第二阈值电压电平。在实施例中，第二阈值电压电平(例如，在大约-3V到大约-2V的范围内)是比第一阈值电压电平(例如，在大约0V到大约1V的范围内)低的电压，从而使存储器单元因第二擦除子操作而被强擦除。在实施例中，在因第二擦除子操作所致的存储器单元的强擦除之后，存储器单元准备好根据后续P/E循环的后续编程操作来进行编程。

在实施例中，在编程操作之后且在执行第二擦除子操作之前的第一时间执行第一擦除子操作。有利地，在第一时间，第一擦除子操作的执行在存储器单元上设置中间阈值电压(相较于所述单元在处于编程操作的随机数据模式的情况下的阈值电压)。存储器单元可保持在中间阈值电压电平(即，第一阈值电压电平)，直到执行强擦除子操作(即，第二擦除子操作)以改进存储器单元的数据保持特性，减少单元损坏，且减少过度电子截留。

图8说明计算机系统800的实例机器，在其内可执行一组指令以用于使所述机器执行本文中所论述的任何一或多个方法。在一些实施例中，计算机系统800可对应于主机系统(例如，图1的主机系统120)，所述主机系统包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)或可用于执行控制器的操作(例如，执行操作系统以执行对应于图1的擦除管理器134的操作)。在替代实施例中，机器可连接(例如联网)到LAN、内联网、外联网和/或互联网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器的能力进行操作。

所述机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络设备、服务器、网络路由器、交换机或网桥，或能够(顺序或以其它方式)执行指定待由所述机器采取的动作的一组指令的任何机器。此外，尽管说明了单个机器，但还应认为术语“机器”包含个别地或共同地执行一组(或多组)指令以执行本文所论述的任何一或多个方法的任何机器集合。

实例计算机系统800包含处理装置802、主存储器804(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)，例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器806(例如，快闪存储器、静态随机存取存储器(SRAM)等)以及数据存储系统818，它们经由总线830彼此通信。

处理装置802表示一或多个通用处理装置，例如微处理器、中央处理单元等。更具体地说，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置802还可以是一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置802经配置以执行指令826以用于执行本文所论述的操作和步骤。计算机系统800还可包含网络接口装置808以在网络820上通信。

数据存储系统818可包含机器可读存储媒体824(也称为计算机可读媒体，例如非暂时性计算机可读媒体)，其上存储有一或多组指令826或体现本文中所描述的任何一或多个方法或功能的软件。指令826还可在其由计算机系统800执行的期间完全或至少部分地驻存在主存储器804内和/或处理装置802内，主存储器804和处理装置802也构成机器可读存储媒体。机器可读存储媒体824、数据存储系统818和/或主存储器804可对应于图1A和1B的存储器子系统110。

在一个实施例中，指令826包含实施对应于图1A和1B的擦除管理器134的功能的指令。尽管在实例实施例中将机器可读存储媒体824展示为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多组指令的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行且使机器执行本公开的任何一或多个方法的一组指令的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体以及磁性媒体。

已在针对计算机存储器内的数据位的操作的算法和符号表示方面呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域中的技术人员用以将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。算法在此处以及通常被认为是产生所要结果的操作的自洽序列。所述操作是要求对物理量进行物理操控的操作。这些量通常但未必呈能够被存储、组合、比较和以其它方式操控的电或磁信号的形式。已证明主要出于通用的原因将这些信号称为位、值、元素、符号、字符、项、数字等有时是方便的。

然而，应牢记，所有这些和类似术语应与适当物理量相关联，且仅仅是应用于这些量的方便标签。本公开可指计算机系统或类似电子计算装置的动作和过程，其操控且将计算机系统的寄存器和存储器内表示为物理(电子)量的数据变换成类似地表示为计算机系统存储器或寄存器或其它此类信息存储系统内的物理量的其它数据。

本公开还涉及用于执行本文中的操作的设备。此设备可出于既定目的而专门构造，或其可包含由存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘(包含软盘、光盘、CD-ROM和磁性光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡或适合存储电子指令的任何类型的媒体，各个媒体耦合到计算机系统总线。

本文中呈现的算法和显示在本质上不与任何特定计算机或其它设备相关。各种通用系统可与根据本文中的教示的程序一起使用，或可证明构建更专用设备以执行所述方法是方便的。将如下文描述中所阐述的那样来呈现多种这些系统的结构。另外，未参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施本文中所描述的本公开的教示。

本公开可提供为可包含上面存储有指令的机器可读媒体的计算机程序产品或软件，所述指令可用以编程计算机系统(或其它电子装置)以执行根据本公开的过程。机器可读媒体包含用于以机器(例如，计算机)可读形式存储信息的任何机构。在一些实施例中，机器可读(例如计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等。

在前述说明书中，已参考其特定实例实施例描述了本公开的实施例。应显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进行各种修改。因此，应在说明性意义上而非限制性意义上看待说明书和附图。

Claims (20)

1.一种存储器装置，其包括：

存储器阵列，其包括一组存储器单元；和

控制逻辑，其以操作方式与所述存储器阵列耦合，以执行包括以下各项的操作：

执行编程操作以将所述一组存储器单元中的存储器单元编程到编程电平；

执行第一擦除子操作以将所述存储器单元擦除到第一阈值电压电平，所述第一擦除子操作包含将具有第一擦除电压电平的第一擦除脉冲施加到所述存储器单元；以及

执行第二擦除子操作以将所述存储器单元擦除到第二阈值电压电平，所述第二擦除子操作包含将具有第二擦除电压电平的第二擦除脉冲施加到所述存储器单元，其中所述第一擦除脉冲的所述第一擦除电压电平低于所述第二擦除脉冲的所述第二擦除电压电平。

2.根据权利要求1所述的存储器装置，其中响应于擦除包括所述存储器单元的存储器块的命令而执行所述第一擦除子操作。

3.根据权利要求1所述的存储器装置，其中响应于对所述存储器单元进行编程的命令而执行所述第二擦除子操作。

4.根据权利要求1所述的存储器装置，其中所述第一阈值电压电平高于所述第二阈值电压电平。

5.根据权利要求1所述的存储器装置，其中在执行所述编程操作之后，所述存储器单元具有对应于所述编程电平的阈值电压。

6.根据权利要求1所述的存储器装置，其中所述第一阈值电压电平在大约0V到大约1.0V的范围内。

7.根据权利要求1所述的存储器装置，其中所述第二阈值电压电平在大约-3.0V到大约-2.0V的范围内。

8.根据权利要求1所述的存储器装置，其中所述第一擦除子操作包括预编程操作。

9.根据权利要求1所述的存储器装置，其中所述第一擦除电压电平在大约12.0V到大约16.0V的范围内，且其中所述第二擦除电压电平在大约16.0V到大约22.0V的范围内。

10.根据权利要求1所述的存储器装置，所述操作另外包括在执行所述第二擦除子操作之后执行另一编程操作。

11.根据权利要求1所述的存储器装置，所述操作另外包括在执行所述第一擦除子操作之后执行无用单元收集过程，其中所述无用单元收集过程将所述存储器单元标识为处于用于执行所述第二擦除子操作的条件。

12.一种方法，其包括：

在经执行以编程存储器单元的编程操作之后的第一时间，执行多阶段擦除操作的第一擦除子操作以将所述存储器单元擦除到第一阈值电压电平；以及

在第二时间执行所述多阶段擦除操作的第二擦除子操作以将所述存储器单元擦除到低于所述第一阈值电压电平的第二阈值电压电平。

13.根据权利要求12所述的方法，其中所述第一擦除子操作包括施加具有第一擦除电压电平的一或多个第一擦除脉冲。

14.根据权利要求13所述的方法，其中所述第一擦除电压电平在大约12.0V到大约16.0V的范围内。

15.根据权利要求13所述的方法，其中所述第二擦除子操作包括施加具有高于所述第一擦除电压电平的第二擦除电压电平的一或多个第二擦除脉冲。

16.根据权利要求15所述的方法，其中所述第二擦除电压电平在大约16.0V到大约22.0V的范围内。

17.根据权利要求12所述的方法，其中所述第一阈值电压电平处于大约0V到大约1.0V的第一范围内；且其中所述第二阈值电压电平处于大约-3.0V到大约-2.0V的第二范围内。

18.一种存储器装置，其包括：

存储器阵列，其包括多个存储器单元；和

控制逻辑，其以操作方式与所述存储器阵列耦合，以执行包括以下各项的操作：

在经执行以编程所述多个存储器单元中的存储器单元的编程操作之后的第一时间，执行多阶段擦除操作的第一擦除子操作以将所述存储器单元擦除到第一阈值电压电平；以及

在第二时间执行所述多阶段擦除操作的第二擦除子操作以将所述存储器单元擦除到低于所述第一阈值电压电平的第二阈值电压电平。

19.根据权利要求18所述的存储器装置，其中所述第一擦除子操作包括施加具有在大约12.0V到大约16.0V的范围内的第一擦除电压电平的一或多个第一擦除脉冲。

20.根据权利要求19所述的存储器装置，其中所述第二擦除子操作包括施加具有高于所述第一擦除电压电平的第二擦除电压电平的一或多个第二擦除脉冲。

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