CN116072187A - 动态阶跃电压电平调整 - Google Patents

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Abstract

本公开涉及动态阶跃电压电平调整。存储器装置中的处理逻辑接收对所述存储器装置的存储器单元集合执行编程操作的请求。使得对应于第一阶跃电压电平的第一编程脉冲集合被施加到与所述存储器单元集合相关联的一或多个字线。所述处理逻辑确定与所述第一编程脉冲集合中的编程脉冲相关联的编程电压电平满足条件。响应于所述条件得到满足而使得对应于第二阶跃电压电平的第二编程脉冲集合被施加到与所述存储器单元集合相关联的所述一或多个字线。

Description

动态阶跃电压电平调整
技术领域
本公开的实施例大体上涉及存储器子系统，且更具体地说，涉及存储器子系统中的存储器单元的编程期间的动态阶跃电压电平调整。
背景技术
存储器子系统可以包含存储数据的一或多个存储器装置。存储器装置可为例如非易失性存储器装置和易失性存储器装置。一般来说，主机系统可利用存储器子系统以在存储器装置处存储数据且从存储器装置检索数据。
发明内容
本公开的方面涉及一种存储器装置，所述存储器装置包括：存储器阵列，其包括存储器单元集合；和处理逻辑，其操作性地与所述存储器阵列耦合，以执行包括以下的操作：接收对所述存储器单元集合执行编程操作的请求；使得对应于第一阶跃电压电平的第一编程脉冲集合被施加到与所述存储器单元集合相关联的一或多个字线；确定与所述第一编程脉冲集合中的编程脉冲相关联的编程电压电平满足条件；以及响应于所述条件得到满足而使得对应于第二阶跃电压电平的第二编程脉冲集合被施加到与所述存储器单元集合相关联的所述一或多个字线。
本公开的另一方面涉及一种包括指令的非暂时性计算机可读媒体，所述指令在由处理装置执行时使所述处理装置执行包括以下的操作：接收对存储器单元集合执行编程操作的请求；以及使得在所述编程操作的执行期间多个编程脉冲集合被施加到与所述存储器单元集合相关联的字线，其中多个编程脉冲集合中的每个编程脉冲集合对应于不同的阶跃电压电平。
本公开的又一方面涉及一种方法，所述方法包括：由处理装置接收对所述存储器单元集合执行编程操作的请求；使得对应于第一阶跃电压电平的第一编程脉冲集合被施加到与所述存储器单元集合相关联的一或多个字线；确定与所述第一编程脉冲集合中的编程脉冲相关联的编程电压电平满足条件；以及响应于所述条件得到满足而使得对应于第二阶跃电压电平的第二编程脉冲集合被施加到与所述存储器单元集合相关联的所述一或多个字线。
附图说明
根据下文提供的具体实施方式和本公开的各种实施例的附图将更加充分地理解本公开。
图1A说明根据本公开的一或多个实施例的包含存储器子系统的实例计算系统。
图1B为根据本公开的一或多个实施例的与存储器子系统的存储器子系统控制器通信的存储器装置的框图。
图2A-2C为根据本公开的一或多个实施例的如可用于参考图1B所描述的类型的存储器中的存储器单元阵列的部分的示意图。
图3为根据本公开的一或多个实施例的如可用于参考图1B所描述的类型的存储器中的存储器单元阵列的部分的示意框图。
图4说明根据本公开的一或多个实施例的根据包含动态调整的阶跃电压电平的编程操作的实例编程脉冲。
图5说明根据本公开的一或多个实施例的包含对应于包含动态调整的阶跃电压电平的编程操作的编程电压电平和阈值电压电平的实例曲线图。
图6为根据本公开的一或多个实施例的包含标识对应于与存储器阵列的存储器单元相关联的不同字线群组的编程操作的可调整阶跃电压电平的信息的实例数据结构。
图7为根据本公开的一或多个实施例的执行编程操作的实例方法的流程图，所述编程操作包含可使用可调整的阶跃电压电平来增加编程脉冲序列以编程存储器装置的一或多个存储器单元。
图8为本公开的实施例可在其中操作的实例计算机系统的框图。
具体实施方式
本公开的方面涉及包含具有可调整阶跃电压电平的一系列编程脉冲的编程操作。存储器子系统可为存储装置、存储器模块，或存储装置和存储器模块的混合。下文结合图1描述存储装置和存储器模块的实例。通常，主机系统可使用包含例如存储数据的存储器装置之类的一或多个组件的存储器子系统。主机系统可提供数据以存储于存储器子系统处，且可请求从存储器子系统检索数据。
存储器子系统可以包含高密度非易失性存储器装置，其中当没有电力被供应到存储器装置时需要数据的保持。非易失性存储器装置的一个实例为与非(NAND)存储器装置。下文结合图1描述非易失性存储器装置的其它实例。非易失性存储器装置为一或多个裸片的封装。每个裸片可由一或多个平面组成。对于一些类型的非易失性存储器装置(例如，NAND装置)，每个平面由物理块集合组成。每个块由页集合组成。每个页由存储器单元(“单元”)集合组成。单元是存储信息的电子电路。取决于单元类型，单元可存储一或多个二进制信息位，且具有与所存储的位数相关的各种逻辑状态。逻辑状态可由例如“0”和“1”之类的二进制值或此类值的组合表示。
存储器装置可由按二维或三维网格布置的位组成。存储器单元蚀刻到列(下文也称为位线)和行(下文也称为字线)的阵列中的硅晶片上。字线可以指存储器装置的存储器单元的一或多个行，所述一或多个行与一或多个位线一起使用以生成存储器单元中的每一个的地址。位线和字线的相交点构成存储器单元的地址。下文中，块是指用于存储数据的存储器装置的单元，并且可以包含存储器单元的群组、字线群组、字线或单独存储器单元。
可通过将字线偏置电压施加到所选择页的存储器单元所连接到的字线来相对于存储器单元执行存储器存取操作(例如，编程操作、擦除操作等)。例如，可采用增量阶跃脉冲编程(ISPP)过程或方案来维持用于较高数据可靠性的紧密单元阈值电压分布。在ISPP中，将具有增加量值的电压电平的一系列高幅度脉冲施加到字线，一个或多个存储器单元连接到所述字线以将存储器单元的电压电平逐渐升高到高于与目标编程电平相关联的电压电平。在典型的ISPP编程算法中，每个编程脉冲(Vpgm)的电压电平增加静态或均匀量(例如，预定义的编程脉冲阶跃高度或电平)。每个连续编程脉冲的电压增量在本文中被称为阶跃电压或Vstep。由存储器装置的字线驱动器施加均匀增加的脉冲(例如，其中每个编程脉冲在量值上增加了静态Vstep电平)使所选择字线能够斜变或增加到对应于存储器存取操作的字线电压电平(Vwl)。在这方面，使用编程脉冲集合对多层级单元(MLC)的存储器单元或位进行编程，所述编程脉冲在每个连续脉冲处增加预定义且静态的增量，从而在特定层级处对存储器单元进行编程。类似地，可将具有均匀增加的电压电平的一系列编程脉冲施加到字线以在擦除操作的执行期间将字线斜升到对应字线电压电平。
与存储器装置的编程存储器单元相关联的典型设计挑战是限制编程存储器阵列中的存储器单元所需的最大编程电压。当所有所标识的存储器单元已经成功地编程到目标编程电平时，达到与编程操作相关联的最大电压电平。在典型的存储器装置设计中，当递增地增加的脉冲的编程电压超过最大编程电压的限制时会发生编程故障。此外，在避免编程算法的递增地增加编程脉冲的较高最大电压电平的同时，期望使编程存储器单元(还被称为“Tprog”)的时间最小化。
使编程时间最小化的一种方法是利用较大的恒定阶跃电压(例如，0.5V的阶跃电压电平)来递增地增加一系列编程脉冲的编程电压。例如，每个编程脉冲可在量值上增加较大的阶跃电压电平，使得第一编程脉冲可具有10.0V的Vpgm1，第二编程脉冲可具有10.5V的Vpgm2，第三编程脉冲可具有11.0V的Vpgm3等等。使用较大恒定阶跃电压电平(例如，0.5V)的这种方法可实现较快的编程时间，然而，还产生与编程操作相关联的非期望较高最大编程电压电平。所得较高最大电压电平增加了存储器装置设计成本和复杂度以支持较高最大编程电压电平。另外，较高最大编程电压电平降低了存储器单元可靠性，从而导致增加的编程干扰错误、热电子干扰错误等。
为了解决与需要对所有目标存储器单元编程所需的编程脉冲使用较高最大电压电平相关联的问题，在某些存储器存取操作期间，可以使用选择性慢编程收敛(SSPC)方法。在这种方法中，在起始预充电之前计算多个预先验证电压电平。存储器单元被编程有递增地增加的编程脉冲，所述编程脉冲被施加到存储器单元所耦合的字线。在每个脉冲之后，程序验证操作确定用于每个单元的阈值电压。当阈值电压达到预先验证阈值时，仅以减缓单元的阈值电压的改变的固定或静态中间电压对连接到所述特定单元的位线施加偏压。其它单元继续以它们的正常速度被编程。随着用于每个单元的阈值电压达到预先验证电平，以中间电压向其施加偏压。随着所有的位线的阈值电压达到验证电压阈值，以抑制电压向它们施加偏压。
根据此方式，响应于相关联的存储器单元的阈值电压达到预先验证阈值电压，以第一位线电压向耦合到多个存储器单元中的一个存储器单元的每个位线选择性地施加偏压。预先验证阈值电压小于验证阈值电压。所施加的位线电压是通常大于0V且小于抑制电压(例如，VCC)的固定数字电压(例如，在0.5V至0.9V的范围中的电压)。在这种方法中，减缓编程以改进稍后编程脉冲处的编程的准确性，但不利地产生大量编程脉冲，其中编程电压增加接近并超过最大编程电压限制，并且编程时间变慢。
本公开的方面通过实施编程操作来解决以上和其它缺陷，所述编程操作包含使具有可动态调整的阶跃电压电平(Vstep)的一系列编程脉冲施加到字线，一或多个目标存储器单元连接到所述字线以将目标存储器单元的电压电平逐渐升高到高于对应于存储器存取操作的字线电压电平。在实施例中，执行编程操作，所述编程操作包含一系列编程脉冲的第一部分或集合使编程电压电平(Vpgm)增加，所述编程电压电平随着每个编程脉冲增加初始阶跃电压电平(Vstep1)。例如，一系列编程脉冲的第一部分的编程脉冲中的每个编程脉冲可增加Vstep1量(例如，0.55V)。在实施例中，按初始阶跃(Vstep1)递增的第一编程脉冲集合中的编程电压的第一斜率可具有第一值(例如，大约为1)。
响应于编程脉冲的第一部分中的编程脉冲达到或超过编程电压阈值电平(Vpgmthreshold)，将阶跃电压电平从初始阶跃电压电平(Vstep1)调整到调整后的阶跃电压电平(例如，Vstep2)。在实施例中，使用调整后的阶跃电压电平施加下一个编程脉冲(例如，编程脉冲的第二部分或集合中的第一编程脉冲)，使得编程脉冲的第二部分的每个编程脉冲通过调整后的阶跃电压电平增加。在实施例中，调整后的阶跃电压电平为比初始阶跃电压电平小的值(例如，0.1V、0.2V等)，使得与第一编程脉冲集合中的编程电压的斜率相比，第二编程脉冲集合的编程电压的斜率较大。
根据实施例，可施加和监测多个编程电压阈值电平。例如，在达到第一编程电压阈值电平(例如，22.0V)后，可将电压阶跃电平从初始Vstep电平调整到第一调整后的Vstep电平。在此实例中，在达到第二编程电压阈值电平(例如，22.5V)后，可将Vstep电平从第一调整后的Vstep电平(例如，0.2V)调整到第二调整后的Vstep电平(例如，0.1V)。根据实施例，可采用任何数目的编程电压阈值电平，其中每个编程电压阈值电平具有对应的Vstep调整电平，使得与一或多个编程脉冲的下一集合相关联的Vstep在达到相应编程电压阈值电平中的每一个后进行调整。
在实施例中，编程操作可建立编程电压阈值电平，使得每个后续编程脉冲增加不同动态调整的Vstep电平量。例如，响应于确定编程脉冲(例如，脉冲N)的编程电压达到或超过编程电压阈值电平，可使用第一调整后的Vstep电平施加第一后续编程脉冲(例如，编程脉冲N+1的VpgmN+1)的第一编程电压，可使用第二调整后的Vstep电平施加第二后续编程脉冲(例如，编程脉冲N+2的VpgmN+2)的第二编程电压等等，直到已经施加所有编程脉冲为止。
在实施例中，响应于确定编程脉冲的编程电压达到或超过编程电压阈值电压，可调整一或多个后续编程脉冲的持续时间。例如，在满足与编程电压阈值电平相关联的条件(例如，具有大于编程电压阈值电平的量值的编程脉冲)后，可针对一或多个编程脉冲的第二集合将第一编程脉冲集合的初始编程脉冲持续时间(Tpulse1)调整(例如，拉长或增加)到调整后的编程脉冲持续时间(Tpulse2)。
有利的是，通过使用根据本公开的实施例的编程操作的动态调整的阶跃电压电平来减小将存储器装置的存储器单元编程到期望编程电平所需的最大电压电平。此外，在不显著增加与编程操作的执行相关联的总体编程时间的情况下实现减小的最大电压电平。因此，与本公开的编程操作的一系列编程脉冲相关联的阶跃电压电平的调整(例如，降低阶跃电压电平)会产生较低最大电压电平，所述较低最大电压电平产生与包含编程脉冲之间的预定义和均匀阶跃电压的典型ISPP编程算法相比的快速、有效、准确和可靠的编程。具体地，可维持期望的编程时间，同时避免对所有目标存储器单元编程所需的最大编程电压量值的显著增加。在这方面，通过改进的存储器单元可靠性(例如，更少的编程干扰错误、更少的热电子干扰错误等)，实现存储器单元在目标编程分布中的期望分布。
图1A说明根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含媒体，例如一或多个易失性存储器装置(例如，存储器装置140)、一或多个非易失性存储器装置(例如，存储器装置130)或此类的组合。
存储器子系统110可为存储装置、存储器模块，或存储装置和存储器模块的混合。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器、嵌入式多媒体控制器(eMMC)驱动器、通用快闪存储器(UFS)驱动器、安全数字(SD)和硬盘驱动器(HDD)。存储器模块的实例包含双列直插式存储器模块(DIMM)、小外形DIMM(SO-DIMM)，以及各种类型的非易失性双列直插式存储器模块(NVDIMM)。
计算系统100可为计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置、运载工具(例如，飞机、无人机、火车、汽车或其它运输工具)、支持物联网(IoT)的装置、嵌入式计算机(例如，包含在运载工具、工业设备或联网市售装置中的计算机)，或这类包含存储器和处理装置(例如，处理器)的计算装置。
计算系统100可包含耦合到一或多个存储器子系统110的主机系统120。在一些实施例中，主机系统120耦合到不同类型的存储器子系统110。图1A说明耦合到一个存储器子系统110的主机系统120的一个实例。如本文所使用，“耦合到”或“与……耦合”通常是指组件之间的连接，其可以是间接通信连接或直接通信连接(例如，没有中间组件)，无论是有线还是无线的，包含例如电连接、光学连接、磁连接等的连接。
主机系统120可包含处理器芯片组和由处理器芯片组执行的软件堆叠。处理器芯片组可包含一或多个核心、一或多个高速缓冲器、存储器控制器(例如，NVDIMM控制器)，和存储协议控制器(例如，PCIe控制器、SATA控制器)。主机系统120使用存储器子系统110以例如将数据写入到存储器子系统110和从存储器子系统110读取数据。
主机系统120可经由物理主机接口耦合到存储器子系统110。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行连接的SCSI(SAS)、双数据速率(DDR)存储器总线、小型计算机系统接口(SCSI)、双列直插式存储器模块(DIMM)接口(例如，支持双数据速率(DDR)的DIMM套接接口)等。物理主机接口可用于在主机系统120与存储器子系统110之间传输数据。在存储器子系统110通过物理主机接口(例如，PCIe总线)与主机系统120耦合时，主机系统120可进一步利用NVM高速(NVMe)接口来存取组件(例如，存储器装置130)。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据和其它信号的接口。图1A说明存储器子系统110作为实例。一般来说，主机系统120可经由同一通信连接、多个单独通信连接和/或通信连接的组合存取多个存储器子系统。
存储器装置130、140可包含不同类型的非易失性存储器装置和/或易失性存储器装置的任何组合。易失性存储器装置(例如，存储器装置140)可为但不限于随机存取存储器(RAM)，例如动态随机存取存储器(DRAM)和同步动态随机存取存储器(SDRAM)。
非易失性存储器装置(例如，存储器装置130)的一些实例包含与非(NAND)类型快闪存储器和就地写入存储器，例如三维交叉点(“3D交叉点”)存储器装置，其为非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列而基于体电阻的改变来进行位存储。另外，与许多基于闪存的存储器对比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。NAND类型快闪存储器包含例如二维NAND(2D NAND)和三维NAND(3D NAND)。
存储器装置130中的每一个可包含一或多个存储器单元阵列。一种类型的存储器单元，例如，单层级单元(SLC)可每单元存储一个位。其它类型的存储器单元(例如多层级单元(MLC)、三层级单元(TLC)、四层级单元(QLC)和五层级单元(PLC))可每单元存储多个位。在一些实施例中，存储器装置130中的每一个可包含一或多个存储器单元阵列，例如SLC、MLC、TLC、QLC或此类存储器单元阵列的任何组合。在一些实施例中，特定存储器装置可包含存储器单元的SLC部分、MLC部分、TLC部分、QLC部分或PLC部分。存储器装置130的存储器单元可分组为页，所述页可指用于存储数据的存储器装置的逻辑单元。对于一些类型的存储器(例如，NAND)，页可进行分组以形成块。在一个实施例中，术语“MLC存储器”可用以表示每单元存储多于一个位(例如，每单元存储2位、3位、4位或5位)的任何类型的存储器单元。
虽然描述了非易失性存储器组件，例如3D交叉点非易失性存储器单元阵列和NAND型快闪存储器(例如，2D NAND、3D NAND)，但存储器装置130可基于任何其它类型的非易失性存储器，例如只读存储器(ROM)、相变存储器(PCM)、自选存储器、其它基于硫属化物的存储器、铁电晶体管随机存取存储器(FeTRAM)、铁电随机存取存储器(FeRAM)、磁随机存取存储器(MRAM)、自旋转移力矩(STT)-MRAM、导电桥接RAM(CBRAM)、电阻性随机存取存储器(RRAM)、基于氧化物的RRAM(OxRAM)、或非(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)。
存储器子系统控制器115(为简单起见，控制器115)可与存储器装置130通信以进行操作，例如在存储器装置130处读取数据、写入数据或擦除数据和其它此类操作。存储器子系统控制器115可以包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器或其组合。硬件可包含具有专用(即，硬译码)逻辑的数字电路以执行本文所描述的操作。存储器子系统控制器115可为微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)或另一合适处理器。
存储器子系统控制器115可为处理装置，其包含被配置成执行存储在本地存储器119中的指令的一或多个处理器(例如，处理器117)。在所说明的实例中，存储器子系统控制器115的本地存储器119包含被配置成存储指令的嵌入式存储器，所述指令用于进行控制存储器子系统110的操作的各种过程、操作、逻辑流程和例程，包含处置存储器子系统110与主机系统120之间的通信。
在一些实施例中，本地存储器119可以包含存储存储器指针、所提取数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然在图1A中的实例存储器子系统110已说明为包含存储器子系统控制器115，但在本公开的另一实施例中，存储器子系统110不包含存储器子系统控制器115，而是可依靠外部控制(例如，由外部主机或由与存储器子系统分开的处理器或控制器提供)。
通常，存储器子系统控制器115可从主机系统120接收命令或操作，且可将所述命令或操作转换为指令或适当命令来实现对存储器装置130的所要存取。存储器子系统控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测以及错误校正码(ECC)操作、加密操作、高速缓冲操作，以及与存储器装置130相关联的逻辑地址(例如，逻辑块地址(LBA)、名称空间)与物理地址(例如，物理块地址)之间的地址转换。存储器子系统控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可以将从主机系统接收到的命令转换成存取存储器装置130的命令指令，以及将与存储器装置130相关联的响应转换成用于主机系统120的信息。
存储器子系统110还可包含未说明的额外电路或组件。在一些实施例中，存储器子系统110可包含高速缓冲器或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)，所述地址电路系统可从存储器子系统控制器115接收地址并且解码所述地址以存取存储器装置130。
在一些实施例中，存储器装置130包含本地媒体控制器135，其结合存储器子系统控制器115操作以对存储器装置130的一或多个存储器单元执行操作。外部控制器(例如，存储器子系统控制器115)可在外部管理存储器装置130(例如，对存储器装置130执行媒体管理操作)。在一些实施例中，存储器子系统110为受管理存储器装置，其包含具有裸片上的控制逻辑(例如，本地媒体控制器135)和相同存储器装置封装内用于媒体管理的控制器(例如，存储器子系统控制器115)的原始存储器装置130。受管理存储器装置的实例为受管理NAND(MNAND)装置。
在一个实施例中，存储器子系统110包含存储器接口组件113。存储器接口组件113负责处理存储器子系统控制器115与存储器子系统110的存储器装置(例如，存储器装置130)的交互。例如，存储器接口组件113可将与从主机系统120接收的请求相对应的存储器存取命令发送到存储器装置130，所述存储器存取命令例如编程命令、读取命令或其它命令。另外，存储器接口组件113可从存储器装置130接收数据，例如响应于读取命令或成功执行编程命令的确认而检索的数据。例如，存储器子系统控制器115可以包含处理器117(处理装置)，其被配置成执行存储在本地存储器119中的指令以用于执行本文中所描述的操作。
在一个实施例中，存储器装置130包含被配置成响应于从存储器接口113接收到存储器存取命令而进行对应存储器存取操作的编程管理器134。在一些实施例中，本地媒体控制器135包含编程管理器134的至少部分，并且被配置成执行本文中所描述的功能性。在一些实施例中，使用固件、硬件组件或上述组合在存储器装置130上实施编程管理器134。在一个实施例中，编程管理器134从例如存储器接口113的请求者接收对将数据编程到存储器装置130的存储器阵列的请求。存储器阵列可包含形成在字线和位线的相交点处的存储器单元阵列。在一个实施例中，例如，存储器单元分组成块，所述块可进一步划分成子块，其中跨多个子块共享给定字线。在一个实施例中，每个子块对应于存储器阵列中的单独平面。与子块内的字线相关联的存储器单元群组被称为物理页。在一个实施例中，可存在存储器阵列的多个部分，例如其中子块被配置成SLC存储器的第一部分和其中子块被配置成多层级单元(MLC)存储器的第二部分(即，包含可每单元存储两个或更多个信息位的存储器单元)。例如，存储器阵列的第二部分可配置为TLC存储器。TLC存储器中的存储器单元的电压电平形成8个编程分布的集合，其表示存储在每个存储器单元中的三个位的8个不同组合。取决于其如何配置，一个子块中的每个物理页可包含多个页类型。例如，由单层级单元(SLC)形成的物理页具有称为较低逻辑页(LP)的单个页类型。多层级单元(MLC)物理页类型可包含LP和上部逻辑页(UP)，TLC物理页类型为LP、UP和额外逻辑页(XP)，并且QLC物理页类型为LP、UP、XP和顶部逻辑页(TP)。例如，由QLC存储器类型的存储器单元形成的物理页可具有总共四个逻辑页，其中每个逻辑页可存储与存储在与所述物理页相关联的其它逻辑页中的数据不同的数据。
在一个实施例中，编程管理器134可接收待编程到存储器装置130(例如，TLC存储器装置)的数据。因此，编程管理器134可执行包含施加到与目标存储器单元集合相关联的字线的一系列编程脉冲的编程操作，以将每个存储器单元编程到8个可能的编程层级之一(即，表示这三个位的8个不同值的电压)。在一个实施例中，编程管理器134可以使用可调整的阶跃电压电平将存储器阵列的TLC部分中的存储器单元编程到多个相应编程电平(例如，编程电平L0、L1、L2……L7)以建立用于一系列编程脉冲中的每个编程脉冲的编程电压电平。例如，在标识待编程的存储器单元集合(例如，与存储器阵列的一或多个字线相关联的存储器单元)后，编程管理器134可使将第一编程脉冲集合施加到相关联字线，其中第一编程脉冲集合中的每个编程脉冲的编程电压(Vpgm)递增初始阶跃电压电平(Vstepinitial)。例如，在第一编程电压(例如，Vpgm1)下将第一编程脉冲集合中的第一编程脉冲施加到字线，在第二编程电压(例如，Vpgm2＝Vpgm1+Vstepinitial)下将第二编程脉冲施加到字线，在第三编程电压(例如，Vpgm3＝Vpgm2+Vstepinitial)下将第一编程脉冲阶跃中的第三编程脉冲施加到字线等等。
在实施例中，编程管理器134可维持编程电压阈值电平(Vpgmthreshold)以用于确定条件何时得到满足。在实施例中，编程管理器134将第一编程脉冲集合中的编程脉冲的编程电压与编程电压阈值电平进行比较，并且当编程电压大于或等于编程电压阈值电平时确定条件得到满足。在实施例中，响应于确定第一编程脉冲集合中的编程脉冲的编程电压大于或等于编程电压阈值电平，编程管理器134将阶跃电压电平从初始阶跃电压电平(Vstepinitial)调整到调整后的阶跃电压电平(Vstepadjusted)。在实施例中，将一或多个编程脉冲的第二集合施加到目标存储器单元的字线，其中每个编程脉冲的编程电压递增了调整后的阶跃电压电平。例如，如果编程管理器134确定编程脉冲N的编程电压(例如，VpgmN)大于或等于编程电压阈值电平(Vpgmthreshold)，那么下一个编程脉冲(即，编程脉冲N+1)施加有递增了调整后的阶跃电压电平的编程电压VpgmN+1(例如，VpgmN+1＝VpgmN+Vstepadjusted)。在实施例中，与初始阶跃电压电平相比，调整后的阶跃电压电平降低或减小(例如，Vstepadjusted<Vstepinitial)。
在实施例中，编程管理器134可响应于满足条件(例如，响应于确定编程脉冲的Vpgm大于或等于Vpgmthreshold)而修改或调整一或多个后续编程脉冲(Tpulse)的持续时间。在实施例中，第一编程脉冲集合中的每个编程脉冲可以初始脉冲持续时间(例如，Tpulse-initial)施加到目标存储器单元的字线。在实施例中，在满足条件后，编程管理器134可将脉冲持续时间调整为调整后的脉冲持续时间(Tpulse-adjusted)，并且施加具有调整后的脉冲持续时间的第二编程脉冲集合(例如，在满足条件之后施加的一或多个编程脉冲的集合)中的一或多个编程脉冲。下文描述关于编程管理器134的操作的其它细节。
图1B为根据实施例的呈存储器装置130形式的第一设备与呈存储器子系统(例如，图1A的存储器子系统110)的存储器子系统控制器115形式的第二设备通信的简化框图。电子系统的一些实例包含个人计算机、个人数字助理(PDA)、数码相机、数字媒体播放器、数字记录器、游戏、电气设备、交通工具、无线装置、移动电话等。存储器子系统控制器115(例如，存储器装置130外部的控制器)可为存储器控制器或其它外部主机装置。
存储器装置130包含逻辑上以行和列布置的存储器单元阵列150。逻辑行中的存储器单元通常连接到同一存取线(例如，字线)，而逻辑列中的存储器单元通常选择性地连接到同一数据线(例如，位线)。单个存取线可与超过一个逻辑行的存储器单元相关联，且单个数据线可与超过一个逻辑列相关联。存储器单元250的至少部分的存储器单元(图1B中未示出)能够编程到至少两个目标数据状态中的一个。
提供行解码电路系统108和列解码电路系统110以解码地址信号。接收地址信号并对地址信号进行解码以存取存储器单元阵列150。存储器装置130还包含输入/输出(I/O)控制电路系统112，其用以管理命令、地址和数据到存储器装置130的输入以及数据和状态信息从存储器装置130的输出。地址寄存器114与I/O控制电路系统212和行解码电路系统108以及列解码电路系统110通信以在解码之前锁存地址信号。命令寄存器124与I/O控制电路系统112和本地媒体控制器135通信以锁存传入命令。
控制器(例如，存储器装置130内部的本地媒体控制器135)响应于命令控制对存储器单元阵列150的存取，并生成外部存储器子系统控制器115的状态信息，即，本地媒体控制器135被配置成对存储器单元阵列150执行存取操作(例如，读取操作、编程操作和/或擦除操作)。本地媒体控制器135与行解码电路系统108和列解码电路系统110通信，以响应于地址控制行解码电路系统108和列解码电路系统110。在一个实施例中，本地媒体控制器135包含编程管理器134，所述编程管理器可实施存储器装置130的编程，所述编程包含可调整的阶跃电压电平，如本文中所描述。
本地媒体控制器135还与高速缓冲寄存器118通信。高速缓冲寄存器118锁存如由本地媒体控制器135引导的传入或传出数据以暂时存储数据，而存储器单元阵列150忙于分别写入或读取其它数据。在编程操作(例如，写入操作)期间，可将数据从高速缓冲寄存器118传递到数据寄存器120来传送到存储器单元阵列150；接着可将新数据从I/O控制电路系统212锁存在高速缓冲寄存器118中。在读取操作期间，数据可从高速缓冲寄存器118传递到I/O控制电路系统112以用于输出到存储器子系统控制器115；接着可将新数据从数据寄存器120传递到高速缓冲寄存器118。高速缓冲寄存器118和/或数据寄存器120可形成存储器装置130的页缓冲器(例如，可形成其部分)。页缓冲器可进一步包含感测装置(在图1B中未示出)以例如通过感测连接到存储器单元阵列150的存储器单元的数据线的状态来感测所述存储器单元的数据状态。状态寄存器122可与I/O控制电路系统112和本地存储器控制器135通信以锁存状态信息以用于输出到存储器子系统控制器115。
存储器装置130通过控制链路132从本地媒体控制器135接收存储器子系统控制器115处的控制信号。例如，控制信号可包含芯片启用信号CE#、命令锁存启用信号CLE、地址锁存启用信号ALE、写入启用信号WE#、读取启用信号RE#和写入保护信号WP#。取决于存储器装置130的性质，可另外经由控制链路132接收额外或替代性控制信号(未示出)。在一个实施例中，存储器装置130通过多路复用的输入/输出(I/O)总线234从存储器子系统控制器115接收命令信号(其表示命令)、地址信号(其表示地址)和数据信号(其表示数据)，且通过I/O总线234将数据输出到存储器子系统控制器115。
例如，可在I/O控制电路系统112处通过输入/输出(I/O)总线234的输入/输出(I/O)引脚[7:0]接收命令，并且可接着将命令写入到命令寄存器124中。可在I/O控制电路系统112处通过输入/输出(I/O)总线234的输入/输出(I/O)引脚[7:0]接收地址并且接着可将所述地址写入到地址寄存器114中。可经由I/O控制电路系统112处用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]接收数据，并且接着可将数据写入到高速缓冲寄存器118中。随后可将数据写入到数据寄存器120中以用于对存储器单元阵列150进行编程。
在实施例中，可省略高速缓冲寄存器118，并且可将数据直接写入到数据寄存器120中。还可在用于8位装置的输入/输出(I/O)引脚[7:0]或用于16位装置的输入/输出(I/O)引脚[15:0]上输出数据。虽然可参考I/O引脚，但其可包含实现通过外部装置(例如，存储器子系统控制器115)电连接到存储器装置130的任何导电节点，例如常用的导电衬垫或导电凸块。
本领域的技术人员应了解，可提供额外的电路系统和信号且已简化图1B的存储器装置130。应认识到，参考图1B描述的各种块组件的功能性可以不必与集成电路装置的不同组件或组件部分分离。例如，集成电路装置的单个组件或组件部分可适于执行图1B的多于一个块组件的功能性。替代地，可组合集成电路装置的一或多个组件或组件部分以进行图1B的单个块组件的功能性。此外，尽管根据各种信号的接收和输出的流行惯例描述了特定I/O引脚，但应注意，可在各种实施例中使用I/O引脚(或其它I/O节点结构)的其它组合或其它数目个I/O引脚(或其它I/O节点结构)。
图2A-2C为可例如作为存储器单元阵列104的一部分根据实施例在参考图1B描述的类型的存储器中使用的例如NAND存储器阵列等存储器单元阵列200A的一部分的示意图。存储器阵列200A包含例如字线2020到202N的存取线和例如位线2040至204M的数据线。字线202可以多对一关系连接到图2A中未示出的全局存取线(例如，全局字线)。对于一些实施例，存储器阵列200A可形成于半导体上方，所述半导体例如可经导电掺杂以具有例如p型导电性等导电类型以例如形成p阱，或具有n型导电性以例如形成n阱。
存储器阵列200A可布置成行(每个行对应于字线202)和列(每个列对应于位线204)。每个列可包含串联连接的存储器单元(例如，非易失性存储器单元)串，例如NAND串2060至206M中的一者。每个NAND串206可连接(例如，选择性地连接)到共同源极(SRC)216并且可包含存储器单元2080至208N。存储器单元208可表示用于存储数据的非易失性存储器单元。每个NAND串206中的存储器单元208可串联连接于选择栅极210(例如，场效应晶体管)(例如选择栅极2100至210M中的一个(例如，其可为源极选择晶体管，通常被称为选择栅极源极))与选择栅极212(例如，场效应晶体管)(例如，选择栅极2120至212M中的一个(例如，其可为漏极选择晶体管，通常被称为选择栅极漏极))之间。选择栅极2100至210M可共同地连接到选择线214，例如源极选择线(SGS)，并且选择栅极2120至212M可共同地连接到选择线215，例如漏极选择线(SGD)。尽管被描绘为传统场效应晶体管，但选择栅极210和212可利用类似于(例如，相同于)存储器单元208的结构。选择栅极210和212可表示串联连接的数个选择栅极，每个选择栅极串联地被配置成接收相同或独立控制信号。
每个选择栅极210的源极可连接到共同源极216。每个选择栅极210的漏极可连接到对应NAND串206中的存储器单元2080。例如，选择栅极2100的漏极可连接到对应NAND串2060的存储器单元2080。因此，每个选择栅极210可被配置成将对应NAND串206选择性地连接到共同源极216。每个选择栅极210的控制栅极可连接到选择线214。
每个选择栅极212的漏极可连接到用于对应NAND串206的位线204。例如，选择栅极2120的漏极可连接到用于对应NAND串2060的位线2040。每个选择栅极212的源极可连接到对应NAND串206的存储器单元208N。例如，选择栅极2120的源极可连接到对应NAND串2060的存储器单元208N。因此，每个选择栅极212可被配置成将对应NAND串206选择性地连接到对应位线204。每个选择栅极212的控制栅极可连接到选择线215。
图2A中的存储器阵列200A可为准二维存储器阵列且可具有大体上平面结构，例如其中共同源极216、NAND串206和位线204在大体上平行平面上延伸。替代地，图2A中的存储器阵列200A可以是三维存储器阵列，例如其中NAND串206可基本上垂直于含有共同源极216的平面且基本上垂直于含有位线204的平面而延伸，所述位线可基本上平行于含有共同源极216的平面。
存储器单元208的典型构造包含可确定存储器单元的数据状态(例如，通过阈值电压的改变)的数据存储结构234(例如，浮动栅极、电荷阱等等)，以及控制栅极236，如图2A所示。数据存储结构234可包含导电结构和介电结构两者，而控制栅极236通常由一或多个导电材料形成。在一些情况下，存储器单元208可进一步具有所定义源极/漏极(例如，源极)230和所定义源极/漏极(例如，漏极)232。存储器单元208使其控制栅极236连接到(并且在一些情况下，形成)字线202。
一列存储器单元208可为NAND串206或选择性地连接到给定位线204的数个NAND串206。一行存储器单元208可为共同地连接到给定字线202的存储器单元208。一行存储器单元208可包含但无需包含共同地连接到给定字线202的所有存储器单元208。存储器单元208的行可通常划分成存储器单元208的物理页的一或多个群组，并且存储器单元208的物理页通常包含共同地连接到给定字线202的每隔一个存储器单元208。例如，共同地连接到字线202N并且选择性地连接到偶数个位线204(例如，位线2040、2042、2044等)的存储器单元208可为存储器单元208(例如，偶数个存储器单元)的一个物理页，而共同地连接到字线202N且选择性地连接到奇数个位线204(例如，位线2041、2043、2045等)的存储器单元208可为存储器单元208(例如，奇数个存储器单元)的另一物理页。
尽管在图2A中未明确描绘位线2043-2045，但从图式显而易见，存储器单元阵列200A的位线204可从位线2040连续编号到位线204M。共同地连接到给定字线202的存储器单元208的其它分组还可限定存储器单元208的物理页。对于某些存储器装置，共同地连接到给定字线的所有存储器单元可视为存储器单元的物理页。存储器单元的物理页(在一些实施例中，其可仍为整个行)中的在单个读取操作期间读取或在单个编程操作期间编程的部分(例如，存储器单元的上部或下部页)可被视为存储器单元的逻辑页。存储器单元块可包含被配置成一起被擦除的那些存储器单元，例如连接到字线2020-202N的所有存储器单元(例如，共享共同字线202的所有NAND串206)。除非明确地区分，否则对存储器单元的页的参考在本文中是指存储器单元的逻辑页的存储器单元。尽管结合NAND快闪存储器论述图2A的实例，但本文中所描述的实施例和概念不限于特定阵列架构或结构，且可包含其它结构(例如，SONOS、相变、铁电等)和其它架构(例如，AND阵列、NOR阵列等)。
图2B为如可用于参考图1B所描述的类型的存储器中的存储器单元阵列200B的一部分的另一示意图，例如作为存储器单元阵列104的一部分。图2B中的相同编号的元件对应于如关于图2A提供的描述。图2B提供三维NAND存储器阵列结构的一个实例的额外细节。三维NAND存储器阵列200B可并入有可包含半导体支柱的竖直结构，其中支柱的部分可充当NAND串206的存储器单元的沟道区。NAND串206可各自通过选择晶体管212(例如，其可为漏极选择晶体管，通常被称为选择栅极漏极)选择性地连接到位线2040-204M，并且通过选择晶体管210(例如，其可为源极选择晶体管，通常被称为选择栅极源极)选择性地连接到共同源极216。多个NAND串206可选择性地连接到同一位线204。NAND串206的子集可通过偏置选择线2150-215K连接到其相应位线204以选择性地启动各自处于NAND串206与位线204之间的特定选择晶体管212。可通过对选择线214进行偏置来激活选择晶体管210。每个字线202可连接到存储器阵列200B的多行存储器单元。通过特定字线202共同彼此连接的存储器单元的行可共同地称为层。
图2C为如可用于参考图1B所描述的类型的存储器中的存储器单元阵列200C的一部分的另一示意图，例如作为存储器单元阵列104的一部分。图2C中的相同编号的元件对应于如关于图2A提供的描述。存储器单元阵列200C可包含如图2A中所描绘的串联连接的存储器单元串(例如，NAND串)206、存取(例如，字)线202、数据(例如，位)线204、选择线214(例如，源极选择线)、选择线215(例如，漏极选择线)以及源极216。例如，存储器单元阵列200A的一部分可为存储器单元阵列200C的部分。
图2C描绘将NAND串206分组为存储器单元块250，例如存储器单元块2500-250L。存储器单元块250可为可在单个擦除操作中一起被擦除的存储器单元208的分组，有时被称为擦除块。每个存储器单元块250可表示通常与单个选择线215(例如，选择线2150)相关联的那些NAND串206。存储器单元块2500的源极216可为与存储器单元块250L的源极216相同的源极。例如，每个存储器单元块2500-250L可选择性地共同连接到源极216。一个存储器单元块250的存取线202和选择线214和215分别与存储器单元块2500-250L的任何其它存储器单元块的存取线202和选择线214和215可不具有直接联系。
位线2040-204M可连接(例如，选择性地连接)到缓冲器部分240，其可为存储器装置130的页缓冲器152的部分。缓冲器部分240可对应于存储器平面(例如，一组存储器单元块2500-250L)。缓冲器部分240可包含感测电路(其可包含感测放大器)以用于感测在相应位线204上指示的数据值。
图3为如可用于参考图1B所描述的类型的存储器中的存储器单元阵列300的一部分的块示意图。存储器单元阵列300描绘为具有四个存储器平面350(例如，存储器平面3500至3503)，每个存储器平面与相应的缓冲器部分240通信，所述缓冲器部分可共同地形成页缓冲器352。虽然描绘四个存储器平面350，但其它数目的存储器平面350可共同与页缓冲器352通信。每个存储器平面350描绘为包含L+1存储器单元块250(例如，存储器单元块2500-250L)。
图4说明根据本公开的一或多个实施例的根据包含动态调整的阶跃电压电平的编程操作的一系列实例编程脉冲。如图4所示，执行编程操作以使将一系列编程脉冲(例如，脉冲1、脉冲2……脉冲N-1、脉冲N、脉冲N+1和脉冲N+2)施加到与待编程到编程层级集合(例如，TLC存储器装置中的L1到L7)中的目标编程层级的目标存储器单元集合相关联的字线。在实施例中，如图4所示，施加第一编程脉冲集合(例如，脉冲1到脉冲N)，其中每个编程脉冲具有递增地增加了初始阶跃电压电平(Vstep1)的编程电压(Vpgm)。例如，初始阶跃电压电平(Vstep1)具有为0.55V的值。在所示的实例中，在第一时间，施加编程电压为Vpgm1的编程脉冲1。在第二时间，施加编程电压为Vpgm2的编程脉冲2，其中Vpgm2＝Vpgm1+Vstep1)。编程操作继续施加编程脉冲，所述编程脉冲具有增加了初始阶跃电压电平的编程电压电平。
如图4所示，施加编程电压为VpgmN＝VpgmN-1+Vstep1的编程脉冲N。根据实施例，确定编程脉冲是否满足编程脉冲的编程电压大于或等于由图4中的虚线表示的编程电压阈值电平(Vpgmthreshold)的条件。在实施例中，在每个编程脉冲(例如，Vpgm1、Vpgm2……VpgmN)的编程电压与编程电压阈值电平(Vpgmthreshold)之间执行比较。响应于确定编程脉冲的编程电压大于或等于编程电压阈值电平，将阶跃电压电平从初始阶跃电压电平调整到调整后的阶跃电压电平。
在所示的实例中，确定脉冲N的编程电压(VpgmN)大于编程电压阈值电平(Vpgmthreshold)，并且因此条件得到满足。响应于确定VpgmN大于Vpgmthreshold，调整阶跃电压电平(例如，从Vstep1到Vstep2)以用于确定下一个编程脉冲的编程电压。在所示的实例中，编程脉冲N+1施加有基于调整后的阶跃电压电平的编程电压。在实施例中，脉冲N+1的编程电压由以下表达式表示：
VpgmN+1＝VpgmN+Vstep2
在实施例中，调整后的阶跃电压电平(例如，Vstep2)可小于先前使用的阶跃电压电平(例如，如图4的实例中示出的初始阶跃电压电平(Vstep1))。例如，初始阶跃电压电平可为大约0.55V，并且调整后的阶跃电压电平可为大约0.10V。在实施例中，一或多个编程脉冲的下一个集合(例如，如图4所示，脉冲N+1和脉冲N+2)被施加有基于调整后的阶跃电压电平确定的编程电压。在实施例中，在所示的实例中，包含脉冲1到脉冲N的第一编程脉冲集合被施加有基于Vstep1确定的编程电压，并且包含脉冲N+1到脉冲N+2的第二编程脉冲集合被施加有基于Vstep2确定的编程电压。有利的是，阶跃电压电平的动态调整使得能够控制最大编程电压电平，使得最大编程电压电平不超过期望限制(例如，小于23V的最大编程电压电平限制，超出所述最大编程电压电平限制会发生编程故障)，同时维持期望的编程时间。
根据实施例，在满足条件后，可针对以下编程脉冲中的每个编程脉冲调整阶跃电压电平，直到编程操作完成为止。例如，可以建立第一调整后的阶跃电压电平(Vstep2)以用于确定VpgmN+1，可以建立第二调整后的阶跃电压电平(例如，小于Vstep2的阶跃电压电平)以用于确定VpgmN+2等等，直到已经施加所有编程脉冲为止。
根据实施例，可建立多个编程电压阈值电平(例如，除Vpgmthreshold之外，可采用一或多个额外阈值电压电平)，并且所述多个编程电压阈值电平用于与相应编程脉冲的编程电压进行比较，以确定额外条件何时得到满足。响应于确定编程脉冲的编程电压超过额外编程电压阈值，可执行对阶跃电压电平的进一步或额外调整。例如，第二编程电压阈值可用于确定何时将Vstep2调整到新的阶跃电压电平(例如，Vstep3；图4中未示出)。
在实施例中，响应于满足条件(例如，在确定VpgmN大于Vpgmthreshold后)，除了调整阶跃电压电平之外，接下来的一或多个编程脉冲的编程脉冲持续时间(Tpulse)还可从初始脉冲持续时间(Tpulse1)调整到调整后的脉冲持续时间(Tpulse2)。如图4所示，第一编程脉冲集合(例如，脉冲1到脉冲N)具有第一或初始脉冲持续时间(Tpulse1)。响应于确定VpgmN大于Vpgmthreshold)，可对脉冲持续时间进行调整以建立为Tpulse2的调整后的脉冲持续时间，使得使用调整后的脉冲持续时间来施加后续一或多个编程脉冲(例如，脉冲N+1和脉冲N+2)。在实施例中，调整后的脉冲持续时间(Tpulse2)可长于初始脉冲持续时间(Tpulse1)。例如，初始脉冲持续时间(Tpulse1)可大约为10μs，并且调整后的脉冲持续时间(Tpulse2)可大约为20μs)。
图5说明根据本公开的一或多个实施例的包含对应于包含动态调整的阶跃电压电平的编程操作的编程电压电平和阈值电压电平的实例曲线图。如图5所示，启动编程操作，并且将第一脉冲集合施加到与待编程的目标存储器单元集合相关联的字线。如图5所示，基于初始阶跃电压电平(例如，Vstep1)向第一脉冲集合施加增加的编程电压，使得第一编程脉冲集合中的编程电压具有对应于初始阶跃电压电平的第一斜率电平。在实施例中，响应于确定编程脉冲的编程电压大于或等于编程电压阈值电平(Vpgmthreshold)，将阶跃电压电平从初始阶跃电压电平调整到调整后的阶跃电压电平。调整后的阶跃电压电平用于建立第二脉冲集合的编程电压(例如，在调整阶跃电压电平之后施加的一或多个脉冲)。如图5所示，基于调整后的阶跃电压电平(例如，Vstep2)向第二脉冲集合施加增加的编程电压，使得第二脉冲集合的编程电压具有第二斜率电平。如图5所示，调整后的阶跃电压电平小于初始阶跃电压电平，并且因此，第二脉冲集合具有比第一编程脉冲集合的斜率更高的斜率。
如图5所示，当对应的编程电压(Vpgm)小于编程电压阈值(Vpgmthreshold)时，与包含动态可调整的阶跃电压电平的编程操作相关联的一系列编程脉冲的第一脉冲集合在第一电平具有编程电压斜率。在满足Vpgm大于或等于Vpgmthreshold的条件后，通过调整用于建立用于第二编程脉冲集合的编程电压的阶跃电压电平来建立瞬变Vpgm斜率。
图6为根据本公开的一或多个实施例的包含标识对应于与存储器阵列的存储器单元相关联的不同字线群组的编程操作的可调整阶跃电压电平的信息的实例数据结构600。在实施例中，对阶跃电压电平的调整可取决于与待编程的目标存储器单元集合相关联的所选择字线。例如，如图所示，根据本公开的一或多个实施例，包含一或多个字线的第一字线群组可与为大约0.55V的初始Vstep值和为大约0.10V的调整后的Vstep数值相关联，包含一或多个字线的第二字线群组可与为大约0.50V的初始Vstep值和为大约0.15V的调整后的Vstep数值相关联，并且第N字线群组是包含标识对应于与存储器阵列的存储器单元相关联的不同字线群组的编程操作的可调整阶跃电压电平的信息的数据结构。
在实施例中，处理逻辑(例如，图1A和1B的编程管理器134)可接收对执行编程操作的请求，所述编程操作包含施加具有可调整的阶跃电压电平的一系列编程脉冲来编程存储器单元的目标集合。处理逻辑可标识与存储器单元的目标集合相关联的字线群组，并且执行数据结构600的查找操作以标识与所标识字线群组相关联的初始阶跃电压电平和调整后的阶跃电压电平。接着将一系列编程脉冲施加到所标识的字线，其中使用与字线相关联的初始阶跃电压电平递增编程电压以用于第一编程脉冲集合。在确定第一脉冲集合中的编程脉冲的编程电压等于或超过编程电压阈值之后，处理逻辑应用具有基于与字线相关联的调整后的阶跃电压电平建立的编程电压的接下来的一或多个编程脉冲。如图6所示，可针对不同字线群组建立和定制初始阶跃电压电平和调整后的阶跃电压电平，以使得能够有效执行编程操作，其中动态调整后的阶跃电压限制最大编程电压而基本上不引入较长编程时间。
在实施例中，数据结构600还可包含标识对应于不同字线群组中的每一个的初始脉冲持续时间值(初始Tpulse)和调整后的脉冲持续时间值(调整后的Tpulse)的信息。
图7为根据本公开的一或多个实施例的在编程存储器单元期间动态调整阶跃电压电平的实例方法的流程图。所述方法700可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法700由图1A和1B的编程管理器134执行。虽然以特定顺序或次序来示出，但是除非另有指定，否则可修改过程的次序。因此，应理解，所说明实施例仅为实例，且所说明过程可以不同次序进行，且一些过程可并行地进行。另外，在各个实施例中可以省略一或多个过程。因此，在每个实施例中并不需要所有过程。其它过程流程也是可能的。
在操作710处，接收到请求。例如，处理逻辑(例如，编程管理器134)可接收执行编程操作的请求以编程存储器装置的存储器单元集合。在实施例中，所述请求包含标识编程操作以将存储器单元集合中的每一个编程到编程层级集合(例如，L1至L7；其中L0是擦除状态)的目标编程层级的信息。在实施例中，编程操作涉及一或多个特定存储器单元地址。在一个实施例中，处理逻辑可标识与存储器单元集合相关联的字线。在实施例中，响应于请求，处理逻辑可标识与所标识的字线相关联的初始阶跃电压电平和调整后的阶跃电压电平，所标识的字线与存储器单元集合相关联(例如，使用数据结构，例如图6中所示的表)。在一个实施例中，存储器单元集合被配置成MLC存储器(例如，每单元存储多于一个位的任何类型的存储器单元，每单元包含2个位、3个位、4个位或更多个位)。在一个实施例中，所标识的存储器单元集合将被编程到多个编程层级(例如，用于TLC存储器装置的L1、L2……L7)。在实施例中，所述请求包含对应于待编程的存储器单元集合的物理或逻辑地址集合。在实施例中，处理逻辑基于作为请求的部分提供的地址集合而标识存储器单元集合。
在操作720处，施加第一编程脉冲集合。例如，处理逻辑可使对应于第一阶跃电压电平的第一编程脉冲集合被施加到与存储器单元集合相关联的一或多个字线。在实施例中，以递增地增加了第一阶跃电压电平(Vstep1)的编程电压施加了第一编程脉冲集合中的每一个。例如，在第一时间，将具有第一编程电压(Vpgm1)的第一编程脉冲集合中的第一编程脉冲施加到一或多个字线。在第二时间，施加具有第二编程电压(Vpgm2)的第二编程脉冲，其中Vpgm2＝Vpgm1+Vstep1。在第三时间，施加具有第三编程电压(Vpgm3)的第三编程脉冲，其中Vpgm3＝Vpgm2+Vstep1。在实施例中，对于第一编程脉冲集合中的每个编程脉冲，第一脉冲集合的编程电压以第一阶跃电压电平的增量增加继续。
在操作730处，作出确定。例如，处理逻辑可确定与第一编程脉冲集合中的编程脉冲相关联的编程电压满足条件。在实施例中，当与编程脉冲相关联的编程电压(例如，表示第一编程脉冲集合中的第N编程脉冲的编程电压的VpgmN)大于或等于编程电压阈值电平(Vpgmthreshold)时条件得到满足。在实施例中，处理逻辑可将第一编程脉冲集合的至少一部分的编程电压与编程电压阈值电平进行比较以确定条件是否得到满足。
在实施例中，编程电压阈值电平(例如，20V、21V、22V、23V等)可由处理逻辑建立和维持(例如，存储在高速缓冲存储器中)并且用于与使用第一阶跃电压电平施加的脉冲集合的编程电压进行比较。例如，参考图4，处理逻辑可确定具有为VpgmN的编程电压)的脉冲N大于编程电压阈值电平(Vpgmthreshold)。
在操作740处，施加第二编程脉冲集合。例如，处理逻辑可响应于条件得到满足而使得对应于第二阶跃电压电平的第二编程脉冲集合被施加到与存储器单元集合相关联的一或多个字线。在实施例中，响应于条件已得到满足的确定，处理逻辑在建立第二编程脉冲集合的编程电压时标识并采用第二(或调整后)阶跃电压电平。在实施例中，第二编程脉冲集合包含施加到与存储器单元集合相关联的一或多个字线的一或多个编程脉冲，直到完成编程操作(例如，存储器单元集合中的所有已经编程到相应目标编程电平)为止。
在实施例中，第二或调整后的阶跃电压电平小于第一阶跃电压电平，使得与第一脉冲集合的编程电压的增量增加相比较，第二脉冲集合中的每个脉冲的编程电压递增了较小或较低的值。例如，第一阶跃电压电平可为大约0.55V，并且第二阶跃电压电平可为大约0.10V。
在实施例中，处理逻辑可确定对应于与被编程的存储器单元集合相关联的一或多个字线的第二阶跃电压电平。例如，处理逻辑可执行数据结构(例如，图6的数据结构600)的查找操作，所述查找操作包含基于每字线群组标识第一阶跃电压电平和第二阶跃电压电平的信息。
在实施例中，响应于条件得到满足，与第一编程脉冲集合相比，处理逻辑可使得第二编程脉冲集合以调整后的脉冲持续时间施加。例如，在此实施例中，第一编程脉冲集合可具有第一脉冲持续时间(例如，图4的Tpulse1)并且第二编程脉冲集合可具有第二脉冲持续时间(例如，图4的Tpulse2)。在此实施例中，响应于满足条件，处理逻辑可调整一或多个后续编程脉冲(例如，第二编程脉冲集合)的脉冲持续时间。在实施例中，第二脉冲持续时间可大于第一脉冲持续时间。
在实施例中，可维持一或多个额外编程电压阈值电平，并且用于与所施加编程脉冲的编程电压进行比较。例如，可维持具有比Vpgmthreshold高的电压电平的额外编程电压阈值电平(例如，Vpgmthreshold2)。在此实施例中，可在确定第二编程脉冲集合中的编程脉冲的编程电压大于或等于额外编程电压阈值电平(Vpgmthreshold2)后由处理逻辑执行阶跃电压的额外调整(例如，建立第三阶跃电压电平)。在实施例中，可使用任何数目个编程阈值电平来建立多个条件，使得当每个相应条件(例如，编程电压大于或等于编程阈值电平)得到满足时，针对后续一或多个编程脉冲施加调整后的阶跃电压。根据实施例，还可响应于满足与多个不同编程电压阈值电平相关联的条件而进行对脉冲持续时间的调整。
有利的是，根据不同调整后的阶跃电压电平控制不同编程脉冲集合使得能够完成编程操作(例如，编程存储器单元集合)，同时限制完成编程操作所需的最大电压，同时满足编程时间要求。在这方面，通过调整编程算法的最末阶段期间所施加的一或多个编程脉冲的阶跃电压来避免与超过最大编程电压相关联的编程故障。此外，使用动态调整后的阶跃电压用于第二集合中的编程脉冲(例如，最终少数编程脉冲)使存储器单元集合能够使用基本上相同数目的总编程脉冲进行编程，同时需要较低最大编程电压，并且基本上不增加总编程时间。
图8说明计算机系统800的实例机器，在所述实例机器内可以执行用于使得所述机器执行本文中所论述的方法中的任何一或多个的指令的集合。在一些实施例中，计算机系统800对应于主机系统(例如，图1的主机系统120)，其包含、耦合到或利用存储器子系统(例如，图1的存储器子系统110)或可用于执行控制器的操作(例如，执行操作系统以执行对应于图1的编程管理器134的操作)。在替代性实施例中，机器可连接(例如联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分布式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器的容量进行操作。
机器可为个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝式电话、网络器具、服务器、网络路由器、交换机或桥接桥，或能够(依序或以其它方式)执行指定将由所述机器采取的动作的指令集的任何机器。另外，尽管说明单个机器，但还应认为术语“机器”包含机器的任何集合，所述集合单独地或共同地执行一(或多)个指令集以进行本文中所论述的方法中的任何一或多种。
实例计算机系统800包含处理装置802、主存储器804(例如，只读存储器(ROM)、快闪存储器、动态随机存取存储器(DRAM)，例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)等)、静态存储器806(例如，快闪存储器、静态随机存取存储器(SRAM)等)以及数据存储系统818，它们经由总线830彼此通信。
处理装置802表示一或多个通用处理装置，例如微处理器、中央处理单元等。更特定来说，处理装置可为复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器或实施其它指令集的处理器，或实施指令集的组合的处理器。处理装置802也可为一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置802被配置成执行指令826，以用于执行本文中所论述的操作和步骤。计算机系统800可进一步包含用以通过网络820通信的网络接口装置808。
数据存储系统818可以包含机器可读存储媒体824(也被称为计算机可读媒体，例如非暂时性计算机可读媒体)，其上存储有体现本文所描述的方法或功能中的任何一或多个的一或多组指令826或软件。指令826还可在其由计算机系统800执行期间完全或至少部分地驻存在主存储器804内和/或处理装置802内，主存储器804和处理装置802也构成机器可读存储媒体。机器可读存储媒体824、数据存储系统818和/或主存储器804可对应于图1的存储器子系统110。
在一个实施例中，指令826包含实施对应于图1的编程管理器134的功能性的指令。虽然在实例实施例中将机器可读存储媒体824示出为单个媒体，但术语“机器可读存储媒体”应被认为包含存储一或多组指令的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储或编码供机器执行的指令集合且致使机器执行本公开的方法中的任何一种或多种的任何媒体。术语“机器可读存储媒体”可包含但不限于固态存储器、光学媒体和磁性媒体。
已在针对计算机存储器内的数据位的操作的算法和符号表示方面呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给所属领域的其他技术人员的方式。在本文中，且一般将算法构想为产生所要结果的操作的自洽序列。操作是要求对物理量进行物理操纵的操作。通常但未必，这些量采用能够存储、组合、比较以及以其它方式操纵的电或磁信号的形式。已经证实，主要出于常用的原因，将这些信号称为位、值、元素、符号、字符、项、编号等等有时是便利的。
然而，应牢记，所有这些和类似术语将与适当物理量相关联，且仅仅为应用于这些量的便利标记。本公开可以指计算机系统或类似电子计算装置的操控计算机系统的寄存器和存储器内的表示为物理(电子)量的数据并将所述数据变换为计算机系统的存储器或寄存器或其它此类信息存储系统内的类似地表示为物理量的其它数据的动作和过程。
本公开还涉及用于执行本文中的操作的设备。这个设备可以出于所需目的而专门构造，或其可包含通过存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘，包含软盘、光盘、CD-ROM和磁性光盘、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡，或适合于存储电子指令的任何类型的媒体，其各自耦合到计算机系统总线。
本文中呈现的算法和显示器在本质上并不与任何特定计算机或其它设备相关。各种通用系统可以与根据本文中的教示的程序一起使用，或可以证明构造用以执行所述方法更加专用的设备是方便的。将如下文描述中所阐述的那样来呈现各种这些系统的结构。另外，未参考任何特定编程语言来描述本公开。应了解，可使用各种编程语言来实施如本文中所描述的本公开的教示内容。
本公开可以提供为计算机程序产品或软件，其可以包含在其上存储有可以用于编程计算机系统(或其它电子装置)以执行根据本公开的过程的指令的机器可读媒体。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等。
在前述说明书中，本公开的实施例已经参照其特定实例实施例进行描述。将显而易见的是，可在不脱离如所附权利要求书中阐述的本公开的实施例的更广精神和范围的情况下对本公开进行各种修改。因此，应在说明性意义上而非限制性意义上看待说明书和图式。

Claims (20)

1.一种存储器装置，其包括：
存储器阵列，其包括存储器单元集合；和
处理逻辑，其操作性地与所述存储器阵列耦合，以执行包括以下的操作：
接收对所述存储器单元集合执行编程操作的请求；
使得对应于第一阶跃电压电平的第一编程脉冲集合被施加到与所述存储器单元集合相关联的一或多个字线；
确定与所述第一编程脉冲集合中的编程脉冲相关联的编程电压电平满足条件；以及
响应于所述条件得到满足而使得对应于第二阶跃电压电平的第二编程脉冲集合被施加到与所述存储器单元集合相关联的所述一或多个字线。
2.根据权利要求1所述的存储器装置，所述操作进一步包括将与所述编程脉冲相关联的所述编程电压电平与编程电压阈值电平进行比较。
3.根据权利要求2所述的存储器装置，其中当与所述编程脉冲相关联的所述编程电压电平大于或等于所述编程电压阈值电平时所述条件得到满足。
4.根据权利要求1所述的存储器装置，其中所述第一编程脉冲集合中的每个编程脉冲的相应编程电压电平增加所述第一阶跃电压电平，并且其中所述第二编程脉冲集合中的每个编程脉冲的相应编程电压增加所述第二阶跃电压电平，并且其中所述第二阶跃电压电平小于所述第一阶跃电压电平。
5.根据权利要求1所述的存储器装置，其中所述第一编程脉冲集合中的每个编程脉冲具有第一脉冲持续时间。
6.根据权利要求5所述的存储器装置，所述操作进一步包括响应于所述条件得到满足而将所述第一脉冲持续时间调整到第二脉冲持续时间，其中所述第二编程脉冲集合中的每个编程脉冲具有所述第二脉冲持续时间。
7.根据权利要求1所述的存储器装置，所述操作进一步包括：
确定与所述第二编程脉冲集合中的另一编程脉冲相关联的另一编程电压电平满足额外条件；以及
响应于所述额外条件得到满足而使得对应于第三阶跃电压电平的第三编程脉冲集合被施加到与所述存储器单元集合相关联的所述一或多个字线。
8.一种包括指令的非暂时性计算机可读媒体，所述指令在由处理装置执行时使所述处理装置执行包括以下的操作：
接收对存储器单元集合执行编程操作的请求；以及
使得在所述编程操作的执行期间多个编程脉冲集合被施加到与所述存储器单元集合相关联的字线，其中多个编程脉冲集合中的每个编程脉冲集合对应于不同的阶跃电压电平。
9.根据权利要求8所述的非暂时性计算机可读媒体，其中所述多个编程脉冲集合包括对应于第一阶跃电压电平的第一编程脉冲集合和对应于第二阶跃电压电平的第二编程脉冲集合。
10.根据权利要求9所述的非暂时性计算机可读媒体，所述操作进一步包括确定与所述第一编程脉冲集合中的编程脉冲相关联的编程电压电平满足第一条件。
11.根据权利要求10所述的非暂时性计算机可读媒体，其中当与所述第一编程脉冲集合中的所述编程脉冲相关联的所述编程电压电平大于或等于第一编程电压阈值电平时，所述第一条件得到满足。
12.根据权利要求11所述的非暂时性计算机可读媒体，其中所述第二阶跃电压电平用于响应于所述第一条件得到满足而建立所述第二编程脉冲集合的编程电压电平。
13.根据权利要求9所述的非暂时性计算机可读媒体，其中所述多个编程脉冲集合进一步包括对应于第三阶跃电压电平的第三编程脉冲集合。
14.一种方法，其包括：
由处理装置接收对存储器单元集合执行编程操作的请求；
使得对应于第一阶跃电压电平的第一编程脉冲集合被施加到与所述存储器单元集合相关联的一或多个字线；
确定与所述第一编程脉冲集合中的编程脉冲相关联的编程电压电平满足条件；以及
响应于所述条件得到满足而使得对应于第二阶跃电压电平的第二编程脉冲集合被施加到与所述存储器单元集合相关联的所述一或多个字线。
15.根据权利要求14所述的方法，其进一步包括将与所述编程脉冲相关联的所述编程电压电平与编程电压阈值电平进行比较。
16.根据权利要求15所述的方法，其中当与所述编程脉冲相关联的所述编程电压电平大于或等于所述编程电压阈值电平时所述条件得到满足。
17.根据权利要求14所述的方法，其中所述第二阶跃电压电平小于所述第一阶跃电压电平。
18.根据权利要求14所述的方法，其中所述第一编程脉冲集合中的每个编程脉冲具有第一脉冲持续时间。
19.根据权利要求18所述的方法，其进一步包括响应于所述条件得到满足而将所述第一脉冲持续时间调整到第二脉冲持续时间，其中所述第二编程脉冲集合中的每个编程脉冲具有所述第二脉冲持续时间。
20.根据权利要求14所述的方法，其进一步包括：
确定与所述第二编程脉冲集合中的另一编程脉冲相关联的另一编程电压电平满足额外条件；以及
响应于所述额外条件得到满足而使得对应于第三阶跃电压电平的第三编程脉冲集合被施加到与所述存储器单元集合相关联的所述一或多个字线。
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