JP2013214553A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】
本発明が解決しようとする課題は、電荷注入効率を向上させることができる半導体装置
の製造方法及び半導体装置を提供することである。
【解決手段】
実施形態の半導体装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、前
記第１絶縁膜上に吸着膜を形成する工程と、前記吸着膜上にゲルマニウム含有膜を形成す
る工程と、前記ゲルマニウム含有膜上に第２絶縁膜を形成する工程と、を有する。
実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられた第１絶縁膜と
、表面ゲルマニウム濃度が１×１０１５ａｔｏｍｓ／ｃｍ２以下となるように前記第１絶
縁膜上に設けられたゲルマニウム含有膜と、前記ゲルマニウム含有膜上に設けられた第２
絶縁膜と、を有する。
【選択図】図２
本発明が解決しようとする課題は、電荷注入効率を向上させることができる半導体装置
の製造方法及び半導体装置を提供することである。
【解決手段】
実施形態の半導体装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、前
記第１絶縁膜上に吸着膜を形成する工程と、前記吸着膜上にゲルマニウム含有膜を形成す
る工程と、前記ゲルマニウム含有膜上に第２絶縁膜を形成する工程と、を有する。
実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられた第１絶縁膜と
、表面ゲルマニウム濃度が１×１０１５ａｔｏｍｓ／ｃｍ２以下となるように前記第１絶
縁膜上に設けられたゲルマニウム含有膜と、前記ゲルマニウム含有膜上に設けられた第２
絶縁膜と、を有する。
【選択図】図２
Description
本発明の実施形態は、半導体装置の製造方法及び半導体装置に関する。
例えば、ＮＡＮＤ型フラッシュメモリのような電荷蓄積型不揮発性半導体記憶装置では
、制御ゲートの電位を制御することにより、書込みまたは消去を行う。電荷蓄積型不揮発
性半導体記憶装置において、書込みまたは消去をするには高電圧を要するが、高電圧を印
加すると隣接セル間にも高電界が印加されてしまい、隣接セルに誤書込み・誤消去してし
まうことがある。そのため、トンネル絶縁膜の電荷注入効率を向上させ、書込み電圧及び
消去電圧を低減させる必要がある。
、制御ゲートの電位を制御することにより、書込みまたは消去を行う。電荷蓄積型不揮発
性半導体記憶装置において、書込みまたは消去をするには高電圧を要するが、高電圧を印
加すると隣接セル間にも高電界が印加されてしまい、隣接セルに誤書込み・誤消去してし
まうことがある。そのため、トンネル絶縁膜の電荷注入効率を向上させ、書込み電圧及び
消去電圧を低減させる必要がある。
本発明が解決しようとする課題は、電荷注入効率を向上させることができる半導体装置
の製造方法及び半導体装置を提供することである。
の製造方法及び半導体装置を提供することである。
実施形態の半導体装置の製造方法は、半導体基板上に第１絶縁膜を形成する工程と、前
記第１絶縁膜上に吸着膜を形成する工程と、前記吸着膜上にゲルマニウム含有膜を形成す
る工程と、前記ゲルマニウム含有膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上
に浮遊電極膜を形成する工程と、前記浮遊電極膜上に第３絶縁膜を形成する工程と、前記
第３絶縁膜上にゲート電極を形成する工程と、を有する。
記第１絶縁膜上に吸着膜を形成する工程と、前記吸着膜上にゲルマニウム含有膜を形成す
る工程と、前記ゲルマニウム含有膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜上
に浮遊電極膜を形成する工程と、前記浮遊電極膜上に第３絶縁膜を形成する工程と、前記
第３絶縁膜上にゲート電極を形成する工程と、を有する。
実施形態の半導体装置は、半導体基板と、前記半導体基板上に設けられた第１絶縁膜と
、表面ゲルマニウム濃度が１×１０１５ａｔｏｍｓ／ｃｍ２以下となるように前記第１絶
縁膜上に設けられたゲルマニウム含有膜と、前記ゲルマニウム含有膜上に設けられた第２
絶縁膜と、前記第２絶縁膜上に設けられた浮遊電極膜と、前記浮遊電極膜上に設けられた
第３絶縁膜と、前記第３絶縁膜上に設けられた前記ゲート電極と、を有する。
、表面ゲルマニウム濃度が１×１０１５ａｔｏｍｓ／ｃｍ２以下となるように前記第１絶
縁膜上に設けられたゲルマニウム含有膜と、前記ゲルマニウム含有膜上に設けられた第２
絶縁膜と、前記第２絶縁膜上に設けられた浮遊電極膜と、前記浮遊電極膜上に設けられた
第３絶縁膜と、前記第３絶縁膜上に設けられた前記ゲート電極と、を有する。
以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全
図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比
率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。
図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比
率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。
［第１の実施形態］
（半導体装置１ａの構造）
第１の実施形態に係る半導体装置１ａの構造について、図１及び図２を参照しながら説
明する。図１の（ａ）は第１の実施形態に係る半導体装置１ａのワード線に垂直な方向の
断面構造を示す断面図、図１の（ｂ）は第１の実施形態に係る半導体装置１ａのビット線
に垂直な方向の断面構造を示す断面図、及び図２は図１におけるトンネル絶縁膜１１ａの
構造を示す拡大断面図を示している。
（半導体装置１ａの構造）
第１の実施形態に係る半導体装置１ａの構造について、図１及び図２を参照しながら説
明する。図１の（ａ）は第１の実施形態に係る半導体装置１ａのワード線に垂直な方向の
断面構造を示す断面図、図１の（ｂ）は第１の実施形態に係る半導体装置１ａのビット線
に垂直な方向の断面構造を示す断面図、及び図２は図１におけるトンネル絶縁膜１１ａの
構造を示す拡大断面図を示している。
半導体装置１ａは複数の記憶素子２を有している。詳細には、半導体装置１ａは、半導
体基板１０、トンネル絶縁膜１１ａ、浮遊電極膜１２、インターポリ絶縁膜１３（第３絶
縁膜）、制御ゲート電極１４（ゲート電極）、及び素子分離絶縁膜３０を有する。
体基板１０、トンネル絶縁膜１１ａ、浮遊電極膜１２、インターポリ絶縁膜１３（第３絶
縁膜）、制御ゲート電極１４（ゲート電極）、及び素子分離絶縁膜３０を有する。
記憶素子２は半導体基板１０上に設けられたトンネル絶縁膜１１ａ、浮遊電極膜１２、
インターポリ絶縁膜１３、及び制御ゲート電極１４から構成される。
インターポリ絶縁膜１３、及び制御ゲート電極１４から構成される。
前記半導体装置１ａの構造は、図１の（ａ）に示すように、まず、半導体基板１０の最
表面にチャネル形成領域２１を挟むようにソース領域２０ａとドレイン領域２０ｂが形成
されている。半導体基板１０のソース領域２０ａ、ドレイン領域２０ｂ、及びチャネル形
成領域２１上には、トンネル絶縁膜１１ａが形成される。半導体基板１０には例えばシリ
コン（Ｓｉ）等が用いられるが、特に限定はされない。
表面にチャネル形成領域２１を挟むようにソース領域２０ａとドレイン領域２０ｂが形成
されている。半導体基板１０のソース領域２０ａ、ドレイン領域２０ｂ、及びチャネル形
成領域２１上には、トンネル絶縁膜１１ａが形成される。半導体基板１０には例えばシリ
コン（Ｓｉ）等が用いられるが、特に限定はされない。
ここで、図２に示すように、トンネル絶縁膜１１ａは、第１シリコン酸化膜１１１（第
１絶縁膜）、ゲルマニウム吸着膜１１２（吸着膜）、ゲルマニウム含有膜１１３、及び第
２シリコン酸化膜１１４（第２絶縁膜）で構成されている。
１絶縁膜）、ゲルマニウム吸着膜１１２（吸着膜）、ゲルマニウム含有膜１１３、及び第
２シリコン酸化膜１１４（第２絶縁膜）で構成されている。
まず、半導体基板１０のチャネル形成領域２１上には第１シリコン酸化膜１１１が設け
られる。第１シリコン酸化膜１１１上には、ゲルマニウム吸着膜１１２が形成される。こ
こで、ゲルマニウム吸着膜１１２には例えばＳｉ層等が用いられ、半導体装置１ａを製造
する工程において酸化されるが、詳細については後述する製造方法において説明する。
られる。第１シリコン酸化膜１１１上には、ゲルマニウム吸着膜１１２が形成される。こ
こで、ゲルマニウム吸着膜１１２には例えばＳｉ層等が用いられ、半導体装置１ａを製造
する工程において酸化されるが、詳細については後述する製造方法において説明する。
前記ゲルマニウム吸着膜１１２上には、略単分子層を形成する条件である、表面ゲルマ
ニウム濃度が１×１０１５ａｔｏｍｓ／ｃｍ２以下であるゲルマニウム含有膜１１３が形
成される。さらにそのゲルマニウム含有膜１１３上には第２シリコン酸化膜１１４が形成
される。
ニウム濃度が１×１０１５ａｔｏｍｓ／ｃｍ２以下であるゲルマニウム含有膜１１３が形
成される。さらにそのゲルマニウム含有膜１１３上には第２シリコン酸化膜１１４が形成
される。
以上のような構造を有するトンネル絶縁膜１１ａ上（第２シリコン酸化膜１１４上）に
は、例えばシリコン酸化膜で構成される浮遊電極膜１２が設けられる。そして、その浮遊
電極膜１２上にはインターポリ絶縁膜１３が設けられ、そのインターポリ絶縁膜１３上に
は制御ゲート電極１４が設けられる。
は、例えばシリコン酸化膜で構成される浮遊電極膜１２が設けられる。そして、その浮遊
電極膜１２上にはインターポリ絶縁膜１３が設けられ、そのインターポリ絶縁膜１３上に
は制御ゲート電極１４が設けられる。
また、図１の（ｂ）に示すように、半導体装置１ａをビット線方向から見た際、半導体
基板１０において記憶素子２が形成されている領域の周囲には、シリコン酸化膜等で形成
されたＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜３０が形成されている
。ここで、ＳＴＩとは半導体製造工程における素子分離法の一つである。具体的には、半
導体基板１０上に浅い溝を形成した後、シリコン酸化膜等の絶縁体で埋め戻して素子分離
領域を形成する。一般に、ＳＴＩは横方向への広がりが少なく、素子の微細化が容易とな
る利点を有する。
基板１０において記憶素子２が形成されている領域の周囲には、シリコン酸化膜等で形成
されたＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜３０が形成されている
。ここで、ＳＴＩとは半導体製造工程における素子分離法の一つである。具体的には、半
導体基板１０上に浅い溝を形成した後、シリコン酸化膜等の絶縁体で埋め戻して素子分離
領域を形成する。一般に、ＳＴＩは横方向への広がりが少なく、素子の微細化が容易とな
る利点を有する。
なお、本実施形態ではトンネル絶縁膜１１ａの主材料としてシリコン酸化膜を例にとっ
て説明している。トンネル絶縁膜１１ａの主材料としてはこれに限定されるものではなく
、窒素を含むシリコン酸窒化膜、酸素を含むシリコン窒化膜、シリコン窒化膜、ハフニア
、ハフニウムシリケート、アルミナ、ハフニウムアルミネート、ランタン酸化膜、ランタ
ンアルミネート等の、高誘電体（high-k）膜でも同様の効果が得られる。
て説明している。トンネル絶縁膜１１ａの主材料としてはこれに限定されるものではなく
、窒素を含むシリコン酸窒化膜、酸素を含むシリコン窒化膜、シリコン窒化膜、ハフニア
、ハフニウムシリケート、アルミナ、ハフニウムアルミネート、ランタン酸化膜、ランタ
ンアルミネート等の、高誘電体（high-k）膜でも同様の効果が得られる。
また、浮遊電極膜１２は例えば多結晶ポリシリコン等により形成されるが、特に限定は
されない。
されない。
インターポリ絶縁膜１３には例えばシリコン酸化膜等が用いられる。インターポリ絶縁
膜１３は単層であるように図示したが、これに限定されず、例えば、シリコン酸化層と、
シリコン窒化層と、シリコン酸化膜との積層構造を有するＯＮＯ（Oxide-Nitride-Oxide
）膜や、ＯＮＯ膜を窒化膜で挟み込んだＮＯＮＯＮ（Nitride-Oxide-Nitride-Oxide-Nitr
ide）膜等でも実施は可能である。加えて、インターポリ絶縁膜１３の主材料としては、
窒素を含むシリコン酸窒化膜、酸素を含むシリコン窒化膜、シリコン窒化膜、ハフニア、
ハフニウムシリケート、アルミナ、ハフニウムアルミネート、ランタン酸化膜、ランタン
アルミネート等の、高誘電体（high-k）膜を用いても実施は可能である。
膜１３は単層であるように図示したが、これに限定されず、例えば、シリコン酸化層と、
シリコン窒化層と、シリコン酸化膜との積層構造を有するＯＮＯ（Oxide-Nitride-Oxide
）膜や、ＯＮＯ膜を窒化膜で挟み込んだＮＯＮＯＮ（Nitride-Oxide-Nitride-Oxide-Nitr
ide）膜等でも実施は可能である。加えて、インターポリ絶縁膜１３の主材料としては、
窒素を含むシリコン酸窒化膜、酸素を含むシリコン窒化膜、シリコン窒化膜、ハフニア、
ハフニウムシリケート、アルミナ、ハフニウムアルミネート、ランタン酸化膜、ランタン
アルミネート等の、高誘電体（high-k）膜を用いても実施は可能である。
本実施形態では浮遊電極膜１２にポリシリコン膜を用いた場合を示すが、あくまで一例
であり、それ以外にも、シリコン窒化膜を用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxid
e-Silicon）構造を有する半導体装置１ａとしてもよい。
であり、それ以外にも、シリコン窒化膜を用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxid
e-Silicon）構造を有する半導体装置１ａとしてもよい。
（半導体装置１ａの動作）
次に半導体装置１ａの動作について説明する。
次に半導体装置１ａの動作について説明する。
半導体装置１ａは電気的な書込み及び消去が可能な不揮発性半導体メモリ（Electrical
ly Erasable and Programmable Read Only Memory；ＥＥＰＲＯＭ）等として使用される
。浮遊電極膜１２中に電子が注入された場合が書込み動作であり、浮遊電極膜１２中の電
子が消去された場合が消去動作となる。
ly Erasable and Programmable Read Only Memory；ＥＥＰＲＯＭ）等として使用される
。浮遊電極膜１２中に電子が注入された場合が書込み動作であり、浮遊電極膜１２中の電
子が消去された場合が消去動作となる。
書込み動作の場合、制御ゲート電極１４に高い電圧を印加してインターポリ絶縁膜１３
を介して下に位置する浮遊電極膜１２中に、半導体基板１０側からトンネル絶縁膜１１ｃ
を通過させて電子を注入する。消去動作の場合、浮遊電極膜１２中の電子を排出し、消去
するという方法が取られている。
を介して下に位置する浮遊電極膜１２中に、半導体基板１０側からトンネル絶縁膜１１ｃ
を通過させて電子を注入する。消去動作の場合、浮遊電極膜１２中の電子を排出し、消去
するという方法が取られている。
（半導体装置１ａの製造方法）
次に、第１の実施形態の半導体装置１ａの製造方法について説明する。図３の（ａ）〜
（ｈ）は第１の実施形態に係る半導体装置１ａの製造プロセス毎についてビット線方向か
らの断面を示す断面図、図３の（ｉ）は第１の実施形態に係る半導体装置１ａの製造プロ
セスについてワード線方向からの断面を示す断面図を示している。
次に、第１の実施形態の半導体装置１ａの製造方法について説明する。図３の（ａ）〜
（ｈ）は第１の実施形態に係る半導体装置１ａの製造プロセス毎についてビット線方向か
らの断面を示す断面図、図３の（ｉ）は第１の実施形態に係る半導体装置１ａの製造プロ
セスについてワード線方向からの断面を示す断面図を示している。
図３の（ａ）に示すように、半導体基板１０上に、トンネル絶縁膜１１ａを形成するた
めに、まず、半導体基板１０表面の自然酸化膜を例えば希フッ酸等でウエットエッチング
する。その後、酸化ガスとしてＨ２Ｏガス等を利用した熱酸化法によって、膜厚数ｎｍ程
度の第１シリコン酸化膜１１１が半導体基板１０上に形成される。第１シリコン酸化膜１
１１の代表的な成膜方法として熱酸化法が挙げられるが、化学気相成長（Chemical Vapor
Deposition；ＣＶＤ）法等によって成膜しても構わない。
めに、まず、半導体基板１０表面の自然酸化膜を例えば希フッ酸等でウエットエッチング
する。その後、酸化ガスとしてＨ２Ｏガス等を利用した熱酸化法によって、膜厚数ｎｍ程
度の第１シリコン酸化膜１１１が半導体基板１０上に形成される。第１シリコン酸化膜１
１１の代表的な成膜方法として熱酸化法が挙げられるが、化学気相成長（Chemical Vapor
Deposition；ＣＶＤ）法等によって成膜しても構わない。
次に、減圧環境・所定の反応温度下においてジシランガス（Ｓｉ２Ｈ６）等を用いて、
第１シリコン酸化膜１１１上にゲルマニウム吸着膜１１２が形成される。そして、図３の
（ｂ）に示すように、水素化ゲルマニウムガス（ＧｅＨ４）等を用いてゲルマニウム吸着
膜１１２上にゲルマニウム含有膜１１３が形成される。
第１シリコン酸化膜１１１上にゲルマニウム吸着膜１１２が形成される。そして、図３の
（ｂ）に示すように、水素化ゲルマニウムガス（ＧｅＨ４）等を用いてゲルマニウム吸着
膜１１２上にゲルマニウム含有膜１１３が形成される。
なお、ゲルマニウム含有膜１１３は表面ゲルマニウム濃度が１×１０１５ａｔｏｍｓ／
ｃｍ２以下となるように設けられる。表面ゲルマニウム濃度が１×１０１５ａｔｏｍｓ／
ｃｍ２以下である場合、ゲルマニウム含有膜１１３は略１原子層となる。すなわち、成膜
された直後のゲルマニウム含有膜１１３はゲルマニウム吸着膜１１２上に略一様に層状成
長した１原子層の膜となる。なお、ゲルマニウム含有膜１１３を形成する際、ゲルマニウ
ム吸着膜１１２上にはまずゲルマニウム原子として吸着するが、後述する工程も含めて、
熱処理を伴うため、ゲルマニウムは酸化されてゲルマニウム酸化膜となる。本実施形態の
説明では、ゲルマニウム含有膜１１３はゲルマニウム原子膜及びゲルマニウム酸化膜の両
方を含む。
ｃｍ２以下となるように設けられる。表面ゲルマニウム濃度が１×１０１５ａｔｏｍｓ／
ｃｍ２以下である場合、ゲルマニウム含有膜１１３は略１原子層となる。すなわち、成膜
された直後のゲルマニウム含有膜１１３はゲルマニウム吸着膜１１２上に略一様に層状成
長した１原子層の膜となる。なお、ゲルマニウム含有膜１１３を形成する際、ゲルマニウ
ム吸着膜１１２上にはまずゲルマニウム原子として吸着するが、後述する工程も含めて、
熱処理を伴うため、ゲルマニウムは酸化されてゲルマニウム酸化膜となる。本実施形態の
説明では、ゲルマニウム含有膜１１３はゲルマニウム原子膜及びゲルマニウム酸化膜の両
方を含む。
ゲルマニウム含有膜１１３上には、図３の（ｃ）に示すように、減圧下で例えばテトラ
ジメチルアミノシランと酸化系ガスを用いて第２シリコン酸化膜１１４が成膜される。第
２シリコン酸化膜１１４の成膜後、第２シリコン酸化膜１１４の膜質改善を目的としたア
ニール処理が行われるが、後の成膜工程等に伴うアニール処理により膜質改善させること
は可能であるため、省略してもよい。
ジメチルアミノシランと酸化系ガスを用いて第２シリコン酸化膜１１４が成膜される。第
２シリコン酸化膜１１４の成膜後、第２シリコン酸化膜１１４の膜質改善を目的としたア
ニール処理が行われるが、後の成膜工程等に伴うアニール処理により膜質改善させること
は可能であるため、省略してもよい。
第２シリコン酸化膜１１４上には、図３の（ｄ）に示すように、減圧下で例えば水素化
シリコンガス（ＳｉＨ４）等を用いて、シリコン酸化膜で構成される浮遊電極膜１２が成
膜される。浮遊電極膜１２の成膜後、浮遊電極膜１２の多結晶化を目的として不活性ガス
下でのアニール処理が行われるが、後の成膜工程等に伴うアニール処理により多結晶化さ
せることは可能であるため、省略してもよい。
シリコンガス（ＳｉＨ４）等を用いて、シリコン酸化膜で構成される浮遊電極膜１２が成
膜される。浮遊電極膜１２の成膜後、浮遊電極膜１２の多結晶化を目的として不活性ガス
下でのアニール処理が行われるが、後の成膜工程等に伴うアニール処理により多結晶化さ
せることは可能であるため、省略してもよい。
以上の工程によりトンネル絶縁膜１１ａ及び浮遊電極膜１２を形成した後、複数の記憶
素子２を形成するために、ワード線方向についてエッチングが行われる。具体的には、反
応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）またはウエットエッチング等に
よって、浮遊電極膜１２、第２シリコン酸化膜１１４、ゲルマニウム含有膜１１３、ゲル
マニウム吸着膜１１２、第１シリコン酸化膜１１１、及び半導体基板１０の一部までがエ
ッチングされる（図３の（ｅ））。
素子２を形成するために、ワード線方向についてエッチングが行われる。具体的には、反
応性イオンエッチング（Reactive Ion Etching；ＲＩＥ）またはウエットエッチング等に
よって、浮遊電極膜１２、第２シリコン酸化膜１１４、ゲルマニウム含有膜１１３、ゲル
マニウム吸着膜１１２、第１シリコン酸化膜１１１、及び半導体基板１０の一部までがエ
ッチングされる（図３の（ｅ））。
上記のようにエッチングした部分を埋め込むように、無機ポリマーの一種であるポリシ
ラザン（ＰＳＺ）等を用いて素子分離絶縁膜３０が形成される。素子分離絶縁膜３０形成
後、素子分離絶縁膜３０の高密度化を目的としたデンシファイアニール等が行われる。そ
して、研磨剤（スラリー）を使用することにより機械による研磨効果を増大させ、平滑な
研磨面を得ることが可能となる化学機械研磨（Chemical Mechanical Polishing；ＣＭＰ
）により、素子分離絶縁膜３０は浮遊電極膜１２の表面まで研磨・平坦化される（図３の
（ｆ））。
ラザン（ＰＳＺ）等を用いて素子分離絶縁膜３０が形成される。素子分離絶縁膜３０形成
後、素子分離絶縁膜３０の高密度化を目的としたデンシファイアニール等が行われる。そ
して、研磨剤（スラリー）を使用することにより機械による研磨効果を増大させ、平滑な
研磨面を得ることが可能となる化学機械研磨（Chemical Mechanical Polishing；ＣＭＰ
）により、素子分離絶縁膜３０は浮遊電極膜１２の表面まで研磨・平坦化される（図３の
（ｆ））。
浮遊電極膜１２間の素子分離絶縁膜３０はウエットエッチング等により一部エッチング
される。そして、図３の（ｇ）に示すように、減圧下で例えばテトラジメチルアミノシラ
ンと酸化系ガスを用いてインターポリ絶縁膜１３が成膜される。インターポリ絶縁膜１３
の成膜後、インターポリ絶縁膜１３の膜質改善を目的としたアニール処理が行われるが、
後の成膜工程等に伴うアニール処理により膜質改善させることは可能であるため、省略し
てもよい。
される。そして、図３の（ｇ）に示すように、減圧下で例えばテトラジメチルアミノシラ
ンと酸化系ガスを用いてインターポリ絶縁膜１３が成膜される。インターポリ絶縁膜１３
の成膜後、インターポリ絶縁膜１３の膜質改善を目的としたアニール処理が行われるが、
後の成膜工程等に伴うアニール処理により膜質改善させることは可能であるため、省略し
てもよい。
前記インターポリ絶縁膜１３上には、減圧下で例えばＳｉＨ４等を用いて制御ゲート電
極１４が成膜される。制御ゲート電極１４の成膜後、制御ゲート電極１４の多結晶化を目
的として不活性ガス下でのアニール処理が行われる。
極１４が成膜される。制御ゲート電極１４の成膜後、制御ゲート電極１４の多結晶化を目
的として不活性ガス下でのアニール処理が行われる。
その後、ＲＩＥ法やウエットエッチング等によって、ビット線方向について制御ゲート
電極１４、インターポリ絶縁膜１３、及び浮遊電極膜１２が加工される。最終的に、ビッ
ト線方向から見た際は図３の（ｈ）、ワード線方から見た際は図３の（ｉ）に示すような
構造を有する半導体装置１ａが形成される。
電極１４、インターポリ絶縁膜１３、及び浮遊電極膜１２が加工される。最終的に、ビッ
ト線方向から見た際は図３の（ｈ）、ワード線方から見た際は図３の（ｉ）に示すような
構造を有する半導体装置１ａが形成される。
また、制御ゲート電極１６をマスクに用いて、半導体基板１０に例えばリン（Ｐ）をド
ーズ量１×１０１５ｃｍ−２、入射エネルギー５ＫｅＶで注入し、高速アニールを施すこ
とにより、ソース領域２０ａ及びドレイン領域２０ｂを形成する。これにより、図１の（
ａ）に示す構造が得られる。
ーズ量１×１０１５ｃｍ−２、入射エネルギー５ＫｅＶで注入し、高速アニールを施すこ
とにより、ソース領域２０ａ及びドレイン領域２０ｂを形成する。これにより、図１の（
ａ）に示す構造が得られる。
なお、図３の（ｇ）に示すように、インターポリ絶縁膜１３の形状が浮遊電極膜１２を
中心にコの字型にすることにより、浮遊電極膜１２がインターポリ絶縁膜１３に接触する
表面積を出来るだけ広くすることが可能となる。浮遊電極膜１２とインターポリ絶縁膜１
３の接触面積が大きくなるとインターポリ絶縁膜１３にかかる電界が小さくなるため、イ
ンターポリ絶縁膜１３に掛かる電界ストレスを緩和することが可能となり、結果として、
浮遊電極膜１２とインターポリ絶縁膜１３の界面特性の劣化、及びインターポリ絶縁膜１
３の絶縁性の劣化を抑制することが可能となる。このインターポリ絶縁膜１３は半導体基
板１０と略平行になるように、直線状に形成しても実施は可能である。その場合、上述し
た図３の（ｇ）に示すように、浮遊電極膜１２間の素子分離絶縁膜３０をエッチングする
工程は省略することができる。
中心にコの字型にすることにより、浮遊電極膜１２がインターポリ絶縁膜１３に接触する
表面積を出来るだけ広くすることが可能となる。浮遊電極膜１２とインターポリ絶縁膜１
３の接触面積が大きくなるとインターポリ絶縁膜１３にかかる電界が小さくなるため、イ
ンターポリ絶縁膜１３に掛かる電界ストレスを緩和することが可能となり、結果として、
浮遊電極膜１２とインターポリ絶縁膜１３の界面特性の劣化、及びインターポリ絶縁膜１
３の絶縁性の劣化を抑制することが可能となる。このインターポリ絶縁膜１３は半導体基
板１０と略平行になるように、直線状に形成しても実施は可能である。その場合、上述し
た図３の（ｇ）に示すように、浮遊電極膜１２間の素子分離絶縁膜３０をエッチングする
工程は省略することができる。
上記説明した製造方法はあくまで一例であり、例えば成膜方法についてはＣＶＤ法の他
に、原子層単体での成長制御が可能な原子層成長（Atomic Layer Deposition；ＡＬＤ）
法や、スパッタ法、物理気相成長（Physical Vapor Deposition；ＰＶＤ）法、塗布法、
及び噴霧法等でも実施は可能である。また、ＣＶＤ法等により成膜する際に用いる反応性
ガスまたは不活性ガスについて、上述した物質はあくまで一例であり、特に限定はされな
い。
に、原子層単体での成長制御が可能な原子層成長（Atomic Layer Deposition；ＡＬＤ）
法や、スパッタ法、物理気相成長（Physical Vapor Deposition；ＰＶＤ）法、塗布法、
及び噴霧法等でも実施は可能である。また、ＣＶＤ法等により成膜する際に用いる反応性
ガスまたは不活性ガスについて、上述した物質はあくまで一例であり、特に限定はされな
い。
また、浮遊電極膜１２にシリコン窒化膜を用いたＭＯＮＯＳ構造の半導体装置１ａとす
る場合、浮遊電極膜１２はシリコンガスとしてジクロロシラン（ＳｉＣｌ２Ｈ２）、窒素
ガスとしてアンモニア（ＮＨ３）等を用いてシリコン窒化膜が形成される。
る場合、浮遊電極膜１２はシリコンガスとしてジクロロシラン（ＳｉＣｌ２Ｈ２）、窒素
ガスとしてアンモニア（ＮＨ３）等を用いてシリコン窒化膜が形成される。
（第１の実施形態の効果）
第１の実施形態の半導体装置１ａの効果について、比較例を参照して説明する。
第１の実施形態の半導体装置１ａの効果について、比較例を参照して説明する。
図４は比較例に係る半導体装置１ｂのトンネル絶縁膜１１ｂの構造を示す拡大断面図、
図５の（ａ）は比較例に係る半導体装置１ｂのトンネル絶縁膜１１ｂの伝導帯エネルギー
バンド図、図５の（ｂ）は書き込み動作時（電子注入時）における、比較例に係る半導体
装置１ｂのトンネル絶縁膜１１ｂにおける伝導帯エネルギーバンド図を示している。また
、図６の（ａ）は第１の実施形態に係る半導体装置１ａのトンネル絶縁膜１１ａの伝導帯
エネルギーバンド図、図６の（ｂ）は書き込み動作時（電子注入時）における、第１の実
施形態に係る半導体装置１ａのトンネル絶縁膜１１ａにおける伝導帯エネルギーバンド図
を示している。
図５の（ａ）は比較例に係る半導体装置１ｂのトンネル絶縁膜１１ｂの伝導帯エネルギー
バンド図、図５の（ｂ）は書き込み動作時（電子注入時）における、比較例に係る半導体
装置１ｂのトンネル絶縁膜１１ｂにおける伝導帯エネルギーバンド図を示している。また
、図６の（ａ）は第１の実施形態に係る半導体装置１ａのトンネル絶縁膜１１ａの伝導帯
エネルギーバンド図、図６の（ｂ）は書き込み動作時（電子注入時）における、第１の実
施形態に係る半導体装置１ａのトンネル絶縁膜１１ａにおける伝導帯エネルギーバンド図
を示している。
比較例が第１の実施形態と異なる点は、トンネル絶縁膜１１ｂがゲルマニウム吸着膜１
１２及びゲルマニウム含有膜１１３を有していない点である。すなわち、半導体装置１ｂ
は、半導体基板１０のチャネル形成領域２１上にシリコン酸化膜のみで構成されるトンネ
ル絶縁膜１１ｂが成膜される。トンネル絶縁膜１１ｂ上には第１の実施形態と同様に、浮
遊電極膜１２等が形成される。
１２及びゲルマニウム含有膜１１３を有していない点である。すなわち、半導体装置１ｂ
は、半導体基板１０のチャネル形成領域２１上にシリコン酸化膜のみで構成されるトンネ
ル絶縁膜１１ｂが成膜される。トンネル絶縁膜１１ｂ上には第１の実施形態と同様に、浮
遊電極膜１２等が形成される。
比較例の半導体装置１ｂのトンネル絶縁膜１１ｂの伝導帯エネルギーバンド図は図５の
（ａ）のように示され、障壁エネルギーが約３．５ｅＶのシリコン酸化膜で構成されるこ
とを示す。そして、制御ゲート電極１４に一定の電圧を印加することにより、図５の（ｂ
）に示すように、半導体基板１０のチャネル形成領域２１から電子がトンネル効果によっ
てトンネル絶縁膜１１ｂを通過し、浮遊電極膜１２へ注入される。
（ａ）のように示され、障壁エネルギーが約３．５ｅＶのシリコン酸化膜で構成されるこ
とを示す。そして、制御ゲート電極１４に一定の電圧を印加することにより、図５の（ｂ
）に示すように、半導体基板１０のチャネル形成領域２１から電子がトンネル効果によっ
てトンネル絶縁膜１１ｂを通過し、浮遊電極膜１２へ注入される。
第１の実施形態の半導体装置１ａの場合、トンネル絶縁膜１１ａの伝導帯エネルギーバ
ンド図は図６の（ａ）のように示され、第１シリコン酸化膜１１１及び第２シリコン酸化
膜１１４のエネルギー障壁中に、表面ゲルマニウム濃度が１×１０１５ａｔｏｍｓ／ｃｍ
２以下であるゲルマニウム含有膜１１３由来のゲルマニウム不純物準位が存在する。そし
て、制御ゲート電極１４に一定の電圧を印加することにより、図６の（ｂ）に示すように
、半導体基板１０のチャネル形成領域２１から電子がトンネル効果によって、ゲルマニウ
ム不純物準位を介してトンネル絶縁膜１１ａを通過し、浮遊電極膜１２へ注入される。
ンド図は図６の（ａ）のように示され、第１シリコン酸化膜１１１及び第２シリコン酸化
膜１１４のエネルギー障壁中に、表面ゲルマニウム濃度が１×１０１５ａｔｏｍｓ／ｃｍ
２以下であるゲルマニウム含有膜１１３由来のゲルマニウム不純物準位が存在する。そし
て、制御ゲート電極１４に一定の電圧を印加することにより、図６の（ｂ）に示すように
、半導体基板１０のチャネル形成領域２１から電子がトンネル効果によって、ゲルマニウ
ム不純物準位を介してトンネル絶縁膜１１ａを通過し、浮遊電極膜１２へ注入される。
第１の実施形態の半導体装置１ａのようにゲルマニウム不純物準位を介した電子注入の
効果について説明する。図７は第１の実施形態と比較例におけるトンネル電流に対する印
加電界の関係を示すグラフを示している。
効果について説明する。図７は第１の実施形態と比較例におけるトンネル電流に対する印
加電界の関係を示すグラフを示している。
ゲルマニウム不純物準位を介した電子注入（電子伝導）により、図７に示すように、低
電界側における本実施形態のトンネル電流値と比較例のトンネル電流値の差分は小さく、
高電界側においては本実施形態のトンネル電流値と比較例のトンネル電流値の差分は大き
くなっている。
電界側における本実施形態のトンネル電流値と比較例のトンネル電流値の差分は小さく、
高電界側においては本実施形態のトンネル電流値と比較例のトンネル電流値の差分は大き
くなっている。
上記の結果は、低電界（低印加電圧）では本実施形態のトンネル電流が比較例の場合と
同程度で、高電界（高印加電圧）では本実施形態のトンネル電流が比較例の場合より低い
電界（印加電圧）で同じトンネル電流を流すことができることを示している。
同程度で、高電界（高印加電圧）では本実施形態のトンネル電流が比較例の場合より低い
電界（印加電圧）で同じトンネル電流を流すことができることを示している。
比較例の場合よりもトンネル電流の値が大きくなる効果は、高電界側での効果であるた
め、低電界側における浮遊電極膜１２への電子注入は抑制され、誤書込みによる閾値電圧
の変動が少なく、電荷保持特性は良好となる。すなわち、本実施形態の半導体装置１ａに
よれば、高電界側において電子の注入効率を向上させることができる効果（書込み電圧低
減の効果）と、低電界側でのデータ（電荷）保持特性の維持できる効果の両方の効果が実
現できる。
め、低電界側における浮遊電極膜１２への電子注入は抑制され、誤書込みによる閾値電圧
の変動が少なく、電荷保持特性は良好となる。すなわち、本実施形態の半導体装置１ａに
よれば、高電界側において電子の注入効率を向上させることができる効果（書込み電圧低
減の効果）と、低電界側でのデータ（電荷）保持特性の維持できる効果の両方の効果が実
現できる。
上記の理由により、浮遊電極膜１２の電荷保持能力は保持したまま、書込み時相当の電
流密度を得るために必要な電界が低減できる。従って、書込み時に制御ゲート電極１４に
印加される電圧（Ｖｐｇｍ）が低減できる。Ｖｐｇｍが低減されることにより、書込み非
選択記憶素子２への誤書込み、記憶素子２間の素子分離絶縁膜３０の絶縁破壊、及びイン
ターポリ絶縁膜１３の絶縁破壊等の抑制が可能となる。すなわち、誤動作や破壊を抑制し
た、信頼性の高い半導体装置１ａの作製が可能となる。
流密度を得るために必要な電界が低減できる。従って、書込み時に制御ゲート電極１４に
印加される電圧（Ｖｐｇｍ）が低減できる。Ｖｐｇｍが低減されることにより、書込み非
選択記憶素子２への誤書込み、記憶素子２間の素子分離絶縁膜３０の絶縁破壊、及びイン
ターポリ絶縁膜１３の絶縁破壊等の抑制が可能となる。すなわち、誤動作や破壊を抑制し
た、信頼性の高い半導体装置１ａの作製が可能となる。
また、表面ゲルマニウム濃度が１×１０１５ａｔｏｍｓ／ｃｍ２以下であるゲルマニウ
ム含有膜１１３は、上述した電荷注入効率改善の効果に加えて、金属結合であるゲルマニ
ウムとゲルマニウムの結合（Ｇｅ−Ｇｅ結合）を抑制することが可能となる。Ｇｅ−Ｇｅ
結合を抑制する効果の詳細については、ゲルマニウム吸着膜１１３を用いた効果と併せて
、以下で説明する。
ム含有膜１１３は、上述した電荷注入効率改善の効果に加えて、金属結合であるゲルマニ
ウムとゲルマニウムの結合（Ｇｅ−Ｇｅ結合）を抑制することが可能となる。Ｇｅ−Ｇｅ
結合を抑制する効果の詳細については、ゲルマニウム吸着膜１１３を用いた効果と併せて
、以下で説明する。
ここで、表面ゲルマニウム濃度が１×１０１５ａｔｏｍｓ／ｃｍ２以下であるゲルマニ
ウム含有膜１１３を形成するために用いた、ゲルマニウム吸着膜１１３の効果について説
明する。
ウム含有膜１１３を形成するために用いた、ゲルマニウム吸着膜１１３の効果について説
明する。
ゲルマニウム（Ｇｅ）はシリコン酸化膜上に成膜すると一般に、シリコン酸化膜上を表
面マイグレーション（表面拡散）しながら結合し、３次元的な結晶核を生成し、３次元的
に島状成長する、所謂、島状成長（Stranski-Krastanow mode）が優先的に生じ結晶成長
をする。すなわち、第１シリコン酸化膜１１１上に直接ゲルマニウム含有膜１１３を成膜
した場合、Ｇｅが凝集し、クラスター状に存在する部分が存在する。
面マイグレーション（表面拡散）しながら結合し、３次元的な結晶核を生成し、３次元的
に島状成長する、所謂、島状成長（Stranski-Krastanow mode）が優先的に生じ結晶成長
をする。すなわち、第１シリコン酸化膜１１１上に直接ゲルマニウム含有膜１１３を成膜
した場合、Ｇｅが凝集し、クラスター状に存在する部分が存在する。
上記のように、Ｇｅがクラスター状に成長すると、前述したＧｅの酸化が十分に起こら
ない領域が局所的に存在し（特にＧｅクラスター内部等）、ＧｅとＧｅの結合（金属結合
）が生じる。金属結合であるＧｅとＧｅの結合が存在すると、トンネル絶縁膜１１中のＧ
ｅ−Ｇｅ結合を通じて、記憶素子２間における電子の横漏れ等が生じる可能性がある。そ
のような電子の横漏れは誤書込みや誤消去の原因となる。
ない領域が局所的に存在し（特にＧｅクラスター内部等）、ＧｅとＧｅの結合（金属結合
）が生じる。金属結合であるＧｅとＧｅの結合が存在すると、トンネル絶縁膜１１中のＧ
ｅ−Ｇｅ結合を通じて、記憶素子２間における電子の横漏れ等が生じる可能性がある。そ
のような電子の横漏れは誤書込みや誤消去の原因となる。
本実施形態の半導体装置１ａの製造方法のように、例えばＳｉ２Ｈ６等で形成したゲル
マニウム吸着膜１１２を第１シリコン酸化膜１１１上に形成した後、例えばＧｅＨ４等を
用いてゲルマニウム含有膜１１３を形成すると、Ｓｉ２Ｈ６とＧｅＨ４のＳｉとＧｅの結
合により、上述したようなゲルマニウムの表面マイグレーションが抑制され、第１シリコ
ン酸化膜１１１上に略層状にゲルマニウム含有膜１１３を形成することが可能となる。ま
た、ゲルマニウム含有膜１１３の表面ゲルマニウム濃度を１×１０１５ａｔｏｍｓ／ｃｍ
２以下となるように成膜しているため、Ｇｅ−Ｇｅ結合の発生をさらに抑制することが可
能である。なお、Ｓｉ２Ｈ６とＧｅＨ４に含まれる水素原子は、成膜等に伴うアニール処
理によって水蒸気として解離する。
マニウム吸着膜１１２を第１シリコン酸化膜１１１上に形成した後、例えばＧｅＨ４等を
用いてゲルマニウム含有膜１１３を形成すると、Ｓｉ２Ｈ６とＧｅＨ４のＳｉとＧｅの結
合により、上述したようなゲルマニウムの表面マイグレーションが抑制され、第１シリコ
ン酸化膜１１１上に略層状にゲルマニウム含有膜１１３を形成することが可能となる。ま
た、ゲルマニウム含有膜１１３の表面ゲルマニウム濃度を１×１０１５ａｔｏｍｓ／ｃｍ
２以下となるように成膜しているため、Ｇｅ−Ｇｅ結合の発生をさらに抑制することが可
能である。なお、Ｓｉ２Ｈ６とＧｅＨ４に含まれる水素原子は、成膜等に伴うアニール処
理によって水蒸気として解離する。
図２ではゲルマニウム吸着膜１１２とゲルマニウム含有膜１１３は膜厚が同じであるよ
うに図示しているが、膜厚の大小関係は特に限定はされない。上述したゲルマニウム含有
膜１１３のゲルマニウム不純物準位を介した電子注入効率の向上という効果をより得るに
は、ゲルマニウム不純物準位をチャネル形成領域２１に近づける、すなわち、ゲルマニウ
ム吸着膜１１２よりもゲルマニウム含有膜１１３を厚くするのが望ましい。
うに図示しているが、膜厚の大小関係は特に限定はされない。上述したゲルマニウム含有
膜１１３のゲルマニウム不純物準位を介した電子注入効率の向上という効果をより得るに
は、ゲルマニウム不純物準位をチャネル形成領域２１に近づける、すなわち、ゲルマニウ
ム吸着膜１１２よりもゲルマニウム含有膜１１３を厚くするのが望ましい。
また、図２ではゲルマニウム吸着膜１１２とゲルマニウム含有膜１１３は一層ずつしか
設けられていないように図示されているが、これらは複数設けられていても構わず、ゲル
マニウム不純物準位が複数設けられることにより、さらなる電子注入効率の向上が期待で
きる。
設けられていないように図示されているが、これらは複数設けられていても構わず、ゲル
マニウム不純物準位が複数設けられることにより、さらなる電子注入効率の向上が期待で
きる。
［第２の実施形態］
以下に、図８を用いて第２の実施形態について説明する。なお、第２の実施形態につい
て、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
以下に、図８を用いて第２の実施形態について説明する。なお、第２の実施形態につい
て、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。
（半導体装置１ｃの構造）
図８は第２の実施形態に係る半導体装置１ｃのワード線方向からの断面を示す断面図を
示している。第２の実施形態が第１の実施形態と異なる点は、記憶素子２間におけるゲル
マニウム含有膜１１２のゲルマニウム濃度を低くした低ゲルマニウム濃度領域１１５を設
けた点である。
図８は第２の実施形態に係る半導体装置１ｃのワード線方向からの断面を示す断面図を
示している。第２の実施形態が第１の実施形態と異なる点は、記憶素子２間におけるゲル
マニウム含有膜１１２のゲルマニウム濃度を低くした低ゲルマニウム濃度領域１１５を設
けた点である。
具体的には、半導体装置１ａと同様に、図１の（ａ）に示すように、ソース領域２０ａ
とドレイン領域２０ｂに挟まれるように形成されたチャネル形成領域２１を最表面に有す
る半導体基板１０において、前記チャネル形成領域２１上にトンネル絶縁膜１１ｃが形成
される。半導体基板１０には例えばシリコン（Ｓｉ）等が用いられる。
とドレイン領域２０ｂに挟まれるように形成されたチャネル形成領域２１を最表面に有す
る半導体基板１０において、前記チャネル形成領域２１上にトンネル絶縁膜１１ｃが形成
される。半導体基板１０には例えばシリコン（Ｓｉ）等が用いられる。
ここで、図２に示す半導体装置１ａと同様に、トンネル絶縁膜１１ａは、第１シリコン
酸化膜１１１（第１絶縁膜）、ゲルマニウム吸着膜１１２（吸着膜）、ゲルマニウム含有
膜１１３、及び第２シリコン酸化膜１１４（第２絶縁膜）で構成されている。
酸化膜１１１（第１絶縁膜）、ゲルマニウム吸着膜１１２（吸着膜）、ゲルマニウム含有
膜１１３、及び第２シリコン酸化膜１１４（第２絶縁膜）で構成されている。
まず、半導体基板１０のチャネル形成領域２１上には第１シリコン酸化膜１１１が設け
られる。第１シリコン酸化膜１１１上には、ゲルマニウム吸着膜１１２が形成される。
られる。第１シリコン酸化膜１１１上には、ゲルマニウム吸着膜１１２が形成される。
前記ゲルマニウム吸着膜１１２上には、略単分子層を形成する条件である、表面ゲルマ
ニウム濃度が１×１０１５ａｔｏｍｓ／ｃｍ２以下であるゲルマニウム含有膜１１３が形
成される。ここで、第２の実施形態の半導体装置１ｃでは、図８に示すように、記憶素子
２間のゲルマニウム含有膜１１３の低ゲルマニウム濃度領域１１５が設けられている。さ
らにそのゲルマニウム含有膜１１３上には第２シリコン酸化膜１１４が形成される。
ニウム濃度が１×１０１５ａｔｏｍｓ／ｃｍ２以下であるゲルマニウム含有膜１１３が形
成される。ここで、第２の実施形態の半導体装置１ｃでは、図８に示すように、記憶素子
２間のゲルマニウム含有膜１１３の低ゲルマニウム濃度領域１１５が設けられている。さ
らにそのゲルマニウム含有膜１１３上には第２シリコン酸化膜１１４が形成される。
以上のような構造を有するトンネル絶縁膜１１ｃ上（第２シリコン酸化膜１１４上）に
は、例えばシリコン酸化膜で構成される浮遊電極膜１２が設けられる。そして、その浮遊
電極膜１２上にはインターポリ絶縁膜１３が設けられ、そのインターポリ絶縁膜１３上に
は制御ゲート電極１４が設けられる。
は、例えばシリコン酸化膜で構成される浮遊電極膜１２が設けられる。そして、その浮遊
電極膜１２上にはインターポリ絶縁膜１３が設けられ、そのインターポリ絶縁膜１３上に
は制御ゲート電極１４が設けられる。
また、半導体装置１ａと同様に、図１の（ｂ）に示すように、半導体装置１ｃをビット
線方向から見た際、半導体基板１０において記憶素子２が形成されている領域の周囲には
、シリコン酸化膜等で形成されたＳＴＩ構造の素子分離絶縁膜３０が形成されている。
線方向から見た際、半導体基板１０において記憶素子２が形成されている領域の周囲には
、シリコン酸化膜等で形成されたＳＴＩ構造の素子分離絶縁膜３０が形成されている。
なお、第２の実施形態でもトンネル絶縁膜１１ｃの主材料としてシリコン酸化膜を例に
とって説明している。トンネル絶縁膜１１ｃの主材料としてはこれに限定されるものでは
なく、窒素を含むシリコン酸窒化膜、酸素を含むシリコン窒化膜、シリコン窒化膜、ハフ
ニア、ハフニウムシリケート、アルミナ、ハフニウムアルミネート、ランタン酸化膜、ラ
ンタンアルミネートなどの、高誘電体（ｈｉｇｈ−ｋ）膜でも同様の効果が得られる。
とって説明している。トンネル絶縁膜１１ｃの主材料としてはこれに限定されるものでは
なく、窒素を含むシリコン酸窒化膜、酸素を含むシリコン窒化膜、シリコン窒化膜、ハフ
ニア、ハフニウムシリケート、アルミナ、ハフニウムアルミネート、ランタン酸化膜、ラ
ンタンアルミネートなどの、高誘電体（ｈｉｇｈ−ｋ）膜でも同様の効果が得られる。
第２の実施形態においても、インターポリ絶縁膜１３は単層であるように図示したが、
これに限定されず、例えば、シリコン酸化層と、シリコン窒化層と、シリコン酸化膜との
積層構造を有するＯＮＯ膜等でも実施は可能である。
これに限定されず、例えば、シリコン酸化層と、シリコン窒化層と、シリコン酸化膜との
積層構造を有するＯＮＯ膜等でも実施は可能である。
また、浮遊電極膜１２にシリコン酸化膜を用いた場合を示すが、それ以外にも、シリコ
ン窒化膜を用いたＭＯＮＯＳ構造を有する半導体装置１ｃとしてもよい。
ン窒化膜を用いたＭＯＮＯＳ構造を有する半導体装置１ｃとしてもよい。
（半導体装置１ｃの動作）
半導体装置１ｃの動作は半導体装置１ａと同様である。
半導体装置１ｃの動作は半導体装置１ａと同様である。
すなわち、書込み動作の場合、制御ゲート電極１４に高い電圧を印加してインターポリ
絶縁膜１３を介して下に位置する浮遊電極膜１２中に、半導体基板１０側からトンネル絶
縁膜１１ｃを通過させて電子を注入する。消去動作の場合、浮遊電極膜１２中の電子を排
出し、消去するという方法が取られている。
絶縁膜１３を介して下に位置する浮遊電極膜１２中に、半導体基板１０側からトンネル絶
縁膜１１ｃを通過させて電子を注入する。消去動作の場合、浮遊電極膜１２中の電子を排
出し、消去するという方法が取られている。
（半導体装置１ｃの製造方法）
半導体装置１ｃの製造方法は、半導体装置１ａと同様であるが、前述したように記憶素
子２間に低ゲルマニウム濃度領域１１５を設けるための工程をさらに有する。
半導体装置１ｃの製造方法は、半導体装置１ａと同様であるが、前述したように記憶素
子２間に低ゲルマニウム濃度領域１１５を設けるための工程をさらに有する。
詳細には、図３の（ｉ）に示されるように半導体装置１ｃを形成した後、記憶素子２間
のゲルマニウム含有膜１１３を酸化するために、例えば酸素を酸化ガスとして用いて異方
性酸化を行う。この酸化ガスは酸素に限らず、Ｈ２Ｏやオゾン等の酸化ガスでも実施は可
能であり、特に限定はされない。
のゲルマニウム含有膜１１３を酸化するために、例えば酸素を酸化ガスとして用いて異方
性酸化を行う。この酸化ガスは酸素に限らず、Ｈ２Ｏやオゾン等の酸化ガスでも実施は可
能であり、特に限定はされない。
記憶素子２間の異方性酸化により、トンネル絶縁膜１１ｃ中のゲルマニウム含有膜１１
３のゲルマニウムを局所的にさらに酸化させ、低ゲルマニウム濃度領域１１５を形成する
ことが可能となる。
３のゲルマニウムを局所的にさらに酸化させ、低ゲルマニウム濃度領域１１５を形成する
ことが可能となる。
なお、半導体装置１ｃを形成後、記憶素子２間のゲルマニウム含有膜１１３を、異方性
酸化により低ゲルマニウム濃度領域１１５とする方法を説明したが、ＲＩＥまたはウエッ
トエッチング等によって記憶素子２間のゲルマニウム含有膜１１３までをエッチングによ
り除去しても、後述する効果と同様の効果が得られる。
酸化により低ゲルマニウム濃度領域１１５とする方法を説明したが、ＲＩＥまたはウエッ
トエッチング等によって記憶素子２間のゲルマニウム含有膜１１３までをエッチングによ
り除去しても、後述する効果と同様の効果が得られる。
なお、上記説明した製造方法はあくまで一例であり、例えば成膜方法については、ＣＶ
Ｄ法やＡＬＤ法の他にスパッタ法、ＰＶＤ法、塗布法、及び噴霧法等でも実施は可能であ
る。また、ＣＶＤ法等により成膜する際に用いる反応性ガスまたは不活性ガスについて、
上述した物質はあくまで一例であり、特に限定はされない。
Ｄ法やＡＬＤ法の他にスパッタ法、ＰＶＤ法、塗布法、及び噴霧法等でも実施は可能であ
る。また、ＣＶＤ法等により成膜する際に用いる反応性ガスまたは不活性ガスについて、
上述した物質はあくまで一例であり、特に限定はされない。
（第２の実施形態の効果）
ここで、第２の実施形態の効果について説明する。
ここで、第２の実施形態の効果について説明する。
第２の実施形態の半導体装置１ｃにおいても、第１の実施形態の半導体装置１ａと同様
に、ゲルマニウム吸着膜１１２を用いて、第１シリコン酸化膜１１１上に表面ゲルマニウ
ム濃度が１×１０１５ａｔｏｍｓ／ｃｍ２以下であるゲルマニウム含有膜１１３を設けて
いる。そのため、記憶素子２間の電子横漏れを抑制しつつ、電子注入効率を増加させるこ
とが可能となる。
に、ゲルマニウム吸着膜１１２を用いて、第１シリコン酸化膜１１１上に表面ゲルマニウ
ム濃度が１×１０１５ａｔｏｍｓ／ｃｍ２以下であるゲルマニウム含有膜１１３を設けて
いる。そのため、記憶素子２間の電子横漏れを抑制しつつ、電子注入効率を増加させるこ
とが可能となる。
さらに、第２の実施形態の半導体装置１ｃの場合、ワード線方向から見た際の記憶素子
２間を異方性酸化し、低ゲルマニウム濃度領域１１５を設けることにより、上述した記憶
素子２間の電子横漏れをさらに抑制することが可能となる。
２間を異方性酸化し、低ゲルマニウム濃度領域１１５を設けることにより、上述した記憶
素子２間の電子横漏れをさらに抑制することが可能となる。
従って、Ｖｐｇｍが低減され、書込み非選択記憶素子２への誤書込み、記憶素子２間の
素子分離絶縁膜３０の絶縁破壊、及びインターポリ絶縁膜１３の絶縁破壊等の抑制が可能
となる。すなわち、誤動作や破壊を抑制した、信頼性の高い半導体装置１ｃの作製が可能
となる。
素子分離絶縁膜３０の絶縁破壊、及びインターポリ絶縁膜１３の絶縁破壊等の抑制が可能
となる。すなわち、誤動作や破壊を抑制した、信頼性の高い半導体装置１ｃの作製が可能
となる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したも
のであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様
々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、
置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に
含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるもので
ある。
のであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様
々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、
置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に
含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるもので
ある。
１ａ，１ｂ，１ｃ…半導体装置、２…記憶素子、１０…半導体基板、１１ａ，１１ｂ，１
１ｃ…トンネル絶縁膜、１２…浮遊電極膜、１３…インターポリ絶縁膜（第３絶縁膜）、
１４…制御ゲート電極（ゲート電極）、２０ａ…ソース領域、２０ｂ…ドレイン領域、２
１…チャネル形成領域、３０…素子分離絶縁膜、１１１…第１シリコン酸化膜（第１絶縁
膜）、１１２…ゲルマニウム吸着膜（吸着膜）、１１３…ゲルマニウム含有膜、１１４…
第２シリコン酸化膜（第２絶縁膜）、１１５…低ゲルマニウム濃度領域
１ｃ…トンネル絶縁膜、１２…浮遊電極膜、１３…インターポリ絶縁膜（第３絶縁膜）、
１４…制御ゲート電極（ゲート電極）、２０ａ…ソース領域、２０ｂ…ドレイン領域、２
１…チャネル形成領域、３０…素子分離絶縁膜、１１１…第１シリコン酸化膜（第１絶縁
膜）、１１２…ゲルマニウム吸着膜（吸着膜）、１１３…ゲルマニウム含有膜、１１４…
第２シリコン酸化膜（第２絶縁膜）、１１５…低ゲルマニウム濃度領域
Claims (10)
- 半導体基板上に第１絶縁膜を形成する工程と、
前記第１絶縁膜上に吸着膜を形成する工程と、
前記吸着膜上にゲルマニウム含有膜を形成する工程と、
前記ゲルマニウム含有膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜上に浮遊電極膜を形成する工程と、
前記浮遊電極膜上に第３絶縁膜を形成する工程と、
前記第３絶縁膜上にゲート電極を形成する工程と、
を有する半導体装置の製造方法。 - 前記ゲルマニウム含有膜の表面ゲルマニウム濃度が１×１０１５ａｔｏｍｓ／ｃｍ２以
下となるように形成される請求項１に記載の半導体装置の製造方法。 - 第２絶縁膜の膜厚を第１絶縁膜よりも厚くする請求項１または２に記載の半導体装置の
製造方法。 - 前記ゲルマニウム含有膜を形成した後、前記ゲルマニウム含有膜上に層間絶縁膜と第２
ゲルマニウム含有膜を交互に形成する工程をさらに有する請求項１乃至３のいずれか一に
記載の半導体装置の製造方法。 - ビット線方向において前記浮遊電極膜まで選択的にエッチングし、複数の記憶素子を形
成した後、前記ビット線方向において、酸化剤を用いて前記記憶素子間の前記ゲルマニウ
ム含有膜を酸化する工程をさらに有する請求項１乃至４のいずれか一に記載の半導体装置
の製造方法。 - ビット線方向において前記ゲルマニウム含有膜を分離するように選択的にエッチングし
、複数の記憶素子を形成する工程をさらに有する請求項１乃至５のいずれか一に記載の半
導体装置の製造方法。 - 半導体基板と、
前記半導体基板上に設けられた第１絶縁膜と、
表面ゲルマニウム濃度が１×１０１５ａｔｏｍｓ／ｃｍ２以下となるように前記第１絶
縁膜上に設けられたゲルマニウム含有膜と、
前記ゲルマニウム含有膜上に設けられた第２絶縁膜と、
前記第２絶縁膜上に設けられた浮遊電極膜と、
前記浮遊電極膜上に設けられた第３絶縁膜と、
前記第３絶縁膜上に設けられた前記ゲート電極と、
を有する半導体装置。 - 前記第１絶縁膜と前記ゲルマニウム含有膜の間に吸着膜を有する請求項７に記載の半導
体装置。 - 第２絶縁膜の膜厚は第１絶縁膜よりも厚い請求項７または８に記載の半導体装置。
- 前記ゲルマニウム含有膜が複数設けられた請求項７乃至９のいずれか一に記載の半導体
装置。
Priority Applications (2)
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|---|---|---|---|
| JP2012082864A JP2013214553A (ja) | 2012-03-30 | 2012-03-30 | 半導体装置の製造方法及び半導体装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2012082864A JP2013214553A (ja) | 2012-03-30 | 2012-03-30 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
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|---|---|
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|---|---|---|---|
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|---|---|---|---|---|
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-
2012
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2013
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