JP2013171945A - 半導体装置とその製造方法 - Google Patents

Abstract

【課題】電子及び正孔注入効率の向上を可能にする半導体装置を提供する。
【解決手段】半導体装置は、半導体基板と、半導体基板の上側に設けられた第１絶縁膜１１１と、第１絶縁膜１１１のエネルギー障壁よりも小さい第２絶縁膜１１３と微結晶膜１１２とからなり、第１絶縁膜１１１の上側に設けられた層間膜１１５と、層間膜１１５の上側に設けられた第３絶縁膜１１４と、第３絶縁膜１１４の上側に設けられた電荷蓄積膜１２とを有する。半導体装置の製造方法は半導体基板の上側に第１絶縁膜１１１を設ける工程と、第１絶縁膜１１１の伝導帯及び価電子帯におけるエネルギー障壁よりも小さいエネルギー障壁を有する第２絶縁膜１１３と微結晶膜とを含む層間膜１１５を、第１絶縁膜１１１の上側に設ける工程とを有する。
【選択図】図２

Description

本発明の実施形態は、半導体装置に関する。

例えば、ＮＡＮＤ型フラッシュメモリのような電荷蓄積型不揮発性半導体記憶装置では、制御ゲートの電位を制御することにより、書込みまたは消去を行う。この種の記憶装置においては、書込みまたは消去をするには高電圧を要するが、高電圧を印加すると隣接セル間にも高電界が印加されてしまい、隣接セルに誤書込みしてしまう。そのため、トンネル絶縁膜の電荷注入効率を向上させ、書込み電圧及び消去電圧を低減させる必要がある。

特開２０１０−２０６００８号公報

本発明が解決しようとする課題は、電子及び正孔注入効率の向上を可能にする半導体装置を提供することである。

上記課題を解決するために、実施形態の半導体装置は半導体基板と、前記半導体基板の上側に設けられた第１絶縁膜と、前記第１絶縁膜の伝導帯及び価電子帯におけるエネルギー障壁よりも小さいエネルギー障壁を有する第２絶縁膜と微結晶膜とからなり、前記第１絶縁膜の上側に設けられた層間膜と、前記層間膜の上側に設けられた第３絶縁膜と、前記第３絶縁膜の上側に設けられた電荷蓄積膜と、前記電荷蓄積膜の上側に設けられたブロック絶縁膜と、前記ブロック絶縁膜の上側に設けられたゲート電極とを有する。

上記課題を解決するために、実施形態の半導体装置の製造方法は半導体基板の上側に第１絶縁膜を設ける工程と、前記第１絶縁膜の伝導帯及び価電子帯におけるエネルギー障壁よりも小さいエネルギー障壁を有する第２絶縁膜と微結晶膜とを含む層間膜を、前記第１絶縁膜の上側に設ける工程とを有する。

（ａ）第１の実施形態に係る半導体装置１ａのワード線方向からの断面構造を示す断面図。（ｂ）第１の実施形態に係る半導体装置１ａのビット線方向からの断面構造を示す断面図。 図１におけるトンネル絶縁膜１１ａの構造を示す拡大断面図。 第１の実施形態に係る半導体装置１ａの製造方法を説明する断面図。 比較例に係る半導体装置１ｂのトンネル絶縁膜１１ｂの構造を示す拡大断面図。 （ａ）比較例に係る半導体装置１ｂのトンネル絶縁膜１１ｂの伝導帯エネルギーバンド図。（ｂ）書込み動作時（電子注入時）における、比較例に係る半導体装置１ｂのトンネル絶縁膜１１ｂにおける伝導帯エネルギーバンド図。 シリコン微結晶層１１２におけるシリコン結晶子のエネルギー障壁高さΔＥに対するシリコン結晶子径の関係を示すグラフ。 （ａ）比較例に係る半導体装置１ｂのトンネル絶縁膜１１ｂの価電子帯エネルギーバンド図。（ｂ）消去動作時（正孔注入時）における、比較例に係る半導体装置１ｂのトンネル絶縁膜１１ｂにおける価電子帯エネルギーバンド図。 （ａ）第１の実施形態に係る半導体装置１ａのトンネル絶縁膜１１ａの伝導帯エネルギーバンド図。（ｂ）書込み動作時（電子注入時）における、第１の実施形態に係る半導体装置１ａのトンネル絶縁膜１１ａにおける伝導帯エネルギーバンド図。 （ａ）第１の実施形態に係る半導体装置１ａのトンネル絶縁膜１１ａの価電子帯エネルギーバンド図。（ｂ）消去動作時（正孔注入時）における、第１の実施形態に係る半導体装置１ａのトンネル絶縁膜１１ａにおける価電子帯エネルギーバンド図。 第１の実施形態と比較例における正孔電流に対する印加電界の関係を示すグラフ。 第２の実施形態に係る半導体装置１ｃのトンネル絶縁膜１１ｃの構造を示す拡大断面図。 （ａ）第２の実施形態に係る半導体装置１ｃのトンネル絶縁膜１１ｃの伝導帯エネルギーバンド図。（ｂ）書込み動作時（電子注入時）における、第２の実施形態に係る半導体装置１ｃのトンネル絶縁膜１１ｃにおける伝導帯エネルギーバンド図。 （ａ）第２の実施形態に係る半導体装置１ｃのトンネル絶縁膜１１ｃの価電子帯エネルギーバンド図。（ｂ）消去動作時（正孔注入時）における、第２の実施形態に係る半導体装置１ｃのトンネル絶縁膜１１ｃにおける価電子帯エネルギーバンド図。

以下、本発明の実施形態について、図面を参照しながら説明する。この説明に際し、全図にわたり、共通する部分には共通する符号を付す。また、図面の寸法比率は、図示の比率に限定されるものではない。なお、本実施形態は、本発明を限定するものではない。

［第１の実施形態］
（半導体装置１ａの構造）
第１の実施形態に係る半導体装置１ａの構造について、図１及び図２を参照しながら説明する。図１の（ａ）は第１の実施形態に係る半導体装置１ａのワード線方向からの断面構造を示す断面図、図１の（ｂ）は第１の実施形態に係る半導体装置１ａのビット線方向からの断面構造を示す断面図、及び図２は図１におけるトンネル絶縁膜１１ａの拡大図を示している。

図１の（ａ）に示すように、半導体基板１０の表面側には、チャネル形成領域２１を挟むようにソース領域２０ａとドレイン領域２０ｂが形成されている。半導体基板１０のチャネル形成領域２１上には、トンネル絶縁膜１１ａが形成される。半導体基板１０には例えばシリコン（Ｓｉ）等が用いられる。

ここで、図２に示すように、トンネル絶縁膜１１ａは、第１シリコン酸化膜１１１（第１絶縁膜）、シリコン微結晶膜１１２（微結晶膜）とシリコン窒化膜１１３（第２絶縁膜）とを含む層間膜１１５、及び第２シリコン酸化膜１１４（第３絶縁膜）で構成されている。まず、半導体基板１０のチャネル形成領域２１上には厚さ１〜２ｎｍ程度の第１シリコン酸化膜１１１が設けられる。

第１シリコン酸化膜１１１上には、平均結晶子径１〜２ｎｍの微結晶からなる、厚さ１〜２ｎｍ程度のシリコン微結晶膜１１２が形成される。すなわち、平均結晶子径はシリコン微結晶膜１１２の膜厚に略一致する。シリコン微結晶膜１１２におけるシリコン微結晶（以後、結晶子）は、クーロンブロッケイド条件（電子１個の充電エネルギーが熱揺らぎよりも大きいこと）を満たす微小結晶である。シリコン微結晶膜１１２上には、厚さ約１〜２ｎｍ程度のシリコン窒化膜１１３が形成される。シリコン微結晶膜１１２とシリコン窒化膜１１３は層間膜１１５となる。

さらにそのシリコン窒化膜１１３上には厚さ２〜７ｎｍ程度の第２シリコン酸化膜１１４が形成される。

トンネル絶縁膜１１ａ上（第２シリコン酸化膜１１４上）には電荷蓄積膜１２が設けられる。そして、その電荷蓄積膜１２上にはブロック絶縁膜１３が設けられ、そのブロック絶縁膜１３上には制御ゲート電極１４（ゲート電極）が設けられる。

また、図１の（ｂ）に示すように、半導体基板１０において素子が形成されている領域の周囲には、シリコン酸化膜等で形成されたＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離絶縁膜３０が形成されている。ここで、ＳＴＩとは半導体製造工程における素子分離法の一つである。具体的には、半導体基板１０上に浅い溝を形成した後、シリコン酸化膜等の絶縁体で埋め戻して素子分離領域を形成する。一般に、ＳＴＩは横方向への広がりが少なく、素子の微細化が容易となる利点を有する。

なお、本実施形態において、ブロック絶縁膜１３は単層であるように図示したが、これに限定されず、例えば、シリコン酸化層と、シリコン窒化層と、シリコン酸化膜との積層構造を有するＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜等でも実施は可能である。

（半導体装置１ａの動作）
次に半導体装置１ａの動作について説明する。

半導体装置１ａは電気的な書込み及び消去が可能な不揮発性半導体メモリ（Ｅｌｅｃｔｒｉｃａｌｌｙ Ｅｒａｓａｂｌｅ ａｎｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ；ＥＥＰＲＯＭ）等として使用される。電荷蓄積膜１２中に電子が注入された場合が書込み動作であり、電荷蓄積膜１２中の電子が消去された場合が消去動作となる。

書込み動作の場合、制御ゲート電極１４に高い電圧を印加してブロック絶縁膜１３を介して下に位置する電荷蓄積膜１２中に、半導体基板１０側からトンネル絶縁膜１１ａを通過させて電子を注入する。消去動作の場合、電荷蓄積膜１２中に正孔を注入し、電荷蓄積膜１２中の電子と再結合させて消去するという方法が取られている。

（半導体装置１ａの製造方法）
次に、第１の実施形態の半導体装置１ａの製造方法について説明する。図３は第１の実施形態に係る半導体装置１ａの製造方法を説明する断面図を示している。

図３の（ａ）に示すように、半導体基板１０上に、トンネル絶縁膜１１ａを形成するために、まず、膜厚１ｎｍ〜２ｎｍ程度の第１シリコン酸化膜１１１を形成する。第１シリコン酸化膜１１１の代表的な成膜方法として熱酸化法が挙げられるが、化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＣＶＤ）法等によって成膜しても構わない。

次に、第１シリコン酸化膜１１１上に膜厚１〜２ｎｍ程度のアモルファスシリコン膜１２０が形成される。アモルファスシリコン膜１２０の形成方法として、ＣＶＤ法や基板表面を異なる種類の気相反応物質（前駆体）に交互に暴露させ、原子層単体での成長制御が可能な原子層成長（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ；ＡＬＤ）法による形成方法が挙げられる。この状態で、窒素雰囲気中で７００℃の高温アニールを行うと、図３の（ｂ）に示すように、アモルファスシリコン膜１２０はナノメートルサイズのシリコン微結晶からなるシリコン微結晶膜１１２となる。

ここで、アモルファスシリコン膜１２０の膜厚程度の大きさの結晶ができた後は、表面エネルギーが最小になる結晶状態を維持しようとする傾向により、横方向の結晶成長は薄いシリコン微結晶膜１１２では起こりにくい。このため、窒素雰囲気中での高温アニール条件の調整により、シリコン微結晶膜１１２の形成において、膜厚程度を典型的大きさとするシリコンナノ微結晶の結晶子径制御が可能である。膜厚によって典型的大きさが決まるので、シリコン微結晶層１１２のシリコンナノ微結晶の典型的な大きさは１〜２ｎｍとなる。

次に、シリコン微結晶膜１１２上に膜厚１ｎｍ〜２ｎｍ程度のシリコン窒化膜１１３を形成し、そのシリコン窒化膜１１３上には膜厚２ｎｍ〜７ｎｍ程度の第２シリコン酸化膜１１４が、それぞれＣＶＤ法またはＡＬＤ法等によって成膜される。なお、ＡＬＤ法によって成膜する場合は成膜温度が３００〜６００℃程度であるのに対して、ＣＶＤ法によって成膜する場合は成膜温度が約８００℃で成膜が行われる。従って、ＣＶＤ法によってシリコン窒化膜１１３または第２シリコン酸化膜１１４を成膜する場合は、前述した高温アニールによるアモルファスシリコン膜１２０をシリコン微結晶膜１１２へ結晶化させる工程を省くことも可能である。

以上の工程によりトンネル絶縁膜１１ａ（第１シリコン酸化膜１１１、シリコン微結晶膜１１２、シリコン窒化膜１１３、第２シリコン酸化膜１１４）を形成した後、ＣＶＤ法等によって電荷蓄積膜１２を膜厚１０ｎｍ〜５０ｎｍ程度形成する。次に、その電荷蓄積膜１２上に素子分離用シリコン窒化膜４０を膜厚５０ｎｍ〜２００ｎｍ程度、ＣＶＤ法等により形成する。さらに、その素子分離用シリコン窒化膜４０上に素子分離用シリコン酸化膜４１を膜厚５０ｎｍ〜４００ｎｍ程度、ＣＶＤ法等により形成し、図３の（ｃ）に示す構造を得る。

次に、素子分離用シリコン酸化膜４１上にフォトレジスト（図示略）を塗布し、露光描画によりフォトレジストをパターニングする。そのフォトレジストを耐エッチングマスクにして素子分離用シリコン酸化膜４１をエッチングする。エッチング後にフォトレジストを除去し、エッチングされた素子分離用シリコン酸化膜４１をマスクにして、素子分離用シリコン窒化膜４０、電荷蓄積膜１２、第２シリコン酸化膜１１４、シリコン窒化膜１１３、シリコン微結晶膜１１２、第１シリコン酸化膜、及び半導体基板１０の一部をエッチングすることにより素子分離のための溝を形成して、図３の（ｄ）に示す構造を得る。

そして、塗布技術等により素子分離絶縁膜３０を２００ｎｍ〜１５００ｎｍ程度形成し、素子分離溝を埋め込み、酸素雰囲気下もしくは水蒸気雰囲気下で熱処理を行うことにより、素子分離絶縁膜３０を高密度化させる。

次に、研磨剤（スラリー）を使用することにより機械による研磨効果を増大させ、平滑な研磨面を得ることが可能となる化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；ＣＭＰ）により、素子分離用シリコン窒化膜４１をストッパーにして平坦化を行う。そして、素子分離用シリコン窒化膜４０と選択比のあるエッチング条件（すなわち、素子分離用シリコン窒化膜４０よりも素子分離絶縁膜３０が優先的にエッチングされる条件）を用いて、素子分離絶縁膜３０のみをエッチングする。その後、シリコン窒化膜４０を剥離して、図３の（ｅ）に示す構造を得る。

電荷蓄積膜１２と素子分離絶縁膜３０上にＣＶＤ法等によって、電極間絶縁膜１３が形成される。例えば、この電極間絶縁膜１３が、前述したようなＯＮＯ膜の場合、シリコン酸化膜を膜厚１ｎｍ〜１０ｎｍ程度形成し、その上部にシリコン窒化膜を膜厚１ｎｍ〜５ｎｍ程度形成し、さらに、シリコン酸化膜を膜厚１ｎｍ〜１０ｎｍ程度形成する。この段階で、電極間絶縁膜１３の高密度化や界面改善のためのデンシファイ処理（熱処理による緻密化）や、界面改善のための酸化処理などを実施してもよい。なお、電極間絶縁膜１３の形状が電荷蓄積膜１２を中心にコの字型にすることにより、電荷蓄積膜１２と電極間絶縁膜１３の接触面積が大きくなるため、電極間絶縁膜１３に掛かる電界ストレスを緩和することが可能となる。この電極間絶縁膜１３は半導体基板１０と略平行になるように、直線状に形成しても実施は可能である。

そして、電極間絶縁膜１３上に制御ゲート電極１４を形成し、図１の（ｂ）に示すような半導体装置１ａの構造を得る。制御ゲート電極１６は露光描画等によりパターニングされる（図示略）。さらに、制御ゲート電極１６をマスクに用いて、半導体基板１０に例えばリン（Ｐ）をドーズ量１×１０^１５ｃｍ^−２、入射エネルギー５ＫｅＶで注入し、１０００℃、１０秒の高速アニールを施すことにより、ソース領域２０ａ及びドレイン領域２０ｂを形成する。これにより、図１の（ａ）に示す構造が得られる。

なお、上記説明した製造方法はあくまで一例であり、例えば成膜方法については、ＣＶＤ法やＡＬＤ法の他にスパッタ法、物理気相成長（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）法、塗布法、及び噴霧法等でも実施は可能である。

（第１の実施形態の効果）
第１の実施形態の半導体装置１ａの効果について、比較例を参照して説明する。

図４は比較例に係る半導体装置１ｂのトンネル絶縁膜１１ｂの構造を示す拡大断面図、図５の（ａ）は比較例に係る半導体装置１ｂのトンネル絶縁膜１１ｂの伝導帯エネルギーバンド図、及び図５の（ｂ）は書込み動作時（電子注入時）における比較例に係る半導体装置１ｂのトンネル絶縁膜１１ｂにおける伝導帯エネルギーバンド図を示している。また、図６はシリコン微結晶層１１２におけるシリコン結晶子のエネルギー障壁高さΔＥに対するシリコン結晶子径の関係を示すグラフを示している。

比較例が第１の実施形態と異なる点は、トンネル絶縁膜１１ｂがシリコン窒化膜１１３を有していない点である。すなわち、半導体装置１ｂは、半導体基板１０のチャネル形成領域２１上に第１シリコン酸化膜１１１、シリコン微結晶膜１１２、第２シリコン酸化膜１１４が成膜され、トンネル絶縁膜１１ｂをなす。なお、シリコン微結晶膜１１２を形成するシリコン結晶子の大きさは、クーロンブロッケイド条件を満たす微小結晶である。トンネル絶縁膜１１ｂ上には第１の実施形態と同様に、電荷蓄積膜１２等が形成される。

以上のように、トンネル絶縁膜１１ｂ内にシリコン微結晶膜１１２を形成することにより、図５の（ａ）に示すように量子サイズ効果により、トンネル絶縁膜１１ｂの電子のエネルギーバンド中にシリコン基板１０の伝導帯の底からΔＥの高さのエネルギー障壁が生じる。なお、このエネルギー障壁・ΔＥは図６に示すようにシリコン結晶子径の大きさによって決まり、第１シリコン酸化膜１１１及び第２シリコン酸化膜１１４のエネルギー障壁である３．５ｅＶよりも小さい値となっている。

シリコン微結晶膜１１２を有していないゲート絶縁膜を用いた半導体装置（図示略）を用いた場合と比較すると、本比較例のようにトンネル絶縁膜１１ｂ内にエネルギー障壁・ΔＥのシリコン微結晶膜１１２を有することにより、書込み電圧を印加した際に図５の（ｂ）に示すようなバンド構造となり、書込み動作時、すなわち電荷蓄積膜１２への電子注入動作における電子注入効率が向上する。よって、シリコン微結晶膜１１２により、書込み特性が向上する。

なお、シリコン微結晶膜１１２の膜厚を厚くする、すなわちシリコン微粒子の平均結晶子径を大きくすると、図６に示すようにエネルギー障壁・ΔＥの大きさは小さくなり、書込み特性は向上するが、電荷保持特性が劣化する問題点が生じるため、
次に、比較例の半導体装置１ｂの消去動作について図７を用いて説明する。

電荷蓄積膜１２に電子を注入する書込み動作に対して、消去動作として電荷蓄積膜１２内の電子を放出する手段が挙げられるが、より良好な消去特性を得るために、電荷蓄積膜１２に正孔を注入することで電子と再結合をさせて電子を消去する動作が挙げられる。本比較例の場合、図７の（ａ）に示すようにシリコン微結晶膜１１２の価電子帯におけるエネルギー障壁はΔＥ’で表され、例えば、シリコン結晶子径が２ｎｍの時、約３ｅＶとなる。このエネルギー障壁・ΔＥ’の値は、第１シリコン酸化膜１１１及び第２シリコン酸化膜１１４の価電子帯におけるエネルギー障壁である４．４ｅＶと比較した際、大きな差は生じない。よって、図７の（ｂ）に示すように、書込み電圧とは逆バイアスを制御ゲート電極１４に印加し、電荷蓄積層１２へ正孔を注入する際、正孔注入量はほとんど向上しないため、書込み特性と比較して消去特性はほとんど向上しない。

以上より、シリコン酸化膜のみでトンネル絶縁膜が形成されている場合と比較して、比較例のように第１シリコン酸化膜１１１とシリコン微結晶膜１１２及び第２シリコン酸化膜１１４で構成されるトンネル絶縁膜１１ｂを有する半導体装置１ｂは、電荷蓄積膜１２へ電子を注入する書込み特性の向上という効果は有しているが、電荷蓄積膜１２へ正孔を注入する消去特性についてはほとんど改善しない。

上記の比較例における問題点を踏まえて、第１の実施形態の半導体装置１ａの効果について説明する。

図８の（ａ）は第１の実施形態に係る半導体装置１ａのトンネル絶縁膜１１ａの伝導帯エネルギーバンド図、図８の（ｂ）は書込み動作時（電子注入時）における第１の実施形態に係る半導体装置１ａのトンネル絶縁膜１１ａにおける伝導帯エネルギーバンド図を示している。また、図９の（ａ）は第１の実施形態に係る半導体装置１ａのトンネル絶縁膜１１ａの価電子帯エネルギーバンド図、図９の（ｂ）は消去動作時（正孔注入時）における第１の実施形態に係る半導体装置１ａのトンネル絶縁膜１１ａにおける価電子帯エネルギーバンド図、及び図１０は第１の実施形態と比較例における正孔電流に対する印加電界の関係を示すグラフを示している。

第１シリコン酸化膜１１１、シリコン微結晶膜１１２、シリコン窒化膜１１３、及び第２シリコン酸化膜１１４で構成されるトンネル絶縁膜１１ａを有する半導体装置１ａの場合、図８の（ａ）に示すように、伝導帯におけるシリコン窒化膜１１３のエネルギー障壁は２．４ｅＶであり、第１シリコン酸化膜１１１及び第２シリコン酸化膜１１４のエネルギー障壁（３．５ｅＶ）よりも小さいエネルギー障壁であるため、シリコン微結晶膜１１２（エネルギー障壁・ΔＥ）の効果は維持される。すなわち、図８の（ｂ）に示すように、書込み電圧を制御ゲート電極１４に印加し、電荷蓄積層１２へ電子を注入する際、電子注入量は比較例の場合とほぼ同様の特性を有しており、シリコン酸化膜のみでトンネル絶縁膜が形成されている場合と比較すると、書込み特性は向上している。

一方、正孔注入すなわち消去動作においては、図９の（ａ）に示すように、価電子帯におけるシリコン窒化膜１１３のエネルギー障壁は１．８ｅＶであり、第１シリコン酸化膜１１１と第２シリコン酸化膜１１４のエネルギー障壁（４．４ｅＶ）、及びシリコン微結晶膜１１２のエネルギー障壁・ΔＥ’よりも小さいエネルギー障壁（例えば、シリコン結晶子径が２ｎｍの時、約３ｅＶ）であるため、電荷蓄積膜１２への正孔注入量の向上という効果が生じる。すなわち、図９の（ｂ）に示すように、書込み電圧とは逆バイアスを制御ゲート電極１４に印加し、電荷蓄積層１２へ正孔を注入する際、第１の実施形態の正孔注入量は比較例よりも向上している。その結果は図１０において示されており、ある印加電圧において第１の実施形態と比較例を比較した際、正孔電流の値は第１の実施形態の方が増加している。図１０には具体的な数値は記載していないが、第１の実施形態の正孔電流値は比較例の約１０倍である。

以上のように、第１の実施形態の半導体装置１ａは、シリコン微結晶膜１１２とシリコン窒化膜１１３を有するトンネル絶縁膜１１ａを用いることにより、トンネル絶縁膜１１ａの実質的な伝導帯エネルギー障壁をシリコン微結晶膜１１２により低減することで電荷蓄積膜１２への電子注入量を向上させ、さらにトンネル絶縁膜１１ａの実質的な価電子帯エネルギー障壁をシリコン窒化膜１１３により低減することで電荷蓄積膜１２への正孔注入量を向上させている。これら２つの効果（すなわちトンネル絶縁膜の電荷注入効率の向上）を有することにより、書込み電圧及び消去電圧の低減が可能となり、高電圧印加による隣接セルへの誤書込みという問題を抑制することができる。

加えて、シリコン微結晶膜１１２は、外部から一定以上のエネルギー（印加電圧）が与えられるまで電荷移動が起こらないクーロンブロッケイド条件を満たしているため、電荷蓄積膜１２に注入された電子が容易に漏れてしまう問題は生じない。

なお、第１シリコン酸化膜１１１は１〜２ｎｍ程度の膜厚であると前述したが、この第１シリコン酸化膜１１１の膜厚を１ｎｍ以下にした方が、上記電荷蓄積膜１２への電荷注入効率は更に向上する。

また、本実施形態では正孔注入量を向上させる目的として、シリコン窒化膜１１３をトンネル絶縁膜１１ａ中に備えたが、シリコン窒化膜に限らず、伝導帯及び価電子帯においてシリコン酸化膜よりもエネルギー障壁が小さい材料であれば実施は可能である。例えば、ハフニウム酸化物（一例として、ＨｆＯ_２）やタンタル酸化物（一例として、Ｔａ_２Ｏ_５）等が挙げられる。ＨｆＯ_２の伝導帯のエネルギー障壁は１．５ｅＶ、価電子帯のエネルギー障壁は３．４ｅＶである。また、Ｔａ_２Ｏ_５の伝導帯のエネルギー障壁は０．３ｅＶ、価電子帯のエネルギー障壁は３．０ｅＶである
［第２の実施形態］
以下に、図１、図８及び図９を用いて第２の実施形態について説明する。なお、第２の実施形態について、第１の実施形態と同様の点については説明を省略し、異なる点について説明する。

（半導体装置１ｃの構造）
図１１は第２の実施形態に係る半導体装置１ｃのトンネル絶縁膜１１ｃの構造を示す拡大断面図を示している。第２の実施形態が第１の実施形態と異なる点は、トンネル絶縁膜１１ｃ（層間膜１１５）を構成するシリコン微結晶膜１１２とシリコン窒化膜１１３の積層順序が逆となっている点である。

具体的には、図１の（ａ）に示すように、ソース領域２０ａとドレイン領域２０ｂに挟まれるように形成されたチャネル形成領域２１を最表面に有する半導体基板１０において、前記チャネル形成領域２１上にトンネル絶縁膜１１ｃが形成される。半導体基板１０には例えばシリコン（Ｓｉ）等が用いられる。

ここで、図１１に示すように、トンネル絶縁膜１１ｃは、第１シリコン酸化膜１１１、シリコン窒化膜１１３、シリコン微結晶膜１１２、及び第２シリコン酸化膜１１４で構成されており、まず、半導体基板１０のチャネル形成領域２１上には厚さ１〜２ｎｍ程度の第１シリコン酸化膜１１１が設けられる。

第１シリコン酸化膜１１１上には、厚さ約１〜２ｎｍ程度のシリコン窒化膜１１３が形成される。そのシリコン窒化膜１１３上には平均結晶子径１〜２ｎｍの微結晶からなる、厚さ１〜２ｎｍ程度のシリコン微結晶膜１１２が形成される。ここで、シリコン微結晶膜１１２におけるシリコン微結晶は、クーロンブロッケイド条件（電子１個の充電エネルギーが熱揺らぎよりも大きいこと）を満たす微小結晶である。さらにそのシリコン微結晶膜１１２上には厚さ２〜７ｎｍ程度の第２シリコン酸化膜１１４が形成される。

トンネル絶縁膜１１上（第２シリコン酸化膜１１４上）には電荷蓄積膜１２が設けられる。そして、その電荷蓄積膜１２上にはブロック絶縁膜１３が設けられ、そのブロック絶縁膜１３上には制御ゲート電極１４が設けられる。

なお、ブロック絶縁膜１３は単層であるように図示したが、これに限定されず、例えば、シリコン酸化層と、シリコン窒化層と、シリコン酸化膜との積層構造を有するＯＮＯ（Ｏｘｉｄｅ−Ｎｉｔｒｉｄｅ−Ｏｘｉｄｅ）膜等でも実施は可能である。

（半導体装置１ｃの動作）
半導体装置１ｃの動作は半導体装置１ａと同様である。

すなわち、書込み動作の場合、制御ゲート電極１４に高い電圧を印加してブロック絶縁膜１３を介して下に位置する電荷蓄積膜１２中に、半導体基板１０側からトンネル絶縁膜１１を通過させて電子を注入する。消去動作の場合、電荷蓄積膜１２中に正孔を注入し、電荷蓄積膜１２中の電子と再結合させて消去するという方法が取られている。

（半導体装置１ｃの製造方法）
半導体装置１ｃの製造方法における、トンネル絶縁膜１１ｃの各種作製方法は、半導体装置１ａのトンネル絶縁膜１１ａと同様であるが、成膜順序が一部異なる。詳細には、第１シリコン酸化膜１１１を成膜した後に、前記第１シリコン酸化膜１１１上にシリコン窒化膜１１３が成膜される。そして、そのシリコン窒化膜１１３上にアモルファスシリコン膜１２０が成膜され、窒素雰囲気下で７００℃の高温アニール処理を施すと、アモルファスシリコン膜１２０はナノメートルサイズのシリコン微結晶からなるシリコン微結晶膜１１２となる。そして、シリコン微結晶膜１１２上に第２シリコン酸化膜１１４が形成される。以上の工程により、トンネル絶縁膜１１ｃは形成される。

その他の作製工程については、半導体装置１ａと同様である。

なお、アモルファスシリコン膜１２０を形成後、高温アニール処理を施す方法を説明したが、ＣＶＤ法で第２シリコン酸化膜１１４を成膜する場合、成膜温度は約８００℃であるため、高温アニール工程は必ずしも必要としない。

なお、上記説明した製造方法はあくまで一例であり、例えば成膜方法については、ＣＶＤ法やＡＬＤ法の他にスパッタ法、物理気相成長（Ｐｈｙｓｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ；ＰＶＤ）法、塗布法、及び噴霧法等でも実施は可能である。

（第２の実施形態の効果）
ここで、第２の実施形態の効果について、図１２及び図１３を用いて説明する。

図１２の（ａ）は第２の実施形態に係る半導体装置１ｃのトンネル絶縁膜１１ｃの伝導帯エネルギーバンド図、図１２の（ｂ）は書込み動作時（電子注入時）における第２の実施形態に係る半導体装置１ｃのトンネル絶縁膜１１ｃにおける伝導帯エネルギーバンド図を示している。また、図１３の（ａ）は第２の実施形態に係る半導体装置１ｃのトンネル絶縁膜１１ｃの価電子帯エネルギーバンド図、図１３の（ｂ）は消去動作時（正孔注入時）における、第２の実施形態に係る半導体装置１ｃのトンネル絶縁膜１１ｃにおける価電子帯エネルギーバンド図を示している。

図１２の（ａ）に示すように、伝導帯におけるシリコン窒化膜１１３のエネルギー障壁は２．４ｅＶであり、第１シリコン酸化膜１１１及び第２シリコン酸化膜１１４のエネルギー障壁（３．５ｅＶ）よりも小さいエネルギー障壁であるため、シリコン微結晶膜１１２（エネルギー障壁・ΔＥ）による電荷蓄積膜１２への電子注入効率が向上する。すなわち、図１２の（ｂ）に示すように、書込み電圧を制御ゲート電極１４に印加し、電荷蓄積層１２へ電子を注入する際、電子注入量は第１の実施形態及び比較例の場合とほぼ同様の特性を有しており、シリコン酸化膜のみでトンネル絶縁膜が形成されている場合と比較すると、書込み特性は向上している。

一方、正孔注入すなわち消去動作においては、図１３の（ａ）に示すように、価電子帯におけるシリコン窒化膜１１３のエネルギー障壁は１．８ｅＶであり、第１シリコン酸化膜１１１と第２シリコン酸化膜１１４のエネルギー障壁（４．４ｅＶ）、及びシリコン微結晶膜１１２のエネルギー障壁・ΔＥ’よりも小さいエネルギー障壁（例えば、シリコン結晶子径が２ｎｍの時、約３ｅＶ）であるため、電荷蓄積膜１２への正孔注入量の向上という効果が生じる。すなわち、図１３の（ｂ）に示すように、書込み電圧とは逆バイアスを制御ゲート電極１４に印加し、電荷蓄積層１２へ正孔を注入する際、第１の実施形態の正孔注入量と同様に、比較例よりも向上している。

従って、半導体装置１ｃにおいて、チャネル形成領域２１側から第１シリコン酸化膜１１１、シリコン窒化膜１１３、シリコン微結晶膜１１２、及び第２シリコン酸化膜１１４の順番にトンネル絶縁膜１１ｃを形成しても、第１の実施形態の半導体装置１ａと同様の効果を有する。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１ａ，１ｂ，１ｃ…半導体装置、１０…半導体基板、１１ａ，１１ｂ，１１ｃ…トンネル絶縁膜、１２…電荷蓄積膜、１３…ブロック絶縁膜、１４…制御ゲート電極（ゲート電極）、２０ａ…ソース領域、２０ｂ…ドレイン領域、２１…チャネル形成領域、３０…素子分離絶縁膜、４０…素子分離用シリコン窒化膜、４１…素子分離用シリコン酸化膜、１１１…第１シリコン酸化膜（第１絶縁膜）、１１２…シリコン微結晶膜（微結晶膜）、１１３…シリコン窒化膜（第２絶縁膜）、１１４…第２シリコン酸化膜（第３絶縁膜）、１１５…層間膜、１２０…アモルファスシリコン膜

Claims (7)

1. 半導体基板と、
   前記半導体基板の上側に設けられた第１絶縁膜と、
   前記第１絶縁膜の伝導帯及び価電子帯におけるエネルギー障壁よりも小さいエネルギー障壁を有する第２絶縁膜と微結晶膜とからなり、前記第１絶縁膜の上側に設けられた層間膜と、
   前記層間膜の上側に設けられた第３絶縁膜と、
   前記第３絶縁膜の上側に設けられた電荷蓄積膜と、
   前記電荷蓄積膜の上側に設けられたブロック絶縁膜と、
   前記ブロック絶縁膜の上側に設けられたゲート電極と、
   を有する半導体装置。
2. 前記微結晶膜の上側に前記第２絶縁膜が設けられた請求項１に記載の半導体装置。
3. 前記第２絶縁膜の上側に前記微結晶膜が設けられた請求項１に記載の半導体装置。
4. 前記第１絶縁膜の膜厚が１ｎｍ以下である請求項１乃至３のいずれか一に記載の半導体装置。
5. 前記微結晶膜の膜厚が２ｎｍ以下である請求項１乃至４のいずれか一に記載の半導体装置。
6. 前記第２絶縁膜はシリコン窒化膜からなる請求項１乃至５のいずれか一に記載の半導体装置。
7. 半導体基板の上側に第１絶縁膜を設ける工程と、
   前記第１絶縁膜の伝導帯及び価電子帯におけるエネルギー障壁よりも小さいエネルギー障壁を有する第２絶縁膜と微結晶膜とを含む層間膜を、前記第１絶縁膜の上側に設ける工程と、
   を有する半導体装置の製造方法。

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