JP5361294B2 - 不揮発性半導体記憶装置 - Google Patents

Description

本発明は、不揮発性半導体記憶装置に関する。

近年、電気的な書込および消去が可能な不揮発性半導体記憶装置(nonvolatile semiconductor memory apparatus)の高性能化が進められている。不揮発性半導体記憶装置としては、例えば、ＥＥＰＲＯＭ (Electrically Erasable Programmable Read Only Memory)があり、このＥＥＰＲＯＭの中で浮遊ゲート型（以下、ＦＧ（Floating Gate）型ともいう）とＭＯＮＯＳ(Metal Oxide Nitride Oxide Semiconductor)型の二つがその代表的なものとして知られている。

ＦＧ型の基本的な構造は、上から制御ゲート電極、電極間絶縁膜（インターポリ絶縁膜ともいう）、浮遊ゲート電極、トンネル絶縁膜（ＳｉＯ_２膜）、基板の順に積層されたものと特徴づけられる。制御ゲート電極に正の高電圧を印加すれば、基板側から浮遊ゲート電極に電子を注入（書込）することができ、負の高電圧を印加すれば、浮遊ゲート電極から基板に電子を取り出す（消去）ことができる。そして、一度書き込まれた電子は、消去する操作を行わない限り、理想的には浮遊ゲート電極に留まることになるので、不揮発性の記憶装置として機能する。

ＭＯＮＯＳ型の基本的な構造は、上から制御ゲート電極、ブロック絶縁膜、トラップ膜、トンネル絶縁膜、基板の順に積層されたものである。この構造において書込は、ＦＧ型と同様に、高電圧をかけて電子を注入するが、電子はトラップ膜に蓄えられる。そして消去は、ＦＧ型とは異なり、電子を取り出すだけでなく、ホールを注入することで、蓄えられた電子とホールとを対消滅させ消去する方法が取られている。

不揮発性半導体装置を高性能化する手段の一つは、消去効率をあげることである。消去効率を上げるには、トンネル絶縁膜に高電圧を印加して、多くのホールを短時間で注入すれば良い、すなわち、リーク電流を大きくすれば良い。トンネル絶縁膜を流れるリーク電流Jと電界Ｅ_ｏｘ（＝Ｖ_ｏｘ／Ｔ_ｏｘ）の関係は、Ｔ_ｏｘに較べてＶ_ｏｘが充分に大きい場合、異なるＴ_ｏｘでもほぼ一致することが知られている。ここで、Ｔ_ｏｘはトンネル絶縁膜の膜厚、Ｖ_ｏｘは膜にかかる電圧である。これは、リーク電流の支配的なメカニズムが、いわゆるFowler-Nordheim（Ｆ−Ｎ）電流Ｊ_ｆｎであるからである。Ｊ_ｆｎは近似的に下記（１）式

で表される。ここで、ホール電流の場合には、Ａ、Ｂはトンネル絶縁膜中のホールのトンネル質量やホールの感じるバリアハイトに依存する定数である。この式からわかるように、リーク電流は膜厚Ｔ_ｏｘによらず、電界Ｅ_ｏｘで決まることがわかる。トンネル絶縁膜に求められるホールのリーク電流の一般的なスペックとして考えられるものは、低電界である３ＭＶ／ｃｍで１．０×１０^−１６Ａ／ｃｍ^２以下であり、高電界である１３ＭＶ／ｃｍで１．０×１０^−５Ａ／ｃｍ^２以上である。それゆえ、消去効率を上げるために、電界Ｅ_ｏｘを高くすることが考えられるが、それは電圧を高くすることにつながるため、望ましくない。電圧が高くなると、トンネル絶縁膜の信頼性という点において深刻な影響を及ぼすことになるからである。

トンネル絶縁膜に高電圧がかかると、ストレス誘起リーク電流（以下、ＳＩＬＣ（stress induced leakage current）ともいう）と呼ばれる現象が引き起こされ、低電圧でリーク電流が増大するようになる。この現象はトンネル絶縁膜に欠陥が生ずることに起因すると理解されている。トンネル絶縁膜にかかる電圧が高い場合、トンネル絶縁膜のバンドギャップ中をトンネルする電子はトンネル絶縁膜の伝導帯に抜ける。すると伝導帯に抜けた電子はアノード側に到達するとき、大きなエネルギーを持つことになる。そのエネルギーによって、インパクトイオン化が起こり、ホールが生成される。こうして生成されたホールは、電子とは反対向きに進み、トンネル絶縁膜中に欠陥を生じさせ、それがＳＩＬＣを引き起こすトリガーとなる。それゆえ、電界Ｅ_ｏｘを高くすることなく、リーク電流を大きくして消去効率を上げられることが望ましい。例えば、電界Ｅ_ｏｘが１３ＭＶ／ｃｍで１．０×１０^−５Ａ／ｃｍ^２以上のリーク電流、あるいは１．０×１０^−５Ａ／ｃｍ^２のリーク電流が１３ＭＶ／ｃｍより低い電界Ｅ_ｏｘで得られることが理想的である。

それを実現する方法として、トンネル絶縁膜（ＳｉＯ_２膜）の伝導帯から浅い準位のトラップ（電子を捕獲し放出するサイト）を形成する方法が本発明者達によって提案されている（特許文献１参照）。この特許文献１に記載のトンネル絶縁膜は、トラップ準位を有しない絶縁層を、トラップ準位を有する２つの絶縁層によって挟んだ３層積層構造を有しており、低電界ではトラップ準位のない絶縁膜と同じくらいトンネル電流が抑えられる。一方で高電界では電子がトラップ準位を介してトンネルするようになる。このため、トラップ準位のない絶縁膜に較べてトンネル確率が高くなり、これによりリーク電流が大きくなる。したがって、電界Ｅ_ｏｘを高くすることなく書込み効率を上げることができるので、トンネル絶縁膜としては極めて理想的である。これは電子のリーク電流Ｊ_ｅの場合であるが、ホールのリーク電流Ｊ_ｈの場合でも、トンネル絶縁膜（ＳｉＯ_２膜）の価電子帯から浅い準位に、例えばＧｅを添加することによってトラップ（ホールを捕獲し放出するサイト）を形成すれば、書込効率と同様に、消去効率を上げることができる。

そして、さらに電圧が下げられるのであれば、ＳＩＬＣを抑制できるので、トンネル絶縁膜の信頼性もさらに上げることができる。そのためには、トンネル絶縁膜を薄膜化すれば良いことになるが、トンネルＳｉＯ_２膜の膜厚を５ｎｍ以下にすると、電界Ｅ_ｏｘが３ＭＶ／ｃｍである低電界でも電子によるＤ−Ｔ(Direct Tunneling)電流が支配的になり、前述したトンネル絶縁膜に求められるスペックを満たせない。つまり、トンネル絶縁膜は膜厚を５ｎｍ以下にすることはできない。なお、電子に較べてホールのバリアハイトが高い傾向にあるため、絶縁膜の構造が膜厚方向に対称の場合、ホールによるリーク電流Ｊ_ｈは電子によるリーク電流Ｊ_ｅより、どのような電界でも低くなる（Ｊ_ｈ＜Ｊ_ｅ）、つまり、常にＪｅが支配的になる。そのため、低電界でのリーク電流は、Ｊ_ｅが低く抑えられれば、自動的にＪ_ｈよりも抑えられるため、Ｊ_ｅがスペックを満たすかどうかだけを考えれば充分である。

トラップ準位のあるトンネル絶縁膜でも、低電界では電気特性（Ｊ−Ｅ_ｏｘ特性）という点において基本的にはトラップ準位のない絶縁膜と同じなので、５ｎｍ以下に薄膜化できない。したがって、トラップ準位のあるトンネル絶縁膜は、高電界において通常のトンネル絶縁膜より、リーク電流を増大させることが可能となり書込み効率を上げることができるという長所があるが、低電界におけるリーク電流が大きくなって不揮発性半導体記憶装置としての電荷保持特性が劣化するので、５ｎｍ以下に薄膜化できないという短所もある。

一方で、リーク電流を減らす方法として、高誘電体膜を用いることが知られている（例えば、特許文献２参照）。この特許文献２によれば、単純に単層の高誘電体膜を用いるだけでは、低電界におけるリーク電流を減らすことができず、また高電界におけるリーク電流を大きくすることもできない。しかし、高誘電体膜と低誘電体膜とを適切な割合で積層にすれば、リーク電流を低電界では小さく、高電界では大きくすることができる。そして、このような積層構造とすることにより、酸化膜に換算した膜厚（ＥＯＴ(Equivalent Oxide Thickness)）が薄膜化できるので、電圧も低くできる。この特許文献２では、さらに、誘電率が高くなるほど、バリアハイトが低くなる傾向にあるため、電子の熱励起成分による電流が増加する、という問題も解決している。したがって、バリアハイトが高い傾向にある低誘電体膜と積層すれば、リーク電流を小さくすることができることが示されている。

しかし、この積層構造では、５ｎｍ以下の薄いＥＯＴが得られるので、一般的に消去に求められるホールによる１×１０^−５Ａ／ｃｍ^２という高いリーク電流が低い電圧Ｖ_ｉｎｓで得られるものの、酸化膜に換算した電界Ｅ_ｏｘ（＝Ｖ_ｉｎｓ／ＥＯＴ）で考えると、１３ＭＶ／ｃｍよりも高い電界が必要になる。すなわち、低誘電体膜と高誘電体膜の積層構造では、低電界でのリーク電流を充分に抑えながら薄膜化できるという長所があるが、消去で要求される高い電流を得るために高い電界Ｅ_ｏｘが必要になるという短所もある。
特開２００８−１４７３９０号公報 特許第３３５７８６１号公報

このように、従来技術においては、不揮発性半導体記憶装置に要求されるリーク電流のスペックを満たしながら、トンネル絶縁膜のＥＯＴを５ｎｍ以下にすることができなかった。薄膜にできなかったゆえ、データの書込や消去の際に高い電圧を印加する必要があり、絶縁膜に欠陥を生成させ、ＳＩＬＣを引き起こすなどの問題があった。

本発明は、上記事情を考慮してなされたものであって、ＥＯＴを薄くしても低電界におけるリーク電流を抑制するとともに高電界におけるリーク電流が大きいトンネル絶縁膜を有する不揮発性半導体記憶装置を提供することを目的とする。

本発明の第１の態様による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成された第１の絶縁膜であって、第１の絶縁層と、前記第１の絶縁層上に形成され前記第１の絶縁層より誘電率が高く、母材と異なる元素が添加されることにより形成される、ホールの捕獲および放出をする第１のサイトを有している第２の絶縁層とを備え、前記第１のサイトは前記半導体基板を構成する材料のフェルミレベルよりも低いレベルにある第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御ゲート電極と、を有する記憶素子を備えたことを特徴とする。

また、本発明の第２の態様による不揮発性半導体記憶装置は、半導体基板と、前記半導体基板に離間して形成されたソース領域およびドレイン領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成され、母材と異なる元素が添加されることにより形成される、ホールの捕獲および放出をするサイトを有し前記ホールの捕獲および放出をするサイトは、電圧がかかっていないときに前記半導体基板を構成する材料のフェルミレベルよりも低いレベルにある単一の層である第１の絶縁膜と、前記第１の絶縁膜上に形成された電荷蓄積膜と、前記電荷蓄積膜上に形成された第２の絶縁膜と、前記第２の絶縁膜上に形成された制御ゲート電極と、を有する記憶素子を備えたことを特徴とする。

本発明によれば、ＥＯＴを薄くしても低電界におけるリーク電流を抑制することが可能であるとともに高電界におけるリーク電流、特にホールのリーク電流を高くすることが可能なトンネル絶縁膜を有する不揮発性半導体記憶装置を提供することができる。

本発明の実施形態を説明する前に、本発明に至った経緯について説明する。

前述したように、本発明者達によって発明されて出願された特許文献１に記載のトンネル絶縁膜は、トラップ準位を有しない絶縁層を、トラップ準位を有する２つの絶縁層によって挟んだ、膜方向に対称の３層積層構造である。このトンネル絶縁膜は、低電界ではトラップ準位のない絶縁膜と同じくらいトンネル電流が抑えられる。一方で、高電界では電子がトラップ準位を介してトンネルするようになるため、トラップ準位のない絶縁膜に較べてトンネル確率が高くなり、リーク電流が大きくなる。したがって、電界Ｅ_ｏｘを高くすることなく書込み効率を上げることができるので、トンネル絶縁膜としては極めて理想的である。そして、３層積層構造の両端の絶縁層にトラップ準位を形成するために、絶縁層がＳｉＯ_２層またはＳｉＮ層であるときは、Ｇｅ、Ａｓ、またはＰが添加され、絶縁層がＨｆＯ_２層であるときは、Ａｌ、Ｓｉ、Ｐが添加される。

また、絶縁層がＳｉＯ_２層またはＳｉＮ層で添加元素がＧｅの場合には、価電子帯の上端から約２ｅＶ〜３ｅＶ近傍にホールのトラップ準位（ホールのアシストレベル）になりうる準位が形成されるので、この準位を利用することにより、低い電界で、かつ高速に消去が可能となることが記載されている。

しかしながら、低電界のリーク電流はアシストレベル無しの絶縁膜と同じとなるので、特許文献１に記載のトンネルＳｉＯ_２膜は、スペックを満たす最小限の膜厚の５ｎｍより薄膜化できないという問題がある。また、このトンネル絶縁膜は、ＦＧ型の不揮発性半導体記憶装置を想定しており、書込及び消去をするために、絶縁膜構造は膜方向に対称である必要があった。さらに、トンネル絶縁膜全体、つまり、両端だけでなく真ん中にもトラップ準位を形成すると、低電界においてリーク電流が高くなるため、全体にトラップ準位をいれることができなかった。それゆえ、トンネル絶縁膜構造は膜厚方向に対称的な三層積層構造にしなくてはならず、トラップ準位は必ず両端にだけ形成しなければならなかった。

また、前述したように、特許文献２に開示されている高誘電体膜と低誘電体膜の積層膜を用いれば、低電界でのリークを減らすことができるので、所望の電荷保持特性が得られる。しかしながら、酸化膜と全く同じスペックをトンネル絶縁膜に求めるのならば、この特許文献２に記載された積層構造の絶縁膜だけで実現することは難しい。例えば、この積層構造の低誘電体膜が酸化膜である場合、ホールによるリーク電流を充分に高くするには、酸化膜に充分に高い電圧がかからなければならない。電子が低誘電体膜、高誘電体膜の順に流れる方向では、酸化膜に高い電圧がかかれば、高誘電体膜の価電子帯の上端が大きく上がるため、高誘電体膜によるトンネル電流抑制の効果が小さくなり、これにより、リーク電流を高くできるからである。しかし、消去の電界が、例えば、電界Ｅ_ｏｘが１３ＭＶ／ｃｍという一定の値であると、酸化膜を薄膜化したとき酸化膜にかかる電圧も小さくなるため、リーク電流を充分に高くできなくなるからである。このため、特許文献２においては、消去の際にトンネル絶縁膜にかかる電界Ｅｏｘを高くする必要がある、という問題があった。

そこで、本発明達は、鋭意研究に努めた結果、上記２つの問題を解決できる最適なトンネル絶縁膜の構造を見出すことができた。これを、以下に実施形態として説明する。本発明の実施形態について図面を参照しながら説明するが、各実施形態を通して共通の構成には同一の符号を付すものとし、重複する説明は省略する。また、各図の中には本発明の説明とその理解を促すための模式図があり、その形状や寸法、比などは実際の装置と異なる個所があるが、これらは以下の説明と公知の技術を参酌して適宜、設計変更することができる。

（第１実施形態）
本発明の第１実施形態による不揮発性半導体記憶装置は、例えば、マトリクス状に配置されたＮＡＮＤセルユニットを有している、各ＮＡＮＤセルユニットは、直列に接続されたメモリセルで形成されたＮＡＮＤセルを含んでいる。各メモリセルＭＣは、図１に示すように、ｐ型のＳｉ基板１に離間して形成された、ｎ型不純物（例えば、Ｐ（リン）やＡｓ（ヒ素））を含むｎ型ソース領域２ａおよびドレイン領域２ｂを備えている。ソース領域２ａとドレイン領域２ｂとの間のＳｉ基板１上にトンネル絶縁膜３が形成され、このトンネル絶縁膜３上に電荷蓄積膜４が形成され、この電荷蓄積膜４上に電極間絶縁膜５が形成され、この電極間絶縁膜５上に制御ゲート電極６が形成された構成となっている。そして、制御ゲート電極６、電極間絶縁膜５、電荷蓄積膜４、およびトンネル絶縁膜３からなる積層構造のゲートは、シリコン酸化膜７によって覆われている。ここで、電荷蓄積膜４として、浮遊ゲート電極を用いてＦＧ型の不揮発性半導体記憶装置にしても良いし、トラップ絶縁膜を用いていわゆるＭＯＮＯＳ型の不揮発性半導体記憶装置にしても良い。

トンネル絶縁膜３は、図２に示すように、ホールを捕獲し放出するレベル（アシストレベル）を有さない低誘電率（ｌｏｗ−ｋ）材料の絶縁層８と、この上に形成された、ホールのアシストレベルを有する高誘電率（ｈｉｇｈ−ｋ）材料の絶縁層９との積層構造を有している。本実施形態のトンネル絶縁膜は、従来のトンネル絶縁膜とは構造が決定的に異なっている。すなわち、本発明者達によって発明され既に特許出願された特開２００８−１４７３９０号公報におけるトンネル絶縁膜は、電子のアシストレベルのあるＳｉＯ_２膜であり、同じ膜の両端だけに電子のアシストレベルを有する三層構造の膜であるのに対し、本実施形態における積層構造は、異なる誘電率の絶縁層の二層の積層構造であり、ホールのアシストレベルが形成されたものである。前者ではトンネル絶縁膜は必ず膜厚方向に対称であり、また低誘電体膜にだけアシストレベルを形成しなければならないのに対して、後者では対称である必要がなく、また膜全体にアシストレベルを形成することができる。また、特許第３３５７８６１号公報に記載された異なる誘電率の絶縁層の積層構造のトンネル絶縁膜はアシストレベルが無いのに対し、本実施形態におけるトンネル絶縁膜の積層構造は、ホールのアシストレベルが形成されている。

図３は、図２に示す積層構造のトンネル絶縁膜に電界がかかっていない場合（Ｅ_ｏｘ＝０）のエネルギーバンドの模式図である。図３の左から、半導体基板のフェルミレベルＥ_Ｆを示し、次はｌｏｗ−ｋ材料からなる絶縁層（以下、ｌｏｗ−ｋ層とも云う）の伝導帯の下端（ＣＢＭ; Conduction Band Minimum）Ｅ_Ｃと、価電子帯の上端(ＶＢＭ; Valence Band Maximum)Ｅ_Ｖを示し、次はｈｉｇｈ−ｋ材料からなる絶縁層（以下、ｈｉｇｈ−ｋ層とも云う）における伝導帯の下端Ｅ_Ｃ、アシストレベル、および価電子帯の上端Ｅ_Ｖを示し、最後は電荷蓄積膜５のフェルミレベルＥ_Ｆを示している。なお、ここでいう半導体基板のフェルミレベルＥ_Ｆとは、半導体基板を強反転させた状態（消去の状態）での表面でのフェルミレベルのことであり、通常、半導体基板の価電子帯の上端Ｅ_ｖより約０．１ｅＶ程度だけ低い位置にある。また、ｌｏｗ−ｋおよびｈｉｇｈ−ｋの絶縁層の物理的な厚さ（物理層厚と呼ぶ）をそれぞれＴ_１およびＴ_２とし、ｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層のそれぞれの価電子帯の上端Ｅ_Ｖと半導体基板のフェルミレベルＥ_Ｆとの差、つまりホールに対するバリアハイトは、それぞれφ_ｂ１およびφ_ｂ２とする。ここでは、ホールのアシストレベルは、ｈｉｇｈ−ｋ層の価電子帯の上端Ｅ_Ｖからの深さφ_ｔ２で定義した。なお、バリアハイトおよびアシストレベルはエネルギー軸では負の値であるが、絶対値（正の値）として表記する。アシストレベルは、半導体基板のフェルミレベルＥ_Ｆから見ると、φ_ｂ１−φ_ｔ２のレベルにあることになる。なお、半導体基板、電荷蓄積膜それぞれのＥ_Ｃ、Ｅ_Ｖは省略した。また、図３ではＥ_ｏｘ＝０のときに半導体基板と電荷蓄積膜のフェルミレベルＥ_Ｆが揃っているように描かれているが、必ずしも揃っている必要はない。

この積層構造を有するトンネル絶縁膜を流れるトンネル電流Ｊは、

で表される。ここで、ｅは素電荷、ｍは真空における電子の質量、ｈはプランク定数、ｋ_Ｂはボルツマン定数、Ｔは温度、Ｅはホールの持つエネルギー、Ｅ_ｘ（＝Ｅ−Ｅ_ｖ）はホールのトンネル方向（ｘ軸方向）におけるエネルギー、Ｅ_Ｆは半導体基板のフェルミレベル、Ｔ^＊（Ｅ_ｘ）はトンネル絶縁膜を流れるホールの実効的トンネル確率である。本実施形態では、この式を基に、異なる絶縁膜の積層構造とアシストレベルを考慮して計算した。

図２に示す積層構造のトンネル絶縁膜に低い電界Ｅ_ｏｘがかかっている場合のエネルギーバンドの模式図を図４（ａ）に示す。ここで、ｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層のそれぞれの誘電率をε_１およびε_２とし、ｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層にそれぞれかかる電圧をＶ_１およびＶ_２とする。誘電率が異なる絶縁層の積層構造において、電束密度が一定と仮定した場合、それぞれの絶縁層に異なる実電界がかかることになる。そのとき、ｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層にかかる実電界をＥ_１およびＥ_２とすると、
ε_ｏｘ×Ｅ_ｏｘ＝ε_１×Ｅ_１＝ε_２×Ｅ_２ （４）
となる。ここで、ε_ｏｘ（＝３．９）はＳｉＯ_２の誘電率である。実電界は、Ｅ_１＝Ｖ_１／Ｔ_１、Ｅ_２＝Ｖ_２／Ｔ_２と定義した。つまり、
ε_１×Ｖ_１／Ｔ_１＝ε_２×Ｖ_２／Ｔ_２ （５）
を満たす。（４）式からわかるように、ｈｉｇｈ−ｋ層よりもｌｏｗ−ｋ層の方の実電界が強くなる。これは、ε_１＜ε_２であるので、Ｅ_１＞Ｅ_２となるからである。それ故、ｌｏｗ−ｋ層の物理層厚Ｔ_１がｈｉｇｈ−ｋ層の物理層厚Ｔ_２と比較してある程度厚い場合、ｌｏｗ−ｋ層にかかる電圧Ｖ_１がｈｉｇｈ−ｋ層にかかる電圧Ｖ_２よりも高くなる。これは、ε_１＜ε_２であるので、例えば、Ｔ_１＞Ｔ_２のとき、（ε_１／Ｔ_１）＜（ε_２／Ｔ_２）となる。これと（５）式から、Ｖ_１＞Ｖ_２となるからである。

アシストレベルは、ｈｉｇｈ−ｋ層に電圧Ｖ_２がかかるため、エネルギーレベルから見ると、Ｖ_２の幅を持つことになる。しかし、この状況では、半導体基板のフェルミレベルＥ_Ｆはアシストレベルよりも高いため、アシストレベルはリーク電流に影響しない。つまり、低電界では、アシストレベルのない同じ積層構造の絶縁膜と同じリーク電流になる。そのときの実効トンネル確率Ｔ^＊（Ｅ_ｘ）は、

と表せる。ここで、φ_ｂ１ ^＊＝φ_ｂ１＋Ｅ_Ｆ−Ｅ_ｘ、φ_ｂ２ ^＊＝φ_ｂ２＋Ｅ_Ｆ−Ｅ_ｘ−Ｖ_１、ｍ_１ ^＊およびｍ_２ ^＊は、それぞれｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層においてトンネルするホールの有効質量である。有効質量は典型的な値として０．６ｍとした。また、Ｔ_ＦＮは、Fowler-Nordheim（Ｆ−Ｎ）トンネルの確率であって、０≦Ｅ_ｘ＜φ_ｂ ^＊の場合は、次の（７）式

で定義され、φ_ｂ ^＊≦Ｅ_ｘの場合は、次に（８）式
Ｔ_ＦＮ（φ_ｂ ^＊，ｍ^＊，Ｅ）＝１ （８）
で定義される。ここで、ｍ^＊はトンネル絶縁膜中をトンネルしているホールの有効質量、φ_ｂ ^＊はトンネル絶縁膜の実効的なバリアハイト、Ｅ_１およびＥ_２はそれぞれｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層における実電界を示す。なお、Ｆ−Ｎトンネルとは、図５（ａ）に示すように、ホールが絶縁膜の傾斜した価電子帯を通り抜ける（電子の場合は伝導帯を通り抜ける）トンネルことを意味し、Ｄ−Ｔ(Direct Tunneling)とは、図５（ｂ）に示すように、ホールが絶縁膜の価電子帯を通り抜けず、対向する電極に直接到達するトンネルのことを意味する。なお、ここではホールのトンネリングを説明しやすいように、エネルギーを示す縦軸を通常（電子の場合）とは反対向き、すなわち図において上下反対に示した。また、これより先、断り無くエネルギー軸を逆向きに取る場合もあるが、内容から逆向きであることは容易に判断できる。

図２に示す積層構造のトンネル絶縁膜に高い電界Ｅ_ｏｘがかかっている場合のエネルギーバンド図を図４（ｂ）に示す。電界Ｅ_ｏｘが高いので、それぞれの膜にかかる電圧も高くなる。すると、ｌｏｗ−ｋ層には高い電圧Ｖ_１がかかり、ｈｉｇｈ−ｋ層にはそれよりも低い電圧Ｖ_２がかかる。図４（ｂ）からわかるように、電界Ｅ_ｏｘがある程度高い場合には、ｌｏｗ−ｋ層に高い電圧がかかるため、ｈｉｇｈ−ｋ層の価電子帯の上端Ｅ_ＶがＶ_１だけ高くなり、それに伴い、アシストレベルもＶ_１高くなり、半導体基板のフェルミレベルＥ_Ｆがアシストレベルの高さと重なる。すると、ホールがアシストレベルを介してトンネルするようになる。ホールが半導体基板からアシストレベルにトンネルする確率をｐ_１、ホールがアシストレベルから電荷蓄積膜にトンネルする確率をｐ_２とし、アシストレベルの占有率をｆ（したがって、アシストレベルの非占有率は１−ｆ）のとき、定常状態において、電流密度の連続性から、アシストレベルを介してホールが流れる確率Ｐは、
Ｐ＝ｐ_１×（１−ｆ）＝ｐ_２×ｆ （９）
を満たす。このとき、ｆ＝ｐ_１／（ｐ_１＋ｐ_２）となるので、
Ｐ＝１／（１／ｐ_１＋１／ｐ_２） （１０）
となる。アシストレベルを介さない場合の確率はｐ_１とｐ_２の積、ｐ_１×ｐ_２であり、（１０）式よりも小さな値となる。それゆえ、アシストレベルを介するとリーク電流は、アシストレベルを介さない場合よりも高くなる。

Ｌｏｗ−ｋ層とｈｉｇｈ−ｋ層の積層構造を有するトンネル絶縁膜において、ｈｉｇｈ−ｋ層にだけアシストレベルがある場合には、トンネルするホールのエネルギーレベルＥ_ｘとφ_Ｔ２の位置関係によってトンネル確率は図６（ａ）乃至６（ｃ）に示すように場合分けされ、次のようにまとめられる。

ここで、
φ_Ｔ２ ^＊＝φ_Ｔ２−φ_ｂ２ ^＊
と定義した。

電子がアシストレベルを介さないでトンネルする場合（図６（ａ）、６（ｃ））は、ｈｉｇｈ−ｋ層とｌｏｗ−ｋ層のそれぞれをトンネルする確率の積で表され、アシストレベルのない場合の（６）式と同じになる。アシストレベルを介してトンネルする場合（図６（ｂ））は、

となる。

このように、低電界ではアシストレベルがリーク電流に影響しないので、ｈｉｇｈ−ｋ層を用いてトンネル絶縁膜の物理膜厚を厚くできる効果により、リーク電流が低く抑えられ、高電界ではアシストレベルを介するためホールのトンネリング確率が高くなり、したがってアシストレベル無しの場合に較べてリーク電流を大きくすることができる。アシストレベルは、ｈｉｇｈ−ｋ層中において、半導体基板から注入される電子をすべてトラップするくらいあることが望ましく、少なくとも１．０×１０^１６ｃｍ^−３以上あれば、高電界においてリーク電流を高くする効果がある。

本実施形態のような積層構造のトンネル絶縁膜として、例えば、ｌｏｗ−ｋ層としてＳｉＯ_２層、アシストレベルのあるｈｉｇｈ−ｋ層としてＲｕを添加したＨｆＯ_２層の積層絶縁膜がある。ＳｉＯ_２の誘電率ε_１は３．９、Ｒｕを添加したＨｆＯ_２の誘電率ε_２は１８、シリコン基板のフェルミレベルＥ_Ｆに対するｌｏｗ−ｋ層のホールのバリアハイトφ_ｂ１は３．８ｅＶ、ｈｉｇｈ−ｋ層のバリアハイトφ_ｂ２は３．０ｅＶである（例えば、J. Widiez et al., Jpn. J. Appl. Phys., 47, 2410 (2008)., H. Bachhofer et al., J. Appl. Phys., 89, 2791 (2001).参照）。この構成における、Ｅ_ｏｘ＝０の場合のバンド図を図７に示す。ここでは、トンネル絶縁膜として、ＥＯＴ（Ｔ_{ｅｑ，ａｌｌ}）が２．２ｎｍの極薄膜の例として揚げる。ｌｏｗ−ｋ層のＥＯＴ（Ｔ_ｅｑ１）は１．２１ｎｍ、ＥＯＴはＳｉＯ_２膜に換算した膜厚の意味なので、ＳｉＯ_２層の物理膜厚Ｔ_１も同じく１．２１ｎｍである。Ｈｉｇｈ−ｋ層のＥＯＴ（Ｔ_ｅｑ２）は０．９７ｎｍ、物理膜厚Ｔ_２は４．５０ｎｍ（＝０．９７×１８／３．９）である。アシストレベルは、ＨｆＯ_２層に、例えば、Ｒｕを添加することによって形成される。本発明者達の計算結果によれば、ホールのアシストレベルφ_ｔ２は１．１ｅＶである。なお、図７の横軸は物理膜厚Ｔ_ｐｈｙｓを表し、縦軸はエネルギーを表す。

ＥＯＴを２．２ｎｍにした上述の２層構造のトンネル絶縁膜にかかる電界Ｅ_ｏｘと、このトンネル絶縁膜を流れるリーク電流との関係は図８Ａ、８Ｂに示すようになる。図８Ａ、８Ｂには、比較のために、アシストレベルのない積層絶縁膜（Ｒｕが添加されていない積層絶縁膜）の場合と、さらに、ＳｉＯ_２層の層厚が５ｎｍ、２．２ｎｍの単層構造の絶縁膜の場合も示した。なお、ＥＯＴが２．２ｎｍの単層構造のＨｆＯ_２層の場合、リーク電流は、非常に低くなるため、これらの図８Ａ、８Ｂに示す範囲の中には収まらず、図示していない。図８Ａはホールによるリーク電流の場合を示し、図８Ｂは電子によるリーク電流の場合を示す。

図８Ａ、８Ｂの各３ＭＶ／ｃｍにおける十字印は、電荷保持で求められるホール、電子それぞれのリーク電流のスペックを表しており、これ以下にリーク電流を低くしなければならない。一方で、図８Ａにおいて、１３ＭＶ／ｃｍにおける十字印は消去に求められるスペックであり、図８Ｂにおいて、１３ＭＶ／ｃｍにおける十字印は書込に求められるスペックである。どちらも、十字印に示す値以上のリーク電流であることが求められる。消去の場合には、トンネル絶縁膜に高い正の電界Ｅ_ｏｘをかけることになる。一般的に、消去特性として求められるスペックは、層厚が５ｎｍのＳｉＯ_２層における消去特性より同等かあるいはそれ以上であり、例えば、電界１３ＭＶ／ｃｍでホールのリーク電流１×１０^−５Ａ／ｃｍ^２以上である。

図８Ａからわかるように、ＳｉＯ_２層の層厚が５ｎｍの場合にはこのスペックを満たすことができ（図８Ａの十字印）、ＳｉＯ_２層の層厚が２．２ｎｍの場合には更に多くのリーク電流を流すことができる。しかし、膜厚が２．２ｎｍでは、３ＭＶ／ｃｍにおける低電界のリーク電流が十字印に示す値以上となり、電荷保持特性と消去特性のスペックを同時には満たせない。また、積層構造の絶縁膜の場合でも、アシストレベルが無い膜（例えば、Ｒｕが添加されない膜）では、リーク電流は１３ＭＶ／ｃｍで２×１０^−１３Ａ／ｃｍ^２となり、求められているスペック２×１０^−５Ａ／ｃｍ^２に較べて、８桁も及ばない。

前述したように、ホールがｌｏｗ−ｋ層とｈｉｇｈ−ｋ層の順に流れる場合には、ｈｉｇｈ−ｋ層の価電子帯の上端Ｅ_Ｖが高くなり、ホールのバリアハイトが低くなるので、リーク電流は増える方向であり、ある程度の膜厚では効果のある構造となる。しかしながら、トンネル絶縁膜のＥＯＴ（Ｔ_{ｅｑ，ａｌｌ}）の薄膜化を進めると、同じＥ_ｏｘでもその定義（Ｅ_ｏｘ＝Ｖ_ｉｎｓ/Ｔ_{ｅｑ，ａｌｌ}）から、トンネル絶縁膜にかかるＶ_ｉｎｓも小さくしなければならない。このように、電圧は小さくなるものの、バリアハイトは膜の性質で決まっている値のため、小さくはならない。それゆえ、アシストレベルの無い積層構造のトンネル絶縁膜では、１３ＭＶ／ｃｍの電界では充分にリーク電流を高くすることはできない。

その一方で、アシストレベルのある積層構造のトンネル絶縁膜では、１３ＭＶ／ｃｍで消去に求められるスペックを満たすことができる。図８Ａの１３ＭＶ／ｃｍにおけるリーク電流を見るとわかるように、消去に求められるスペックを表す十字印の値を大幅に上回るリーク電流が流れている。これは、高速に消去できることや、低電界で消去できることを示している。

この積層構造のトンネル絶縁膜は、電子によるリーク電流に求められるスペック、つまり、電荷保持や書込特性に求められるスペックを同時に満たすように形成することができる。図８Ｂにおいて、電界が正の３ＭＶ／ｃｍのときに、電荷を保持するために、電子によるリーク電流は１×１０^−１６Ａ／ｃｍ^２以下でなければならないが、それを充分に満たしている。また、電界が−１３ＭＶ／ｃｍの場合に、書込特性を満たすために、電子によるリーク電流は、０．１Ａ／ｃｍ^２以上であることが求められるが、それも満足している。

こうして、本実施形態のように、ホールのアシストレベルのあるｈｉｇｈ−ｋ絶縁層と、ｌｏｗ−ｋ絶縁層との積層構造からなるトンネル絶縁膜は、Ｅ_ｏｘが１３ＭＶ／ｃｍの高電界においてホールのリーク電流が１×１０^−５Ａ／ｃｍ^２以上になり、消去効率を向上させられると同時に、３ＭＶ／ｃｍで１×１０^−１６ｃｍ^−２以下にできるため電荷保持のスペックを満たし、−１３ＭＶ／ｃｍで０．１Ａ／ｃｍ^２以上になるので書込み効率のスペックも充分に満足させながら、ＳｉＯ_２膜では無理であった５ｎｍ以下の薄膜化も可能であり、ＥＯＴで２．２ｎｍにすることができる。

以上説明したように、本実施形態によれば、ＥＯＴを薄くしても低電界におけるリーク電流を抑制することが可能となるとともに高電界におけるホールのリーク電流を高くすることが可能となるトンネル絶縁膜を有する不揮発性半導体記憶装置を提供することができる。

（積層構造のトンネル絶縁膜の膜厚範囲）
次に、第１実施形態の不揮発性半導体記憶装置において、積層構造のトンネル絶縁膜は、どの膜厚範囲であれば、トンネル絶縁膜として要求されるスペックを満たすかを調べた。ＳｉＯ_２層のＥＯＴすなわちＴ_ｅｑ１（ＳｉＯ_２）を横軸に、ＨｆＯ_２層のＥＯＴすなわちＴ_ｅｑ２（ＨｆＯ_２）を縦軸にとって、トンネル絶縁膜として求められるスペックを満たす範囲を図９に示す。つまり、当然ながら、点で示したところだけでなく、それ以外の、点と点の間の領域も含まれる。なお、ＳｉＯ_２層とＨｆＯ_２層の両方を合わせたＥＯＴ（Ｔ_{ｅｑ，ａｌｌ}）の上限を８ｎｍとした。この上限は、図９において、直線Ｃ（Ｔ_ｅｑ１＋Ｔ_ｅｑ２＝８）で表される。それ故、図９に示す、Ｔ_ｅｑ１＋Ｔ_ｅｑ２＞８となる領域（直線Ｃより上の領域）は、スペックを満たす範囲に含まれていない。図９において、直線Ａは低電界でリーク電流を抑えるのに最低限必要な膜厚の割合を示している。直線Ａと横軸が交わる点Ｌ_Ｓは、ＳｉＯ_２層だけの場合であり、電荷保持するのに、ホールによる電流の場合、ＳｉＯ_２層が約４ｎｍが必要であることを示している。ちなみに、電子による電流の場合は５ｎｍであった。そして、直線Ａと縦軸が交わる点Ｌ_Ｈは、ＨｆＯ_２層だけの場合であり、直線ＡはＳｉＯ_２層とＨｆＯ_２層の積層構造が電荷保持するのに必要な最低限必要な膜厚を表している。

図９からわかるように、ＨｆＯ_２層だけでは、スペックを満たす領域に入っていない。つまり、ＨｆＯ_２層だけでは、トンネル絶縁膜として使えない、ということを意味している。これは、高電界でリーク電流を高くすることができないからである。高電界でリーク電流のスペックを満たすのに最低限必要なＳｉＯ_２層の厚さは、直線Ｂおよび直線Ｂ’で表される。直線Ｂ’は、ＨｆＯ_２層にアシストレベルが無い場合のトンネル絶縁膜において最低限必要なＳｉＯ_２層の層厚を表している。その層厚は２．０ｎｍである。ＳｉＯ_２層とＨｆＯ_２層との積層構造を有するトンネル絶縁膜において、アシストレベルがない場合でも、このように、ＳｉＯ_２層の層厚が２．０ｎｍ以上あれば層厚が４．０ｎｍの単層となるＳｉＯ_２層よりも薄膜のトンネル絶縁膜が形成でき、この構造の場合にはトンネル絶縁膜全体のＥＯＴとして２．６ｎｍまで薄膜化できる（直線Ａと直線Ｂ’の交点）。

そして、ＨｆＯ_２層にＲｕを添加してアシストレベルを形成すれば、さらに、ＳｉＯ_２層を半分以下の１．１ｎｍまで薄膜化でき、ＨｆＯ_２層と合わせて、ＥＯＴが１．８ｎｍの極薄のトンネル絶縁膜が形成できる。これは、アシストレベルが無い場合のＳｉＯ_２層の膜厚２．０ｎｍよりも薄い膜厚である。アシストレベルが無いときに、ＳｉＯ_２層を薄くできない理由は、次のように説明できる。電界が高いときにリーク電流は高くならなければならない。そのためには、ＨｆＯ_２層の価電子帯の上端Ｅｖが充分に高くなり、ホールのバリアハイトが低くなって、ホールがトンネルし易くする必要がある。しかし、電界Ｅ_ｏｘ（＝Ｖ_１／Ｔ_ｅｑ１）が同じままＳｉＯ_２層の膜厚Ｔ_ｅｑ１を薄くすると、ＳｉＯ_２層にかかる電圧Ｖ_１は小さくなるので、充分にＨｆＯ_２層の価電子帯の上端Ｅ_Ｖが上がらなくなり、したがって、リーク電流が高くできない。これに対して、ＨｆＯ_２層にアシストレベルがあれば、充分にＨｆＯ_２層の価電子帯の上端Ｅ_Ｖが上がらなくても、アシストレベルを介することによって、ホールのトンネル確率が高くなる。それゆえ、アシストレベルがあるＨｆＯ_２層を含む積層構造の場合には、アシストレベルがない場合よりもさらにＳｉＯ_２層の薄膜化が可能になり、トンネル絶縁膜全体のＥＯＴが１．８ｎｍまで薄膜化できる（直線Ａと直線Ｂの交点）。

図１０は、図９に示すデータを物理層厚に換算したものであり、横軸Ｔ_{ｐｈｙｓ１}（ＳｉＯ_２）は図９の横軸と同じ値となるが、縦軸Ｔ_{ｐｈｙｓ２}（ＨｆＯ_２）だけがＨｆＯ_２層とＳｉＯ_２層の誘電率の比の分だけスケーリングされている。それゆえ、積層構造において必要なＳｉＯ_２層の物理層厚は図９に示す場合と同じであり、アシストレベルがない場合には１．８ｎｍ、アシストレベルがある場合には０．９ｎｍである。そして、ＨｆＯ_２層は、物理層厚として３ｎｍから２８ｎｍの範囲を取れる。なお、ＺｒＯ_２層は、ＨｆＯ_２層と同じ特性を有しているので、ＨｆＯ_２層の代わりにＺｒＯ_２層を用いることができる。

（第２実施形態）
次に、本発明の第２実施形態による不揮発性半導体記憶装置を説明する。第１実施形態の不揮発性半導体記憶装置においては、トンネル絶縁膜は、ｈｉｇｈ−ｋ層だけにアシストレベルが形成されていたが、本実施形態の不揮発性半導体記憶装置においては、ｈｉｇｈ−ｋ層だけでなく、ｌｏｗ−ｋ層にもアシストレベルが形成されたトンネル絶縁膜を有している。第２実施形態の不揮発性半導体記憶装置は、トンネル絶縁膜以外、第１実施形態と同じ構成となっている。

本実施形態のトンネル絶縁膜の、Ｅ_ｏｘ＝０におけるエネルギーバンド図は、図３に示すｌｏｗ−ｋ層にアシストレベルφ_ｔ１を付け加えた図１２に示すようになる。そして、同様に、本実施形態のトンネル絶縁膜に低い電界と高い電界をかけた場合は、図４（ａ）、４（ｂ）に示すｌｏｗ−ｋ層にアシストレベルφ_ｔ１を付け加えた図１２（ａ）、１２（ｂ）に示すようにそれぞれなる。これらの場合は、図１２（ａ）、１２（ｂ）に示すように、ｌｏｗ−ｋ層のアシストレベルがリーク電流に寄与しないので、ｌｏｗ−ｋ層にアシストレベルがあっても無くても、リーク電流に変化がない、つまり、書込み効率は変わらない。ｌｏｗ−ｋ層のアシストレベルがリーク電流に寄与すれば、書込み効率は上がることになるが、そのときには電荷保持特性が劣化してしまう場合もあるし、条件によっては電荷保持特性が維持される場合もある。

以上説明したように、本実施形態のように、トンネル絶縁膜のｌｏｗ−ｋ層とｈｉｇｈ−ｋ層の両方にアシストレベルが形成されていても、要求されるスペックを満たす極薄ＥＯＴを有するトンネル絶縁膜が得ることが可能となる。これにより、ＥＯＴを薄くしても低電界におけるリーク電流を抑制することが可能となるとともに高電界におけるリーク電流を高くすることが可能なトンネル絶縁膜を有する不揮発性半導体記憶装置を提供することができる。

（アシストレベルについて）
ここまでは、アシストレベルとして、１．１ｅＶの場合だけを示したが、他の値でも構わない。しかしながら、アシストレベルの値は何でも良いわけではなく、本発明の上記実施形態における効果を得るためには、以下に説明する範囲にあることが好ましい。

図１３Ａ乃至図１３Ｐは、様々なアシストレベルを有するＨｆＯ_２層と、ＳｉＯ_２層との積層構造からなるトンネル絶縁膜において、本発明の一実施形態で定義したスペックを満たすＨｆＯ_２層とＳｉＯ_２層の物理膜厚Ｔ_ｐｈｙｓの範囲を示した図である。アシストレベルの大きさによって、特にＳｉＯ_２層の物理膜厚の範囲が変化することがわかる。図１３Ａ乃至図１３Ｐはそれぞれ、ＨｆＯ_２層のアシストレベルが０ｅＶ、０．１ｅＶ、０．３ｅＶ、０．５ｅＶ、０．７ｅＶ、０．９ｅＶ、１．１ｅＶ、１．３ｅＶ、１．５ｅＶ、１．７ｅＶ、１．９ｅＶ、２．１ｅＶ、２．３ｅＶ、２．５ｅＶ、２．７ｅＶ、２．９ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図１４に示す。ここで、アシストレベルが０ｅＶは、アシストレベルが無い場合を示しており、前述したように、そのとき最小のＥＯＴは２．５ｎｍとなる。図１４からわかるように、アシストレベルが価電子帯の上端から深くなるほど、アシストレベルがない場合に較べて、トンネル絶縁膜のＥＯＴが薄膜化できる。アシストレベルが２．１ｅＶのときＥＯＴが最小となり、そのＥＯＴは約１．１９ｎｍに到達する。そして、それよりも深くなると、急激にＥＯＴの膜厚は厚くなり、例えば、２．３ｅＶのときには、ＥＯＴは３．６ｎｍとなり、アシストレベルのない場合よりも厚くなる。これは、ＨｆＯ_２層中のアシストレベルが深いと、層厚の薄いＨｆＯ_２層では、低い電界Ｅ_ｏｘでもアシストレベルを介したリーク電流が支配的になり、したがって低電界でのスペックを満たさないからである。つまり、アシストレベルとしては、０ｅＶより大きく、２．２ｅＶ未満であることが好ましい。そして、最も適する欠陥形態はＨｆＯ_２中のＨｆをＲｕが置換したものが好ましいことがわかった。なお、アシストレベルがある場合には、そのｌｏｗ−ｋ層の層厚（直線Ｂと横軸との交点の値）を、アシストレベルが無い場合に必要なｌｏｗ−ｋ層の層厚（直線Ｂ’と横軸との交点の値）よりも薄くすることができる（図１３Ｆ乃至図１３Ｉ）。上述の説明ではｌｏｗ−ｋ層がＳｉＯ_２層であって、ｈｉｇｈ−ｋ層がＨｆＯ_２層であったが、ｌｏｗ−ｋ層が酸化シリコン層でｈｉｇｈ−ｋ層がハフニア（ＨｆＯ）層である場合でもアシストレベルが上述の範囲であれば同様の範囲で同様の効果を得ることができる。

また、図１４には、さらにＨｆＯ_２層と、窒化シリコン（ＳｉＮ）層との積層構造からなるトンネル絶縁膜の場合も示している。図１４からわかるように、ＳｉＯ_２層をＳｉＮ層で置き換えた場合は、アシストレベルとしては、０．７ｅＶより大きく、２．２ｅＶ未満であることが好ましい。したがって、ｈｉｇｈ−ｋ層と積層するｌｏｗ−ｋ層として、ＳｉＯ_２層またはＳｉＮ層を用いる場合では、好適なアシストレベルの範囲に差はあるものの、どちらを用いても構わない、と言える。さらに、ｌｏｗ−ｋ層としては、ＳｉＯ_２層とＳｉＮ層の間の性質を持つＳｉＯＮ層でもよいし、ＳｉＯ_２層／ＳｉＮ層／ＳｉＯ_２層のように３層以上の積層構造を有していてもよい。Ｓｉ、Ｏ、Ｎが主たる元素であれば、それ以外の元素が混ざっていても、本発明の一実施形態におけるｌｏｗ−ｋ層として機能する。

アシストレベルを形成する方法として、Ｒｕを添加する例を示したが、Ｒｕ以外の元素、例えば、Ｃｒ、Ｍｎ、Ｖ、Ｔｃ、Ｏｓなどの元素によっても形成することができ、それゆえ、第１実施形態における１．１ｅＶとは異なるアシストレベルを形成することが可能である。トンネル絶縁膜のｌｏｗ−ｋ層がＳｉＯ_２層であって、ｈｉｇｈ−ｋ層がＨｆＯ_２層である場合に、ＨｆＯ_２層に添加される元素によって形成されるアシストレベルの計算結果を図４９に示す。この図４９からわかるように、ホールのアシストレベルを形成するには、３ｄ元素としてＭｎ（０．９ｅＶ）、Ｃｒ（１．８ｅＶ）、Ｖ（２．８ｅＶ）が好ましく、４ｄ元素としてＲｕ（１．６ｅＶ）が好ましく、５ｄ元素としてＯｓ（２．１５ｅＶ）が好ましい。なお、元素記号の次の括弧の数字は、ＨｆＯ_２の価電子帯の上端からホールのアシストレベルまでのエネルギー差を示す。また、図４９からわかるように、Ｖ、Ｒｕ、Ｏｓは、ＨｆＯ_２層に添加されると、ホールの好適なアシストレベルだけでなく、電子の好適なアシストレベルをも形成するので、添加元素としては、更に好ましい。なお、ここで、ホールの好適なアシストレベルとは、ホールのアシストレベルが、ｈｉｇｈ−ｋ材料の価電子帯の上端からｌｏｗ−ｋ材料の価電子帯の上端までの範囲にあることを意味する。電子の好適なアシストレベルとは、電子のアシストレベルが、ｌｏｗ−ｋ材料の伝導帯の下端からｈｉｇｈ−ｋ材料の伝導帯の下端までの範囲にあることを意味する。

また、これらの添加元素は、以下に説明する各種のｈｉｇｈ−ｋ層に用いても同様に、ホールの好適なアシストレベルを形成することができる。なお、本発明者達の計算によれば、ｈｉｇｈ−ｋ層としてＡｌ_２Ｏ_３を用いる場合は、ホールの好適なアシストレベルを形成する添加元素として上記元素の他に、Ｃ（炭素）を用いことができる。

（ｈｉｇｈ−ｋ層について）
以上の説明では、ｈｉｇｈ−ｋ層として、ＨｆＯ_２の例を示したが、他のｈｉｇｈ−ｋ層でも同じ効果がある。他のｈｉｇｈ−ｋ層として、例えば、図１５に示す表に揚げたようなものがある（例えば、J. Robertson, J. Vac. Sci. Technol. B, 18, 1785 (2000)、
G. Yu et al., Appl. Phys. Lett, 81, 376 (2002)、G. D. Wilk et al., Symp. VLSI Tech. Dig. 88 (2002)、G. Seguini et al., Appl. Phys. Lett. 88, 202903 (2006)、またはA. Dimoulas et al., Appl. Phys. Lett. 85, 3205 (2004)参照）。これらの誘電率とバンドオフセットΔＥ_Ｖとの関係をプロットしたものを図１６に示す。ここで、バンドオフセットΔＥ_Ｖとは、Ｓｉ基板の価電子帯の上端Ｅ_Ｖとｈｉｇｈ−ｋ層の価電子帯の上端Ｅ_Ｖとの差であり、トンネル絶縁膜においてホールのバリアハイトに対応する。

Ａｌ _２ Ｏ _３ 層
また、ｈｉｇｈ−ｋ層としてＡｌ_２Ｏ_３層、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択して積層した場合の、様々なアシストレベルにおいて、本発明の一実施形態で定義したトンネル絶縁膜に求められるスペックを満たす物理膜厚の範囲を図１７Ａ乃至図１７Ｚに示す。図１７Ａ乃至図１７Ｚはそれぞれ、Ａｌ_２Ｏ_３層のアシストレベルが、０ｅＶ（無い場合）、０．１ｅＶ、０．３ｅＶ、０．５ｅＶ、０．７ｅＶ、０．９ｅＶ、１．１ｅＶ、１．３ｅＶ、１．５ｅＶ、１．７ｅＶ、１．９ｅＶ、２．１ｅＶ、２．３ｅＶ、２．５ｅＶ、２．７ｅＶ、２．９ｅＶ、３．１ｅＶ、３．３ｅＶ、３．５ｅＶ、３．７ｅＶ、３．９ｅＶ、４．１ｅＶ、４．３ｅＶ、４．５ｅＶ、４．７ｅＶ、４．９ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図１８に示す。図１８からわかるように、ｈｉｇｈ−ｋ層としてＡｌ_２Ｏ_３層を選択した場合の、アシストレベルは１．５ｅＶ以上であり、４．１ｅＶ以下であることが好ましい。なお、アシストレベルがある場合には、そのｌｏｗ−ｋ層の層厚（直線Ｂと横軸との交点の値）を、アシストレベルが無い場合に必要なｌｏｗ−ｋ層の層厚（直線Ｂ’と横軸との交点の値）よりも薄くすることができる（図１７Ｊ乃至図１７Ｕ）。

なお、この例では、ｌｏｗ−ｋ層としてＳｉＯ_２を用いたが、ＳｉＮ（窒化シリコン）はＡｌ_２Ｏ_３層より誘電率が低いので、ＳｉＯ_２層の場合と同様に、Ａｌ_２Ｏ_３層に対してｌｏｗ−ｋ層として用いることができる。上述の説明ではｌｏｗ−ｋ層がＳｉＯ_２層であって、ｈｉｇｈ−ｋ層がＡｌ_２Ｏ_３層であったが、ｌｏｗ−ｋ層が酸化シリコン層であって、ｈｉｇｈ−ｋ層がアルミナ（ＡｌＯ）層である場合でもアシストレベルが上述の範囲であれば同様の範囲で同様の効果を得ることができる。

Ｌａ _２ Ｏ _３ 層
また、ｈｉｇｈ−ｋ層としてＬａ_２Ｏ_３層、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択して積層した場合の、様々なアシストレベルにおいて、本発明の一実施形態で定義したトンネル絶縁膜に求められるスペックを満たす物理膜厚の範囲を図１９Ａ乃至図１９Ｎに示す。図１９Ａ乃至図１９Ｎそれぞれ、Ｌａ_２Ｏ_３層のアシストレベルが、０ｅＶ（無い場合）、０．１ｅＶ、０．３ｅＶ、０．５ｅＶ、０．７ｅＶ、０．９ｅＶ、１．１ｅＶ、１．３ｅＶ、１．５ｅＶ、１．７ｅＶ、１．９ｅＶ、２．１ｅＶ、２．３ｅＶ、２．５ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図２０に示す。図２０からわかるように、ｈｉｇｈ−ｋ層としてＬａ_２Ｏ_３層を選択した場合の、アシストレベルは０．１ｅＶ以上、１．９ｅＶ未満であることが好ましい。なお、アシストレベルがある場合には、そのｌｏｗ−ｋ層の層厚（直線Ｂと横軸との交点の値）を、アシストレベルが無い場合に必要なｌｏｗ−ｋ層の層厚（直線Ｂ’と横軸との交点の値）よりも薄くすることができる（図１９Ｃ乃至図１９Ｊ）。

この例では、ｌｏｗ−ｋ層としてＳｉＯ_２を用いたが、ＳｉＮ（窒化シリコン）はＬａ_２Ｏ_３層より誘電率が低いので、ＳｉＯ_２層と同様に、Ｌａ_２Ｏ_３層に対してｌｏｗ−ｋ層として用いることができる。上述の説明ではｌｏｗ−ｋ層がＳｉＯ_２層でｈｉｇｈ−ｋ層がＬａ_２Ｏ_３層であったが、ｌｏｗ−ｋ層が酸化シリコン層であって、ｈｉｇｈ−ｋ層が酸化ランタン（ＬａＯ）層である場合でもアシストレベルが上述の範囲であれば同様の範囲で同様の効果を得ることができる。

ＨｆＳｉＯ層
また、ｈｉｇｈ−ｋ層としてＨｆＳｉＯ_４層、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択して積層した場合の、様々なアシストレベルにおいて、本発明の一実施形態で定義したトンネル絶縁膜に求められるスペックを満たす物理膜厚の範囲を図２１Ａ乃至図２１Ｓに示す。図２１Ａ乃至図２１Ｓはそれぞれ、ＨｆＳｉＯ_４層のアシストレベルが、０ｅＶ（無い場合）、０．１ｅＶ、０．３ｅＶ、０．５ｅＶ、０．７ｅＶ、０．９ｅＶ、１．１ｅＶ、１．３ｅＶ、１．５ｅＶ、１．７ｅＶ、１．９ｅＶ、２．１ｅＶ、２．３ｅＶ、２．５ｅＶ、２．７ｅＶ、２．９ｅＶ、３．１ｅＶ、３．３ｅＶ、３．５ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図２２に示す。図２２からわかるように、ｈｉｇｈ−ｋ層としてＨｆＳｉＯ_４層を選択した場合の、アシストレベルは０．１ｅＶより大きく、２．９ｅＶ以下であることが好ましい。なお、アシストレベルがある場合には、そのｌｏｗ−ｋ層の層厚（直線Ｂと横軸との交点の値）を、アシストレベルが無い場合に必要なｌｏｗ−ｋ層の層厚（直線Ｂ’と横軸との交点の値）よりも薄くすることができる（図２１Ｃ乃至図２１Ｏ）。また、ＨｆＳｉＯ_４は、アシストレベルが無い場合、ＳｉＯ_２層の層厚は２．７ｎｍが必要であるが（図２１Ａ）、ＨｆＳｉＯ_４に０．３ｅＶ以上に深いアシストレベルがあれば、ＳｉＯ_２層が無くても、つまりＨｆＳｉＯ_４の単層でもトンネル絶縁膜として用いることができる（図２１Ｃ乃至図２１Ｏ）。このとき、２．９ｅＶよりも深いアシストレベルが有る場合は、ＥＯＴを可及的に薄くする効果は達成できない。また、ｌｏｗ−ｋ層としてＳｉＯ_２を用いたが、ＳｉＮはＨｆＳｉＯ_４層より誘電率が低いので、ＳｉＯ_２層と同様に、ＨｆＳｉＯ_４層に対してｌｏｗ−ｋ層として用いることができる。上述の説明ではｌｏｗ−ｋ層がＳｉＯ_２層であって、ｈｉｇｈ−ｋ層がＨｆＳｉＯ_４層であったが、ｌｏｗ−ｋ層が酸化シリコン層であって、ｈｉｇｈ−ｋ層がハフニウムシリケート（ＨｆＳｉＯ）層である場合でもアシストレベルが上述の範囲であれば同様の範囲で同様の効果を得ることができる。

ＬａＡｌＯ層
また、ｈｉｇｈ−ｋ層としてＬａＡｌＯ_３層、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択して積層した場合の、様々なアシストレベルにおいて、本発明の一実施形態で定義したトンネル絶縁膜に求められるスペックを満たす物理膜厚の範囲を図２３Ａ乃至図２３Ｎに示す。図２３Ａ乃至図２３Ｎはそれぞれ、ＬａＡｌＯ_３層のアシストレベルが、０ｅＶ（無い場合）０．１ｅＶ、０．３ｅＶ、０．５ｅＶ、０．７ｅＶ、０．９ｅＶ、１．１ｅＶ、１．３ｅＶ、１．５ｅＶ、１．７ｅＶ、１．９ｅＶ、２．１ｅＶ、２．３ｅＶ、２．５ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図２４に示す。図２４からわかるように、ｈｉｇｈ−ｋ層としてＬａＡｌＯ_３層を選択した場合の、アシストレベルは０ｅＶより大きく、１．９ｅＶ未満であることが好ましい。なお、アシストレベルがある場合には、そのｌｏｗ−ｋ層の層厚（直線Ｂと横軸との交点の値）を、アシストレベルが無い場合に必要なｌｏｗ−ｋ層の層厚（直線Ｂ’と横軸との交点の値）よりも薄くすることができる（図２３Ｂ乃至図２３Ｊ）。この例では、ｌｏｗ−ｋ層としてＳｉＯ_２を用いたが、ＳｉＮ（窒化シリコン）はＬａＡｌＯ_３層より誘電率が低いので、ＳｉＯ_２層と同様に、ＬａＡｌＯ_３層に対してｌｏｗ−ｋ層として用いることができる。上述の説明ではｌｏｗ−ｋ層がＳｉＯ_２層であって、ｈｉｇｈ−ｋ層がＬａＡｌＯ_３層であったが、ｌｏｗ−ｋ層が酸化シリコン層であってｈｉｇｈ−ｋ層がランタンアルミネート（ＬａＡｌＯ）層である場合でもアシストレベルが上述の範囲であれば同様の範囲で同様の効果を得ることができる。

ＨｆＡｌＯ層
また、ｈｉｇｈ−ｋ層としてＨｆ_２Ａｌ_２Ｏ_７（（ＨｆＯ_２）_２／３（Ａｌ_２Ｏ_３）_１／３）層、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択して積層した場合の、様々なアシストレベルにおいて、本発明の一実施形態で定義したトンネル絶縁膜に求められるスペックを満たす物理膜厚の範囲を図２５Ａ乃至図２５Ｏに示す。図２５Ａ乃至図２５Ｏはそれぞれ、Ｈｆ_２Ａｌ_２Ｏ_７層のアシストレベルが、０ｅＶ（無い場合）、０．１ｅＶ、０．３ｅＶ、０．５ｅＶ、０．７ｅＶ、０．９ｅＶ、１．１ｅＶ、１．３ｅＶ、１．５ｅＶ、１．７ｅＶ、１．９ｅＶ、２．１ｅＶ、２．３ｅＶ、２．５ｅＶ、２．７ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図２６に示す。図２６からわかるように、ｈｉｇｈ−ｋ層としてＨｆ_２Ａｌ_２Ｏ_７層を選択した場合の、アシストレベルは０．１ｅＶより大きく、２．１ｅＶ以下であることが好ましい。なお、Ｈｆ_２Ａｌ_２Ｏ_７層にアシストレベルがある場合には、そのｌｏｗ−ｋ層の層厚（直線Ｂと横軸との交点の値）を、アシストレベルが無い場合に必要なｌｏｗ−ｋ層の層厚（直線Ｂ’と横軸との交点の値）よりも薄くすることができる（図２５Ｃ乃至図２５Ｋ）。また、Ｈｆ_２Ａｌ_２Ｏ_７層は、１．５ｅＶ以上１．７ｅＶ以下にアシストレベルがあれば、ＳｉＯ_２層が無くても、つまりＨｆ_２Ａｌ_２Ｏ_７の単層としてトンネル絶縁膜に用いることができる（図２５Ｊ乃至図２５Ｋ）。しかし、Ｈｆ_２Ａｌ_２Ｏ_７層は、２．１ｅＶ以上２．７ｅＶにアシストレベルがある場合は、ＥＯＴを可及的に薄くする効果は達成できない。なお、ｌｏｗ−ｋ層としてＳｉＯ_２を用いたが、ＳｉＮ（窒化シリコン）はＨｆ_２Ａｌ_２Ｏ_７層より誘電率が低いので、ＳｉＯ_２層と同様に、Ｈｆ_２Ａｌ_２Ｏ_７層に対してｌｏｗ−ｋ層として用いることができる。上述の説明ではｌｏｗ−ｋ層がＳｉＯ_２層であって、ｈｉｇｈ−ｋ層がＨｆ_２Ａｌ_２Ｏ_７層であったが、ｌｏｗ−ｋ層が酸化シリコン層であって、ｈｉｇｈ−ｋ層がハフニウムアルミネート（ＨｆＡｌＯ）層である場合でもアシストレベルが上述の範囲であれば同様の範囲で同様の効果を得ることができる。

ＬａＨｆＯ層
また、ｈｉｇｈ−ｋ層としてＬａ_２Ｈｆ_２Ｏ_７層、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択して積層した場合の、様々なアシストレベルにおいて、本発明の一実施形態で定義したトンネル絶縁膜に求められるスペックを満たす物理膜厚の範囲を図２７Ａ乃至図２７Ｍに示す。図２７ａ乃至図２７Ｍはそれぞれ、Ｌａ_２Ｈｆ_２Ｏ_７層のアシストレベルが、０ｅＶ（無い場合）、０．１ｅＶ、０．３ｅＶ、０．５ｅＶ、０．７ｅＶ、０．９ｅＶ、１．１ｅＶ、１．３ｅＶ、１．５ｅＶ、１．７ｅＶ、１．９ｅＶ、２．１ｅＶ、２．３ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図２８に示す。図２８からわかるように、ｈｉｇｈ−ｋ層としてＬａ_２Ｈｆ_２Ｏ_７層を選択した場合の、アシストレベルは０．１ｅＶ以上１．７ｅＶ以下であることが好ましい。なお、アシストレベルがある場合には、そのｌｏｗ−ｋ層の層厚（直線Ｂと横軸との交点の値）を、アシストレベルが無い場合に必要なｌｏｗ−ｋ層の層厚（直線Ｂ’と横軸との交点の値）よりも薄くすることができる（図２７Ｃ乃至図２７Ｉ）。この例では、ｌｏｗ−ｋ層としてＳｉＯ_２を用いたが、ＳｉＮ（窒化シリコン）はＬａ_２Ｈｆ_２Ｏ_７層より誘電率が低いので、ＳｉＯ_２層と同様に、Ｌａ_２Ｈｆ_２Ｏ_７層に対してｌｏｗ−ｋ層として用いることができる。上述の説明ではｌｏｗ−ｋ層がＳｉＯ_２層であって、ｈｉｇｈ−ｋ層がＬａ_２Ｈｆ_２Ｏ_７層であったが、ｌｏｗ−ｋ層が酸化シリコン層であって、ｈｉｇｈ−ｋ層がランタンハフネート（ＬａＨｆＯ）層である場合でもアシストレベルが上述の範囲であれば同様の範囲で同様の効果を得ることができる。

ＳｉＮ層
また、ＳｉＮ（窒化シリコン）は、ＳｉＯ_２の誘電率に較べてほぼ二倍と高いので、ＳｉＮはＳｉＯ_２に対してｈｉｇｈ−ｋ絶縁層として機能する。そこで、ｈｉｇｈ−ｋ層としてＳｉＮ層、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択して積層した場合の、様々なアシストレベルにおいて、本発明の一実施形態で定義したトンネル絶縁膜に求められるスペックを満たす物理膜厚の範囲を図２９Ａ乃至図２９Ｋに示す。図２９Ａ乃至図２９Ｋはそれぞれ、ＳｉＮ層のアシストレベルが、０ｅＶ（無い場合）、０．１ｅＶ、０．３ｅＶ、０．５ｅＶ、０．７ｅＶ、０．９ｅＶ、１．１ｅＶ、１．３ｅＶ、１．５ｅＶ、１．７ｅＶ、１．９ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図３０に示す。図３０からわかるように、ｈｉｇｈ−ｋ層としてＳｉＮ層を選択した場合、ＥＯＴを薄くするための適切なアシストレベルは存在しない。しかし、アシストレベルを形成することによって、低い電界で消去特性のスペックを満たすので、消去効率を上げることができる。

Ｔａ _２ Ｏ _５ 層
また、ｈｉｇｈ−ｋ層としてＴａ_２Ｏ_５層、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択して積層した場合の、様々なアシストレベルにおいて、本発明の一実施形態で定義したトンネル絶縁膜に求められるスペックを満たす物理膜厚の範囲を図３１Ａ乃至図３１Ｊに示す。図３１Ａ乃至図３１Ｊはそれぞれ、Ｔａ_２Ｏ_５層のアシストレベルが、０ｅＶ（無い場合）、０．１ｅＶ、０．３ｅＶ、０．５ｅＶ、０．７ｅＶ、０．９ｅＶ、１．１ｅＶ、１．３ｅＶ、１．５ｅＶ、１．７ｅＶの場合の図である。そして、これらのアシストレベルと、トンネル絶縁膜のＥＯＴとの関係を図３２に示す。図３２からわかるように、ｈｉｇｈ−ｋ層としてＴａ_２Ｏ_５層を選択した場合の、アシストレベルは０ｅＶより大きく１．３ｅＶ以下であることが好ましい。なお、アシストレベルがある場合には、そのｌｏｗ−ｋ層の層厚（直線Ｂと横軸との交点の値）を、アシストレベルが無い場合に必要なｌｏｗ−ｋ層の層厚（直線Ｂ’と横軸との交点の値）よりも薄くすることができる（図３１Ｂ乃至図３１Ｆ）。この例では、ｌｏｗ−ｋ層としてＳｉＯ_２を用いたが、ＳｉＮ（窒化シリコン）はTａ_２Ｏ_５層より誘電率が低いので、ＳｉＯ_２層と同様に、Ｔａ_２Ｏ_５層に対してｌｏｗ−ｋ層として用いることができる。上述の説明ではｌｏｗ−ｋ層がＳｉＯ_２層であって、ｈｉｇｈ−ｋ層がＴａ_２Ｏ_５層であったが、ｌｏｗ−ｋ層が酸化シリコン層であって、ｈｉｇｈ−ｋ層がタンタルオキサイド（ＴａＯ）層である場合でもアシストレベルが上述の範囲であれば同様の範囲で同様の効果を得ることができる。

図１３Ａ−図１３Ｐ、図１７Ａ−図１７Ｚ、図１９Ａ−図１９Ｎ、図２１Ａ−図２１Ｓ、図２３Ａ−図２３Ｎ、図２５Ａ−図２５Ｏ、図２７Ａ−図２７Ｍ、図２９Ａ−図２９Ｋ、図３１Ａ−図３１Ｊにおいて、層厚の範囲の中に点が打たれていない領域が存在するが、そこはホールがエネルギーを放出しながらトラップされる領域を示しており、他の点の打たれている領域と同様にトンネル絶縁膜としてのスペックを満たす。

また、図１４、図１８、図２０、図２２、図２４、図２６、図２８、図３０、および図３２は、ＥＯＴを薄くするためのアシストレベルの適切な範囲も示している。各ｈｉｇｈ−ｋ層に対してこれらの適切な範囲を図３３Ａ、３３Ｂに示す。すなわち、図３３Ａは、アシストレベルのある積層構造において、各ｈｉｇｈ−ｋ絶縁層の単層膜よりも効果のあるアシストレベルの範囲を示しているグラフであり、図３３Ｂは、そのアシストレベルの範囲と最小のＥＯＴを示す表である。図３３Ｂからわかるように、トンネル絶縁膜のＥＯＴは、その下限がｈｉｇｈ−ｋ層がＴａ_２Ｏ_５層である場合の１．０２ｎｍとなる。なお、上限は、第１実施形態で説明したように５ｎｍとなる。すなわち、トンネル絶縁膜のＥＯＴは、１．０２ｎｍ〜５ｎｍの範囲にあればよい。

また、各種のｈｉｇｈ−ｋ層とＳｉＯ_２層を積層したトンネル絶縁膜にアシストレベルが有る場合と、無い場合の、ＥＯＴの最小値を比較した結果を図３４Ａ、３４Ｂに示す。図３４Ａ、３４Ｂからわかるように、アシストレベルが有る場合の方が、無い場合に比べてＥＯＴを薄膜化することができる。

なお、上述したｈｉｇｈ−ｋ材料以外でも、誘電率およびΔＥ_Ｖが、上述したｈｉｇｈ−ｋ層と同じくらいか、あるいはこれらの層の間にある場合には、これらの材料を、本発明の一実施形態のｈｉｇｈ−ｋ層として用いることができる。この場合、適正な物理層厚の範囲があり、その範囲はこれまでの議論から、計算によって正確に見積もることもできるし、上述した各ｈｉｇｈ−ｋ層のデータから、内挿あるいは外挿することによっても見積もることも可能である。

また、ｌｏｗ−ｋ絶縁層として、ＳｉＯ_２の場合を示したが、低誘電率であれば、ＳｉＮ、ＳｉＯＮなどの窒化膜、酸窒化膜、あるいはそれを含む絶縁膜でも、同様の効果がある。なお、ＴｉＯ_２では、アシストレベルの有無にかかわらず、本発明の一実施形態で定義したトンネル絶縁膜のスペックでは、これを満たす膜厚の範囲は無かった。

ｈｉｇｈ−ｋ層およびｌｏｗ−ｋ層を積層した場合、基本的には、以下のように一般化できる。ｈｉｇｈ−ｋ層がＨｆＯ_２層、ｌｏｗ−ｋ層がＳｉＯ_２層の場合であり、トンネル絶縁膜として求められるホールのリーク電流のスペックをＥｏｘが３ＭＶ／ｃｍの低電界では１．０×１０^−１６Ａ／ｃｍ^２以下、１３ＭＶ／ｃｍの高電界では１．０×１０^−５Ａ／ｃｍ^２以上としたが、誘電率が異なる層であれば、基本的には考え方は全く同じであり、同様の効果が得られる。電荷保持状態で要求されるスペックが、電界Ｅ_ｌｏｗにおいてリーク電流がＪ_ｌｏｗ以下とする。そのとき、アシストレベルのあるｌｏｗ−ｋ層、ｈｉｇｈ−ｋ層の各単層においてリーク電流をＪ_ｌｏｗ以下にするのに必要な物理膜厚をそれぞれＴ_{１，ｌｏｗ}、Ｔ_{２，ｌｏｗ}とし、ｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層を積層したときのそれぞれの物理層厚をＴ_１、Ｔ_２とすると、
Ｔ_２＝−（Ｔ_{２，ｌｏｗ}／Ｔ_{１，ｌｏｗ}）×Ｔ_１＋Ｔ_{２，ｌｏｗ} （１３）
を満足する。これは、上述の、図１０、図１３Ａ−図１３Ｐ、図１７Ａ−図１７Ｚ、図１９Ａ−図１９Ｎ、図２１Ａ−図２１Ｓ、図２３Ａ−図２３Ｎ、図２５Ａ−図２５Ｏ、図２７Ａ−図２７Ｍ、図２９Ａ−図２９Ｋ、図３１Ａ−図３１Ｊにおいて直線Ａに対応する式である。Ｔ_{１，ｌｏｗ}は直線Ａと横軸との交点の値となり、Ｔ_{２，ｌｏｗ}は直線Ａと縦軸との交点の値となる。したがって、ｌｏｗ−ｋ層がＳｉＯ_２の場合、Ｔ_{２，ｌｏｗ}は４ｎｍになる。

そして、書込に要求されるスペックが、電界Ｅ_ｈｉｇｈにおいてリーク電流がＪ_ｈｉｇｈ以上とする。そのときに最低限必要なｌｏｗ−ｋ層の膜厚をＴ_{１，ｈｉｇｈ}とすると、
Ｔ_１＝Ｔ_{１，ｈｉｇｈ} （１４）
となる。これは、図９に示す直線Ｂに対応する。

なお、トンネル絶縁膜として機能するには、ｌｏｗ−ｋ層のトラップレベルφ_ｔ１に制限があり、
０ ≦ φ_ｔ１ ≦ Δφ_ｂ ＋ φ_ｔ２ （１５）
を満たすか、あるいはｌｏｗ−ｋ層にトラップがない必要がある。ここで、Δφ_ｂは
Δφ_ｂ＝ φ_ｂ１−φ_ｂ２ （１６）
と定義した。（１５）式を満たさないと、低電界でリーク電流が高くなり、電荷保持ができない。なお、φ_ｂ１およびφ_ｂ２はそれぞれシリコン基板のフェルミレベルＥ_Ｆに対するｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層のホールのバリアハイトを表す。

こうして、アシストレベルと、トンネル絶縁膜として必要な各絶縁層の膜厚の範囲の関係は、（１３）式〜（１６）式から決定される。

様々なアシストレベルに対する、ｈｉｇｈ−ｋ層とｌｏｗ−ｋ層の層厚の範囲をまとめたものを、図３５乃至図４３に示す。図３５は、ｈｉｇｈ−ｋ層としてＨｆＯ_２層を選択し、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択した場合のアシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示している。図３６は、ｈｉｇｈ−ｋ層としてＡｌ_２Ｏ_３層を選択し、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択した場合のアシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示している。図３７は、ｈｉｇｈ−ｋ層としてＬａ_２Ｏ_３層を選択し、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択した場合のアシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示している。図３８は、ｈｉｇｈ−ｋ層としてＨｆＳｉＯ_４層を選択し、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択した場合のアシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示している。図３９は、ｈｉｇｈ−ｋ層としてＬａＡｌＯ_３層を選択し、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択した場合のアシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示している。図４０は、ｈｉｇｈ−ｋ層としてＨｆ_２Ａｌ_２Ｏ_７層を選択し、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択した場合のアシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示している。図４１は、ｈｉｇｈ−ｋ層としてＬａ_２Ｈｆ_２Ｏ_７層を選択し、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択した場合のアシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示している。図４２は、ｈｉｇｈ−ｋ層としてＳｉＮ層を選択し、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択した場合のアシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示している。図４３は、ｈｉｇｈ−ｋ層としてＴａ_２Ｏ_５層を選択し、ｌｏｗ−ｋ層としてＳｉＯ_２層を選択した場合のアシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示している。これらからトンネル絶縁膜のスペックを満たす、ｈｉｇｈ−ｋ層の種類（あるいはバリアハイトと誘電率）、ｌｏｗ−ｋ層と積層にしたときの層厚の範囲、アシストレベルが限定される。図３５乃至図４３からわかるように、Ｔ_{１，ｌｏｗ}およびＴ_{２，ｌｏｗ}は材料によって変わるが、アシストレベルによってはほとんど変化せず、Ｔ_{１，ｈｉｇｈ}は材料およびアシストレベルによって変化することがわかる。

上記（１３）式（例えば図１０における直線Ａを示す式）、（１４）式（例えば図１０における直線Ｂを示す式）と、ｈｉｇｈ−ｋ層とｌｏｗ−ｋ層とからなる積層絶縁膜のＥＯＴの規定値（上記実施形態では、ＥＯＴ＝８ｎｍ）を示す式（例えば図１０における直線Ｃを示す式）、および各材料におけるアシストレベルの好適な範囲によって、ｈｉｇｈ−ｋ層およびｌｏｗ−ｋ層のそれぞれの好適な物理膜厚の範囲を求めることができる。なお、ｈｉｇｈ−ｋ層とｌｏｗ−ｋ層とからなる積層絶縁膜のＥＯＴ_{ｔｏｔａｌ}の規定値（上記実施形態では、ＥＯＴ＝８ｎｍ）を示す式は、ｌｏｗ−ｋ層およびｈｉｇｈ−ｋ層のそれぞれの誘電率をε_１，ε_２、物理膜厚をＴ_１、Ｔ_２、ＳｉＯ_２の誘電率をε_oxとすると、
ＥＯＴ_{ｔｏｔａｌ}＝ Ｔ_１×ε_ox／ε_１＋ Ｔ_２×ε_ox／ε_２＝ ８ （ｎｍ） （１７）
と表される。したがって、（１３）式、（１４）式、（１７）式のよって囲まれる領域がｈｉｇｈ−ｋ層およびｌｏｗ−ｋ層のそれぞれの好適な物理膜厚の領域となる。この領域は、各材料におけるアシストレベルの好適な範囲によって変わることになる。また、この領域は、次の３つの不等式を満たす領域と同等である。
Ｔ_２≧−（Ｔ_{２，ｌｏｗ}／Ｔ_{１，ｌｏｗ}）×Ｔ_１＋Ｔ_{２，ｌｏｗ}
Ｔ_１≧Ｔ_{１，ｈｉｇｈ}
Ｔ_１×ε_ox／ε_１＋ Ｔ_２×ε_ox／ε_２≦ ８
そして、トンネル絶縁膜を最小にする膜厚は、Ｔ_１が（１４）式によって求まり、Ｔ_２が（１４）式を（１３）に代入することにより、
Ｔ_２＝−（Ｔ_{２，ｌｏｗ}／Ｔ_{１，ｌｏｗ}）×Ｔ_{１，ｈｉｇｈ}＋Ｔ_{２，ｌｏｗ} （１８）
となる。

このように、どのようなｈｉｇｈ−ｋ層でも、（１３）、（１４）、（１７）、（１８）式から、トンネル絶縁膜として求められるスペックを満たす、ｈｉｇｈ−ｋ層、ｌｏｗ−ｋ層からなる積層絶縁膜の、それぞれの膜厚や有効なアシストレベルを決定するのは容易である。

（アシストレベルの分布について）
ホールのアシストレベルは、膜と水平方向に一様に存在している必要はない。図４４（ａ）、４４（ｂ）にアシストレベルが部分的にある場合のトンネル絶縁膜の模式図を示す。このトンネル絶縁膜は、基板１上にｌｏｗ−ｋ層８と、アシストレベルのあるｈｉｇｈ−ｋ層９とを積層して形成される。ここで、アシストレベルがある領域の割合をＲとすると、無い領域の割合は１−Ｒとなる。そして、アシストレベルがある場合のリーク電流をＪ_ｔａｔ、無い場合のリーク電流をＪ_０とすると、膜全体を流れる電流Ｊは、
Ｊ＝Ｒ×Ｊ_ｔａｔ＋（１−Ｒ）×Ｊ_０ （１９）
と表せる。低電界では、リーク電流はアシストレベルの有無によらないため、リーク電流は膜全体で低く抑えられる。一方で、高電界では、アシストレベルがあるとリーク電流が高くなるので、アシストレベルのある領域だけでリーク電流を高くできる。アシストレベルは、図４４（ａ）、４４（ｂ）に示すように、例えば、膜の端より内側にアシストレベルを形成することができる。こうすることによって、電界集中して絶縁破壊が起こりやすい端を避けてリーク電流を高くできるため、膜の信頼性を高くすることができる。

なお、ｈｉｇｈ−ｋ層（例えばＨｆＯ_２層）に元々存在する欠陥、例えば、酸素が欠損してできた欠陥、いわゆる酸素欠損（oxygen vacancy）は、不安定であり、制御されていないため、本発明の一実施形態のアシストレベルと同じ機能は発揮しない。すなわち、本発明の一実施形態と同じ効果を得るには、本発明の一実施形態のように、トンネル絶縁膜として要求されるスペックを満たすような、最適な位置に充分な密度のアシストレベルが形成されるように元素を添加する必要がある。つまり、もともと欠陥の無い層、あるいは本質的に欠陥のある層に、意図的に形成したアシストレベルを形成する必要がある。それ故、必然的にそのような効果を持つ絶縁層は、添加される元素を含めて考えたとき、三元以上の元素からなる層となる。また、添加される元素は、添加する層を構成する格子を置換した位置でも良いし、添加する層を構成する格子間の位置でも良い。

また、トンネル絶縁膜は、第１絶縁層（ｌｏｗ−ｋ層）と、第２絶縁層（ｈｉｇｈ−ｋ層）と、第３絶縁層とがこの順序で積層された積層構造を有しているとき、第３絶縁層は、第１絶縁層と同じ誘電率を有しているか或いは第１絶縁層の誘電率と第２絶縁層の誘電率との間の誘電率を有していることが好ましい。

（第３実施形態）
次に、本発明の第３実施形態によるＦＧ型不揮発性メモリの製造方法を、図４５（ａ）乃至図４６（ｄ）を参照して説明する。図４５（ａ）、図４５（ｃ）、図４５（ｅ）、図４６（ａ）、図４６（ｃ）と、図４５１（ｂ）、図４５（ｄ）、図４５（ｆ）、図４６（ｂ）、図４６（ｄ）とは、それぞれ直交する断面を表している。

まず、図４５（ａ）、４５（ｂ）に示すように、所望の不純物をドーピングしたｐ型シリコン基板１の表面に、上述の実施形態で説明したアシストレベルのあるトンネル絶縁膜２２を形成する。例えば、７５０℃で水素と酸素を用いた燃焼酸化で表面を酸化し、ＳｉＯ_２層を形成後、ホールのアシストレベルが形成されたｈｉｇｈ−ｋ膜、例えばＲｕを添加したＨｆＯ_２層を形成し、アシストレベルのあるトンネル絶縁膜をＣＶＤにより形成する。続いて、浮遊ゲート電極となる厚さ６０ｎｍのリンドープの結晶性シリコン層２３をＣＶＤ(chemical vapor deposition)法を用いて堆積する。この結晶性シリコン層２３上に例えばシリコン窒化膜からなるマスク材２４を形成する。その後、レジストマスク（図示せず）を用いた反応性イオンエッチング（ＲＩＥ（reactive ion etching)）法により、マスク材２４、浮遊ゲート電極２３、トンネル絶縁膜２２を順次エッチング加工し、シリコン基板１の表面を一部露出させる。更にシリコン基板１の露出した領域をエッチングして、深さ１００ｎｍの素子分離溝２５を形成する。

次に、図４５（ｃ）、４５（ｄ）に示すように、全面に素子分離用のシリコン酸化膜２６を堆積して、素子分離溝２５を完全に埋め込む。その後、表面部分のシリコン酸化膜２６をＣＭＰ(chemical mechanical polishing)法で除去して、表面を平坦化する。このとき、マスク材であるシリコン窒化膜２４の上面が露出する。

次に、露出したマスク材２２を選択的にエッチング除去した後、シリコン酸化膜２６の露出表面を希フッ酸溶液等でエッチング除去し、浮遊ゲート電極２３の側壁面を一部露出させる。続いて、電極間絶縁膜２７となる高誘電体膜を形成する。例えば、浮遊ゲート電極（リンドープの結晶性シリコン層）２３上に、例えば、Ａｌ_２Ｏ_３、ＳｉＮ、ＳｉＯ_２、Ｌａ_２Ｏ_３、ＨｆＯ_２、ＴａＯ_２、ＴｉＯ_２のうちの一つ、あるいはそれらの多層膜や混合した膜からなる電極間絶縁膜２７を形成する（図４５（ｅ）、４５（ｆ））。

次に、図４６（ａ）、４６（ｂ）に示すように、制御ゲート電極としてＣＶＤ法でリンドープのｎ^＋型多結晶シリコン層２８を６２０℃で堆積して形成し、その上にタングステンシリサイド（ＷＳｉ）層２９を形成することにより、ＷＳｉ層／多結晶Ｓｉ層からなる２層構造の厚さ１００ｎｍの導電層を形成する。ここで、ＷＳｉ層２９は、Ｗ（ＣＯ）_６を原料ガスとするＣＶＤ法を用いてＷを堆積し、その後の熱工程で多結晶シリコン層をＷＳｉｘに変換することにより形成する。なお、これらの膜の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。また、ＣＶＤ法以外の方法、例えば、ＡＬＤ(Atomic Layer Deposition)法、スパッター法、蒸着法、レーザーアブレーション法、ＭＢＥ法、またこれらの手法を組み合わせた成膜方法も可能である。多結晶Ｓｉ層ではなく、金属でもかまわない。

その後、レジストマスク（図示せず）を用いたＲＩＥ法により、ＷＳｉ層２９、多結晶シリコン層２８、電極間絶縁膜２７、単結晶シリコンの浮遊ゲート電極２３、トンネル絶縁膜２２を順次エッチング加工して、ワード線方向のスリット部４０を形成する。これにより、浮遊ゲート電極及び制御ゲート電極の形状が確定する。

最後に、図４６（ｃ）、４６（ｄ）に示すように、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜３０を熱酸化法で形成後、イオン注入法を用いてｎ^＋型のソース／ドレイン拡散層３１を形成する。更に、全面を覆うようにシリコン酸化膜などの層間絶縁膜３２をＣＶＤ法で形成する。その後は、周知の方法で配線層等を形成して不揮発性メモリセルが完成する。

（第４実施形態）
次に、本発明の第４実施形態によるＭＯＮＯＳ型不揮発性メモリの製造方法を、図４７（ａ）乃至図４８（ｄ）を参照して説明する。図４７（ａ）、図４７（ｃ）、図４７（ｅ）、図４８（ａ）、図４８（ｃ）と、図４７（ｂ）、図４７（ｄ）、図４７（ｆ）、図４８（ｂ）、図４８（ｄ）とは、それぞれ直交する断面を表している。

まず、図４７（ａ）、４７（ｂ）に示すように、所望の不純物をドーピングしたｐ型シリコン基板１の表面に、上述の実施形態で説明したアシストレベルのあるトンネル絶縁膜３３を形成する。例えば、７５０℃で水素と酸素を用いた燃焼酸化で表面を酸化し、ＳｉＯ_２層を形成後、ＣＶＤによりホールのアシストレベルが形成されたｈｉｇｈ−ｋ膜、例えばＲｕを添加したＨｆＯ_２層を形成する。続いて、電荷蓄積層となる厚さ６０ｎｍのシリコン窒化膜３４をＣＶＤ法で堆積する。このとき使用するガスは、例えばジクロルシラン（ＳｉＨ_２Ｃｌ_２）とアンモニア（ＮＨ_３）、もしくはヘキサクロルジシラン（Ｓｉ_２Ｃｌ_６）とアンモニア（ＮＨ_３）を用いて行い、成膜温度は約４５０℃から８００℃である。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、電荷蓄積層であるシリコン窒化膜３４、トンネル絶縁膜３３を順次エッチング加工し、シリコン基板１の一部分を露出させる。さらにシリコン基板１の露出した領域をエッチングして、深さ１００ｎｍの素子分離溝２５を形成する。

次に、図４７（ｃ）、４７（ｄ）に示すように、全面に素子分離用のシリコン酸化膜２６を堆積して、素子分離溝２５を完全に埋め込む。その後、表面部分のシリコン酸化膜２６をＣＭＰ法で除去して、表面を平坦化する。このとき、シリコン窒化膜３４の上面が露出する。

次に、図４７（ｅ）、４７（ｆ）に示すように、シリコン酸化膜２６の露出表面を希フッ酸溶液でエッチング除去し、シリコン窒化膜３３の側壁面を露出させる。その後、全面にブロック絶縁膜３５となる厚さ１５ｎｍのＨｆＡｌＯ膜を形成する。本実施形態では下地はシリコン基板であったが、ＳｉＮ膜であってもよい。このＳｉＮ膜は成膜中に表面が酸化されるとＳｉＯＮ膜となり電荷保持特性が劣化するが、第１実施形態で説明した方法を用いれば、ＳｉＮ膜の特性を維持しながらその上にＨｆＡｌＯ膜を形成できる。ここで、本実施形態では、素子分離用のシリコン酸化膜２６の表面を少しエッチングして、ブロック絶縁膜３５に段差を持たせるような構造を用いているが、これに限定されるものではなく、ブロック絶縁膜３５を平坦になるように構成しても良く、これはトンネル絶縁膜および電荷蓄積層との所望の容量比に応じて選択が可能である。

次に、図４８（ａ）、４８（ｂ）に示すように、制御ゲート電極としてＣＶＤ法でリンドープのｎ^＋型多結晶シリコン層２８を４２０℃で堆積して形成し、その上にＷＳｉ層２９を形成することにより、ＷＳｉ層２９／シリコン層２８からなる２層構造の厚さ１００ｎｍの電極層を形成する。ここで、ＷＳｉ層２９は、Ｗ（ＣＯ）_６を原料ガスとするＣＶＤ法を用いてＷを堆積し、その後の熱工程で多結晶シリコン層をＷＳｉｘに変換することにより形成する。なお、これらの膜の製造方法はここに示した方法に限らず、他の原料ガスを用いてもよい。また、ＣＶＤ法以外の方法、例えば、ＡＬＤ法、スパッター法，蒸着法，レーザーアブレーション法，ＭＢＥ法、またこれらの手法を組み合わせた成膜方法も可能である。続いて、制御ゲート電極となるＷＳｉ層２９上にマスク材となるシリコン窒化膜２４を堆積する。その後、レジストマスク（図示せず）を用いたＲＩＥ法により、シリコン窒化膜２４、ＷＳｉ層２９、多結晶シリコン層２８、ブロック絶縁膜３５であるＨｆＡｌＯｘ膜、電荷蓄積層３４であるシリコン窒化膜、トンネル絶縁膜３３であるＳｉＯＮ膜を順次エッチング加工して、図４８（ａ）に示すように、ワード線方向のスリット部４０を形成する。

最後に、図４８（ｃ）、４８（ｄ）に示すように、露出面に電極側壁酸化膜と呼ばれるシリコン酸化膜３０を熱酸化法で形成後、イオン注入法を用いてｎ^＋型のソース／ドレイン拡散層３１を形成する。さらに、全面を覆うようにシリコン酸化膜などの層間絶縁膜３２をＣＶＤ法で形成する。その後は、周知の方法で配線層等を形成してＭＯＮＯＳ型不揮発性メモリセルが完成する。

アシストレベルのあるｌｏｗ−ｋ層とｈｉｇｈ−ｋ層の積層構造の実施形態を示したが、アシストレベルを形成した、ｌｏｗ−ｋ層、ｈｉｇｈ−ｋ層、ｌｏｗ−ｋ層の三層構造でっても良いし、それ以上の多層膜で良い。誘電率がなだらかに変化する場合でも、アシストレベルが形成されていれば効果がある。

また、アシストレベルが層に一様に分布している場合を示したが、膜の奥行き方向で、部分的にあってもよいし、密度の分布を持っていても良い。アシストレベルを形成する元素は、半導体基板や電荷蓄積膜、電極間絶縁膜、制御ゲート電極に含まれていても構わない。

さらに、トンネル絶縁膜に求められるスペックとして、電荷保持は、３ＭＶ／ｃｍで１.０×１０^−１６Ａ／ｃｍ^２以下、消去は、１３ＭＶ／ｃｍで１.０×１０⁻⁵Ａ／ｃｍ^２と定義したが、これに限られることなく、本発明に基づいて、所望のスペックを満たすトンネル絶縁膜が形成できる。

また、シリコン基板の代わりに、例えば、ＧｅやＧａＡｓなどの半導体基板を用いてもよく、表面層だけがそれら半導体層である基板を用いてもよい。ＧｅのＥ_ｖのレベルは、ＳｉのＥ_ｖのレベルよりも高くなるため、ホールのリーク電流はＧｅの場合には流れにくくなるが、トンネル絶縁膜にホールのアシストレベルを形成すれば、Ｇｅ基板を用いた場合でも充分にホールのリーク電流を高くすることができる。

なお、第１乃至第４実施形態の不揮発性半導体記憶装置は、ＮＡＮＤ型であったが、ＮＯＲ型であってもよい。この場合、ＮＯＲ型の不揮発性半導体記憶装置におけるメモリセルのトンネル絶縁膜として、上述の実施形態で説明したトンネル絶縁膜を用いることになる。

各実施形態について説明したが、本発明はこれらの実施形態に限定されるものではなく、その趣旨を逸脱しない範囲において種々変形し実施することができる。

本発明の第１実施形態による不揮発性半導体記憶装置のメモリセルを示す断面図。 第１実施形態にかかるトンネル絶縁膜の断面図。 第１実施形態にかかるトンネル絶縁膜の電界がかかっていない場合のエネルギーバンド図。 第１実施形態におけるトンネル絶縁膜の電界が印加されている場合のエネルギーバンド図。 Ｄ−Ｔと、Ｆ−Ｎトンネルとの違いを説明する図。 ｌｏｗ−ｋ層とｈｉｇｈ−ｋ層が積層されたトンネル絶縁膜のトンネル確率を説明する図。 第１実施形態にかかるトンネル絶縁膜のエネルギーバンド図。 消去時および電荷保持時に第１実施形態にかかるトンネル絶縁膜を流れるホールのリーク電流の電界依存性を示す図。 書込および電荷保持時に第１実施形態にかかるトンネル絶縁膜を流れる電子のリーク電流の電界依存性を示す図。 第１実施形態にかかるトンネル絶縁膜を構成するＳｉＯ_２層とＨｆＯ_２層のＥＯＴの範囲を示す図。 第１実施形態にかかるトンネル絶縁膜を構成するＳｉＯ_２層とＨｆＯ_２層の物理層厚の範囲を示す図。 第１実施形態にかかるトンネル絶縁膜に電界がかかっていない場合におけるエネルギーバンド図。 第１実施形態にかかるトンネル絶縁膜において低電界（電荷保持）と高電界（消去）の場合のエネルギーバンド図。 一実施形態にかかるトンネル絶縁膜において、ＳｉＯ_２層とＨｆＯ_２層の各物理膜厚の範囲を示す図。 一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。 様々な絶縁膜の誘電率とバンドオフセットΔＥｖを示す図。 様々な絶縁膜の誘電率とバンドオフセットΔＥｖを示すグラフ。 一実施形態にかかるトンネル絶縁膜において、ＳｉＯ_２層とＡｌ_２Ｏ_３層の各物理膜厚の範囲を示す図。 一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。 一実施形態にかかるトンネル絶縁膜において、ＳｉＯ_２層とＬａ_２Ｏ_３層の各物理膜厚の範囲を示す図。 一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。 一実施形態にかかるトンネル絶縁膜において、ＳｉＯ_２層とＨｆＳｉＯ_４層の各物理膜厚の範囲を示す図。 一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。 一実施形態にかかるトンネル絶縁膜において、ＳｉＯ_２層とＬａＡｌＯ_３層の各物理膜厚の範囲を示す図。 一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。 一実施形態にかかるトンネル絶縁膜において、ＳｉＯ_２層とＨｆ_２Ａｌ_２Ｏ_７層の各物理膜厚の範囲を示す図。 一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。 一実施形態にかかるトンネル絶縁膜において、ＳｉＯ_２層とＬａ_２Ｈｆ_２Ｏ_７層の各物理膜厚の範囲を示す図。 一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。 一実施形態にかかるトンネル絶縁膜において、ＳｉＯ_２層とＳｉＮ層の各物理膜厚の範囲を示す図。 一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。 一実施形態にかかるトンネル絶縁膜において、ＳｉＯ_２層とＴａ_２Ｏ_５層の各物理膜厚の範囲を示す図。 一実施形態にかかるトンネル絶縁膜のＥＯＴのアシストレベル依存性を示す図。 一実施形態に用いられるトンネル絶縁膜としてのスペックを満たすアシストレベルの範囲を示す図。 トンネル絶縁膜にアシストレベルが有る場合と、無い場合の、ＥＯＴの最小値を比較した結果を示す図。 一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示す図。 一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示す図。 一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示す図。 一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示す図。 一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示す図。 一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示す図。 一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示す図。 一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示す図。 一実施形態にかかるトンネル絶縁膜において、アシストレベルと、Ｔ_{１，ｌｏｗ}、Ｔ_{１，ｈｉｇｈ}、Ｔ_{２，ｌｏｗ}との関係を示す図。 トンネル絶縁膜においてアシストレベルが部分的にある場合を説明する図。 本発明の第３実施形態によるフローティングゲート型フラッシュメモリの製造方法を示す断面図。 本発明の第３実施形態によるフローティングゲート型フラッシュメモリの製造方法を示す断面図。 本発明の第４実施形態によるＭＯＮＯＳ型フラッシュメモリの製造方法を示す断面図。 本発明の第４実施形態によるＭＯＮＯＳ型フラッシュメモリの製造方法を示す断面図。 トンネル絶縁膜に添加される元素によって形成されるホールのアシストレベルを示す図。

符号の説明

１ シリコン基板
２ａ ｎ型ソース領域、
２ｂ ｎ型ドレイン領域
３ トンネル絶縁膜
４ 電荷蓄積膜
５ 電極間絶縁膜
６ 制御ゲート電極
７ シリコン酸化膜
８ 低誘電率（ｌｏｗ−ｋ）層
９ 高誘電率（ｈｉｇｈ−ｋ）層
２２ トンネル絶縁膜
２３ 浮遊電極
２４ マスク材
２５ 素子分離溝
２６ シリコン酸化膜
２７ 電極間絶縁膜
２８ 制御電極（ｎ^＋多結晶シリコン層）
２９ ＷＳｉ層
３０ 電極側壁酸化膜（シリコン酸化膜）
３１ ソース／ドレイン拡散層
３２ 層間絶縁膜
３３ トンネル絶縁膜
３４ シリコン窒化膜
３５ ブロック絶縁膜（ＨｆＡｌＯ膜）

Claims (9)

1. 半導体基板と、
   前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
   前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成された第１の絶縁膜であって、第１の絶縁層と、前記第１の絶縁層上に形成され前記第１の絶縁層より誘電率が高く、母材と異なる元素が添加されることにより形成される、ホールの捕獲および放出をする第１のサイトを有している第２の絶縁層とを備え、前記第１のサイトは前記半導体基板を構成する材料のフェルミレベルよりも低いレベルにある第１の絶縁膜と、
   前記第１の絶縁膜上に形成された電荷蓄積膜と、
   前記電荷蓄積膜上に形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成された制御ゲート電極と、
   を有する記憶素子を備え、
   電荷保持状態で要求される条件として、前記第１の絶縁膜に印加される第１の電界における前記第１の絶縁膜のリーク電流をＪ_ｌｏｗ以下とするとき、前記第１の絶縁層、前記第２の絶縁層の各単層においてリーク電流をＪ_ｌｏｗ以下にするのに必要な物理膜厚をそれぞれＴ_{１，ｌｏｗ}、Ｔ_{２，ｌｏｗ}とし、
   消去時で要求される条件として、前記第１の絶縁膜に印加される第２の電界Ｅ_ｈｉｇｈにおける前記第１の絶縁膜のリーク電流をＪ_ｈｉｇｈ以上とするとき、この条件に最低限必要な前記第１の絶縁層の層厚をＴ_{１，ｈｉｇｈ}とし、
   前記第１および第２の絶縁層のそれぞれの誘電率をε_１，ε_２とし、シリコン酸化物の誘電率をε_oxとすると、前記第１の絶縁層および前記第２の絶縁層を積層したときのそれぞれの物理膜厚をＴ_１（ｎｍ）、Ｔ_２（ｎｍ）としたとき、下記３つの不等式
   Ｔ_２≧−（Ｔ_{２，ｌｏｗ}／Ｔ_{１，ｌｏｗ}）×Ｔ_１＋Ｔ_{２，ｌｏｗ}
   Ｔ_１≧Ｔ_{１，ｈｉｇｈ}
   Ｔ_１×ε_ox／ε_１＋ Ｔ₂×ε_ox／ε_２≦ ８ を満たす範囲に前記第１の絶縁層および前記第２の絶縁層のそれぞれの物理膜厚が存在する不揮発性半導体記憶装置。
2. 半導体基板と、
   前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
   前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成された第１の絶縁膜であって、第１の絶縁層と、前記第１の絶縁層上に形成され前記第１の絶縁層より誘電率が高く、母材と異なる元素が添加されることにより形成される、ホールの捕獲および放出をする第１のサイトを有している第２の絶縁層とを備え、前記第１のサイトは前記半導体基板を構成する材料のフェルミレベルよりも低いレベルにある第１の絶縁膜と、
   前記第１の絶縁膜上に形成された電荷蓄積膜と、
   前記電荷蓄積膜上に形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成された制御ゲート電極と、
   を有する記憶素子を備え、
   前記第１の絶縁層が酸化シリコン層であり、かつ
   前記第２の絶縁層がハフニア層であるときの前記第１のサイトは、前記ハフニア層の価電子帯の上端から０ｅＶより大きく、２．２ｅＶ未満の範囲にあり、
   前記第２の絶縁層がアルミナ層であるときの前記第１のサイトは、前記アルミナ層の価電子帯の上端から１．５ｅＶ以上、４．１ｅＶ以下の範囲にあり、
   前記第２の絶縁層が酸化ランタン層であるときの前記第１のサイトは、前記酸化ランタン層の価電子帯の上端から０．１ｅＶ以上１．９ｅＶ未満の範囲にあり、
   前記第２の絶縁層がハフニウムシリケート層であるときの前記第１のサイトは、前記ハフニウムシリケート層の価電子帯の上端から０．１ｅＶより大きく２．９ｅＶ以下の範囲にあり、
   前記第２の絶縁層がランタンアルミネート層であるときの前記第１のサイトは、前記ランタンアルミネート層の価電子帯の上端から０ｅＶより大きく１．９ｅＶ未満の範囲にあり、
   前記第２の絶縁層がハフニウムアルミネート層であるときの前記第１のサイトは、前記ハフニウムアルミネート層の価電子帯の上端から０．１ｅＶより大きく２．１ｅＶ以下の範囲にあり、
   前記第２の絶縁層がランタンハフネート層であるときの前記第１のサイトは、前記ランタンハフネート層の価電子帯の上端から０．１ｅＶ以上１．７ｅＶ以下の範囲にある不揮発性半導体記憶装置。
3. 前記半導体基板の価電子帯の上端と前記第２の絶縁層の価電子帯の上端との差であるバンドオフセットΔＥ_Ｖは、１．８ｅＶ〜４．９ｅＶの範囲にある請求項１または２記載の不揮発性半導体記憶装置。
4. 前記第１の絶縁膜は、ＥＯＴが１．０２ｎｍ〜５ｎｍの範囲にある請求項１乃至３のいずれかに記載の不揮発性半導体記憶装置。
5. 前記電荷蓄積膜は、トラップ絶縁膜である請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
6. 前記電荷蓄積膜は、浮遊ゲート電極である請求項１乃至４のいずれかに記載の不揮発性半導体記憶装置。
7. 前記第１の絶縁膜は、前記ホールの捕獲および放出をするサイトが膜面方向において部分的に分布している請求項１乃至６のいずれかに記載の不揮発性半導体記憶装置。
8. 半導体基板と、
   前記半導体基板に離間して形成されたソース領域およびドレイン領域と、
   前記ソース領域と前記ドレイン領域との間の前記半導体基板上に形成され、母材と異なる元素が添加されることにより形成される、ホールの捕獲および放出をするサイトを有し前記ホールの捕獲および放出をするサイトは前記半導体基板を構成する材料の表面におけるフェルミレベルよりも低いレベルにある単一の層である第１の絶縁膜と、
   前記第１の絶縁膜上に形成された電荷蓄積膜と、
   前記電荷蓄積膜上に形成された第２の絶縁膜と、
   前記第２の絶縁膜上に形成された制御ゲート電極と、
   を有する記憶素子を備え、
   前記第１の絶縁膜は、
   ハフニウムシリケート層であるとき前記サイトは前記ハフニウムシリケート層の価電子帯の上端から０．１ｅＶ以上２．９ｅＶ以下の範囲にあり、
   ハフニウムアルミネート層であるとき前記サイトは前記ハフニウムアルミネート層の価電子帯の上端から０．１ｅＶ以上１．７ｅＶ以下の範囲にある不揮発性半導体記憶装置。
9. 前記第１の絶縁膜に添加される元素は、Ｃｒ、Ｍｎ、Ｖ、Ｒｕ、Ｔｃ、Ｏｓから選択された少なくとも１つである請求項８記載の不揮発性半導体記憶装置。

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