JP2009170929A - 不揮発性半導体メモリ装置 - Google Patents
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Abstract
【課題】フローティングゲート電極とコントロールゲート電極を積層したスタックゲート構成において、トンネル絶縁膜と電極間絶縁膜を改良した不揮発性半導体メモリ装置を提供する。
【解決手段】第1導電型の半導体基板10の主面上にトンネル絶縁膜11を介して選択的に形成されたフローティングゲート電極12と、フローティングゲート電極12上に電極間絶縁膜13を介して形成されたコントロールゲート電極14と、各ゲート電極12,14に対応して基板10の主面に形成された第2導電型のソース・ドレイン領域15とを備えた不揮発性半導体メモリであって、トンネル絶縁膜11は、少なくとも2種の金属元素(Al,Hf)と酸素(O)を含む高誘電体膜であり、膜の厚さ方向に対して金属元素の組成が連続的に変化し、かつ対称的な分布を有する。
【選択図】図9
【解決手段】第1導電型の半導体基板10の主面上にトンネル絶縁膜11を介して選択的に形成されたフローティングゲート電極12と、フローティングゲート電極12上に電極間絶縁膜13を介して形成されたコントロールゲート電極14と、各ゲート電極12,14に対応して基板10の主面に形成された第2導電型のソース・ドレイン領域15とを備えた不揮発性半導体メモリであって、トンネル絶縁膜11は、少なくとも2種の金属元素(Al,Hf)と酸素(O)を含む高誘電体膜であり、膜の厚さ方向に対して金属元素の組成が連続的に変化し、かつ対称的な分布を有する。
【選択図】図9
Description
本発明は、不揮発性半導体メモリ装置に係わり、特にフローティングゲート電極とコントロールゲート電極を積層したスタックゲート構成において、トンネル絶縁膜と電極間絶縁膜を改良した不揮発性半導体メモリ装置に関する。
NAND型不揮発性半導体メモリ装置のメモリセルとして、半導体基板上にトンネル絶縁膜を介してフローティングゲート電極を形成し、その上に電極間絶縁膜(インターポリ絶縁膜)を介してコントロールゲート電極を形成したスタックゲート構成のMOS構造が用いられている。この種のメモリセルにおいて、フローティングゲート電極とコントロール電極との間の電気的容量比を稼ぐために、インターポリ絶縁膜として、シリコン酸化膜よりも誘電率の高いSiO2 /SiN/SiO2 膜(以下、ONO膜と記す)が用いられている(例えば、特許文献1参照)。
また、近年のメモリセルの微細化に伴い、ONO膜よりも誘電率の高い材料をインターポリ絶縁膜に適用することが検討されている。高誘電体膜の中でも、特にアルミニウム酸化膜(Al2 O3 )は熱的安定性が高くポリシリコンとの反応性が低いため、NAND型半導体素子の製造工程と整合性が良く、近い将来のトンネル絶縁膜及びインターポリ絶縁膜として有望視されている(例えば、特許文献2参照)。
しかしながら、アルミニウム酸化膜を用いた場合、インターポリ絶縁膜に高電界が印加された場合に、リークレベルを記憶保持特性以下に抑えることができないという問題があった。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、正負両極のいずれの高電界においてもリーク電流を低減することができ、且つ単独の高誘電体膜では困難な低電界から高電界の広い電界領域でのリーク電流の抑制に効果を発揮でき、将来の微細化にも対応し得るリーク特性の良好な不揮発性半導体メモリ装置を提供することにある。
本発明の一態様に係わる不揮発性半導体メモリ層は、第1導電型の半導体基板の主面上にトンネル絶縁膜を介して選択的に形成されたフローティングゲート電極と、前記フローティングゲート電極上に電極間絶縁膜を介して形成されたコントロールゲート電極と、前記各ゲート電極に対応して前記基板の主面に形成された第2導電型のソース・ドレイン領域とを具備してなり、前記トンネル絶縁膜は、少なくとも2種の金属元素(Al,Hf)と酸素(O)を含む高誘電体膜であり、膜の厚さ方向に対して前記金属元素の組成が連続的に変化し、かつ対称的な分布を有することを特徴とする。
本発明によれば、電極間絶縁膜を3層以上の積層構造或いは膜厚方向に対称的な膜中濃度勾配を有する構造とすることによって、正負両極のいずれの高電界においてもリーク電流を低減することが可能となる。また、トンネル絶縁膜を3層以上の積層構造或いは膜厚方向に対称的な膜中濃度勾配を有する構造とすることによっても同様の効果が得られる。さらに、電極間絶縁膜及びトンネル絶縁膜の両方を上記の構造とすることによって、更なるリーク低減効果が得られる。
また、単独の高誘電体膜では困難な低電界から高電界の広い電界領域でのリーク電流の抑制に効果を発揮できるので、従来よりもリーク特性の良好な不揮発性半導体装置が実現できる。
以下、本発明の詳細を図示の実施形態によって説明する。
発明の実施形態を説明する前に、本発明の基本原理について説明する。なお、ここでいう誘電率とは、比誘電率を意味する。また、リーク電流が低いとは、リーク電流の絶対値が低いことを意味する。
本発明者らは従来のアルミニウム酸化膜の代わりに、より高誘電率のハフニウム酸化膜を用いてメモリセルをまず作製した。この場合、高い誘電率の恩恵で原理的にはリークを抑えることができるはずであるが、実際にはリークが増大してしまい、インターポリ絶縁膜に使用することはできないことが分かった。このリーク増大の原因は明確ではないが、ハフニウム酸化膜中の欠陥を介したリーク電流と、ハフニウム酸化膜の結晶化による表面荒れに起因すると考えられる。
このように、スタックゲート構成のメモリセルのインターポリ絶縁膜にアルミニウム酸化膜を用いた場合でも、インターポリ絶縁膜に要求される高電界のリーク電流を十分に下げられないという問題があることが分かった。また、酸化ハフニウムの単独の膜では計算上は低電界でも高電界でもリーク電流を抑制できるはずであるが、実際にはハフニウム酸化膜中の欠陥を解したリーク電流の発生と、結晶化による表面荒れに原因すると見られるリーク電流が発生し、これもインターポリ絶縁膜に適用できないという問題があることも分かった。
そこで、本発明者は鋭意研究の結果、以下の知見を得て、本発明を完成するに至った。
高誘電体膜をインターポリ絶縁膜に適用する場合、素子のプログラム動作時には非常に高い電界がかかり、その電界でインターポリ絶縁膜中を流れるリーク電流を、トンネル絶縁膜を流れるリーク電流の1/10以下に抑える必要がある。例えば、トンネル絶縁膜の膜厚が0.75nmでトンネル絶縁膜とインターポリ絶縁膜のカップリング比が0.58の場合、インターポリ絶縁膜にかかる電界は18MV/cmにもなる。このときに許容されるインターポリ絶縁膜のリーク電流は、1×10-6A/cm2 程度である。
また、記憶保持時には、コントロールゲート電極に蓄積した電子がインターポリ絶縁膜中に抜けるリーク電流を抑えることが必須である。具体的には、例えば上記と同じデバイス条件ではインターポリ絶縁膜にかかる電界が4MV/cmのときに、インターポリ絶縁膜のリークレベルを1×10-16 A/cm2 以下にすることが要求されている。また、素子の消去動作時には負の高電界(−16MV/cm)が印加され、この場合にインターポリ絶縁膜を流れるリーク電流を1×10-6A/cm2 以下に抑えることが要求される。
このように、不揮発性半導体メモリ装置に用いるインターポリ絶縁膜は、正負両極の高電界におけるリーク電流を低減することと同時に、低電界でのリーク電流も低減することが必須となる。また、インターポリ絶縁膜だけではなくトンネル絶縁膜においても同様に、正負両極の高電界におけるリーク電流を低減することと同時に、低電界でのリーク電流も低減することが必須となる。
一般に、高誘電体膜を流れるリーク電流の電界依存性は、選択する高誘電体材料のバリアハイトと誘電率によって決まる。また、バリアハイトと誘電率の関係は、一般的に誘電率が高いほどバリアハイトが小さくなる傾向にある。
図1に示すように、シリコン酸化膜(SiO2 )は誘電率3.9,バリアハイト3.2eVであるが、これに比較して窒化シリコン(SiN)は誘電率8,バリアハイト2.1eV、アルミニウム酸化膜(Al2 O3 )は誘電率9〜11,バリアハイト2.0〜2.5eV、ハフニウム酸化膜(HfO2 )は誘電率25,バリアハイト1.0〜1.5eV、タンタル酸化膜(Ta2 O5 )は誘電率28,バリアハイト0.2eV程度と報告されている。
また、図には示さないが、イットリウム酸化膜(Y2 O3 )は誘電率15,バリアハイト2.3eV、ジルコニウム酸化膜(ZrO2 )は誘電率25,バリアハイト1.4eV、チタン酸化膜(TiO2 )は誘電率80,バリアハイト0.2eV、ランタン酸化膜(La2 O5 )は誘電率30,バリアハイト2.3eV程度と報告されている。
誘電率が高ければ酸化膜換算膜厚を一定にした場合に物理的な膜厚が厚くなるため、リーク電流は減少する。しかし一方で、バリアハイトが小さくなることにより、室温においても電子の熱励起成分により、フェルミ準位より高い準位からトンネリングする確率やバリアを超えて絶縁膜中の伝導体に流れ込む確率が高くなり、トンネル電流密度が増大する。この両方の効果によって膜中を流れるリーク電流が決まる。
これらの材料を用いた場合に流れるリーク電流を見積もるために、直接トンネル電流とFN(Fowler Nordheim)トンネル電流の各リーク電流をWKB近似で求めた理論的な計算手法を用いて計算した。そして、この計算結果をインターポリ絶縁膜に許容されるリークレベルと比較した結果を、図2に示す。
この計算では、酸化膜換算膜厚を7nm、有効質量を0.46m、85℃の条件を仮定した。図中の丸印で示した3つのポイントが、インターポリ絶縁膜に許容されているリークレベルである。これらの3つのポイントと計算結果を比較すると、インターポリ絶縁膜にアルムニウム酸化膜を用いた場合、低電界(4MV/cm)領域では、リーク電流は許容リークレベル以下、即ち要求される記憶保持特性以下に抑えられる。しかし、高電界(18MV/cm)領域では、リーク電流を書き込み動作時に許容されるリークレベル以下に抑えることはできない。実際に、実験的に測定したアルミニウム酸化膜のリーク電流特性は、この計算結果と非常に良く一致している。
一方、ハフニウム酸化膜をインターポリ絶縁膜に用いた場合には、アルミニウム酸化膜よりも更に高い誘電率の恩恵で、アルミニウム酸化膜よりも更に物理膜厚を厚くすることが可能になる。また、計算結果からは高電界(18MV/cm)領域では書き込み動作時に要求されるリークレベル以下に十分に抑えることができ、さらに低電界(4MV/cm)領域でも、ほぼ要求されるリークレベルである。
しかし、実際にハフニウム酸化膜を単独で適用した測定結果では、リーク電流が数桁増大する。これは、ハフニウム酸化膜の単層の場合には、計算で仮定したようなトンネルリーク電流以外にも欠陥を介在したリーク電流が流れているためと考えられる。また、成膜後に加えられる熱処理により結晶化が進み、巨大な結晶粒が成長することにより表面荒れが発生し、この粒界で電界集中が起こるためにリークが増大していることも考えられている。このことから、ハフニウム酸化膜を単独でインターポリ絶縁膜に適用することは不可能であった。
また、2種類の誘電体膜を積層にする2層構造では、以下に示す理由により不十分であることが本発明者らの検討によって明らかになった。即ち、2層構造の場合には、誘電率のより高い膜側から電子を注入した場合には、リーク電流は抑制できる。しかしながら、誘電率のより低い膜側から電子を注入した場合には、低誘電率膜側に高い電界がかかり、電子は低誘電率膜の三角ポテンシャルをトンネルすると、高誘電率膜の影響を受けずに電流が直接2層のインターポリ絶縁膜に流れてしまうためである。
この概念を模式的に表したバンド図を、図3(a)〜(c)に示す。インターポリ絶縁膜には、書き込みと消去の動作時に正負の両極の高電界を印加するために、両極方向のリーク特性を抑制することが必須である。しかし、2層構造ではどちらかの電界で必ずリークが増加してしまうため、リークの抑制効果は不十分なのである。
具体的には、コントロールゲート(CG)とフローティングゲート(FG)間に絶縁膜(I1)と絶縁膜(I2)が配置されているとし、CG側が−の場合、図3(a)に示すようにI1,I2のバリアによりリーク電流が抑制される。CG側が+で低電界の場合は、図3(b)に示すように、I1,I2によりリーク電流が抑制される。ところが、CG側が+で高電界の場合は、図3(c)に示すように、I2はバリアとして機能せず、従って2層構造のメリットはない。
そこで本発明者らは、2種類以上の高誘電体膜を用い、3層以上の積層構造を持つ高誘電体積層構造をインターポリ絶縁膜として使用することを考えた。その構造は、高誘電体膜A,B,Cの積層からなり、それぞれの誘電率をε1,ε2,ε3、それぞれのバリアハイトをφ1,φ2,φ3、それぞれの酸化膜換算膜厚EOT1,EOT2,EOT3と表示する。特に、高誘電体膜AとCを同じ材料とし、ε1=ε3,φ1=φ3,EOT1=EOT3とする。
この場合のバンド図の模式図を、図4(a)〜(c)に示す。3層構造の場合には、両方向の電界に対してもリーク電流が抑制できると期待される。即ち、CG側が−の場合、図4(a)に示すようにI1,I2のバリアに加えI3バリアによりリーク電流が抑制される。CG側が+で低電界の場合は、図4(b)に示すように、I1,I2に加えI3によりリーク電流が抑制される。さらに、CG側が+で高電界の場合は、図4(c)に示すように、I1とI3がバリアとして機能するため、リーク電流の抑制効果が得られる。ここで、I1とI3を同じものにすれば、膜厚方向に対して対照的な絶縁膜構造を実現でき、CG側が+,−の何れの場合も同じバリア構造によってリーク電流を効果的に抑制することが可能となる。
具体的な例として、アルミニウム酸化膜とハフニウム酸化膜を用いた場合の2層の場合、正負の電界について膜中を流れるリーク電流の計算結果を、図5(a)(b)と図6(a)(b)に示す。下層をハフニウム酸化膜、上層をアルミニウム酸化膜とし、上層の上のゲート電極の正負について計算した。膜の誘電率とバリアハイトは前述の値を用い、計算では有効質量を0.46m、85℃の条件を用い、合計酸化膜換算膜厚を7nmとして固定した。また、図5はCG側に−の電界を印加した場合で、図6はCG側に+の電界を印加した場合で、(a)はゲート電界に対するリーク電流を酸化アルミニウムの組成(0〜100%)で示し、(b)は酸化アルミニウムの換算膜厚が合計の換算膜厚(7nm)に占める割合を横軸にして表示している。
図5(b)と図6(b)の結果から、CG側に負の電界を印加した場合(gete−)にはアルムニウム酸化膜が90%以下では要求されるリークレベルを満たせるのに対し、CG側に正の電界を印加した場合(gate+)にはアルミニウム酸化膜が数%以下でなければ、リーク電流を抑えられず、極依存性があることが分かる。上下の膜を入れ替えた場合については、電界の方向を入れ替えた場合に相当する。
一方、3層の積層構造にした場合についての計算結果を、図7(a)(b)と図8(a)(b)に示す。図7では、ハフニウム酸化膜を上下からアルミニウム酸化膜でサンドイッチした場合、図8は逆にアルミニウム酸化膜を上下からハフニウム酸化膜でサンドイッチした場合で、上下の膜の膜厚を一定という仮定を用いた。この場合も、合計酸化膜換算膜厚を7nmとして固定した。
これらの図から分かるように、ハフニウム酸化膜を上下のアルミニウム酸化膜でサンドイッチした場合には、上下のアルミにウム酸化膜の合計が7%以下の場合においてのみリーク電流が要求を満たしている。一方、アルミニウム酸化膜を上下のハフニウム酸化膜でサンドイッチした場合は、アルミニウム酸化膜の比が70%以下であれば要求を満たしていることが分かる。
このように、2層膜では正負の電界においてどちらかでリーク電流が増大してしまう2種類の膜の組み合わせでも、その構造を3層にすることで正負の両電界でのリークを抑制することが可能となる。即ち、一方の膜のより高い誘電率の効果と、もう一方の膜のより高いバリアハイトの両方の優れた点を組み合わせることが可能となる。さらに、2種類以上の積層膜にすることで、ハフニウム酸化膜で生じたような結晶化を抑制し、これに由来するリーク電流を抑制することができる。また、その3層構造の組み合わせによって、リーク電流を抑制できる組成の領域に差があり、3層の最適な組み合わせ膜厚比の最適な条件範囲が存在することが分かる。
ここで、物理的な膜厚を厚くしてリーク電流を低減するには、第1,第2の高誘電体膜として誘電率が8以上である必要がある。また、一方の膜のより高い誘電率の効果と、もう一方の膜のより高いバリアハイトの両方の優れた点を組み合わせるという観点からして、第1の高誘電体膜は比較的高いバリアハイトを有し、第2の高誘電体膜としてはバリアハイトは低くても良いが第1の高誘電体膜よりも十分に高い誘電率を有することが望ましい。
以下、本発明の詳細を図示の実施形態によって説明する。
(第1の実施形態)
図9は、本発明の第1の実施形態に係わる不揮発性半導体メモリ装置の概略構成を示す断面図である。
図9は、本発明の第1の実施形態に係わる不揮発性半導体メモリ装置の概略構成を示す断面図である。
p型Si基板10上に、熱酸化によるトンネル酸化膜(トンネル絶縁膜)11を介して、ポリSiからなるフローティングゲート電極12が形成されている。そして、フローティングゲート電極12上に、インターポリ絶縁膜(電極間絶縁膜)13を介してポリSiからなるコントロールゲート電極14が形成されている。ここで、インターポリ絶縁膜13は、ハフニウム酸化膜(HfO2 )13bをアルミニウム酸化膜(Al2 O3 )13a,13cで挟んだ3層構造となっている。ハフニウム酸化膜13bの膜厚は30nm、アルミニウム酸化膜13a,13cの膜厚は共に1nmとした。
図10は、本実施形態の不揮発性半導体メモリ装置の製造工程を示す断面図である。なお、図10において、(a)〜(c)はMOSFETのチャネル幅方向の断面、(d)はチャネル長方向の断面を示している。この図は、複数のメモリセルを直列接続したNANDセルユニットを想定している。また、複数の高誘電体膜を成膜する方法としてスパッタ法を用いた例である。
まず、図10(a)に示すように、p型Si基板10の主面上にトンネル酸化膜11,フローティングゲート電極12となるポリSi膜,SiN膜21,及びTEOS膜22を形成した後、レジストパターン23をマスクに各膜22,21,12,11を選択的にエッチングする。これにより、ワード線方向に隣接するセル間でフローティングゲート電極12を分離するようにポリSi膜をエッチングする。
具体的には、Si基板10の表面に熱酸化により厚さ7.3nmのトンネル酸化膜11を形成した後、トンネル酸化膜11上にフローティングゲート電極12となる厚さ60nmのポリSi膜12をCVD法によって形成する。続いて、このポリSi膜上に厚さ150nmのSiN膜21をLPCVD法によって形成し、その上にTEOSを用いたLPCVD法によって厚さ150nmのSiO2 膜22を堆積し、熱処理を加える。その後、このSiO2 膜22上にフォトレジストパターン23を形成する。
次いで、フォトレジストパターン23をマスクとして、SiO2 膜22を反応性イオンエッチング法によりエッチングする。続いて、SiO2 膜22をマスクとしてSiN膜21を反応性イオンエッチング法によりエッチングする。次いで、SiN膜21をマスクとしてフローティングゲート電極12となるポリSi膜を反応性イオンエッチング法によりエッチングする。続いて、トンネル酸化膜11を反応性イオンエッチング法によりエッチングする。
次いで、図10(b)に示すように、SiN膜21をマスクに基板10を選択的にエッチングして素子分離用の溝を形成した後、この溝内にSiO2 膜24を埋め込み形成する。より具体的には、基板上の全面にSiO2 膜24をCVD法により堆積した後に、CMP法でSiO2 膜24をSiN膜21の表面が露出するまでエッチングする。その後、SiN膜21をウェットエッチングによって除去する。
次いで、図10(c)に示すように、後述するスパッタ法を用いて3層構造のインターポリ絶縁膜13を堆積し、更にその上にコントールゲート電極14となる厚さ200nmのポリSi膜の堆積を行う。
次いで、図10(d)に示すように、図示しないマスクを用いてコントロールゲート電極14及びフローティングゲート電極12となる各ポリSi膜をワード線パターンに選択的にエッチングする。その後、Si基板10にリンを、例えば加速電圧40KeV、ドーズ量2×1015cm-2の条件でイオン注入して、高不純物濃度のn+ 型ソース・ドレイン領域15を形成する。これにより、NAND型の不揮発性メモリセルが構成されることになる。
本実施形態において、インターポリ絶縁膜13の形成は、次のようにして行う。まず、低誘電率の界面層の成長を抑制するために、希フッ酸仕上げの前処理を行う。続いて、場合によっては表面に、アルミニウム(Al),窒化チタン(TiN)、モリブデン(Mo),タングステン(W)などのメタルの蒸着を行う。
次に、図11に示すようなスパッタ装置を用い、上記前処理を行った基板上にインターポリ絶縁膜をスパッタ法により形成する。即ち、フローティングゲート電極として表面にポリSi膜を堆積した試料31をスパッタ装置のチャンバ32内に導入し、サークルランプヒーター33上に設置する。試料31に対してターゲットを45°傾けた位置に配置し、複数のターゲット34,35を同時にセットする。例えば、ターゲット34としてアルミニウム酸化膜、ターゲット35としてハフニウム酸化膜を用いる。
なお、この例ではアルミニウム酸化膜とハフニウム酸化膜ターゲットを示したが、アルミニウムターゲット或いはハフニウムターゲットのような金属ターゲットと酸素の酸化反応を利用したスパッタ法で成膜することもできる。また、予め合金化した1種類以上のHfAlOxターゲットを用いたり、酸化物或いは金属ターゲットと合金ターゲットを組み合わせて酸素雰囲気中で成膜することも可能である。
また、単独のターゲットを用い、成膜中の雰囲気ガス流量をコントロールすることで組成の異なる積層構造を形成することもできる。また、3種類以上の異なる組成の積層構造の他に、連続的に組成が変わる膜構造にすることもできる。
本実施形態で形成されたインターポリ絶縁膜としての高誘電体膜のリーク電流を評価した結果を、図15に示す。アルミニウム酸化膜とハフニウム酸化膜の2層構造の場合についても、図15中に同時に示している。2層構造の場合には、負の電界ではリーク電流が抑制されているが、正の電界の場合にはリーク電流が急激に増加していることが分かる。これに対し、インターポリ絶縁膜を3層構造にした場合には、正負に拘わらずリーク電流が抑制されている。
また、積層構造にすることで、ハフニウム酸化膜の結晶化温度が上昇し、結晶化が抑制されている効果も確認された。その様子を図16に示す。図16は、ハフニウム酸化膜の単層とアルミニウム酸化膜/ハフニウム酸化膜/アルミニウム酸化膜の3層構造の断面TEM観察写真である。ハフニウム酸化膜の単層の場合には、図16(a)に示すような結晶化による表面荒れが観察されていたが、アルミニウム酸化膜との3層積層構造にすることにより、図16(b)に示すようにこの表面荒れは劇的に抑制されている。
ハフニウムとアルミニウムの濃度勾配を対称的につけた膜の場合にも、同様に膜中を流れるリーク電流は正負両極の電界でいずれも抑制されていること、及び結晶化温度の上昇が確認された。
このように本実施形態によれば、スタックゲート構成の不揮発性半導体メモリ装置において、インターポリ絶縁膜をアルミニウム酸化膜とハフニウム酸化膜との積層構造、即ち、ハフニウム酸化膜をアルミニウム酸化膜で挟んだ3層構造に形成することにより、ハフニウム酸化膜のより高い誘電率の効果と、アルミニウム酸化膜の膜のより高いバリアハイトの両方の優れた点を組み合わせることが可能となり、正負両極のいずれの高電界においてもリーク電流を低減することができ、且つ単独の高誘電体膜では困難な低電界から高電界の広い電界領域でのリーク電流の抑制に効果を発揮できる。従って、将来の微細化にも対応し得るリーク特性の良好な信頼性の高い不揮発性半導体メモリ装置の実現に寄与することができる。
また、本実施形態ではハフニウム酸化膜13bをアルミニウム酸化膜13a,13bで挟んだ構成であり、インターポリ絶縁膜13の上下のポリSi電極12,14と接する部分はアルミニウム酸化膜となっているため、インターポリ絶縁膜13がポリSi電極12,14と反応することもない。また、インターポリ絶縁膜13中におけるアルミニウム酸化膜の合計膜厚の割合は6%程度であり、前記図7(b)に示した7%以下の条件を満足しており、十分なリーク電流低減効果が得られる。
(第2の実施形態)
第1の実施形態では、スパッタ装置を用いてインターポリ絶縁膜を形成した場合について説明したが、同様にALD装置を用いてインターポリ絶縁膜を形成することもできる。
第1の実施形態では、スパッタ装置を用いてインターポリ絶縁膜を形成した場合について説明したが、同様にALD装置を用いてインターポリ絶縁膜を形成することもできる。
本実施形態では、図12に示すように、フローティングゲート電極12上に原子層レベルでの成膜と酸化過程を繰り返す際に、アルミニウム酸化膜61の堆積とハフニウム酸化膜62の堆積を交互に繰り返すような多層構造を形成することができる。
また、図13に示すように原子層レベルでの成膜と酸化過程を繰り返す際に、ある一定回数だけアルミニウム酸化膜61を堆積した後で、一定回数だけハフニウム酸化膜62を堆積し、さらにある一定回数だけアルミニウム酸化膜61を堆積することによって、実質的に3層の積層構造を形成することができる。
このような構成であっても、ハフニウム酸化膜62のより高い誘電率の効果と、アルミニウム酸化膜61のより高いバリアハイトの両方の優れた点を組み合わせることが可能となり、第1の実施形態と同様の効果が得られる。
(第3の実施形態)
第1及び第2の実施形態では、インターポリ絶縁膜を積層構造としたが、これを組成が連続的に変わる膜にすることもできる。
第1及び第2の実施形態では、インターポリ絶縁膜を積層構造としたが、これを組成が連続的に変わる膜にすることもできる。
具体的には、図14に示すように、ALD装置を用いてアルミニウム酸化膜とハフニウム酸化膜の成膜をある比率で繰り返すと共に、成膜中にアルミニウム(Al)とハフニウム(Hf)の比率を変えることで、膜厚方向に対する膜中の濃度を連続的に変えることができる。特に、ALD装置を用いて原子レベルで成膜を行うことにより、実質的に連続的に組成が変化するHfAlOx膜63とすることができる。また、CVD装置を用いて同様なインターポリ絶縁膜を形成することも可能である。
このような構成であっても、ハフニウム酸化膜としてのより高い誘電率の効果と、アルミニウム酸化膜としてのより高いバリアハイトの両方の優れた点を組み合わせることが可能となり、第1の実施形態と同様の効果が得られる。
本発明者らの実験によれば、HfAlOx膜63におけるフローティングゲート電極12及びコントロールゲート電極14の両界面におけるアルミニウム濃度が70%以上であり、かつHfAlOx膜63の平均ハフニウム濃度が30%以上であれば、良好なリーク電流特性が得られるのが確認された。
(変形例)
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ハフニウム酸化膜をアルミニウム酸化膜で挟む構成としたが、これとは逆にアルミニウム酸化膜をハフニウム酸化膜で挟む構成としても良い。この場合、前記図6に示すように、アルミニウム酸化膜の膜厚比を70%以下と比較的大きくすることもでき、従って設計マージンが大きく作り易い利点がある。
なお、本発明は上述した各実施形態に限定されるものではない。実施形態では、ハフニウム酸化膜をアルミニウム酸化膜で挟む構成としたが、これとは逆にアルミニウム酸化膜をハフニウム酸化膜で挟む構成としても良い。この場合、前記図6に示すように、アルミニウム酸化膜の膜厚比を70%以下と比較的大きくすることもでき、従って設計マージンが大きく作り易い利点がある。
また、実施形態では、電極間絶縁膜を積層構造又は組成が連続的に変わる膜に形成したが、電極間絶縁膜の代わりにトンネル絶縁膜をこのような構成としても良い。さらに、電極間絶縁膜及びトンネル絶縁膜の両方を、積層構造又は組成が連続的に変わる膜に形成しても良い。これにより、更なるリーク電流低減効果が期待できる。電極間絶縁膜及びトンネル絶縁膜の両方に本発明のような積層膜を適用した場合、トンネル絶縁膜としては誘電率に基づいてシリコン酸化膜に換算した換算膜厚が6nm以下、電極間絶縁膜としては誘電率に基づいてシリコン酸化膜に換算した換算膜厚が10nm以下程度が望ましい。
また、電極間絶縁膜又はトンネル絶縁膜を形成する積層構造膜としては、アルミニウム酸化膜やハフニウム酸化膜に限るものではなく、イットリウム酸化膜,ジルコニウム酸化膜,タンタル酸化膜,チタン酸化膜,或いはランタン酸化膜などを用いることができる。さらに、これらの高誘電体膜の2種に限らず、3種以上を積層することも可能である。
また、高誘電体膜として連続的に組成を変える場合、その構成元素としては、第3の実施形態記載の材料に限るものではなく、金属元素として、アルミニウム(Al),ハフニウム(Hf),イットリウム(Y),ジルコニウム(Zr),タンタル(TA),チタン(Ti),ランタン(La),シリコン(Si)の内の少なくとも2種と酸素(O)とを含むものであればよい。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
10…Si基板
11…トンネル酸化膜(トンネル絶縁膜)
12…フローティングゲート電極
13…インターポリ絶縁膜(電極間絶縁膜)
13a,61…アルミニウム酸化膜(Al2 O3 )
13b,62…ハフニウム酸化膜(HfO2 )
14…コントロール電極
15…ソース・ドレイン領域
21…SiN膜
22…TEOS膜
23…レジスト
24…シリコン酸化膜(素子分離用絶縁膜)
31…試料
32…チャンバ
33…サークルランプヒーター
34,35…ターゲット
63…HfAlOx膜
11…トンネル酸化膜(トンネル絶縁膜)
12…フローティングゲート電極
13…インターポリ絶縁膜(電極間絶縁膜)
13a,61…アルミニウム酸化膜(Al2 O3 )
13b,62…ハフニウム酸化膜(HfO2 )
14…コントロール電極
15…ソース・ドレイン領域
21…SiN膜
22…TEOS膜
23…レジスト
24…シリコン酸化膜(素子分離用絶縁膜)
31…試料
32…チャンバ
33…サークルランプヒーター
34,35…ターゲット
63…HfAlOx膜
Claims (2)
- 第1導電型の半導体基板の主面上にトンネル絶縁膜を介して選択的に形成されたフローティングゲート電極と、前記フローティングゲート電極上に電極間絶縁膜を介して形成されたコントロールゲート電極と、前記各ゲート電極に対応して前記基板の主面に形成された第2導電型のソース・ドレイン領域とを具備してなり、
前記トンネル絶縁膜は、少なくとも2種の金属元素(Al,Hf)と酸素(O)を含む高誘電体膜であり、膜の厚さ方向に対して前記金属元素の組成が連続的に変化し、かつ対称的な分布を有することを特徴とする不揮発性半導体メモリ装置。 - 前記トンネル絶縁膜は、Hfの組成が膜厚方向に対して中心部で高い濃度を有し、Alの組成が膜厚方向に対して外側部で高い濃度を有することを特徴とする請求項1記載の不揮発性半導体メモリ装置。
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-
2009
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