JP2010212618A - 半導体装置 - Google Patents

Abstract

【課題】ゲート絶縁膜とゲート電極との間の界面層にカーボン層を導入して、低い閾値電圧を実現している例では、カーボン層中のカーボンはＳｉ半導体基板中に入り、欠陥準位を形成するため、ＥＷＦが不安定であった。本発明は上記問題点を解決するためになされたもので、ｐ−ｍｅｔａｌを用いたＭＩＳ型半導体装置において、ＥＷＦを安定して増加させることが可能な半導体装置を提供する。
【解決手段】半導体基板１０と、半導体基１０上に形成された絶縁膜２０と、絶縁膜２０上に形成され、且つ、ＣＮ基又はＣＯ基を含む界面層３０と、界面層３０上に形成された金属層４０とを備えて半導体装置を構成する。
【選択図】図１

Description

本発明は、ＭＩＳ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造を備えた半導体装置に関する。

金属ゲート電極を用いたＭＩＳ電界効果トランジスタ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ。以下、ＭＩＳＦＥＴと称する。）において、デバイス動作を容易ならしめるため、印加電圧の閾値（以下、閾値電圧と称する。）を制御することが求められている。即ち、金属電極材料の違いによって閾値電圧が変動するところ、この閾値電圧を制御することが求められている。

一方、ゲート絶縁膜には、ＬＳＩ微細化を追求するため、実効酸化膜厚（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ。以下、ＥＯＴと称する。）を減少させる高誘電率絶縁膜（ｈｉｇｈ−ｋ膜）が必要とされている。特に、Ｈｆ（ハフニウム）系のｈｉｇｈ−ｋ膜が検討されている。

しかるに、Ｈｆ系のｈｉｇｈ−ｋ膜はキャリア活性化等の高温熱処理を経ると、実効的な仕事関数（Ｅｆｆｅｃｔｉｖｅ Ｗｏｒｋｆｕｎｃｔｉｏｎ。以下、ＥＷＦと称する。）が変調されることが知られている。一般に、ＮＭＩＳＦＥＴ用金属ゲート材料（以下、ｎ−ｍｅｔａｌと称する。）のＥＷＦは上昇し、ＰＭＩＳＦＥＴ用金属ゲート材料（ｐ−ｍｅｔａｌ）のＥＷＦは低下する。

従来技術として、ゲート絶縁膜とゲート電極との間の界面層にカーボン層を導入して、低い閾値電圧を実現している例がある（例えば、特許文献１を参照）。

特開２００８−２４４３３１公報

しかしながら、特許文献１に記載の例では、カーボン層中のカーボンはＳｉ半導体基板中に入り、欠陥準位を形成するため、ＥＷＦが不安定であった。

そこで、本発明は上記問題点を解決するためになされたもので、ｐ−ｍｅｔａｌを用いたＭＩＳ型半導体装置において、ＥＷＦを安定して増加させることが可能な半導体装置を提供することを目的とする。

上記目的を達成するために、本発明の半導体装置は半導体基板と、前記半導体基板上に形成された絶縁膜と、前記絶縁膜上に形成され、且つ、ＣＮ基又はＣＯ基を含む界面層と、前記界面層上に形成された金属層とを備えた半導体装置であることを特徴とする。

本発明によれば、ｐ−ｍｅｔａｌを用いたＭＩＳ型半導体装置において、ＥＷＦを増加させることが可能な半導体装置を提供することができる。

本発明の第１の実施形態に係わる半導体装置を示す断面図。 第１の実施形態の界面層の概略図。 第１の実施形態の金属層と絶縁膜の界面付近の状態密度を示す図。 第１の実施形態の金属層と絶縁膜の界面付近の状態密度を示す図。 第１の実施形態の金属層と絶縁膜の界面付近の状態密度を示す図。 第１の実施形態の金属層と絶縁膜の界面付近の状態密度を示す図。 第１の実施形態の金属の仕事関数と実効仕事関数との関係を示す図。 第１の実施形態の金属の仕事関数と界面エネルギーとの関係を示す図。 本発明の第２の実施形態の半導体装置を示す断面図。 本発明の第３の実施形態に係る半導体装置を示す断面図。 第３の実施形態の半導体装置の製造工程を示す断面図。 第３の実施形態の半導体装置の製造工程を示す断面図。 第３の実施形態の半導体装置の製造工程を示す断面図。 第３の実施形態の半導体装置の製造工程を示す断面図。 本発明の第４の実施形態に係わる半導体装置を示す断面図。 第４の実施形態に係わる半導体装置の変形例。 本発明の第５の実施形態の半導体装置の製造工程を示す断面図。 第５の実施形態の半導体装置の製造工程を示す断面図。 第５の実施形態の半導体装置の製造工程を示す断面図。 第５の実施形態の半導体装置の製造工程を示す断面図。 第５の実施形態の半導体装置の製造工程を示す断面図。 第５の実施形態の半導体装置の製造工程を示す断面図。 実施例の結晶構造を示す図。 実施例の界面層導入によるＶＢＯ値と界面エネルギー計算結果を示す図。

以下、図面を参照しつつ本発明の実施形態について説明する。また、以下説明する図面において、符号が一致するものは、同じものを示しており、重複した説明は省略する。

（第１の実施形態）
図１は、本発明を用いた半導体装置の第１の実施形態を示す。

本実施形態の半導体装置は、半導体基板１０上に絶縁膜２０、界面層３０及び金属層４０が形成されている。

半導体基板１０としては、単結晶Ｓｉが一般的であるが、他には多結晶Ｓｉ、アモルファスＳｉ、Ｇｅ、化合物半導体、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）、有機高分子等が挙げられる。

絶縁膜２０としては、Ｈｆを含む金属酸化物が対象となる。例えば、Ａｌ、Ｈｆ、Ｙ、Ｔｉ、Ｚｒ、Ｓｉ、Ｔａ、及びランタノイド元素から選ばれる少なくとも一種類以上の元素を含む酸化物、窒化物、及び酸窒化物等の高誘電率の金属酸化物（ｈｉｇｈ−ｋ膜）が挙げられる。ここで、ランタノイド元素は、Ｌａ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ，Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、及びＬｕを示す。また、ｈｉｇｈ−ｋ膜を構成するＨｆシリケート等に窒素を添加することにより、これらｈｉｇｈ−ｋ膜を非晶質とすることができる。これにより、ｈｉｇｈ−ｋ膜の耐熱性を向上させるとともに、ゲートリーク電流を抑制することができる。

界面層３０としては、Ｈｆを含むもので、全体的な電気陰性度（Ａｖｅｒａｇｅｄ Ｅｌｅｃｔｒｏｎ Ｎｅｇａｔｉｖｉｔｙ。以下ＡＥＮと称する。）が絶縁膜２０のＡＥＮよりも大きいものを用いる。Ｈｆ以外の構成要素としてはＯ、Ｆ、ＣＮ、ＣＯを含むものを用いることができる。例えば、これらの構成要素で界面層３０を形成すると、図２のような概略図になる。Ｏ、ＣＮ、ＣＯと結合しているＭは金属層４０を構成しているｐ−ｍｅｔａｌを示し、Ｈｆは絶縁膜２０を構成している元素を表している。ｐ−ｍｅｔａｌとはシリコンのミッドギャップ（４．５ｅＶ）よりも大きなものを示す。

また、元素Ｘを仮定すると、元素Ｘの電気陰性度（Ｅｌｅｃｔｒｏ Ｎｅｇａｔｉｖｉｔｙ。以下ＥＮと称する。）は、マリケンの電気陰性度によると、イオン化ポテンシャル（Ｉｏｎｉｚａｔｉｏｎ Ｐｏｔｅｎｔｉａｌ。以下ＩＰと称する。）と電子親和力（Ｅｌｅｃｔｒｏｎ Ａｆｆｉｎｉｔｙ。以下ＥＡと称する。）から以下の（式１）で定義される。

ＥＮ（Ｘ）＝（ＥＡ（Ｘ）＋ＩＰ（Ｘ））／２…（式１）
続いて、ＭＸｎ（ＭはＸとは異なる元素）という組成の膜の全体的なＡＥＮは、サンダーソンの電気陰性度によると、以下の（式２）で定義される。

ＡＥＮ（ＭＸ_ｎ）＝（ＥＮ（Ｍ）ｘＥＮ（Ｘ）^ｎ）^１／ｎ…（式２）
（式１）から、ＯのＥＮは７．５４、Ｆは１０．４１、ＣＮは８．９７、ＣＯは７．７１、Ｈｆは３．３９となる。上記した、Ｏ、Ｆ、ＣＮ、ＣＯは金属層４０を構成しているｐ−ｍｅｔａｌと安定した結合を形成することができる。これはＯ、Ｆ、ＣＮ、ＣＯは全体的なＡＥＮが大きいために、金属層４０を構成しているｐ−ｍｅｔａｌと静電的な結合をしやすくなるからである。

また、金属層４０については、例えば、Ｐｔ、Ａｕ、Ｃｏ、Ｂｅ、Ｎｉ、Ｒｈ、Ｐｄ、Ｔｅ、Ｒｅ、Ｍｏ、Ｈｆ、Ｍｎ、Ｚｎ、Ｚｒ、Ｉｎ、Ｂｉ、Ｒｕ、Ｗ、Ｉｒ、Ｅｒ、Ｌａ、Ｔｉ、及びＹのうちから選ばれる一種類以上の元素を含む金属単体または金属化合物を用いることができる。さらに、これらの金属のケイ化物、ホウ化物、窒化物、または炭化物等の金属系導電材料を用いることができる。また、上記した中では、Ｗを用いることが好ましい。

次に、界面層３０が導入された場合の効果について概略図を用いて説明する。

図３は、界面層３０がない状態における金属層４０及び絶縁膜２０との界面付近の電荷の授受前の状態密度分布図を示し、図４は、電荷の授受後の界面付近の状態密度分布図を示している。絶縁膜２０はＨｆＯ２が主成分のＨｉｇｈ−ｋ膜として、エネルギーバンド構造は主に伝導帯がＨｆの５ｄ軌道、価電子帯がＯの２ｐ軌道で構成されることを表している。また、図３から図６において、Ｍは金属原子を、Ｏはｈｉｇｈ−ｋ膜側終端酸素を、ＸはＯよりＥＮが大きいｈｉｇｈ−ｋ膜終端の構成要素を表している。Ｘは例えば、Ｆ、ＣＮ、ＣＯ等を表している。界面のＡＥＮは図３よりも図４の方が大きい。

電荷の授受が行われる前は、図３に示すように金属ＭよりもＯの方がＥＮが大きいので、金属Ｍの電荷がＯの２ｐ軌道に移動する。（図３の矢印の方向）その結果、図４に示すように、界面付近にダイポールＤＰが生じる。

図５は、界面層３０を絶縁膜２０及び金属層４０間に導入した場合の金属層４０及び絶縁膜２０との界面付近の電荷の授受前の状態密度分布図を示し、図６は電荷の授受後の界面付近の状態密度分布図を示している。

この場合、図３、図４を用いて説明した場合と同様の振る舞いをしてダイポールＤＰを生じるが、このときのダイポールＤＰは界面層３０を導入していない場合に比べて大きい。よって、界面にＸを用いた場合のＥＷＦは、界面が酸素の場合に比べて増加する。さらに、金属層４０とＸは、酸素の場合より安定な界面を形成する。

図７は、界面層のＡＥＮの変化による金属の仕事関数と実効仕事関数との振る舞いを示す。我々は第一原理計算による検討を行った。具体的には、密度汎関数理論に基づく第一原理擬ポテンシャルを用いた第一原理電子構造計算ソフトにより、構造緩和シミュレーションを行った。その結果、界面層のＡＥＮが大きくなると、ＥＷＦが増加することを見出した。図７にその概略図を示す。

界面エネルギー（以下、Ｅ_ｉｎｔと称する）は、下記に示す式３のように定義される。

Ｅ_ｉｎｔ＝Ｅ_ｔｏｔ―（ｎＥ_ＨｆＯ２＋ｍＥ_Ｍ＋ｌＥ_Ｏ２）…（式３）
ここで、Ｅ_ｔｏｔは系の単位胞当たりの全エネルギー、Ｅ_ＨｆＯ２はＨｆＯ_２単位当たりのエネルギー、Ｅ_Ｍは金属Ｍ原子当たりのエネルギー、Ｅ_Ｏ２はＯ_２分子あたりのエネルギーである。（ｎ、ｍ、ｌ）は各々、単位胞に含まれる各単位構造の数である。

図８は、界面層のＡＥＮの変化による金属の仕事関数と界面エネルギーとの振る舞いを示す。金属の仕事関数が大きくなると、界面エネルギーが増加することが知られている。（例えば、Phys.Rev.Lett., Vol.99,086805(2007)を参照）我々は第一原理計算による検討を行った結果、界面層のＡＥＮが大きくなると、界面エネルギーが減少することを見出した。図８にその概略図を示す。

なお、ＥＯＴ抑制の観点からは、界面層３０は薄い方が好ましい。具体的には、界面層３０は２原子層（モノレイヤーとも称する）以下であれば、ＥＯＴの増加は更に抑えられる。

（第２の実施形態）
図９は、本発明に係わる第２の実施形態を示す。

図９は、第２の実施形態のＭＩＳＦＥＴの構成図である。

第２の実施形態に係わるＭＩＳＦＥＴ構造の半導体装置は、半導体基板１０上に形成された絶縁膜２０上に、界面層３０を介してゲート電極５０（第１の実施形態で説明した金属層４０と同義）が形成され、絶縁膜２０、界面層３０及びゲート電極５０の両側壁にゲート側壁６０が形成されている。また、絶縁膜２０の下にはチャネル領域７０が形成されており、チャネル領域７０を挟むように浅い拡散領域８０が対向して形成されている。また、浅い拡散領域８０の外側に対向してソース・ドレイン領域９０が形成されている。さらに、ソース・ドレイン領域９０上にはゲート側壁６０の下部に接してサリサイド１００が形成されている。また、このＭＩＳＦＥＴの両脇には、例えば、隣の素子との間を電気的に絶縁する素子分離領域（図示せず）が形成されている。

ゲート電極５０は、第１の実施形態で記述したｐ−ｍｅｔａｌ金属層４０の材料であっても構わない。

また、本実施形態における半導体装置は、ＮＭＩＳＦＥＴあるいはＰＭＩＳＦＥＴとすることが可能であり、ＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴを含むＣＭＩＳＦＥＴ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）とすることも可能である。

本実施形態を用いれば、ＥＯＴの増加を抑制し、ＥＷＴを増加させるとともに、特にＰＭＩＳＦＥＴに対して、高温熱処理後のＥＷＦ低下を抑制することが可能となる。

（第３の実施形態）
図１０は、本発明に係わる第３の実施形態を示す。

図１０は、第３の実施形態のＮＭＩＳＦＥＴ及びＰＭＩＳＦＥＴを含むＣＭＩＳＦＥＴである。

本実施形態に係わるＣＭＩＳＦＥＴ構造の半導体装置は、半導体基板１０上に設けられ、この半導体基板１０の中央表層部に素子分離領域１１０が選択的に形成されている。素子分離領域１１０にはＳｉＯ_２等の絶縁膜が埋め込まれており、素子分離領域１１０を挟んで、ＮＭＩＳＦＥＴ形成領域１２０及びＰＭＩＳＦＥＴ形成領域１３０が形成されている。

ＮＭＩＳＦＥＴ形成領域１２０においては、通常のＮＭＩＳＦＥＴと構造は同様である。一方、ＰＭＩＳＦＥＴ形成領域１３０においては、対向する２つの側壁絶縁膜６０及びＮ型ウエル領域１７０上に沿って絶縁膜２０が形成され、絶縁膜２０とゲート電極５０との間に界面層３０が形成されている以外は、通常のＰＭＩＳＦＥＴと同じである。

次に、本実施形態に係わるＣＭＩＳＦＥＴの製造方法について説明する。

図１１〜図１４には、第３の実施形態に係わるＣＭＩＳＦＥＴの製造工程を示す。

図１１に示すように、半導体基板１０上に、ＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒａｎｃｈ Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域１１０によって分離されたＰ型ウエル領域１４０及びＮ型ウエル領域１７０を形成する。

続いて、Ｐ型ウエル領域１４０及びＮ型ウエル領域１７０にそれぞれ、ダミーゲート（図示せず）を形成する。これらダミーゲートをマスクとして、Ｐ型ウエル領域１４０にＮ型不純物を注入してＮ型エクステンション層１５０を形成するとともに、Ｎ型ウエル領域１７０にＰ型不純物を注入してＰ型エクステンション層１８０を形成する。

その後、上記したダミーゲートの側面部に側壁絶縁膜６０を形成する。そして、ダミーゲート及び側壁絶縁膜６０をマスクとして、Ｐ型ウエル領域１４０にＮ型不純物を注入してＮ型拡散層１６０を形成するとともに、Ｎ型ウエル領域１７０にＰ型不純物を注入してＰ型拡散層１９０を形成する。

さらに、層間絶縁膜２００を堆積し、層間絶縁膜２００を平坦化する。次に、ダミーゲートを除去して図１１に示す構造を得る。

また、図１１から分かるように、ダミーゲートが除去された後に溝２１０が形成される。なお、Ｎ型拡散層１６０上及びＰ型拡散層１９０上に、サリサイド層（図示せず）形成されてもよい。

次に、図１２に示すように絶縁膜２０を堆積する。本実施形態においては、例えば、Ｈｆの原子濃度が３０％のハフニウムシリケートから構成される絶縁膜２０を３ｎｍ堆積する。堆積方法としてはＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ：原子層堆積）法を用いることができる。堆積方法は、ダミーゲートが除去された後の溝２１０の底面及び側面に沿って絶縁膜２０を形成可能な方法であればよく、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相堆積）法等でもよい。

次に、図１３に示すように、絶縁膜２０上に、界面層３０を堆積する。このとき、界面層３０の膜厚は２原子層以下であることが好ましい。なお、図１３は、ＮＭＩＳＦＥＴ形成領域１２０上の界面層３０を除去した図を示している。以下、その工程について説明する。なお、ここでは、界面層３０にＣＮを導入することを例として説明する。

界面層３０は、Ｈｆ［Ｎ（Ｃ_２Ｈ_５）_２］_４前駆体を用いて、ＨｆＳｉＯＮ上にＡＬＤにより作製できる。Ｈｆ［Ｎ（Ｃ_２Ｈ_５）_２］_４前駆体を導入する際、キャリアガスとしてＨ_２を用いることで、組成としてＨｆＮｘとなる膜の形成を抑制し、組成としてＨｆＣｘＮｙとなる膜を形成できる。さらに、膜の形成温度を３００℃から４００℃にすることで、５００℃以上で急増するＨｆ−Ｎ及びＣ−Ｃの結合を抑制し、Ｈｆ−Ｃ結合が優先的に形成される。なお、原料ガスにおいてＮはＣと結合しているので、Ｈｆ−Ｃ結合のＣは、同時にＮとも結合している。また、この膜厚を２原子層以下とすることで、図２に示すように、Ｈｆ原子と後に堆積するゲート電極５０層との間にＣＮ基を挟んだ安定した構造を形成しやすくなる。その結果、ＨｆＣｘＮｙ組成をとる構造ではＨｆとゲート電極５０との間にＣＮ基を含む界面層３０が自己整合的に形成される。なお、表面へのＣＮ基の導入は他のＣＮ基を含む原料ガスを用いてもよいし、イオン化したＣＮ基を持つガス種を低エネルギーで打ち込んでもよい。

その後、ＮＭＩＳＦＥＴ形成領域１２０上に形成された界面層３０を選択的エッチングにより除去して図１３に示す構造を得ることができる。なお、界面層３０の堆積方法はＡＬＤに限定されることなく、ラジカル補助型原子層堆積法（ＲＡ−ＡＬＤ）、若しくはプラズマ励起原子層堆積法（ＰＥＡＬＤ）等を用いてもよい。

次に、図１４に示すように、溝２１０を埋め込むようにゲート電極５０層を堆積する。ゲート電極５０は、例えば、Ｗを用いることができるが、第１の実施形態で説明した金属層４０の材料であっても構わない。なお、Ｗを用いた場合、Ｗの仕事関数は４．１〜５．２ｅＶであるため、ＮＭＩＳＦＥＴ形成領域１２０及びＰＭＩＳＦＥＴ形成領域１３０の両形成領域においてＷをゲート電極５０として用いることができる。堆積方法としては、例えばＭＯＣＶＤ法が挙げられる。その後、通常のＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ：化学機械研磨）法によって絶縁膜２０の表面が現れる程度に平坦化する。これにより、ＮＭＩＳＦＥＴ形成領域１２０とＰＭＩＳＦＥＴ形成領域１３０を有するＣＭＩＳＦＥＴが形成された図１４に示す構造を得ることができる。

本実施形態を用いれば、ＥＯＴの増加を抑制し、ＥＦＴを増加させるとともに、特にＰＭＩＳＦＥＴに対して、高温熱処理後のＥＷＦを抑制することが可能となる。

（第４の実施形態）
図１５（ａ）は、本発明に係わる第４の実施形態を示す。

図１５（ａ）は、本実施形態に係わる半導体装置は、半導体基板１０上に、下から順に第１の絶縁膜（トンネル絶縁膜２２０）、第１の導電層（浮遊ゲート層２３０）、第２の絶縁膜（電極間絶縁膜２４０）、界面層３０、第２の導電層（制御ゲート層２５０）が形成されている。これは、不揮発性半導体メモリセル、例えば、ＮＡＮＤ型不揮発性半導体メモリ装置の一つのセル部分を示している。なお、電極間絶縁膜２４０は第１の実施形態で説明した絶縁膜２０に相当し、電極間絶縁膜２４０の電気陰性度よりも界面層３０の電気陰性度の方が大きい。それぞれの構成の説明については第５の実施形態で説明する。

また、図１５（ｂ）に示すように、浮遊ゲート層２３０にシリコン窒化膜を用いるＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）型の不揮発性半導体メモリ装置であってもよい。

上記の場合、半導体基板１０内に、ソース・ドレイン領域９０が互いに離間して配置される。ソース・ドレイン領域９０は、半導体基板１０内のウエル領域内に形成してもよい。ソース・ドレイン領域９０の間のチャネル領域上には、第１の絶縁膜（トンネル絶縁膜２２０（例えば、酸化シリコン））を介してトラップ層２３５（例えば、窒化シリコン）が形成されている。また、トラップ層２３５上には、第２の絶縁膜（ブロック膜２４５）、界面層３０、導電層（制御ゲート層２５５）が下から順に形成されている。

トラップ層２３５は、電荷が蓄積される層であり、ブロック膜２４５は、トラップ層２３５に電荷を蓄積するための障壁である。

（第５の実施形態）
図１６は、本発明に係わる第５の実施形態を示す。

図１６の左図はチャネル長方向の断面図を、右図はチャネル幅方向の断面図を示しており、チャネル長方向とチャネル幅方向はそれぞれ互いに直行する関係にある。

チャネル長方向の断面おいては、半導体基板１０上に、トンネル絶縁膜２２０を介して浮遊ゲート層２３０の電極が形成されている。そして、電極間絶縁膜２４０上に界面層３０が形成され、その上に制御ゲート層２５０の電極が形成されている。さらに、トンネル絶縁膜２２０等が形成されていない半導体基板１０の表面、トンネル絶縁膜２２０、ゲート層２３０、電極間絶縁膜２４０、界面層３０及び制御ゲート層２５０を覆うように電極側壁酸化膜３２０が形成され、さらに電極側壁酸化膜３２０を覆うように層間絶縁膜２００が形成されている。

また、チャネル幅方向の断面においては、半導体基板１０に複数の素子分離絶縁膜３００の下部が埋め込んで形成されており、その素子分離絶縁膜３００の上部が半導体基板１０から突出している。そして、その隣り合う素子分離絶縁膜３００間における半導体基板１０上にトンネル絶縁膜２２０が素子分離絶縁膜３００に挟まれ、接するように形成されている。また、そのトンネル絶縁膜２２０上に浮遊ゲート層２３０が形成され、浮遊ゲート層２３０の下部側面の一部が素子分離絶縁膜３００の上部突出部分に接触している。さらに、その浮遊ゲート層２３０の上面及び上部側面の一部、及び素子分離絶縁膜３００の上面を連続して電極間絶縁膜２４０が覆っている。また、その電極絶縁膜２４０を覆って電極間絶縁膜２４０の電気陰性度よりも大きな電気陰性度を有する界面層３０が形成され、さらに、界面層３０を覆うように制御ゲート層２５０が形成されている。制御ゲート層２５０上には、シリコン酸化膜から構成される電極側壁酸化膜３２０が形成され、その電極側壁酸化膜３２０上に層間絶縁膜２００が形成されている。

半導体基板１０としてはｐ型Ｓｉ基板を用いて、トンネル絶縁膜２２０としては、熱酸窒化膜（ＳｉＯＮ膜）を用いている。

浮遊ゲート層２３０としては、本実施形態ではｎ^＋型多結晶Ｓｉ層を用いているが、それ以外に、例えば、Ａｕ、Ｐｔ、Ｃｏ、Ｂｅ、Ｎｉ、Ｒｈ、Ｐｄ、Ｔｅ、Ｒｅ、Ｍｏ、Ａｌ、Ｈｆ、Ｔａ、Ｍｎ、Ｚｎ、Ｚｒ、Ｉｎ、Ｂｉ、Ｒｕ、Ｗ、Ｉｒ、Ｅｒ、Ｌａ、Ｔｉ、及びＹから選ばれる一種類以上の元素を含む金属単体または金属化合物を用いることができる。また、これらのケイ化物、ホウ化物、窒化物、または炭化物等の金属系導電材料を用いることもできる。

制御ゲート層２５０としては、ｐ−ｍｅｔａｌを用いている。本実施形態ではＡｕを用いているが、それ以外に、例えば、Ｐｔ、Ｃｏ、Ｂｅ、Ｎｉ、Ｒｈ、Ｐｄ、Ｔｅ、Ｒｅ、Ｍｏ、Ａｌ、Ｈｆ、Ｔａ、Ｍｎ、Ｚｎ、Ｚｒ、Ｉｎ、Ｂｉ、Ｒｕ、Ｗ、Ｉｒ、Ｅｒ、Ｌａ、Ｔｉ、及びＹから選ばれる一種類以上の元素を含む金属単体または金属化合物を用いることができる。また、これらのケイ化物、ホウ化物、窒化物、または炭化物等の金属系導電材料を用いることもできる。また、上記した中ではＷを用いることが好ましい。

電極間絶縁膜２４０を構成する高誘電率材料については、本実施形態ではＨｆＡｌＯｘを用いているが、それ以外に、例えばＡｌ、Ｈｆ、Ｌａ、Ｙ、Ｃｅ、Ｔｉ、Ｚｒ、Ｓｉ、及びＴａから選ばれる少なくとも一種類以上の元素を含み、Ｈｆを含む酸化物、窒化物、または酸窒化物を用いることができ、それらの膜の積層物を用いることもできる。また、これらの高誘電体絶縁膜と、Ｓｉ酸化膜、Ｓｉ窒化膜、またはＳｉ酸窒化膜を組み合わせた積層物を用いてもよい。

また、膜厚の設計値について、トンネル絶縁膜２２０の膜厚は、例えば、７〜８ｎｍ程度である。浮遊ゲート層２３０と制御ゲート層２５０の膜厚は、例えば、３０〜６０ｎｍ程度である。電極間絶縁膜２４０の膜厚は、例えば、１０〜３０ｎｍ程度である。このとき、浮遊ゲート層２３０を構成するｎ^＋型多結晶Ｓｉ層の仕事関数は約４ｅＶであり、制御ゲート層２５０を構成するＡｕの仕事関数は約５ｅＶである。

次に、第５の実施形態の半導体装置の製造方法について説明する。

図１７〜図２１は、第５の実施形態に係わる不揮発性半導体メモリセルの製造工程について示す。なお、図１７〜図２１の左図はチャネル長方向の断面図を、右図はチャネル幅方向の断面図を示している。

まず、図１７に示すように、所望の不純物をドーピングした半導体基板１０上に、トンネル絶縁膜２２０となるＳｉＯＮ膜を熱酸化法により、膜厚が７〜８ｎｍ程度形成する。このとき、半導体基板１０にｐ型Ｓｉ基板を用いる。次に、トンネル絶縁膜２２０上に浮遊ゲート層２３０電極となるリンドープのｎ^＋型多結晶Ｓｉ層をＣＶＤで法を用いて６０ｎｍ程度堆積する。このときの、成長温度は、６２０℃程度で行うと良い。その後、素子分離加工のためのマスク材２８０をＣＶＤ法により堆積する。

次に、レジストマスク（図示せず）を用いたＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ：反応性イオンエッチング）法により、マスク材２８０、浮遊ゲート層２３０、トンネル絶縁膜２２０を順次エッチング加工を施す。その後、半導体基板１０の露出領域をエッチングして、深さ１００ｎｍの素子分離溝２９０を形成する。

次に、図１８に示すように、シリコン酸化膜から構成される素子分離絶縁膜３００をマスク材２８０上に堆積し、それと同時に、素子分離溝２９０を素子分離絶縁膜３００で完全に埋め込む。その後、素子分離絶縁膜３００の表面をＣＭＰ法で平坦化する。このとき、マスク材２８０の上面が露出する程度にＣＭＰ法を用いて平坦化する。

次に、図１９に示すように、露出したマスク材２８０を、選択的にエッチング除去する。その後、素子分離絶縁膜３００の露出表面を希フッ酸溶液で浮遊ゲート層２３０の上部が１０〜３０ｎｍ程度露出するようにエッチング除去する。その後、電極間絶縁膜２４０となる膜厚が１０〜３０ｎｍ程度のＨｆＡｌＯ_ｘ膜を形成する。このとき、電極間絶縁膜２４０の膜厚が１５ｎｍ程度であることが好ましい。また、ＨｆＡｌＯ_ｘ膜は、例えば、Ａｌ（ＣＨ_３）_３、Ｈｆ［Ｎ（ＣＨ_３）_２］_４とＨ_２Ｏを原料として２５０℃でＡＬＤ法を実施し、続いて１０００℃、Ｎ_２、１気圧の雰囲気でアニールを行うことによって形成することができる。

次に、図２０に示すように、電極間絶縁膜２４０上に界面層３０となるＨｆＣＮのモノレイヤーを堆積する。このとき、界面層３０は２原子層以下であることが望ましい。そして、界面層３０上に制御ゲート層２５０の電極となるＡｕを堆積する。界面層３０の形成方法は、第２の実施形態と同様の方法を用いると良い。

なお、これらの膜の形成方法は、ここに例示した方法には限られない。他の原料ガスを用いてもよい。また、ＡＬＤ、ＣＶＤ法以外の、例えば、スパッタ法、蒸着法、レーザーアブレーション（Ｌａｓｅｒ ａｂｌａｔｉｏｎ）法、もしくはＭＢＥ（Ｍｏｌｅｃｕｌａｒ Ｂｅａｍ Ｅｐｉｔａｘｙ：分子線エピタキシー成長）法、またはこれらの手法を組み合わせた成膜形成法を用いてもよい。

その後、レジストマスク（図示せず）を用いたＲＩＥ法により、制御ゲート層２５０電極、界面層３０、電極間絶縁膜２４０、浮遊ゲート層２３０、トンネル絶縁膜２２０を順次エッチング加工して、チャネル長方向に沿ってスリット部３１０を形成する。これにより、制御ゲート層２５０電極、界面層３０、電極間絶縁膜２４０、浮遊ゲート層２３０、トンネル絶縁膜２２０の形状が確定する。

次に、図２１に示すように、露出表面に電極側壁酸化膜３２０となるシリコン酸化膜を熱酸化法で形成する。そして、イオン注入法を用いてｎ＋型のソース・ドレイン領域９０を形成して、全面を覆うようにシリコン酸化膜等の層間絶縁膜２００をＣＶＤ法で形成する。その後は、配線層等を形成して、不揮発性半導体メモリセルを完成させる。

本実施形態を用いれば、ＥＯＴの増加を抑制し、ＥＦＴを増加させるとともに、特にｐ−ｍｅｔａｌの制御ゲート層２５０に対して、高温熱処理後のＥＷＦ低下を抑制することが可能となる。

本発明は、上述した実施形態に限定されることなく、発明の要旨を逸脱しない範囲において、適宜設計変更することができる。

以下、実施例に基づいて本発明の一例を具体的に説明する。

（実施例）
本発明において、界面層３０を導入することの効果を検証するため、以下の通りシミュレーションを行った。

金属層４０には、ｐ−ｍｅｔａｌを用いた。ここでは、白金（Ｐｔ）を用いた。また、絶縁膜２０にはＨｆＯ_２を用いた。金属層４０と絶縁層２０の間にＣＮを含むことを特徴とするＨｆＣＮのモノレイヤー層、つまり界面層３０を導入することにより、金属層４０のＥＷＦについて調べた。

図２２は、Ｐｔ結晶とＨｆＯ_２結晶との間にＨｆＣＮから構成される界面層３０が導入されている場合と、されていない場合を示した結晶構造の単位格子についての模式図である。

図２２（ａ）は、Ｐｔ結晶とＨｆＯ_２結晶との間にＨｆＣＮから構成される界面層３０が導入されている場合の結晶構造の模式図を示し、図２２（ｂ）はＰｔ結晶とＨｆＯ_２結晶との間にＨｆＣＮから構成される界面層３０が導入されていない場合の結晶構造の単位格子についての模式図を示している。また、界面は酸素原子から構成されている。なお、図２２に、ＨｆＣＮから構成される界面層３０が導入されている場合と導入されていない場合の構造を比較しやすくするため、界面層３０にあたる部分を破線で囲って示す。

これらの単位格子について、三次元周期境界条件の下で解析を行った。最上層のＰｔ結晶の表面は真空に接し、最下層のＨｆＯ_２結晶の底面を中心に、上下対称となる構造をモデルとして用いた。即ち、図２２（ａ）では、Ｐｔ／ＨｆＣＮ／ＨｆＯ_２／ＨｆＣＮ／Ｐｔという構造をモデルとして用い、図２２（ｂ）では、Ｐｔ／ＨｆＯ_２／Ｐｔという構造をモデルとして用いた。

ＨｆＣＮから構成される界面層３０を導入した場合と導入していない場合の構造モデルの実効仕事関数を求めるため、密度汎関数理論に基づく第一原理擬ポテンシャルを用いた第一原理電子構造計算ソフトにより、構造緩和シミュレーションを行った。このソフトでは、基底関数に平面波基底を用いている。

ＥＷＦの変化は、界面の双極子モーメントにより、金属及び絶縁体のバンド端の準位が相対的に変化する結果生じると考えられている。ここで、ＥＷＦはフェルミ準位をゼロとして測った価電子帯上端（ＶＢＭ）のエネルギー値（価電子帯バンドオフセット：Ｖａｌｅｎｃｅ Ｂａｎｄ Ｏｆｆｓｅｔ：ＶＢＯ）を用いて、次の理論式から予測することができる。

ＥＷＦ＝χ＋（ｋα＋１）Ｅ’_ｇ−ＶＢＯ’
ｋ＝Ｅ_ｇ／Ｅ’_ｇ―１
α＝Ｄ_ｃ／（Ｄ_ｃ＋Ｄ_ｖ）
ＶＢＯ’＝−ＶＢＯ
ここで、χは電子親和力であり、Ｅ_ｇは実測のバンドギャップ、Ｅ’_ｇは計算で得られるバンドギャップ、Ｄ_ｃは絶縁体の伝導体の実効的状態密度、Ｄ_ｖは絶縁体の価電子帯の実効的な状態密度である。

Ｐｔ／ＨｆＯ_２構造については、上記に記載した値は次のようになった。

χ＝２．５、ｋ＝０．６６７、α＝０．８３８、Ｅ’_ｇ＝３．６
次に、ＨｆＣＮから構成される界面層３０が導入された場合の構造（Ｐｔ／ＨｆＣＮ／ＨｆＯ_２／ＨｆＣＮ／Ｐｔ）と導入されていない場合の構造（Ｐｔ／ＨｆＯ_２／Ｐｔ）のそれぞれについて、ＶＢＯ値を求めた。

一般に、バンド端は、状態密度（Ｄｅｎｓｉｔｙ Ｏｆ Ｓｔａｔｅｓ：ＤＯＳ）から求めることができる。金属／絶縁体界面の構造モデルには、バンドギャップは存在しない。このために、絶縁体領域のバンド端を、界面から離れた場所にある原子周りの状態密度を調べて求める。さらに、ＨｆＯ_２の場合はＨｆの５ｓ軌道の深い準位が鋭いピークとなり、この位置をバルク結晶の値と比較することで、正確なＶＢＯ値を求めることができる。

図２３は、上記方法によって求めたＨｆＣＮから構成される界面層３０を導入した場合と導入していない場合のＶＢＯ値（Ｈｆの５ｓ軌道準位のシフト）と界面エネルギー値の計算結果を示す図である。

ＨｆＣＮから構成される界面層３０の導入によって、ＶＢＯ値が−１．１ｅＶから−０．５ｅＶに増加した。これは、界面のダイポールが０．６ｅＶ増加したことを示し、ＥＷＦが増加したことに値する。また、これと同時に、界面エネルギーが−２ｅＶから−３ｅＶに減少した。これは、１ｅＶ安定化したことを示している。

以上のことから、本実施例によって、ＨｆＣＮから構成される界面層３０挿入の効果が確認された。

以上、本発明を実施例に基づいて具体的に説明した。しかし、本発明はこれらの記述に限定されるものではない。上記の実施例に関して、当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、本発明の実施例が備える各要素およびその配置などは、例示したものに限定されるわけではなく適宜変更することができる。

また、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。

１０ … 半導体基板
２０ … 絶縁膜
３０ … 界面層
４０ … 金属層
５０ … ゲート電極
６０ … 側壁絶縁膜
７０ … チャネル領域
８０ … 浅い拡散領域
９０ … ソース・ドレイン領域
１００ … サリサイド
１１０ … 素子分離領域
１２０ … ＮＭＩＳＦＥＴ形成領域
１３０ … ＰＭＩＳＦＥＴ形成領域
１４０ … Ｐ型ウエル領域
１５０ … Ｎ型エクステンション層
１６０ … Ｎ型拡散層
１７０ … Ｎ型ウエル領域
１８０ … Ｐ型エクステンション層
１９０ … Ｐ型拡散層
２００ … 層間絶縁膜
２１０ … 溝
２２０ … 第１の絶縁膜（トンネル絶縁膜）
２３０ … 第１の導電層（浮遊ゲート層）
２３５ … トラップ層
２４０ … 第２の絶縁膜（電極間絶縁膜）
２４５ … 第２の絶縁膜（ブロック膜）
２５０ … 第２の導電層（制御ゲート層）
２５５ … 導電層（制御ゲート層）
２８０ … マスク材
２９０ … 素子分離溝
３００ … 素子分離絶縁膜
３１０ … スリット部
３２０ … 電極側壁酸化膜

Claims (8)

1. 半導体基板と、
   前記半導体基板上に形成された絶縁膜と、
   前記絶縁膜上に形成され、且つ、ＣＮ基又はＣＯ基を含む界面層と、
   前記界面層上に形成された金属層と、
   を備えたことを特徴とする半導体装置。
2. 半導体基板上に形成された絶縁膜と、
   前記絶縁膜上に形成され、且つ、ＣＮ基又はＣＯ基を含む界面層と、
   前記界面層上に形成されたゲート電極と、
   前記半導体基板内に形成され、且つ、前記絶縁膜の下に形成されたチャネル領域と、
   前記半導体基板内に形成され、且つ、前記チャネル領域を挟んで形成されたソース・ドレイン領域と、
   を備えたことを特徴とする半導体装置。
3. 半導体基板と、
   前記半導体基板内で互いに離間して形成されたソース・ドレイン領域と、
   前記ソース・ドレイン領域の間であって、前記半導体基板上に形成されたトンネル絶縁膜と、
   前記トンネル絶縁膜上に形成された浮遊ゲート層と、
   前記浮遊ゲート層上に形成された電極間絶縁膜と、
   前記電極間絶縁膜上に形成され、且つ、ＣＮ基又はＣＯ基を含む界面層と、
   前記界面層上に形成された制御ゲート層と、
   を備えたことを特徴とする半導体装置。
4. 半導体基板と、
   前記半導体基板内で互いに離間して形成されたソース・ドレイン領域と、
   前記ソース・ドレイン領域の間であって、前記半導体基板上に形成されたトンネル絶縁膜と、
   前記トンネル絶縁膜上に形成されたトラップ層と、
   前記トラップ層上に形成されたブロック膜と、
   前記ブロック膜上に形成され、且つ、ＣＮ基又はＣＯ基を含む界面層と、
   前記界面層上に形成された制御ゲート層と、
   を備えたことを特徴とする半導体装置。
5. 前記界面層が、２原子層以下であることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
6. 前記界面層がＨｆを含むことを特徴とする請求項１〜４の何れか１項に記載の半導体装置。
7. 前記半導体基板上に形成された前記絶縁膜がＨｆＯ_２を含むことを特徴とする請求項１に記載の半導体装置。
8. 前記金属層、又は前記ゲート電極、又は前記制御ゲート層がシリコンのミッドギャップよりも大きな仕事関数を有する金属であることを特徴とする請求項１〜４の何れか１項に記載の半導体装置。

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