JP2012160723A - 半導体メモリ装置 - Google Patents

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Abstract

【課題】短チャネルでも動作するフローティングゲートを有する半導体メモリ装置を提供する。
【解決手段】フローティングゲート１０４に窒化インジウム、窒化亜鉛等の仕事関数が５．５電子ボルト以上の高仕事関数化合物半導体を用いる。このことにより、基板１０１とフローティングゲート１０４の間のフローティングゲート絶縁膜１０３のポテンシャル障壁が従来のものより高くなり、フローティングゲート絶縁膜１０３を薄くしても、トンネル効果による電荷の漏洩を低減できる。フローティングゲート絶縁膜１０３をより薄くできるのでチャネルをより短くできる。
【選択図】図１

Description

本発明は、フローティングゲート型半導体メモリ装置に関する。
フラッシュメモリ等のフローティングゲートに電荷を蓄積することによってデータを記憶する半導体メモリ装置（以下、ＦＧメモリ装置という）は、近年、多くの電子機器、家電製品等に使用されている。ＦＧメモリ装置は高集積され、それに伴って、ビット単価も低下している。
従来、フローティングゲートにはシリコンが用いられることが多かった（例えば、特許文献１参照）が、近年では、シリコン以外の材料を用いる試みも報告されている（例えば、非特許文献１参照）。また、半導体微粒子をフローティングゲートの代わりに用いることも提案されている（例えば、特許文献２、３参照）。
米国特許第６８１５７５５号明細書 米国特許第７５５０８０２号明細書 米国特許第７４８２６１９号明細書
Ｌ．Ｃｈｅｎ ｅｔ ａｌ．， "Ｐｏｌｙ−Ｓｉ Ｎａｎｏｗｉｒｅ Ｎｏｎｖｏｌａｔｉｌｅ Ｍｅｍｏｒｙ Ｗｉｔｈ Ｎａｎｏｃｒｙｓｔａｌ Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ−Ｏｘｉｄｅ Ｃｈａｒｇｅ−Ｔｒａｐｐｉｎｇ Ｌａｙｅｒ"， ＩＥＥＥ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ Ｌｅｔｔｅｒｓ， Ｖｏｌ． ３１， Ｎｏ． １２， ｐ． １４０７， （２０１０）．
このようにＦＧメモリ装置の微細化には目を見張るものがあり、チャネル長３０ｎｍ以下のＦＧメモリ装置も実用化されつつあるが、一方で、物理的な限界に差しかかりつつもある。すなわち、物理的なスケーリングの限界である。
ＦＧメモリ装置では、フローティングゲートに電荷を一定期間（一般的には１０年間）保持することが求められる。そのためにはフローティングゲートを取り巻く絶縁膜（フローティングゲート絶縁膜やコントロールゲート絶縁膜等）の厚さを無制限に薄くできない。
例えば、フローティングゲートとしてシリコンを、フローティングゲート絶縁膜として酸化シリコンを使用するのであれば、フローティングゲート絶縁膜の厚さを６ｎｍ以下とすると、トンネル効果により、フローティングゲートの電荷が漏洩し、電荷を１０年間も保持できないことが指摘されている（特許文献１参照）。
一方で、フローティングゲート絶縁膜の厚さが６ｎｍより大きければ、チャネル長を２０ｎｍ以下とすることは難しい。仮にチャネル長を２０ｎｍ以下としても、短チャネル効果により、トランジスタのオンオフ比を十分に大きくできず、マトリクス駆動が困難なためである。
このような現状を鑑みて、本発明では、フローティングゲート絶縁膜をより薄くできるＦＧメモリ装置を提供することを課題とする。また、本発明では、新規の半導体装置（特に、トランジスタ）を提供することを課題とする。また、新規の半導体装置の駆動方法（特に、トランジスタの駆動方法）を提供することを課題とする。さらに、新規の半導体装置の作製方法（特に、トランジスタの作製方法）を提供することを課題とする。
また、本発明では、性能の向上したあるいは消費電力が低減できる半導体装置（特に、トランジスタ）を提供することを課題とする。また、性能の向上したあるいは消費電力が低減できる半導体装置の駆動方法（特に、トランジスタの駆動方法）を提供することを課題とする。さらに、性能の向上したあるいは消費電力が低減できる半導体装置の作製方法（特に、トランジスタの作製方法）を提供することを課題とする。本発明では以上の課題の少なくとも１つを解決する。
本発明の一態様は、フローティングゲートの材料として、インジウムあるいは亜鉛の少なくとも一つと窒素とを有する仕事関数が５．５電子ボルト以上の高仕事関数のｎ型半導体（以下、高仕事関数化合物半導体ともいう）を用いることを特徴とするＦＧメモリ装置である。
上記のＦＧメモリ装置において、フローティングゲートの材料のキャリア濃度は１×１０１９ｃｍ−３以上であることが好ましい。さらに、上記のＦＧメモリ装置において、フローティングゲート絶縁膜の厚さは２ｎｍ以上４ｎｍ以下とすることが好ましい。
ここで高仕事関数化合物半導体は、５原子％以上５０原子％以下の濃度の窒素を有する。また、高仕事関数化合物半導体は、５原子％以上６６．７原子％以下の濃度の亜鉛あるいは、５原子％以上５０原子％以下の濃度のインジウムを有することが望ましい。
また、高仕事関数化合物半導体では、原子番号が２０以下の金属元素の濃度を１％以下、好ましくは０．０１％以下とするとよい。また、高仕事関数化合物半導体は、酸素や他の原子番号２１以上の金属元素を有していてもよい。また、高仕事関数化合物半導体は水素を０．０１原子％乃至１０原子％含有していてもよい。
また、好ましくは、高仕事関数化合物半導体は、ウルツ鉱型の結晶構造を有する単結晶もしくは多結晶体である。なお、高仕事関数化合物半導体はウルツ鉱型以外の六方晶の結晶構造を有してもよい。
上述の高仕事関数化合物半導体の電子親和力は５．５電子ボルト以上である。そのため、真空準位から４電子ボルト乃至５電子ボルト下の準位（典型的には真空準位から４．９電子ボルト下の準位）に形成される多くの欠陥準位がドナーとなり、特にドーピング処理を施さずとも、１×１０１９ｃｍ−３以上、好ましくは１×１０２０ｃｍ−３以上の電子濃度を有するｎ型の半導体となる（詳しくは、Ｗ． Ｗａｌｕｋｉｅｗｉｃｚ， ”Ｉｎｔｒｉｎｓｉｃ ｌｉｍｉｔａｔｉｏｎｓ ｔｏ ｔｈｅ ｄｏｐｉｎｇ ｏｆ ｗｉｄｅ−ｇａｐ ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ”， Ｐｈｙｓｉｃａ Ｂ ３０２−３０３， ｐ１２３−１３４ （２００１）．参照）。
上述の高仕事関数化合物半導体の一例として化学式ＩｎＮとして知られる窒化インジウムがある。窒化インジウムはバンドギャップが０．７電子ボルト以下の半導体であるが、その電子親和力は５．６電子ボルトである。窒化インジウムはウルツ鉱型構造であることが知られている。
他の例として化学式Ｚｎ３Ｎ２として知られる窒化亜鉛がある。窒化亜鉛についてはその物性値についての詳細は知られていないが、電子親和力は５．５電子ボルト程度である。窒化亜鉛は立方晶型構造であることが知られている。
このような高仕事関数化合物半導体の作製には、公知のスパッタリング法、真空蒸着法、イオンプレーティング法、ＭＢＥ（ｍｏｌｅｃｕｌａｒ ｂｅａｍ ｅｐｉｔａｘｙ）法、ＣＶＤ法（ＭＯＣＶＤ（ｍｅｔａｌ ｏｒｇａｎｉｃ ＣＶＤ）法やＡＬＤ（ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ）法）等を用いればよい。
例えば、窒化ガリウムインジウム（Ｉｎ１−ａＧａａＮ）をＭＯＣＶＤ法で作製するのであれば、原料ガスとして、トリメチルインジウム（（ＣＨ３）３Ｉｎ）とトリメチルガリウム（（ＣＨ３）３Ｇａ）とアンモニアを用い、基板温度は３５０℃乃至５５０℃とすればよい。
上記のように、高仕事関数化合物半導体の仕事関数は５．５電子ボルト以上である。そのため、これに酸化シリコンを接合した場合、酸化シリコンの伝導帯下端と高仕事関数化合物半導体のフェルミ準位との差は４．６電子ボルトとなる。これは、酸化シリコンの伝導帯下端とｎ型シリコンのフェルミ準位との差の３．２電子ボルトや酸化シリコンの伝導帯下端とｐ型シリコンのフェルミ準位との差の４．３電子ボルトよりも大きいため、フローティングゲートの材料とした場合には、フローティングゲート絶縁膜がより大きなポテンシャル障壁となる。
そのため、フローティングゲート絶縁膜を従来以上に薄くしても、トンネル効果によるフローティングゲートからの電荷の流出を防止できる。フローティングゲート絶縁膜を薄くすることにより、よりチャネル長を小さくすることができる。例えば、フローティングゲート絶縁膜の厚さを２ｎｍとすると、チャネル長７ｎｍのＦＧメモリ装置も作製できる。
なお、上記では、フローティングゲート絶縁膜として酸化シリコンを例にして説明したが、他の絶縁材料であっても同様である。
本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の例を示す図である。 本発明の半導体メモリ装置の作製方法の例を説明する図である。 本発明の半導体メモリ装置のバンド状態と電気特性の例を説明する図である。 本発明の半導体メモリ装置の例を示す図である。
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異なる態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、以下の実施の形態の記載内容に限定して解釈されるものではない。
（実施の形態１）
図１（Ａ）に、本実施の形態のＦＧメモリ装置の例を図示する。ここでは、トランジスタのチャネル方向の断面模式図を示す。トランジスタはｐ型の単結晶シリコンの基板１０１上に厚さ５ｎｍ以上１００ｎｍ以下の高仕事関数化合物半導体よりなるフローティングゲート１０４と基板１０１との間に適切な厚さのフローティングゲート絶縁膜１０３を有する。
なお、基板１０１はシリコン以外にもゲルマニウム、砒化ガリウム、アンチモン化ガリウム等の電子親和力が３．５電子ボルト乃至４．５電子ボルトで、バンドギャップが１．５電子ボルト以下の半導体材料を用いることができる。
フローティングゲート１０４の幅は、トランジスタのチャネル長を決定する上で重要な要素であるが、５０ｎｍ以下、好ましくは２０ｎｍ以下とする。さらに、フローティングゲート絶縁膜１０３の厚さは２ｎｍ乃至４ｎｍとするとよい。
基板１０１には、ソース１０２ａ、ドレイン１０２ｂを形成する。その際には、図に示すように、ソース１０２ａおよびドレイン１０２ｂは公知のＶＬＳＩ技術で使用される、いわゆるエクステンション領域と同様に形成すると短チャネル効果を防止する上で効果的である。なお、短チャネル効果を防止するには、基板１０１の不純物濃度も適切な値とするとよい。
フローティングゲート１０４上には、適切な厚さのコントロールゲート絶縁膜１０５を介して、コントロールゲート１０６を設ける。コントロールゲート絶縁膜１０５の厚さも２ｎｍ乃至２０ｎｍとできる。コントロールゲート絶縁膜１０５はフローティングゲート絶縁膜１０３よりも厚いほうが好ましい。
なお、高仕事関数化合物半導体の仕事関数は５．５電子ボルトとｐ型シリコン（仕事関数は５．１５電子ボルト）よりも大きいため、チャネル領域の電子状態に大きな影響を与える。具体的には、チャネル表面に正孔を誘起する作用が大きい。その結果、トランジスタがｎ型で、チャネル表面がｐ型であると、しきい値が過大となり、スイッチングが適切にできないこともある。そこで、図１（Ｂ）に示すようにフローティングゲート１０４の直下の部分にｎ型領域１０７を形成してもよい。
また、短チャネル効果を防止するために図１（Ｃ）に示すように、ソース１０２ａ、ドレイン１０２ｂの周囲に、ハロー領域１０８ａ、１０８ｂ（基板１０１よりもｐ型不純物の濃度の高い領域）を設けてもよい。ハロー領域１０８ａ、１０８ｂを形成する場合には、チャネル近傍のソース１０２ａ、ドレイン１０２ｂの深さを比較的厚くしてもよい。例えば、図１（Ｃ）に示す深さｄ１をチャネル長の２倍以下としてもよい。
もちろん、図１（Ａ）に示す構造のトランジスタにおいてもハロー領域１０８ａ、１０８ｂを形成してもよい（図５（Ａ）参照）。なお、このようにハロー領域１０８ａ、１０８ｂで、ソース１０２ａ、ドレイン１０２ｂを囲む場合には、基板１０１の不純物濃度は極めて低くしてもよく、また、その導電型はｎ型でもｐ型でもよい。
基板１０１はチャネルの形成される領域を含むが、その部分の不純物濃度を低くすることにより、短チャネルのトランジスタのしきい値のばらつきを低減できる。例えば、チャネル長２０ｎｍ以下で十分にしきい値のばらつきを低減するには、チャネルの形成される部分の不純物濃度は１×１０１５ｃｍ−３以下、好ましくは、１×１０１３ｃｍ−３以下とするとよい。
なお、高仕事関数化合物半導体をフローティングゲートとして用いる場合には、その仕事関数の大きさにより、チャネル近傍の正孔濃度が非常に大きくなり、例え、ｐ型不純物が全くドーピングされていなくとも、ソース１０２ａ、ドレイン１０２ｂからの電子の流入を阻止できる。
その効果に着目すれば、チャネルの形成される部分にｐ型不純物をドーピングする必要はなく、例えば、図５（Ｂ）に示すように、ソース１０２ａ、ドレイン１０２ｂの下部にのみハロー領域（あるいはそれに相当する不純物領域）１０８ａ、１０８ｂを設けてもよい。
この場合には、チャネルの形成される部分に濃度の高いｐ型の不純物を導入する必要がないため、さらにトランジスタのしきい値のばらつきを低減できる。なお、短チャネル効果を防止する上では、ソース１０２ａ、ドレイン１０２ｂの深さｄ３は、チャネル長の０．７５倍以下、好ましくは０．５倍以下とするとよい。図５（Ｂ）に示す技術思想を図１（Ａ）のトランジスタに適用すれば、図５（Ｃ）に示すようなハロー領域１０８ａ、１０８ｂを有するトランジスタが得られる。
特に図５（Ｂ）および図５（Ｃ）のように、ハロー領域１０８ａおよび１０８ｂがチャネル領域の外側に形成されるということは、イオン注入法によりハロー領域１０８ａおよび１０８ｂを形成する際に、イオンがチャネル領域上のフローティングゲート絶縁膜１０３を通過することもないので、フローティングゲート絶縁膜１０３にトラップ準位等が形成されることがなく、トランジスタの信頼性を高める上で好ましい。
図１（Ａ）に示すトランジスタの中央部の線分ＡＢにおけるエネルギーバンドの状態の例を図４（Ａ）に示す。なお、ここでは、コントロールゲート１０６、ソース１０２ａ、ドレイン１０２ｂの電位は等しく、フローティングゲートには電荷がないものとする。また、Ｅｆはフェルミ準位、Ｅｃは伝導帯下端、Ｅｖは価電子帯上端を意味する。コントロールゲートとしては、仕事関数４．９電子ボルトの金属を想定するが、一般によく用いられるｎ型シリコンであっても同様である。
図４（Ａ）はコントロールゲート１０６から、フローティングゲート１０４を経由して、基板１０１に向かう部分のエネルギーバンドの様子である。基板１０１は極めて不純物濃度が低いものとするが、表面付近では、高仕事関数化合物半導体（図では仕事関数は５．５電子ボルト）よりなるフローティングゲート１０４の影響を受けて正孔濃度が高くなる。
なお、上述のとおり、高仕事関数化合物半導体はｎ型となるので、そのフェルミ準位は伝導帯下端と同程度か上となる。図ではキャリア濃度が１×１０２１ｃｍ−３程度の縮退した状態である場合を示している。
図中のエネルギー差Ｅ１は、（フローティングゲート１０４の仕事関数）−（フローティングゲート絶縁膜１０３の電子親和力）、エネルギー差Ｅ２は、（基板１０１の仕事関数）−（フローティングゲート絶縁膜１０３の電子親和力）で与えられる。フローティングゲート絶縁膜１０３を酸化シリコン（電子親和力０．９電子ボルト）とすると、Ｅ１＝４．６［電子ボルト］、Ｅ２＝４．０［電子ボルト］である。
また、Ｅ４はフローティングゲート絶縁膜１０３に接する部分の基板１０１の伝導帯下端Ｅｃとフェルミ準位Ｅｆのエネルギー差であり、上述の通り、仕事関数の大きな高仕事関数化合物半導体をフローティングゲート１０４に用いるため、通常、０．８電子ボルト以上となる。
さらに、Ｅ３は、Ｅ１−Ｅ２−Ｅ４で与えられる。Ｅ４＝１．１［電子ボルト］とした場合、Ｅ３＝１．２［電子ボルト］である。ここで、何らかの要因で伝導帯に存在する電子がフローティングゲート１０４に移動する場合には、Ｅ２＋Ｅ３＝４．４［電子ボルト］のポテンシャル障壁を越える必要がある。
一方、公知のＦＧメモリ装置のようにシリコンをフローティングゲートとして用いた場合には、同様なポテンシャル障壁は３．２電子ボルトでしかない。このように、高仕事関数化合物半導体をフローティングゲート１０４に用いると、ポテンシャル障壁が、１電子ボルト以上も高いため、電子が移動する確率（トンネル確率）は著しく小さい。したがって、高仕事関数化合物半導体をフローティングゲートに用いる場合には、フローティングゲート絶縁膜１０３をより薄くできる。
図１（Ａ）に示すトランジスタはフローティングゲート１０４が帯電していない場合には、図４（Ｂ）に曲線３０１で示すゲート電圧（Ｖｇ）−ドレイン電流（Ｉｄ）特性を示す。そして、フローティングゲート１０４が正に帯電していると、曲線３０２で示すように、特性がマイナス側に移動し、フローティングゲート１０４が負に帯電していると、曲線３０３で示すように、特性がプラス側に移動する。なお、図４（Ｂ）は、特性の変化をわかりやすく説明するためのものである。
高仕事関数化合物半導体をフローティングゲート１０４に用いると、公知のＦＧメモリ装置よりしきい値が１ボルト以上も大きい。しきい値は基板１０１（あるいはチャネルが形成される部分）の不純物濃度にも依存するが１．６ボルト以上となる。このような大きなしきい値を持つトランジスタは通常のＭＯＳトランジスタでは使用しづらいが、ＦＧメモリ装置であれば問題とならないこともある。
例えば、データ１はフローティングゲート１０４が正に帯電（しきい値が０．６ボルト程度）、データ０はフローティングゲート１０４が帯電していない（しきい値が１．６ボルト程度）、とすると、コントロールゲート１０６の電圧が１Ｖのとき、データ１であればトランジスタはオンであり、データ０のときはオフである。また、コントロールゲート１０６の電圧を０Ｖとすれば、データ１もデータ０でもオフである。すなわち、ＮＯＲ型のメモリ回路として用いるのに好適である。
（実施の形態２）
図２（Ａ）に、本実施の形態のＦＧメモリ装置の例を図示する。なお、一部の記載については実施の形態１を参酌できる。ここでは、トランジスタのチャネル方向の断面模式図を示す。トランジスタはｎ型の単結晶シリコンの基板２０１上に厚さ５ｎｍ以上１００ｎｍ以下の高仕事関数化合物半導体よりなるフローティングゲート２０４と、基板２０１との間に適切な厚さのフローティングゲート絶縁膜２０３を有する。
フローティングゲート２０４の幅は、５０ｎｍ以下、好ましくは２０ｎｍ以下、より好ましくは１０ｎｍ以下とする。さらに、フローティングゲート絶縁膜２０３の厚さは２ｎｍ乃至４ｎｍとするとよい。
基板２０１には、ｐ型の不純物をドープして、ソース２０２ａ、ドレイン２０２ｂを形成する。フローティングゲート２０４上には、適切な厚さのコントロールゲート絶縁膜２０５を介して、コントロールゲート２０６を設ける。コントロールゲート絶縁膜２０５の厚さも２ｎｍ乃至２０ｎｍとできる。
フローティングゲート２０４に高仕事関数化合物半導体を用いているため、基板２０１のフローティングゲート２０４直下の部分は正孔濃度が高くなっている。フローティングゲート２０４を正に帯電させると、基板２０１のフローティングゲート２０４直下の部分の正孔濃度が低下する。
ソース２０２ａ、ドレイン２０２ｂとの間のパンチスルー電流を防止するためには、図２（Ｂ）に示すようにソース２０２ａ、ドレイン２０２ｂの底面及び側面に接する領域の一部にｎ型不純物をドーピングしてｎ型領域２０８を形成してもよい。なお、このような方法を採用すれば、基板２０１（および、ｎ型領域２０８で基板２０１から分離される弱いｎ型領域２０７）の不純物濃度は可能な限り低くできるので、しきい値ばらつきを低減する上で好適である。
また、図２（Ｃ）に示すように、フローティングゲート２０４とソース２０２ａ、ドレイン２０２ｂとの間に幅ｄ２のオフセット領域を形成してもよい。
（実施の形態３）
図２（Ｂ）と図２（Ｃ）の特徴を併せ持つＦＧメモリ装置の作製方法の例について図３を用いて簡単に説明する。なお、多くの工程は公知の半導体技術を用いればよいので詳細はそれらを参照できる。
まず、ｎ型高抵抗単結晶シリコン（不純物濃度は１×１０１３ｃｍ−３乃至１×１０１７ｃｍ−３）の基板２０１の深さ１０ｎｍ乃至２００ｎｍの部分にｎ型不純物をドーピングしてｎ型領域２０８を形成する。ｎ型不純物元素としては砒素のように深さを精密に制御できるものを用い、不純物濃度としては１×１０１８ｃｍ−３乃至１×１０２０ｃｍ−３とすればよい。この結果、基板表面付近の浅い部分に弱いｎ型領域２０７（基板２０１と同じ不純物濃度を有する）が分離される。
あるいは、ｎ型領域２０８の表面に、弱いｎ型領域２０７をエピタキシャル成長させてもよい。その場合には、弱いｎ型領域２０７の厚さは５ｎｍ乃至５０ｎｍ（好ましくは５ｎｍ乃至２０ｎｍ）、不純物濃度は、１×１０１１ｃｍ−３乃至１×１０１７ｃｍ−３とすればよく、また、弱いｎ型領域２０７の不純物濃度は基板２０１と異なってもよい。
そして、弱いｎ型領域２０７上にフローティングゲート絶縁膜２０３を形成する。フローティングゲート絶縁膜２０３としては、例えば、厚さ２ｎｍ乃至４ｎｍの熱酸化によって得られる酸窒化シリコン膜を用いればよい（図３（Ａ）参照）。
その後、反応性スパッタリング法で酸窒化亜鉛もしくは酸窒化インジウム、酸窒化インジウム亜鉛、酸窒化インジウム亜鉛ガリウム（組成式はＩｎａＧａｂＺｎｃＯｄＮｅ、（０≦ａ≦１、０≦ｂ≦１、０≦ｃ≦１、０≦ｄ≦１、０≦ｅ≦１））等の仕事関数の高い酸窒化物膜（以下、高仕事関数酸窒化物膜という）を成膜する。
例えば、酸窒化亜鉛を成膜するには、酸化亜鉛をターゲットにして、窒素濃度が５０％以上かつ酸素濃度が５％以下の雰囲気という条件を採用すればよい。同様に、酸窒化インジウム、酸窒化インジウム亜鉛、酸窒化インジウム亜鉛ガリウムを成膜するには、窒素濃度が５０％以上かつ酸素濃度が５％以下の雰囲気で、それぞれ、酸化インジウム、酸化インジウム亜鉛、酸化インジウム亜鉛ガリウムをターゲットとして用いればよい。
また、その際には、基板温度は１００℃乃至６００℃、好ましくは１５０℃乃至４５０℃とするとよい。また、成膜後、１００℃乃至６００℃、好ましくは１５０℃乃至４５０℃の非酸化性雰囲気で熱処理してもよい。
なお、スパッタリング法以外にも、ＡＬＤ法やＣＶＤ法（ＭＯＣＶＤ法等）を採用してもよい。特に、基板へのダメージの少ないＡＬＤ法やＣＶＤ法を用いることが好ましい。
高仕事関数酸窒化物膜の厚さは５ｎｍ乃至１００ｎｍとすればよい。厚さ５ｎｍ未満では、仕事関数の影響が基板２０１表面に及ばず、また、厚さが１００ｎｍを超えると、高仕事関数酸窒化物膜の抵抗が大きくなり、回路の特性に好ましくない。上述のように、高仕事関数酸窒化物膜では界面近傍の欠陥準位がドナーとなるため、界面から遠い部分ではドナー濃度が低下し、導電性が悪化することがある。導電性を維持するには、別にドナーをドーピングすればよい。
酸化インジウム亜鉛ガリウムの例として、組成式ＩｎＧａＺｎＯ４で表されるものは、ＹｂＦｅ２Ｏ４構造と呼ばれる結晶構造を取ることが知られている（例えば、Ｍ． Ｎａｋａｍｕｒａ ， Ｎ．Ｋｉｍｉｚｕｋａ， ａｎｄ Ｔ． Ｍｏｈｒｉ ”Ｔｈｅ Ｐｈａｓｅ Ｒｅｌａｔｉｏｎｓ ｉｎ ｔｈｅ Ｉｎ２Ｏ３−Ｇａ２ＺｎＯ４−ＺｎＯ Ｓｙｓｔｅｍ ａｔ １３５０℃”， Ｊ． Ｓｏｌｉｄ Ｓｔａｔｅ Ｃｈｅｍ．， Ｖｏｌ． ９３， ｐ． ２９８−３１５ （１９９１）．参照）。
しかしながら、例えば、５原子％以上の窒素が添加されるとウルツ鉱型構造が安定相となり、それにともなって電子状態も劇的に変化する。また、ＹｂＦｅ２Ｏ４構造に比べるとウルツ鉱型構造は結晶化が容易であるため、比較的低温で結晶化する。
電子状態に関しては、例えば、バンドギャップはＹｂＦｅ２Ｏ４構造のものが３．２電子ボルト程度であるが、ウルツ鉱型構造のものでは２．２電子ボルト以下となり、また、電子親和力も、前者が４．３電子ボルト程度のものが、後者では５．５電子ボルト以上となる。電子親和力が４．９電子ボルト以上となるため、欠陥準位によりｎ型の導電性を呈することとなる。なお、水素はドナーとして機能するため、水素を添加することによってもキャリア濃度を高めることもできる。
なお、高仕事関数酸窒化物膜は、窒素や亜鉛、インジウム以外に酸素を窒素の２乃至５倍含有していると、酸化珪素との界面でのトラップ準位の発生を抑制する上で好ましい。また、高仕事関数酸窒化物膜は、水素を１原子％乃至１０原子％含有していると、界面の状況が改善され、かつ、キャリアが増加して導電率が向上するため好ましい。高仕事関数酸窒化物膜への水素の添加は成膜時以外に、ドーピング工程の終了後の水素化処理でもおこなえる。
なお、酸化インジウム亜鉛ガリウム（Ｉｎ−Ｇａ−Ｚｎ−Ｏ）の代わりに、二元系金属酸化物である、Ｉｎ−Ｓｎ−Ｏ、Ｓｎ−Ｚｎ−Ｏ、Ａｌ−Ｚｎ−Ｏ、Ｉｎ−Ｇａ−Ｏや、三元系金属酸化物であるＩｎ−Ｓｎ−Ｚｎ−Ｏ、Ｉｎ−Ａｌ−Ｚｎ−Ｏ、Ｓｎ−Ｇａ−Ｚｎ−Ｏ、Ａｌ−Ｇａ−Ｚｎ−Ｏ、Ｓｎ−Ａｌ−Ｚｎ−Ｏや、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏなどをターゲットに用いてもよい。ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ−Ｏとは、インジウム（Ｉｎ）、ガリウム（Ｇａ）、亜鉛（Ｚｎ）を有する酸化物という意味である。
その後、高仕事関数酸窒化物膜をエッチングして、フローティングゲート２０４を形成する。さらに、フローティングゲート２０４上に絶縁膜と導電性の高い金属膜や金属化合物膜を適切な厚さだけ形成する。絶縁膜としては、酸化シリコンや酸窒化シリコン以外にも、酸化ハフニウム、酸化アルミニウム、酸化ランタン等の高誘電率材料を用いることができる。例えば、酸化シリコンと高誘電率材料の積層構造とするとよい。
金属膜としてはアルミニウム、チタン、タンタル、タングステン等やそれらを５０％以上有する合金を用いることができ、金属化合物膜としては、それらの窒化物膜を用いることができる。
そして、絶縁膜と金属膜や金属化合物膜を必要な形状に加工して、コントロールゲート絶縁膜２０５、コントロールゲート２０６を形成する。次に、コントロールゲート２０６の側面に側壁２０９ａおよび２０９ｂを形成する（図３（Ｂ）参照）。
さらに、イオン注入法によりホウ素イオンを注入してソース２０２ａ、ドレイン２０２ｂを形成する。この際、ソース２０２ａ、ドレイン２０２ｂの底面は、ｎ型領域２０８の底面より浅くなるように形成するとよい（図３（Ｃ）参照）。イオン注入に用いるイオン種は、ボラン等のホウ素を含む化合物でもよい。
以上の工程により、トランジスタの主要な構造が形成される。その後は公知の半導体作製技術を用いて、シリサイド化、多層配線や電極の形成、水素化処理等をおこなえばよい。本実施の形態では基板２０１として、単結晶シリコンを用いる例を示したが、基板としては絶縁膜上に単結晶シリコン層が形成された、いわゆるシリコン・オン・インシュレータ−（ＳＯＩ）基板を用いてもよい。
１０１ 基板
１０２ａ ソース
１０２ｂ ドレイン
１０３ フローティングゲート絶縁膜
１０４ フローティングゲート
１０５ コントロールゲート絶縁膜
１０６ コントロールゲート
１０７ ｎ型領域
１０８ａ ハロー領域
１０８ｂ ハロー領域
２０１ 基板
２０２ａ ソース
２０２ｂ ドレイン
２０３ フローティングゲート絶縁膜
２０４ フローティングゲート
２０５ コントロールゲート絶縁膜
２０６ コントロールゲート
２０７ 弱いｎ型領域
２０８ ｎ型領域
２０９ａ 側壁
２０９ｂ 側壁

Claims (4)

  1. インジウムあるいは亜鉛の少なくとも一つと窒素とを有する仕事関数が５．５電子ボルト以上のｎ型半導体よりなるフローティングゲートを有することを特徴とする半導体メモリ装置。
  2. ５原子％以上５０原子％以下の濃度の窒素と、５原子％以上６６．７原子％以下の濃度の亜鉛あるいは５原子％以上５０原子％以下の濃度のインジウムを有するフローティングゲートを有することを特徴とする半導体メモリ装置。
  3. 前記フローティングゲートのキャリア濃度は１×１０１９ｃｍ−３以上であることを特徴とする請求項１もしくは請求項２のいずれか一に記載の半導体メモリ装置。
  4. 前記フローティングゲート絶縁膜の厚さが２ｎｍ以上４ｎｍ以下であることを特徴とする請求項１乃至請求項３のいずれか一に記載の半導体メモリ装置。
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