CN107431088A - 隧穿晶体管及隧穿晶体管的制造方法 - Google Patents
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Abstract
一种隧穿晶体管及隧穿晶体管的制造方法，其中，一种隧穿晶体管，包括衬底(10)、源极区域(20)、沟道(60)、两个漏极区域(70)、栅介质层(30)及栅极区域(40)，所述源极区域(20)形成于所述衬底(10)之上，所述沟道(60)形成于所述两个漏极区域(70)与所述源极区域(20)之间，所述栅介质层(30)形成于所述栅极区域(40)与所述源极区域(20)之间，所述栅介质层(30)朝向所述源极区域(20)的表面设有第一槽(30a)，且所述源极区域(20)部分收容于所述第一槽(30a)内。还提供一种隧穿晶体管的制作方法。采用线隧穿机制提高了隧穿晶体管的隧穿几率，进而增大了隧穿晶体管的隧穿电流。
Description
本发明涉及半导体技术领域，具体涉及了隧穿晶体管及隧穿晶体管的制造方法。
微电子器件一般制作在半导体衬底上然后集成电路。互补金属氧化物半导体器件(Complementary Metal Oxide Semiconductor，CMOS)是集成电路的核心元素，其尺寸和工作电压遵循摩尔(Moore)定律，以获得更优异的性能和更高的集成密度。
然而，随着CMOS晶体管尺寸的缩小，其功耗也持续增加。部分原因是因为短沟道效应引起的泄漏电流的增加，同时也归咎于CMOS器件的供电电压难以缩减。其中，CMOS器件的供电电压难以缩减主要是由于亚阈值摆幅SS受限，室温下，一般低于60mV/decade。因此，随着特征尺寸的减小，CMOS已经无法满足半导体市场的需求。进而需要一种新的器件架构来继续跟踪摩尔定律。
隧穿场效应晶体管(tunnel field effect transistor，TFET)被认为是替代CMOS器件较好的器件。目前，TFET的工作时的载流子的隧穿方向与栅电场不在同一方向上，即点隧穿机制，因此，采用点隧穿机制导致载流子隧穿效率较低，使得TFET存在隧穿电流小的缺点。
发明内容
本发明实施例提供隧穿晶体管及隧穿晶体管的制造方法，采用线隧穿机制提高了隧穿晶体管的隧穿几率，进而增大了隧穿晶体管的隧穿电流。
本发明实施例第一方面提供一种隧穿晶体管，包括：
衬底、源极区域、沟道、两个漏极区域、栅介质层及栅极区域，所述源极区域形成于所述衬底之上，所述沟道形成于所述两个漏极区域与所述源极区域之间，所述栅介质层形成于所述栅极区域与所述源极区域之间，所述栅介质层朝向所述源极区域的表面设有第一槽，且所述源极区域部分收容于所述第一槽
内。
结合第一方面，在第一方面的第一种可能的实现方式中，所述沟道还形成于所述衬底与所述源极区域之间。
结合第一方面或第一方面的第一种可能的实现方式，在第一方面的第二种可能的实现方式中，所述两个漏极区域形成于所述源极区域的两端。
结合第一方面的第二种可能的实现方式，在第一方面的第三种可能的实现方式中，所述栅极区域朝向所述栅介质层的表面设有第二槽，且所述栅介质层全部收容于所述第二槽内。
结合第一方面的第三种可能的实现方式，在第一方面的第四种可能的实现方式中，所述第一槽及所述第二槽的横截面形状均为n型，且所述第一槽及所述第二槽的开口朝向相同。
结合第一方面或第一方面的第一至第四种任一种可能的实现方式，在第一方面的第五种可能的实现方式中，所述隧穿晶体管还包括：
形成于所述栅介质层与所述源极区域之间的外延层。
结合第一方面或第一方面的第一至第五种任一种可能的实现方式，在第一方面的第六种可能的实现方式中，所述隧穿晶体管还包括：
形成于所述栅极区域两端的侧墙。
结合第一方面或第一方面的第一至第六种任一种可能的实现方式，在第一方面的第七种可能的实现方式中，所述源极区域为台阶结构或为鳍条结构。
结合第一方面或第一方面的第一至第七种任一种可能的实现方式，在第一方面的第八种可能的实现方式中，所述隧穿晶体管为N型隧穿晶体管，所述源区域进行P型离子重掺杂，所述漏极区域进行N型离子重掺杂。
结合第一方面或第一方面的第一至第七种任一种可能的实现方式，在第一方面的第九种可能的实现方式中，所述隧穿晶体管为P型隧穿晶体管，所述源区域进行N型离子重掺杂，所述漏极区域进行P型离子重掺杂。
结合第一方面的第八至第九种任一种可能的实现方式，在第一方面的第十种可能的实现方式中，所述P型离子包括硼离子、镓离子或铟离子中的至少一种，所述N型离子包括磷离子或砷离子中的至少一种。
第二方面，一种隧穿晶体管的制造方法，其特征在于，
提供衬底；
在所述衬底之上形成源极区域；
在所述源极区域与两个漏极之间形成沟道；
在栅极区域与所述源极区域之间形成栅介质层，其中，所述栅介质层朝向所述源极区域的表面设有第一槽，且所述源极区域部分收容于所述第一槽内。
结合第二方面，在第二方面的第一种可能的实现方式中，所述隧穿晶体管的制造方法还包括：
在所述栅介质层与所述源极区域之间形成一外延层。
结合第二方面，在第二方面的第二种可能的实现方式中，所述在所述衬底之上形成源极区域，包括：
在所述衬底的一表面形成未掺杂的第一半导体层；
在所述第一半导体层上形成第一层硬掩膜层并对所述第一硬掩膜层进行刻蚀，形成第一台阶式半导体层；
去除余下的所述第一层硬掩膜层，在所述第一台阶式半导体层的两端形成第二层硬掩膜层，并对所述台阶式半导体层进行离子注入形成所述源极区域。
结合第二方面的第二种可能的实现方式，在第二方面的第三种可能的实现方式中，在栅极区域与所述源极区域之间形成栅介质层，包括：去除余下的所述第二层硬掩膜层，在所述源极区域远离所述衬底的部分表面上依次沉积栅介质层及栅极；
在所述栅极表面形成第三层硬掩膜层并对所述第三硬掩膜层进行刻蚀，以形成所述栅介质层及所述栅极区域，使得所述栅介质层朝向所述源极区域的表面设有第一槽，且所述源极区域部分收容于所述第一槽内。
结合第二方面，在第二方面的第四种可能的实现方式中，所述在栅极区域与所述源极区域之间形成栅介质层，包括：
在所述衬底的一表面形成掺杂的第二半导体层；
在所述第二半导体层上形成第四层硬掩膜层并对所述第四硬掩膜层进行刻蚀，形成第二台阶式半导体层；
去除余下的所述第四层硬掩膜层，在所述第二台阶式半导体层远离所述衬底的部分表面上依次沉积栅介质层及栅极；
在所述栅极表面形成第五层硬掩膜层并对所述第五硬掩膜层进行刻蚀，以形成所述栅介质层及所述栅极区域，使得所述栅介质层朝向所述源极区域的表面设有第一槽，且所述源极区域部分收容于所述第一槽内。
结合第二方面或本发明第二方面的第一种至第四种可能的实现方式，在第二方面的第五种可能的实现方式中，所述隧穿晶体管的制造方法还包括：
在所述栅极的两端形成侧墙。
结合第二方面的第五种可能的实现方式，在第二方面的第六种可能的实现方式中，在所述衬底之上形成源极区域，所述在所述源极区域与两个漏极之间形成沟道，包括：
以侧墙及所述第五层硬掩膜层为掩膜，刻蚀所述第二台阶式半导体层，形成第一区域；
对所述第一区域进行离子注入形成第三半导体层及所述源极区域；
以侧墙及所述第五层硬掩膜层为掩膜，刻蚀所述第三半导体层，形成第二区域；
对所述第二区域进行离子注入形成所述两个漏极区域，使得在所述源极区域与两个漏极之间形成沟道。
结合第二方面的第五种可能的实现方式，在第二方面的第七种可能的实现方式中，所述在所述源极区域与两个漏极之间形成沟道，包括：
以侧墙及所述第三层硬掩膜层为掩膜，刻蚀所述第一台阶式半导体层，形成第三区域；
对所述第三区域进行离子注入形成所述两个漏极区域，以使得所述沟道形成于所述源极区域与两个漏极之间，且所述沟道还位于所述源极区域与所述衬底之间。
结合第二方面、第二方面的第一种或第二方面的第六种任一种可能的实现方式，在第二方面的第八种可能的实现方式中，所述源极区域为台阶结构。
结合第二方面、第二方面的第一种或第二方面的第六种任一种可能的实现
方式，在第二方面的第九种可能的实现方式中，所述源极区域为鳍条结构。
结合第二方面、第二方面的第一种、第三种或第四种任一种可能的实现方式，在第二方面的第十种可能的实现方式中，所述栅极朝向所述栅介质层的表面设有第二槽，且所述栅介质层部分收容于所述第二槽内。
结合第二方面的第十种可能的实现方式，在第二方面的第十一种可能的实现方式中，所述第一槽及所述第二槽的横截面形状均为n型，且所述第一槽及所述第二槽的开口朝向相同。
结合第二方面或第二方面第一种至第十一种任一种可能的实现方式，在第二方面的第十二种可能的实现方式中，所述隧穿晶体管为N型隧穿晶体管，所述源区域进行P型离子重掺杂，所述漏极区域进行N型离子重掺杂。
结合第二方面或第二方面第一种至第十一种任一种可能的实现方式，在第二方面的第十三种可能的实现方式中，所述隧穿晶体管为P型隧穿晶体管，所述源区域进行N型离子重掺杂，所述漏极区域进行P型离子重掺杂。
结合第二方面第十二种或第十三种可能实现的方式，在第二方面的第十四种可能的实现方式中，所述P型离子包括硼离子、镓离子或铟离子中的至少一种，所述N型离子包括磷离子或砷离子中的至少一种。
本发明提供的隧穿晶体管，由于所述栅介质层朝向所述源极区域的表面设有第一槽，且所述源极区域部分收容于所述第一槽内，使得源极区域的隧穿面积增大；由于所述栅介质层形成于所述栅极区域与所述源极区域之间，在隧穿晶体管发生隧穿时，源极区域表面受到栅极电场的作用，栅极电场方向和源极区域的载流子隧穿方向一致，增加了隧穿几率，且隧穿面积增大，进而提高了隧穿晶体管的隧穿电流。
为了更清楚地说明本发明实施例技术方案，下面将对实施例和现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。
图1a为本发明实施例一提供的隧穿晶体管的剖视图；
图1b为本发明实施例一提供的隧穿晶体管的俯视图；
图2a为本发明实施例二提供的隧穿晶体管的剖视图；
图2b为本发明实施例二提供的隧穿晶体管的俯视图；
图2c为本发明实施例二提供的隧穿晶体管的立体图；
图3a至图3j为本发明实施例一的隧穿晶体管的制造流程示意图；
图4a至图4j为本发明实施例二的隧穿晶体管的制造流程示意图。
本发明实施例提供隧穿晶体管及隧穿晶体管的制造方法，采用线隧穿机制提高了隧穿晶体管的隧穿几率，进而增大了隧穿晶体管的隧穿电流。
为使得本发明的发明目的、特征、优点能够更加的明显和易懂，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，下面所描述的实施例仅仅是本发明的一部分实施例，而非全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
请一并参阅图1a至图1b，为本发明实施例一提供的一种隧穿晶体管，其包括衬底10、源极区域20、沟道60、两个漏极区域70、栅介质层30及栅极区域40，所述源极区域20形成于所述衬底10之上，所述沟道60形成于所述两个漏极区域70与所述源极区域20之间，所述栅介质层30形成于所述栅极区域40与所述源极区域20之间，所述栅介质层30朝向所述源极区域20的表面设有第一槽30a，且所述源极区域20部分收容于所述第一槽30a内。隧穿时，在栅极电场的作用下，在所述栅极区域40及所述栅介质层30重叠的部分发生隧穿，形成隧穿电流。
在本实施方式中，所述衬底10可以为Si衬底。在其他实施方式中，所述衬底10也可以为锗(Ge)或者硅锗、镓砷等II-IV族、或III-V族、或者IV-IV族的二元或三元、化合物、绝缘衬底上的硅(silicon on Insulator，SOI)、或者绝缘衬底上的锗中的任意一种。
所述源极区域20为台阶结构，所述源极区域20可由以下方式形成：可在所述衬底10上沉积一层原位掺杂的半导体层，刻蚀所述半导体层的边缘得到台阶结构半导体层，刻蚀所述台阶结构半导体层的边缘而得到本发明实施例的台阶
结构的源极区域20。
具体地，在所述衬底10的一表面上的沉积一层原位掺杂半导体层，在所述半导体层的一表面的中部设置一硬掩膜层(在所述半导体层之上沉积一硬掩膜层，并刻蚀所述硬掩膜层在所述半导体层的中部余留一硬掩膜层)，对设置硬掩膜层的所述半导体层的表面进行mesa刻蚀(台阶结构刻蚀)，而得到台阶结构半导体层，在所述台阶结构半导体层的一表面上依次沉积一栅介质层及栅极，在所述栅极区域的一表面的中部设置一硬掩膜层，对设置硬掩膜层的所述栅极区域的表面进行刻蚀，以得到本发明实施例的所述栅介质层30及所述栅极区域40，在所述栅极区域40的两端形成侧墙50，以所述侧墙50为硬掩膜，刻蚀所述台阶结构半导体层，以得到第一区域，对所述第一区域进行离子注入并刻蚀，以得到第二区域及本发明实施例的源极区域20，对所述第二区域进行离子注入并刻蚀，以得到发明实施例的漏极区域70及沟道60，使得所述沟道60位于所述源极区域20与所述漏极区域70之间。
所述侧墙50的材质可为硅氧化物，氮化硅、高K电介质或者其他绝缘材料。本发明实施例中，所述侧墙50具有保护所述栅极区域40和所述源极区域20的作用。
在其他实施方式中，所述源极区域20可由以下方式形成：可对一较厚的掺杂衬底的一表面涂布光刻胶，对所述光刻胶图案化，在所述掺杂衬底的表面定义出需要刻蚀的区域及不需要刻蚀掉的区域，再对所述掺杂衬底的表面进行刻蚀，以得到以台阶结构的掺杂衬底，刻蚀所述台阶结构的掺杂衬底的边缘而得到本发明实施例的台阶结构的源极区域20。
在本实施方式中，所述栅介质层形成于所述栅极区域与所述源极区域之间，且所述栅极区域40朝向所述栅介质层30的表面设有第二槽40a，且所述栅介质层30全部收容于所述第二槽40a内，所述栅介质层30朝向所述源极区域20的表面设有第一槽30a，且所述源极区域20部分收容于所述第一槽30a内。所述第一槽40a及所述第二槽30a的横截面形状均为n型，且所述第一槽及所述第二槽的开口朝向相同，在本实施例中，所述栅介质层30的材质为二氧化硅，在其他实施例中，所述栅介质层30的材质也可以为高K电介质、硅氧化物、HfSiON，
或者其他氧化物材料等。所述栅极区域材料可为金属、多晶硅或钛化氮等。本实施方式中，由于所述源极区域20为台阶结构，在隧穿晶体管在隧穿时，所述源极区域20表面受到栅极电场的作用，在所述第一槽30a处存在水平和竖直方向的栅极电场，从而产生合电场，从而增大了隧穿几率，且由于所述源极区域20为台阶结构，增大了隧穿面积，进而增大了隧穿电流。
在一实施方式中，所述隧穿晶体管还包括外延层(未图示)，所述外延层形成于所述栅介质层30与所述源极区域20之间，所述外延层朝向所述源极区域20的表面设有第三槽，且所述源极区域20部分收容于所述第三槽内。所述栅介质层30朝向所述外延层的表面设有第一槽30a，且所述外延层3全部收容于所述第一槽30a内，所述栅介质层30形成于所述栅极区域40与所述外延层之间，且所述栅极区域40朝向所述栅介质层30的表面设有第二槽40a，且所述栅介质层30全部收容于所述第二槽40a内，所述第一槽30a、所述第二槽40a及所述第三槽的横截面形状均为n型，且所述第一槽30a、所述第二槽40a及所述第三槽的开口朝向相同，在隧穿晶体管在隧穿时，所述源极区域20表面受到栅极电场的作用，在所述第一槽30a处存在水平和竖直方向的栅极电场，从而产生合电场，从而增大了隧穿几率，且由于所述源极区域20为台阶结构，增大了隧穿面积，进而增大了隧穿电流。
本实施例中，当所述隧穿晶体管为N型隧穿晶体管，所述源极区域进行P型离子重掺杂，工作是加负向偏置电压；所述漏极区域进行N型离子重掺杂，工作时加正向偏置电压。当所述隧穿晶体管为P型隧穿晶体管，所述源极区域进行N型离子重掺杂，工作是加正向偏置电压；所述漏极区域进行P型离子重掺杂，工作时加负向偏置电压。所述P型离子包括硼离子、镓离子或铟离子中的至少一种，所述N型离子包括磷离子或砷离子中的至少一种。
请一并参阅图2a和图2c，为本发明实施例二提供的隧穿晶体管，衬底100、源极区域300、沟道200、两个漏极区域700、栅介质层400及栅极区域500，所述源极区域300形成于所述衬底100之上，所述沟道200形成于所述两个漏极区域700与所述源极区域300之间，且所述沟道200还形成于所述衬底100与所述源极区域300之间，所述栅介质层400形成于所述栅极区域500与所述源极区域300
之间，所述栅介质层400朝向所述源极区域300的表面设有第一槽400a，且所述源极区域300部分收容于所述第一槽400a内。
本实施例二与实施例一不同之处在于，所述源极区域300为鳍条结构，所述沟道200形成于所述两个漏极区域700与所述源极区域300之间，且所述沟道200还形成于所述衬底100与所述源极区域300之间。
本发明实施例提供的隧穿晶体管，由于所述源极区域300为鳍条结构，且所述源极区域300部分收容于所述第一槽300a内，在隧穿晶体管在隧穿时，所述源极区域20表面受到栅极电场的作用，在所述第一槽30a处存在水平和竖直方向的栅极电场，从而产生合电场，从而增大了隧穿几率，且由于所述源极区域20为鳍条结构，增大了隧穿面积，同时也增大了隧穿电流，进而提高了整个器件的开态电流。
下面结合图1a及图1b对本发明一实施方式中隧穿晶体管的制备流程进行介绍。请一并参阅图3a至图3j。图3a为本发明实施一的隧穿晶体管的制备流程图。可以理解的，本实施例中包含部分步骤也可以省略，其他步骤也可以根据增加。可以理解的，在其他实施方式中，以下多个步骤可合并成一个步骤，或者一个步骤可拆分成多个步骤，步骤之间的顺序可以根据需要进行调整。所述隧穿晶体管的制备流程包括以下步骤。
步骤S101，提供一衬底10，如图3b所示。在本实施方式中，所述衬底10可以为Si衬底。在其他实施方式中，所述衬底10也可以为锗(Ge)或者硅锗、镓砷等II-IV族、或III-V族、或者IV-IV族的二元或三元、化合物、绝缘衬底上的硅(silicon on Insulator，SOI)、或者绝缘衬底上的锗中的任意一种。
步骤S102，在所述衬底10的一表面上形成一台阶式半导体层20。所述台阶式半导体层20可以由以下方式形成：在所述衬底10上，沉积一层半导体层20，然后对所述半导体层20进行mesa刻蚀(台阶结构刻蚀)，而得到本发明的台阶式半导体层20。具体地，请参阅图3c，在所述衬底1上沉积一层原位掺杂的P型半导体层20，对半导体层20的一表面的中部设置一硬掩膜a(在所述半导体层20之上沉积一硬掩膜层a，并刻蚀所述硬掩膜层在所述半导体层的中部余留一硬掩膜层以得到所述硬掩膜a)。请一并参阅图3d，对表面的中部设置的硬掩
膜a的半导体层20表面进行蚀刻，从而形成所述台阶式半导体层20。由于所述硬掩膜a具有保护其覆盖的半导体层20的表面区域不被蚀刻的作用，因此，对所述设置硬掩膜a的半导体层20的表面进行蚀刻时，所述半导体层20被所述硬掩膜层a覆盖的表面及所述表面以下的区域不被蚀刻掉，而未覆盖所述硬掩膜a的半导体层的表面则由于没有保护而逐渐蚀刻掉，从而形成了所述台阶式半导体层20。其中，所述半导体层20的材料可以包括：硅、锗、硅锗、III-V族、或者III-V族化合材料等等。所述硬掩膜a的材料可以为但不局限于Si3N4。
步骤S103，在所述台阶式半导体层20远离所述衬底10的部分表面依次形成栅介质层30以及栅极区域40。
在本实施方式中，在所述台阶式半导体层20远离所述衬底10的部分表面依次形成栅介质层30以及栅极区域30可以由以下方式形成：在所述台阶式半导体层20远离所述衬底10部分表面上依次沉积一栅介质层30以及栅极区域40，然后对所述栅介质层30以及所述栅极区域40边缘进行刻蚀而得到本发明的所述栅介质层30以及所述栅极区域40。
具体地，请参阅图3e，在所述台阶式半导体层20远离所述衬底10的一表面上形成一栅介质层30，且述栅介质层30朝向所述台阶式半导体层2的一表面设有一个第一槽30a。本发明实施例中，所述栅介质层41的材质可以为但不仅限于高K电介质、硅氧化物、HfSiON，或者其他氧化物材料等。请一并参阅图3g，在所述栅介质层30远离所述台阶式半导体层20的一表面上沉积栅极材料，形成一栅极区域40，并且形成的所述栅极区域50朝向所述栅介质层30的表面上形成一个第二槽40a。本发明实施例中，所述栅极材料可为金属、多晶硅或钛化氮等。请一并参阅图3h，对所述栅极30的一表面的中部设置一硬掩膜b，请一并参阅图j，对表面的中部设置的硬掩膜b的所述栅介质层30以及所述栅极区域40进行蚀刻，从而在所述台阶式半导体层20远离所述衬底10的部分表面依次形成所述栅介质层30以及所述栅极区域40。由于所述硬掩膜b具有保护其覆盖的栅极区域40的表面及所述栅极区域40表面以下的区域不被蚀刻的作用，因此，对所述设置硬掩膜b的所述栅极区域40的表面进行蚀刻时，所述栅极区域40被所述硬掩膜层覆盖b的表面及所述表面以下的区域不被蚀刻掉，而未覆盖所述硬
掩膜b的所述栅极区域40的表面及所述表面以下的区域则由于没有保护而逐渐蚀刻掉，从而在所述台阶式半导体层20远离所述衬底10的部分表面依次形成所述栅介质层30以及所述栅极区域40。
在另一个实施方式中，步骤S103，还可以是在所述台阶式半导体层20远离所述衬底10的部分表面依次形成外延层(未图示)、栅介质层30以及栅极区域40。
具体地，利用外延工艺，比如化学气相沉积(Chemical Vapor Deposition，CVD)技术，分子束外延(Molecular beam epitaxy，MBE)技术，低压化学气相沉积(Low pressure chemical vapor deposition，LPCVD)技术，在所述台阶式半导体层20远离所述衬底10的部分表面上形成一半导体层，并且所述形成的半导体层朝向所述台阶式半导体层20的表面上形成一个第三槽。本发明实施例中，所述半导体层的材料可以为但不仅限于硅，锗，锗硅，III-V族材料等。在所述半导体层远离所述台阶式半导体层20的一表面上形成一栅介质层30，且述栅介质层30朝向所述半导体层的一表面设有一个第一槽。在所述栅介质层30远离所述半导体层的一表面上沉积栅极材料，形成一栅极区域40，并且形成的所述栅极区域40朝向所述栅介质层30的表面上形成一个第二槽。对所述栅极区域40的一表面的中部设置一硬掩膜b，对表面的中部设置的硬掩膜b的所述半导体层、所述栅介质层30以及所述栅极区域40进行蚀刻，从而在所述台阶式半导体层20远离所述衬底10的部分表面依次形成所述外延层、所述栅介质层30以及所述栅极区域40。由于所述硬掩膜b具有保护其覆盖的所述栅极区域40的表面及所述栅极区域40表面以下的区域不被蚀刻的作用，因此，对所述设置硬掩膜b的所述栅极区域40的表面进行蚀刻时，所述栅极区域40被所述硬掩膜层覆盖b的表面及所述表面以下的区域不被蚀刻掉，而未覆盖所述硬掩膜b的栅极的表面及所述表面以下的区域则由于没有保护而逐渐蚀刻掉，从而在所述台阶式半导体层20远离所述衬底10的部分表面依次形成所述外延层、所述栅介质层30以及所述栅极区域40。
所述第三槽的横截面形状和所述第二槽的横截面形状与所述第一槽的横截面形状形同，即当所述第一槽的横截面形状为n型时，所述第二槽的横截面
形状以及所述第三槽的横截面形状均为n型。
步骤S104，在所述栅极区域40的两端的形成侧墙50。请参阅图3k，所述侧墙的材质可为硅氧化物，氮化硅、高K电介质或者其他绝缘材料。本发明实施例中，所述侧墙具有保护所述栅极区域40和所述源极区域20的作用。
步骤S105，在所述台阶式半导体层20的两端形成两个漏极区域70，使得所述台阶式半导体层20与所述漏极区域70之间形成沟道。所述漏极区域70可以由以下方式形成：具体地，请参阅图3l，以所述侧墙50以及所述硬掩膜b为掩膜，对表面设置的硬掩膜b及所述侧墙50的所述台阶式半导体层20进行蚀刻，形成两个第一区域，然后选择性外延沉积本征掺杂所述第一区域，形成半导体层60，然后以所述侧墙50以及所述硬掩膜b为掩膜，对表面设置的硬掩膜b及边墙的半导体层60进行蚀刻，形成所述源极区域20及第二区域，然后在所述第二区域上进行离子注入形成两个漏极区域70，以使得所述源极区域20与所述漏极区域70形成所述沟道60。
在形成所述漏极区70域后，进行快速退火工艺，从而激活所述漏极区域70的离子。在所述源极区域20与所述漏极区域70之间形成两个沟道区域，并且所述漏极区域的厚度大于或等于所述沟道区域的厚度，以便于减少器件的整体厚度。
本实施例中，由于所述源极区域20为台阶结构，所述第一槽的横截面形状为n型，以便于在进行隧穿时，增大所述源极区域的隧穿区域。此外，由于所述第一槽的横截面形状为n型，使得所述第一槽处可同时发生点隧穿和线隧穿，从而增大了隧穿电流。
本实施例中，当所述隧穿晶体管为N型隧穿晶体管时，所述漏极进行N型离子重掺杂；当所述隧穿晶体管为P型隧穿晶体管时，所述漏极进行P型离子重掺杂；所述P型离子包括硼离子、镓离子或铟离子中的至少一种，所述N型离子包括磷离子或砷离子中的至少一种。
本实施例中，以所述隧穿晶体管为N型隧穿晶体管为例，所述漏极区域为N型掺杂，对所述第二区域进行离子注入浓度为(1019～1021cm-3)，所述离子注入为磷离子。当然，在其他实施例中，所述漏极区域也可为P型掺杂，所述离
子注入也可为硼离子、镓离子或铟离子。
步骤S106，对所述栅极区域40进行氩离子束刻蚀，在所述栅极区域40的表面进行钴和氮化钛离子束沉淀后，进行快速退火，去除氮化钛离子束和钴离子束，然后进行沉积钝化层。此步骤为后续的金属化工艺，目的是为了形成一个完整的隧穿晶体管。
下面结合图2a及图2c对本发明一实施方式中隧穿晶体管的制备流程进行介绍。请一并参阅图4a至图4j。图4a为本发明实施例二的隧穿晶体管的制备流程图。可以理解的，本实施例中包含部分步骤也可以省略，其他步骤也可以根据增加。可以理解的，在其他实施方式中，以下多个步骤可合并成一个步骤，或者一个步骤可拆分成多个步骤，步骤之间的顺序可以根据需要进行调整。所述隧穿晶体管的制备流程包括以下步骤。
步骤S201，提供一衬底100，如图4b所示。在本实施方式中，所述衬底100可以为Si衬底。在其他实施方式中，所述衬底100也可以为锗(Ge)或者硅锗、镓砷等II-IV族、或III-V族、或者IV-IV族的二元或三元、化合物、绝缘衬底上的硅(silicon on Insulator，SOI)、或者绝缘衬底上的锗中的任意一种。
步骤S202，在所述衬底100的一表面上形成一未掺杂的台阶式半导体层200。所述台阶式半导体层200可以由以下方式形成：在所述衬底100上，沉积一层未掺杂的半导体层200，然后对所述半导体层200mesa刻蚀(台阶结构刻蚀)，而得到所述台阶式半导体层200。具体地，请参阅图4c，在所述衬底100上沉积一层未掺杂的半导体层200，对所述半导体层200的一表面的中部设置一硬掩膜c。请一并参阅图4d，对表面的中部设置的硬掩膜c的所述半导体层200表面进行蚀刻，从而形成所述台阶式的半导体层200。由于所述硬掩膜c具有保护其覆盖的所述半导体层200的表面区域不被蚀刻的作用，因此，对所述设置硬掩膜c的所述半导体层200的表面进行蚀刻时，所述半导体层200被所述硬掩膜层c覆盖的表面及所述半导体层200表面以下的区域不被蚀刻掉，而未覆盖所述硬掩膜c的半导体层的表面则由于没有保护而逐渐蚀刻掉，从而形成了所述台阶式半导体层200。其中，所述半导体层200的材料可以包括：硅、锗、硅锗、III-V族、或者III-V族化合材料等等。所述硬掩膜c的材料可以为但不局限于
Si3N4。
步骤S203，通过离子注入工艺在所述台阶式半导体层200上形成一源极区域300。所述源极区域300可以由以下方式形成：蚀刻所述台阶式半导体层200中间抬起的半导体层，并通过离子注入工艺从而形成所述源极区域300。具体地，请参阅图4e，移除所述硬掩膜c，并在所述台阶式半导体层200的两侧沉积新的硬掩膜d。请一并参阅图4f，对表面的两侧设置的硬掩膜d的所述台阶式半导体层200表面进行蚀刻，在通过离子注入工艺进行离子掺杂，从而形成所述源极区域300。由于所述硬掩膜d具有保护其覆盖的所述台阶式半导体层200的表面区域不被蚀刻的作用，因此，对所述设置硬掩膜d的所述台阶式半导体层200的表面进行蚀刻时，所述台阶式半导体层200被所述硬掩膜层d覆盖的表面及所述台阶式半导体层200表面以下的区域不被蚀刻掉，而未覆盖所述硬掩膜d的半导体层的表面则由于没有保护而逐渐蚀刻掉。在形成所述源极区域300后，进行快速退火工艺，从而激活所述源极区域300的离子。
步骤S204，在所述源极区域300远离所述半导体层200的部分表面依次形成所述栅介质层400以及栅极区域500。
本实施方式中，在所述源极区域300远离所述半导体层200的部分表面依次形成所述栅介质层400以及栅极区域500可以由以下方式形成：在所述源极区域300远离所述半导体层200的部分表面上依次沉积一栅介质层400以及栅极区域500，然后对所述栅介质层400以及所述栅极区域500边缘进行刻蚀而得到本发明的所述栅介质层400以及所述栅极区域500。
具体地，请参阅图4g，在所述源极区域300远离所述半导体层200的一表面上形成一栅介质层400，且述栅介质层400朝向所述源极区域300的一表面设有一个第一槽400a，且所述源极区域300部分收容于所述第一槽400a内。本发明实施例中，所述栅介质层400的材质可以为但不仅限于高K电介质、硅氧化物、HfSiON，或者其他氧化物材料等。在所述栅介质层400远离所述源极区域300的一表面上沉积一栅极材料，形成一栅极区域500，并且形成的所述栅极区域500朝向所述栅介质层400的表面上形成一个第二槽500a，且所述栅介质层全部收容于所述第二槽500a内。本发明实施例中，所述栅极材料可为金属、多晶硅
或钛化氮等。对所述栅极区域500的一表面的中部设置一硬掩膜e，对表面的中部设置的硬掩膜e的所述栅介质层400以及所述栅极区域500进行蚀刻，从而在所述源极区域300远离所述半导体层200的部分表面依次形成所述栅介质层400以及所述栅极区域500。由于所述硬掩膜e具有保护其覆盖的所述栅极区域500的表面及所述栅极区域500表面以下的区域不被蚀刻的作用，因此，对所述设置硬掩膜e的所述栅极区域500的表面进行蚀刻时，所述栅极区域500被所述硬掩膜层覆盖e的表面及所述表面以下的区域不被蚀刻掉，而未覆盖所述硬掩膜e的所述栅极区域500的表面及所述表面以下的区域则由于没有保护而逐渐蚀刻掉，从而在所述源极区域300远离所述半导体层200的部分表面依次形成所述栅介质层400以及栅极区域500。
在一实施方式中，步骤S204，还可以是在所述源极区域300远离所述半导体层200部分表面依次形成外延层(未图示)、栅介质层400以及栅极区域500。
具体地，利用外延工艺，比如化学气相沉积(Chemical Vapor Deposition，CVD)技术，分子束外延(Molecular beam epitaxy，MBE)技术，低压化学气相沉积(Low pressure chemical vapor deposition，LPCVD)技术，在所述源极区域300远离所述半导体层200部分表面依次形成一半导体层，并且所述形成的半导体层朝向源极区域300的表面上形成一个第三槽。本发明实施例中，所述半导体层的材料可以为但不仅限于硅，锗，锗硅，III-V族材料等。在所述半导体层远离源极区域300的一表面上形成一栅介质层400，且述栅介质层400朝向所述半导体层的一表面设有一个第一槽。在所述栅介质层400远离所述半导体层的一表面上沉积一栅极材料，形成一栅极区域500，并且形成的所述栅极区域500朝向所述栅介质层400的表面上形成一个第二槽。对所述栅极区域500的一表面的中部设置一硬掩膜，对表面的中部设置的硬掩膜的所述半导体层、所述栅介质层400以及所述栅极区域500进行蚀刻，从而在所述源极区域300远离所述半导体层300部分表面依次形成外延层、栅介质层400以及栅极区域500。由于所述硬掩膜具有保护其覆盖的所述栅极区域500的表面及所述栅极区域500表面以下的区域不被蚀刻的作用，因此，对所述设置硬掩膜的所述栅极区域500的表面进行蚀刻时，所述栅极区域500被所述硬掩膜层覆盖的表面及所述
表面以下的区域不被蚀刻掉，而未覆盖所述硬掩膜的所述栅极区域500的表面及所述表面以下的区域则由于没有保护而逐渐蚀刻掉，从而在所述源极区域300远离所述半导体层200部分表面依次形成外延层(未图示)、栅介质层400以及栅极区域500。
本实施例中，所述第三槽的横截面形状和所述第二槽的横截面形状与所述第一槽的横截面形状形同，即当所述第一槽的横截面形状为n型时，所述第二槽的横截面形状以及所述第三槽的横截面形状均为n型。
本实施方式中，由于所述源极区域300为鳍条结构，所述第一槽的横截面形状为n型，以便于在进行隧穿时，增大所述源极区域300的隧穿区域。此外，由于所述第一槽的横截面形状为n型，在隧穿晶体管在隧穿时，所述源极区域20表面受到栅极电场的作用，在所述第一槽30a处存在水平和竖直方向的栅极电场，从而产生合电场，从而增大了隧穿几率，且由于所述源极区域300为鳍条结构，增大了隧穿面积，同时也增大了隧穿电流，进而提高了整个器件的开态电流。
步骤S205，在所述栅极区域500的两端的形成侧墙600。请参阅图4i，所述侧墙600的材质可为硅氧化物，氮化硅、高K电介质或者其他绝缘材料。本发明实施例中，所述侧墙600具有保护所述栅极区域500和所述源极区域300的作用。
步骤S206，在所述半导体层200的两端形成两个漏极区域700。所述漏极区域700可以由以下方式形成：具体地，请参阅图4j，利用自对准工艺，在所述半导体层200的左侧沉积一硬掩膜，并以边墙以及所述硬掩膜为掩膜，对表面设置的边墙以及硬掩膜进行蚀刻，形成一个第一区域，然后在所述上进行离子注入形成一漏极区域700。去除所述硬掩膜，在所述半导体层200的右侧沉积另一硬掩膜，并以所述侧墙600及所述硬掩膜为掩膜，对表面设置的所述侧墙600以及硬掩膜进行蚀刻，形成一个第二区域，然后在所述上进行离子注入形成一漏极区域700，使得所述沟道200形成于所述两个漏极区域700与所述源极区域300之间，且所述沟道200还形成于所述衬底100与所述源极区域300之间。
本实施例中，当所述隧穿晶体管为N型隧穿晶体管时，所述漏极进行N型
离子重掺杂，所述源极进行P型离子重掺杂；当所述隧穿晶体管为P型隧穿晶体管时，所述漏极进行P型离子重掺杂，所述源极区域进行N型离子重掺杂；所述P型离子包括硼离子、镓离子或铟离子中的至少一种，所述N型离子包括磷离子或砷离子中的至少一种。在形成所述漏极区域700后，进行快速退火工艺，从而激活所述漏极区域700的离子。
步骤S207，对所述栅极区域500进行氩离子束刻蚀，在所述栅极区域500的表面进行钴和氮化钛离子束沉淀后，进行快速退火，去除氮化钛离子束和钴离子束，然后进行沉积钝化层。此步骤为后续的金属化工艺，目的是为了形成一个完整的隧穿晶体管。
最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解；其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的精神和范围。
Claims (26)
- 一种隧穿晶体管，其特征在于，包括：衬底、源极区域、沟道、两个漏极区域、栅介质层及栅极区域，所述源极区域形成于所述衬底之上，所述沟道形成于所述两个漏极区域与所述源极区域之间，所述栅介质层形成于所述栅极区域与所述源极区域之间，所述栅介质层朝向所述源极区域的表面设有第一槽，且所述源极区域部分收容于所述第一槽内。
- 根据权利要求1所述的隧穿晶体管，其特征在于，所述沟道还形成于所述衬底与所述源极区域之间。
- 根据权利要求1或2任一项所述的隧穿晶体管，其特征在于，所述两个漏极区域形成于所述源极区域的两端。
- 根据权利要求3所述的隧穿晶体管，其特征在于，所述栅极区域朝向所述栅介质层的表面设有第二槽，且所述栅介质层全部收容于所述第二槽内。
- 根据权利要求4所述的隧穿晶体管，其特征在于，所述第一槽及所述第二槽的横截面形状均为n型，且所述第一槽及所述第二槽的开口朝向相同。
- 根据权利要求1～5任一项所述的隧穿晶体管，其特征在于，所述隧穿晶体管还包括：形成于所述栅介质层与所述源极区域之间的外延层。
- 根据权利要求1～6任一项所述的隧穿晶体管，其特征在于，所述隧穿晶体管还包括：形成于所述栅极区域两端的侧墙。
- 根据权利要求1～7任一项所述的隧穿晶体管，其特征在于，所述源极区域为台阶结构或为鳍条结构。
- 根据权利要求1～8任一项所述的隧穿晶体管，其特征在于，所述隧穿晶体管为N型隧穿晶体管，所述源区域进行P型离子重掺杂，所述漏极区域进行N型离子重掺杂。
- 根据权利要求1～8任一项所述的隧穿晶体管，其特征在于，所述隧穿晶体管为P型隧穿晶体管，所述源区域进行N型离子重掺杂，所述漏极区域进 行P型离子重掺杂。
- 根据权利要求9或10任一项所述的隧穿晶体管，其特征在于，所述P型离子包括硼离子、镓离子或铟离子中的至少一种，所述N型离子包括磷离子或砷离子中的至少一种。
- 一种隧穿晶体管的制造方法，其特征在于，提供衬底；在所述衬底之上形成源极区域；在所述源极区域与两个漏极之间形成沟道；在栅极区域与所述源极区域之间形成栅介质层，其中，所述栅介质层朝向所述源极区域的表面设有第一槽，且所述源极区域部分收容于所述第一槽内。
- 根据权利要求12所述的隧穿晶体管的制造方法，其特征在于，所述隧穿晶体管的制造方法还包括：在所述栅介质层与所述源极区域之间形成一外延层。
- 根据权利要求12所述的隧穿晶体管的制造方法，其特征在于，所述在所述衬底之上形成源极区域，包括：在所述衬底的一表面形成未掺杂的第一半导体层；在所述第一半导体层上形成第一层硬掩膜层并对所述第一硬掩膜层进行刻蚀，形成第一台阶式半导体层；去除余下的所述第一层硬掩膜层，在所述第一台阶式半导体层的两端形成第二层硬掩膜层，并对所述台阶式半导体层进行离子注入形成所述源极区域。
- 根据权利要求14所述的隧穿晶体管的制造方法，其特征在于，所述在栅极区域与所述源极区域之间形成栅介质层，包括：去除余下的所述第二层硬掩膜层，在所述源极区域远离所述衬底的部分表面上依次沉积栅介质层及栅极；在所述栅极表面形成第三层硬掩膜层并对所述第三硬掩膜层进行刻蚀，以形成所述栅介质层及所述栅极区域，使得所述栅介质层朝向所述源极区域的表面设有第一槽，且所述源极区域部分收容于所述第一槽内。
- 根据权利要求12所述的隧穿晶体管的制造方法，其特征在于，所述在 栅极区域与所述源极区域之间形成栅介质层，包括：在所述衬底的一表面形成掺杂的第二半导体层；在所述第二半导体层上形成第四层硬掩膜层并对所述第四硬掩膜层进行刻蚀，形成第二台阶式半导体层；去除余下的所述第四层硬掩膜层，在所述第二台阶式半导体层远离所述衬底的部分表面上依次沉积栅介质层及栅极；在所述栅极表面形成第五层硬掩膜层并对所述第五硬掩膜层进行刻蚀，以形成所述栅介质层及所述栅极区域，使得所述栅介质层朝向所述源极区域的表面设有第一槽，且所述源极区域部分收容于所述第一槽内。
- 根据权利要求12～16任一项所述的隧穿晶体管的制造方法，其特征在于，所述隧穿晶体管的制造方法还包括：在所述栅极的两端形成侧墙。
- 根据权利要求17所述的隧穿晶体管的制造方法，其特征在于，所述在所述衬底之上形成源极区域，在所述源极区域与两个漏极之间形成沟道，包括：以侧墙及所述第五层硬掩膜层为掩膜，刻蚀所述第二台阶式半导体层，形成第一区域；对所述第一区域进行离子注入形成第三半导体层及所述源极区域；以侧墙及所述第五层硬掩膜层为掩膜，刻蚀所述第三半导体层，形成第二区域；对所述第二区域进行离子注入形成所述两个漏极区域，使得在所述源极区域与两个漏极之间形成沟道。
- 根据权利要求17所述的隧穿晶体管的制造方法，其特征在于，所述在所述源极区域与两个漏极之间形成沟道，包括：以侧墙及所述第三层硬掩膜层为掩膜，刻蚀所述第一台阶式半导体层，形成第三区域；对所述第三区域进行离子注入形成所述两个漏极区域，以使得所述沟道形成于所述源极区域与两个漏极之间，且所述沟道还位于所述源极区域与所述衬底之间。
- 根据权利要求12、13或18任一项所述的隧穿晶体管的制造方法，其特征在于，所述源极区域为台阶结构。
- 根据权利要求12、13或19任一项所述的隧穿晶体管的制造方法，其特征在于，所述源极区域为鳍条结构。
- 根据权利要求12、13、15或16任一项所述的隧穿晶体管的制造方法，其特征在于，所述栅极朝向所述栅介质层的表面设有第二槽，且所述栅介质层部分收容于所述第二槽内。
- 根据权利要求22所述的隧穿晶体管的制造方法，其特征在于，所述第一槽及所述第二槽的横截面形状均为n型，且所述第一槽及所述第二槽的开口朝向相同。
- 根据权利要求12～23任一项所述的隧穿晶体管的制造方法，其特征在于，所述隧穿晶体管为N型隧穿晶体管，所述源区域进行P型离子重掺杂，所述漏极区域进行N型离子重掺杂。
- 根据权利要求12～23任一项所述的隧穿晶体管的制造方法，其特征在于，所述隧穿晶体管为P型隧穿晶体管，所述源区域进行N型离子重掺杂，所述漏极区域进行P型离子重掺杂。
- 根据权利要求24或25任一项所述的隧穿晶体管的制造方法，其特征在于，其特征在于，所述P型离子包括硼离子、镓离子或铟离子中的至少一种，所述N型离子包括磷离子或砷离子中的至少一种。
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