CN103779418B - 一种隧穿场效应晶体管及其制备方法 - Google Patents

一种隧穿场效应晶体管及其制备方法 Download PDF

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Abstract

本发明实施例提供一种隧穿场效应晶体管及其制备方法，涉及半导体技术领域，可增大隧穿面积并提高隧穿几率，从而提高晶体管的导通电流，获得陡峭的亚阈值斜率；该隧穿场效应晶体管包括分别位于有源区两侧的源极和漏极、栅介质层以及位于所述栅介质层背离所述源极一侧的栅极，还包括设置在所述栅介质层和所述源极之间并与所述栅介质层和所述源极均接触的隧穿区；所述源极至少包括呈“L”形垂直连接的第一区域和第二区域；所述隧穿区至少与所述第一区域和所述第二区域接触；所述栅介质层至少与所述隧穿区接触；用于晶体管的制造。

Description

一种隧穿场效应晶体管及其制备方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种隧穿场效应晶体管及其制备方法。
背景技术
为了不断提高超大规模集成电路的性能，CMOS(ComplementaryMetal Oxide Semiconductor，互补金属氧化物半导体)器件的特征尺寸在不断缩小。然而，当器件尺寸缩小到深亚微米时，亚阈值特性等SCE(Short-channel Effect，短沟道效应)越来越明显，已经成为限制器件尺寸缩小的主要瓶颈。针对上述问题，除了可以采用新结构和新材料来抑制MOSFET(Metal Oxide Semiconductor Field EffectTransistor，金属氧化物半导体场效应晶体管)的SCE以外，还可以通过改变MOSFET的工作机制以缩小SCE的影响，例如TFET(TunnelField Effect Transistor，隧穿场效应晶体管)。由于TFET的源端载流子注入是基于隧穿机制，可以获得更小的SS(Subthreshold Swing，亚阈值摆幅)，从而可满足低功耗应用。另外，正是由于源端载流子注入方式的改变，TFET可以表现出更好的短沟道效应抑制能力，有利于提高器件的集成度，降低生产成本。
现有技术中，一方面，如图1所示，通过在源极10和栅介质层40之间加入部分隧穿区60，从而增大隧穿面积，以提高隧穿电流；但该结构TFET的隧穿面积存在限制，若要增大隧穿面积则会导致集成面积的增大或晶体管SS值的增加。另一方面，如图2所示，通过外延层和多栅结构的控制合成新的电场，从而增加电子隧穿的几率，以提高隧穿电流；该结构TFET的隧穿几率虽然有所增加，但隧穿面积不大，若要增大隧穿面积则会导致集成面积的增大或晶体管SS值的增加。
发明内容
本发明的实施例提供一种隧穿场效应晶体管及其制备方法，可增大隧穿面积并提高隧穿几率，从而提高晶体管的导通电流，获得陡峭的亚阈值斜率。
为达到上述目的，本发明的实施例采用如下技术方案：
第一方面，提供一种隧穿场效应晶体管，包括分别位于有源区两侧的源极和漏极、栅介质层以及位于所述栅介质层背离所述源极一侧的栅极，还包括设置在所述栅介质层和所述源极之间且与所述栅介质层和所述源极均接触的隧穿区；所述源极至少包括呈“L”形垂直连接的第一区域和第二区域；所述隧穿区至少与所述第一区域和所述第二区域接触；所述栅介质层至少与所述隧穿区接触。
在第一方面的第一种可能的实现方式中，所述隧穿区的两端与所述源极的两端齐平。
结合第一方面的第一种可能的实现方式，在第二种可能的实现方式中，所述源极包括所述第一区域和所述第二区域，且所述第二区域与所述有源区接触；沿垂直于所述源极向所述漏极的方向，所述有源区的厚度等于所述第二区域和与所述第二区域接触的所述隧穿区的厚度之和。
结合第一方面的第二种可能的实现方式，在第三种可能的实现方式中，所述漏极的厚度大于等于所述有源区的厚度。
结合第一方面的第一种可能的实现方式，在第四种可能的实现方式中，所述源极还包括与所述第二区域呈“L”形垂直连接且与所述第一区域同侧设置的第三区域；其中，所述有源区位于所述漏极和所述第三区域之间，且所述栅介质层还与所述有源区和所述漏极接触。
结合第一方面的第四种可能的实现方式，在第五种可能的实现方式中，沿垂直于所述源极向所述漏极的方向，所述有源区的厚度等于所述第三区域和与所述第三区域接触的所述隧穿区的厚度之和。
结合第一方面的前五种可能的实现方式，在第六种可能的实现方式中，所述隧穿区的厚度小于10nm。
在第一方面的第七种可能的实现方式中，所述隧穿场效应晶体管为N型隧穿场效应晶体管；其中，所述源极进行P型离子重掺杂，所述漏极进行N型离子重掺杂，所述隧穿区进行N型离子重掺杂或轻掺杂、或不进行离子掺杂；或者，所述隧穿场效应晶体管为P型隧穿场效应晶体管；其中，所述源极进行N型离子重掺杂，所述漏极进行P型离子重掺杂，所述隧穿区进行P型离子重掺杂或轻掺杂、或不进行离子掺杂。
结合第一方面的第七种可能的实现方式，在第八种可能的实现方式中，所述隧穿区的不同区域的离子掺杂浓度相同或不完全相同；其中，在所述隧穿区的不同区域的离子掺杂浓度相同的情况下，所述隧穿区的离子掺杂浓度为轻掺杂、或重掺杂、或无掺杂；在所述隧穿区的不同区域的离子掺杂浓度不完全相同的情况下，所述不同区域的离子掺杂浓度为轻掺杂、重掺杂、无掺杂中的至少两种。
结合第一方面的第七种可能的实现方式，在第九种可能的实现方式中，所述P型离子包括硼离子、或镓离子、或铟离子中的至少一种；所述N型离子包括磷离子、或砷离子中的至少一种。
第二方面，提供一种隧穿场效应晶体管的制备方法，所述方法包括：提供衬底；在所述衬底上形成有源区以及分别位于所述有源区两侧的源极和漏极；其中，所述源极至少包括呈“L”形垂直连接的第一区域和第二区域；至少在所述第二区域上方形成栅介质层以及栅极；其中，所述栅极位于所述栅介质层背离所述源极的一侧；在所述栅介质层和所述源极之间形成与所述栅介质层和所述源极均接触的隧穿区；其中，所述隧穿区至少与所述第一区域和所述第二区域接触。
在第二方面的第一种可能的实现方式中，所述隧穿区的两端与所述源极的两端齐平。
结合第二方面的第一种可能的实现方式，在第二种可能的实现方式中，所述源极包括所述第一区域和所述第二区域，且所述第二区域与所述有源区接触；在所述衬底上形成所述有源区、所述源极和所述漏极、以及所述隧穿区，具体包括：将所述衬底刻蚀成“L”形衬底；其中，所述“L”形衬底包括三部分，且第二部分位于第一部分和第三部分之间；所述第一部分与待形成的所述源极对应，所述第二部分与待形成的所述有源区对应，所述第三部分与待形成的所述漏极对应；对所述第一部分进行离子注入，形成所述源极；其中，所述源极包括呈“L”形垂直连接的所述第一区域和所述第二区域，且所述第二区域与所述第二部分接触；在形成所述源极之后，在所述“L”形衬底的上方形成外延层；对所述第三部分和位于所述第三部分正上方的所述外延层进行离子注入，形成所述漏极；在形成所述漏极之后，将位于所述第一区域正上方的所述外延层刻蚀掉，并对位于所述第二区域正上方的所述外延层进行离子注入或者不进行离子注入，形成所述隧穿区；所述第二部分和位于所述第二部分正上方的所述外延层形成所述有源区。
结合第二方面的第一种可能的实现方式，在第三种可能的实现方式中，所述源极包括所述第一区域和所述第二区域，且所述第二区域与所述有源区接触；在所述衬底上形成所述有源区、所述源极和所述漏极、以及所述隧穿区，具体包括：将所述衬底刻蚀成“L”形衬底；其中，所述“L”形衬底包括三部分，且第二部分位于第一部分和第三部分之间；所述第一部分与待形成的所述源极对应，所述第二部分与待形成的所述有源区对应，所述第三部分与待形成的所述漏极对应；对所述第一部分进行离子注入，形成所述源极和离子注入区；其中，所述源极包括呈“L”形垂直连接的所述第一区域和所述第二区域，且所述第二区域与所述第二部分接触；所述离子注入区呈“L”形、且位于“L”形的所述源极内侧；对所述离子注入区进行离子注入，形成所述隧穿区；在形成所述隧穿区后，对所述第三部分进行离子注入，形成所述漏极；所述第二部分形成所述有源区。
结合第二方面的第一种可能的实现方式，在第四种可能的实现方式中，所述源极包括所述第一区域和所述第二区域，且所述第二区域与所述有源区接触；在所述衬底上形成所述有源区、所述源极和所述漏极、以及所述隧穿区，具体包括：对与待形成的所述漏极对应的所述衬底进行离子注入，形成所述漏极；在形成所述漏极之后，将所述衬底除所述漏极之外的其余部分刻蚀成“L”形衬底；其中，所述“L”形衬底包括两部分，且第二部分位于第一部分和所述漏极之间；所述第一部分与待形成的所述源极对应，所述第二部分与待形成的所述有源区对应；对所述第一部分进行离子注入，形成所述源极；其中，所述源极包括呈“L”形垂直连接的所述第一区域和所述第二区域，且所述第二区域与所述第二部分接触；在形成所述源极之后，在所述衬底上方形成外延层，并将所述第一区域和所述漏极上方的所述外延层刻蚀掉；对所述第二区域正上方的所述外延层进行离子注入或者不进行离子注入，形成所述隧穿区；所述第二部分和位于所述第二部分正上方的所述外延层形成所述有源区。
结合第二方面的第一种可能的实现方式，在第五种可能的实现方式中，所述源极包括所述第一区域和所述第二区域、以及第三区域，且所述第三区域与所述有源区接触；
在所述衬底上形成所述有源区、所述源极和所述漏极、以及所述隧穿区，具体包括：将所述衬底刻蚀成“U”形衬底；其中，所述“U”形衬底包括三部分，且第二部分位于第一部分和第三部分之间；所述第一部分与待形成的所述源极对应，所述第二部分与待形成的所述有源区对应，所述第三部分与待形成的所述漏极对应；对所述第一部分进行离子注入，形成所述源极；其中，所述源极包括所述第一区域、所述第二区域、所述第三区域，且所述第三区域与所述第二部分接触；所述第一区域和所述第二区域、所述第二区域和所述第三区域均呈“L”形垂直连接；在形成所述源极之后，在所述“U”形衬底的上方形成外延层；对位于所述第二区域正上方且与所述源极齐平的所述外延层进行离子注入或者不进行离子注入，形成所述隧穿区；在形成所述隧穿区之后，将所述源极的第一区域上方的所述外延层刻蚀掉，并对所述第三部分和与所述第三部分接触的所述外延层进行离子注入，形成所述漏极；所述第二部分和与所述第二部分对应的所述外延层形成所述有源区。
结合第二方面的前五种可能的实现方式，在第六种可能的实现方式中，所述隧穿区的厚度小于10nm。
在第二方面的第七种可能的实现方式中，在所述隧穿场效应晶体管为N型隧穿场效应晶体管的情况下，所述源极进行P型离子重掺杂，所述漏极进行N型离子重掺杂，所述隧穿区进行N型离子重掺杂或轻掺杂、或不进行离子掺杂；在所述隧穿场效应晶体管为P型隧穿场效应晶体管的情况下，所述源极进行N型离子重掺杂，所述漏极进行P型离子重掺杂，所述隧穿区进行P型离子重掺杂或轻掺杂、或不进行离子掺杂。
结合第二方面的第七种可能的实现方式，在第八种可能的实现方式中，所述隧穿区的不同区域的离子掺杂浓度相同或不完全相同；其中，在所述隧穿区的不同区域的离子掺杂浓度相同的情况下，所述隧穿区的离子掺杂浓度为轻掺杂、或重掺杂、或无掺杂；在所述隧穿区的不同区域的离子掺杂浓度不完全相同的情况下，所述不同区域的离子掺杂浓度为轻掺杂、重掺杂、无掺杂中的至少两种。
结合第二方面的第七种可能的实现方式，在第九种可能的实现方式中，所述P型离子包括硼离子、或镓离子、或铟离子中的至少一种；所述N型离子包括磷离子、或砷离子中的至少一种。
本发明实施例提供一种隧穿场效应晶体管及其制备方法；其中，所述隧穿场效应晶体管包括分别位于有源区两侧的源极和漏极、栅介质层以及位于所述栅介质层背离所述源极一侧的栅极，还包括设置在所述栅介质层和所述源极之间且与所述栅介质层和所述源极均接触的隧穿区；所述源极至少包括呈“L”形垂直连接的第一区域和第二区域；所述隧穿区至少与所述第一区域和所述第二区域接触；所述栅介质层至少与所述隧穿区接触。
基于上述描述可知，通过将所述源极设置成不规则形状、并使所述隧穿区与所述源极之间充分接触，便可以有效地增大隧穿面积；同时，由于所述第一区域和所述第二区域呈“L”形垂直连接，可以至少在所述第一区域和所述第二区域的相交处可以合成新的电场，从而可以增大电子隧穿的几率；通过上述两种方式便可以有效地提高隧穿电流。这样，在所述隧穿场效应晶体管工作时，只需施加较小的外部电压作用于所述晶体管的电极，便可以使所述晶体管获得较大的导通电流，从而获得陡峭的亚阈值斜率。此外，在所述隧穿面积增大的同时，还可保证所述晶体管的集成面积以及沟道长度不会增大，从而保证了晶体管的性能。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的隧穿场效应晶体管的结构示意图一；
图2为现有技术中的隧穿场效应晶体管的结构示意图二；
图3为本发明实施例提供的一种隧穿场效应晶体管的结构示意图一；
图4为本发明实施例提供的一种隧穿场效应晶体管的结构示意图二；
图5为本发明实施例提供的一种隧穿场效应晶体管的结构示意图三；
图6为本发明实施例提供的一种隧穿场效应晶体管的结构示意图四；
图7为本发明实施例提供的一种隧穿场效应晶体管的结构示意图五；
图8为本发明实施例提供的一种隧穿场效应晶体管的制备流程图一；
图9(a)至9(l)为本发明实施例提供的一种隧穿场效应晶体管的制备过程示意图一和示意图二；
图10为本发明实施例提供的一种隧穿场效应晶体管的制备流程图二；
图11为本发明实施例提供的一种隧穿场效应晶体管的制备流程图三；
图12(a)至12(e)为本发明实施例提供的一种隧穿场效应晶体管的制备过程示意图三；
图13为本发明实施例提供的一种隧穿场效应晶体管的制备流程图四；
图14(a)至14(f)为本发明实施例提供的一种隧穿场效应晶体管的制备过程示意图四。
附图标记：
10-源极；101-第一区域；102-第二区域；103-第三区域；20-漏极；30-有源区；40-栅介质层；50-栅极；60-隧穿区；70-衬底；701a-第一部分；701b-第二部分；701c-第三部分；701-硅衬底；702-牺牲层；703-第一层硬掩膜层；704-第二层硬掩膜层；705-硅外延层；706-第三层硬掩膜层；707-第四层硬掩膜层。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种隧穿场效应晶体管，如图3至图7所示，包括分别位于有源区30两侧的源极10和漏极20、栅介质层40以及位于所述栅介质层40背离所述源极10一侧的栅极50，还包括设置在所述栅介质层40和所述源极10之间且与所述栅介质层40和所述源极10均接触的隧穿区60；所述源极10至少包括呈“L”形垂直连接的第一区域101和第二区域102；所述隧穿区60至少与所述第一区域101和所述第二区域102接触；所述栅介质层40至少与所述隧穿区60接触。
其中，所述隧穿场效应晶体管包括P型隧穿场效应晶体管(PTFET)和N型隧穿场效应晶体管(NTFET)。对于NTFET而言，所述漏极20进行N型离子重掺杂，工作时加正向偏置电压，所述源极10进行P型离子重掺杂，工作时加负向偏置电压；对于PTFET而言，所述漏极20进行P型离子重掺杂，工作时加负向偏置电压，所述源极10进行N型离子重掺杂，工作时加正向偏置电压。在此基础上，所述隧穿区60可以与所述漏极20的掺杂类型一致，或者不进行掺杂。
这里，以所述隧穿场效应晶体管为NTFET，所述漏极20加正向偏置电压，所述源极10加负向偏置电压为例，对所述隧穿场效应晶体管的工作原理进行说明：在栅极50电场的作用下，所述源极10的价带和所述隧穿区60的导带之间存在能带差，这样，所述源极10价带中的电子便会隧穿至所述隧穿区60的导带中，从而形成隧穿电流；此时，发生隧穿的电子集中在所述栅介质层40和所述隧穿区60的接触面上，在源漏电压的作用下，这些隧穿电子便会流向所述漏极20，从而形成漏极电流，即晶体管的工作电流。
需要说明的是，第一，所述隧穿区60设置在所述源极10和所述栅介质层40之间，用于在所述隧穿场效应晶体管工作时提高电子隧穿所形成的隧穿电流。
第二，所述隧穿场效应晶体管的衬底可以为硅或锗，硅锗、镓砷等Ⅱ-Ⅳ族、或Ⅲ-Ⅴ族、或Ⅳ-Ⅳ族的二元或三元化合物半导体，以及SOI(Semiconductor on Insulator，绝缘衬底上的硅)或绝缘衬底上的锗中的任意一种。
在本发明实施例的附图中均以硅衬底或者锗衬底为例进行示意，若将衬底更换为SOI衬底，还应体现出所述SOI衬底的绝缘部分。其中，所述SOI衬底可以通过LOCOS(硅的选择性氧化)工艺或者mesa(台面)工艺等方法实现。
第三，所述栅介质层40至少与所述隧穿区60接触具体是指：在所述栅极50仅与所述隧穿区60具有相交叠区域的情况下，所述栅介质层40仅与所述隧穿区60接触；在所述栅极50与所述隧穿区60和所述有源区30都具有相交叠区域的情况下，所述栅介质层40与所述隧穿区60和所述有源区30接触；在所述栅极50与所述隧穿区60、所述有源区30、以及所述漏极20均具有相交叠区域的情况下，所述栅介质层40与所述隧穿区60、所述有源区30、以及所述漏极20均接触；以此类推。
第四，为了增大隧穿面积，可以使所述源极10和所述隧穿区60之间的接触面积增大，而增大所述源极10和所述隧穿区60之间的接触面积可以通过增大所述源极10和所述隧穿区60各自的面积以及使所述源极10和所述隧穿区60之间充分接触来实现。
基于上述描述，所述源极10可以至少包括呈“L”形垂直连接第一区域101和第二区域102，所述隧穿区60可以至少与所述第一区域101和所述第二区域102均接触；在此基础上，所述隧穿区60当然还可以与所述晶体管的其它部分例如所述有源区30相接触。
本发明实施例提供一种隧穿场效应晶体管，包括分别位于有源区30两侧的源极10和漏极20、栅介质层40以及位于所述栅介质层40背离所述源极10一侧的栅极50，还包括设置在所述栅介质层40和所述源极10之间且与所述栅介质层40和所述源极10均接触的隧穿区60；所述源极10至少包括呈“L”形垂直连接的第一区域101和第二区域102；所述隧穿区60至少与所述第一区域101和所述第二区域102接触；所述栅介质层40至少与所述隧穿区60接触。
基于上述描述可知，通过将所述源极10设置成不规则形状、并使所述隧穿区60与所述源极10之间充分接触，便可以有效地增大隧穿面积；同时，由于所述第一区域101和所述第二区域102呈“L”形垂直连接，可以至少在所述第一区域101和所述第二区域102的相交处可以合成新的电场，从而可以增大电子隧穿的几率；通过上述两种方式便可以有效地提高隧穿电流。这样，在所述隧穿场效应晶体管工作时，只需施加较小的外部电压作用于所述晶体管的电极，便可以使所述晶体管获得较大的导通电流，从而获得陡峭的亚阈值斜率。此外，在所述隧穿面积增大的同时，还可保证所述晶体管的集成面积以及沟道长度不会增大，从而保证了晶体管的性能。
由于电子隧穿现象大多发生在所述源极10和所述隧穿区60之间，而增大隧穿面积可以通过增加所述源极10与所述隧穿区60之间的接触面积来实现；因此，优选的，参考图3至图7所示，所述隧穿区60的两端与所述源极10的两端齐平。
这样，所述隧穿区60便可以与所述源极10之间实现充分接触，从而可以有效的增大隧穿面积，同时还可以提高所述隧穿场效应晶体管的集成度，减小集成面积。
可选的，参考图3至图6所示，所述源极10包括第一区域101和第二区域102，且所述第二区域102与所述有源区30接触；沿垂直于所述源极10向所述漏极20的方向，所述有源区30的厚度等于所述第二区域102和与所述第二区域102接触的所述隧穿区60的厚度之和。
这里，所述源极10向所述漏极20的方向，即为在所述晶体管工作时，形成的沟道中的载流子的运动方向。
进一步的，参考图3至图5所示，所述漏极20与所述有源区30的厚度可以一致；或者，参考图6所示，所述漏极20的厚度可以大于所述有源区30的厚度；当然，所述漏极20的厚度还可以小于所述有源区30的厚度。本发明实施例中对于所述漏极20的实际厚度不做具体限定，但应以简化制备工艺为基准，合理的设置所述漏极20的厚度。
在此基础上，优选的，所述漏极20的厚度大于等于所述有源区30的厚度。这样，在所述隧穿场效应晶体管的制备过程中，可以直接通过掩膜层的遮挡对所述漏极20的相应位置进行离子掺杂，从而形成所述漏极20。
可选的，参考图7所示，所述源极10还可以包括与所述第二区域102呈“L”形垂直连接且与所述第一区域101同侧设置的第三区域103；其中，所述有源区30位于所述漏极20和所述第三区域103之间，且所述栅介质层40还与所述有源区30和所述漏极20接触。
其中，沿垂直于所述源极10向所述漏极20的方向，所述有源区300的厚度等于所述第三区域103和与所述第三区域103接触的所述隧穿区60的厚度之和。
这里，所述源极10向所述漏极20的方向，即为所述晶体管工作时，形成的沟道中的载流子的运动方向。
进一步的，参考图7所示，由于所述第一区域101和所述第三区域103均与所述第二区域102垂直且位于所述第二区域102的同侧，而所述有源区30位于所述漏极20和所述第三区域103之间，为了便于所述有源区30和所述漏极20的制备，沿所述源极10向所述漏极20的方向，所述第三区域103的长度优选小于所述第一区域101的长度，即，所述第一区域10的面积可以完全覆盖且大于所述第三区域103在所述第一区域101上的投影面积。这样，所述有源区30和所述漏极20便可以设置在所述第三区域103相对于所述第一区域101的空余部分。在此情况下，所述第一区域10的面积可以完全覆盖且大于等于所述第三区域103、所述有源区30、所述漏极20在所述第一区域101上的投影面积。
基于上述描述可知，所述隧穿场效应晶体管可以为N型隧穿场效应晶体管；其中，所述源极10进行P型离子重掺杂，所述漏极20进行N型离子重掺杂，所述隧穿区60进行N型离子重掺杂或轻掺杂、或不进行离子掺杂；或者，所述隧穿场效应晶体管为P型隧穿场效应晶体管；其中，所述源极10进行N型离子重掺杂，所述漏极20进行P型离子重掺杂，所述隧穿区60进行P型离子重掺杂或轻掺杂、或不进行离子掺杂。
这里，所述P型离子可以包括硼离子、或镓离子、或铟离子中的至少一种；所述N型离子可以包括磷离子、或砷离子中的至少一种。
基于此，进一步的，为了便于发生电子隧穿效应，所述隧穿区60的厚度优选小于10nm。
在此基础上，所述隧穿区60的不同区域的离子掺杂浓度可以相同、或者可以不完全相同；其中，在所述隧穿区60的不同区域的离子掺杂浓度相同的情况下，所述隧穿区60的离子掺杂浓度可以为轻掺杂、或重掺杂、或无掺杂；在所述隧穿区60的不同区域的离子掺杂浓度不完全相同的情况下，所述不同区域的离子掺杂浓度可以为轻掺杂、重掺杂、无掺杂中的至少两种。
其中，所述重掺杂的离子浓度范围为e19-e21cm-3；所述轻掺杂的离子浓度范围为e17-e18cm-3；所述不掺杂的离子浓度与衬底的浓度相同。
本发明实施例还提供一种隧穿场效应晶体管的制备方法，所述方法包括：提供衬底70；在所述衬底70上形成有源区30以及分别位于所述有源区30两侧的源极10和漏极20；其中，所述源极10至少包括呈“L”形垂直连接的第一区域101和第二区域102；至少在所述第二区域102上方形成栅介质层40以及栅极50；其中，所述栅极50位于所述栅介质层40背离所述源极的一侧；在所述栅介质层40和所述源极10之间形成与所述栅介质层40和所述源极10均接触的隧穿区60；其中，所述隧穿区60至少与所述第一区域101和所述第二区域102接触。
这里，所述衬底70可以为硅、锗，硅锗、镓砷等Ⅱ-Ⅳ族、或Ⅲ-Ⅴ族、或Ⅳ-Ⅳ族的二元或三元化合物半导体，以及SOI(Semiconductor on Insulator，绝缘衬底上的硅)或绝缘衬底上的锗中的任意一种。本发明实施例中以硅衬底或锗衬底为例进行示意。
为了便于发生电子隧穿，所述隧穿区60的厚度优选小于10nm。
基于上述描述，在形成所述源极10和所述漏极20，或形成所述源极10和所述漏极20、以及所述隧穿区60时，需要进行离子注入。其中，在所述隧穿场效应晶体管为N型隧穿场效应晶体管的情况下，所述源极10进行P型离子重掺杂，所述漏极20进行N型离子重掺杂，所述隧穿区60进行N型离子重掺杂或轻掺杂、或不进行离子掺杂；在所述隧穿场效应晶体管为P型隧穿场效应晶体管的情况下，所述源极进行N型离子重掺杂，所述漏极进行P型离子重掺杂，所述隧穿区进行P型离子重掺杂或轻掺杂、或不进行离子掺杂。
在此基础上，所述P型离子可以包括硼离子、或镓离子、或铟离子中的至少一种；所述N型离子可以包括磷离子、或砷离子中的至少一种。
当所述隧穿区60进行离子掺杂时，所述隧穿区60的不同区域的离子掺杂浓度可以相同或不完全相同；其中，在所述隧穿区60的不同区域的离子掺杂浓度相同的情况下，所述隧穿区60的离子掺杂浓度为轻掺杂、或重掺杂、或无掺杂；在所述隧穿区60的不同区域的离子掺杂浓度不完全相同的情况下，所述不同区域的离子掺杂浓度为轻掺杂、重掺杂、无掺杂中的至少两种。
其中，所述重掺杂的离子浓度范围为e19-e21cm-3；所述轻掺杂的离子浓度范围为e17-e18cm-3；所述不掺杂的离子浓度与衬底的浓度相同。
由于电子隧穿现象大多发生在所述源极10和所述隧穿区60之间，且考虑到制备工艺的难易程度，优选的，所述隧穿区60的两端与所述源极10的两端齐平。
这样，所述隧穿区60可以与所述源极10之间实现充分接触，从而可以有效的增大隧穿面积，同时还可以提高所述隧穿场效应晶体管的集成度，减小集成面积。
在此基础上，可选的，参考图3至图5所示，所述源极10包括所述第一区域101和所述第二区域102，且所述第二区域102与所述有源区30接触。
进一步的，在所述衬底上形成所述有源区30、所述源极10和所述漏极20、以及所述隧穿区60，具体可以包括：将所述衬底70刻蚀成“L”形衬底；其中，所述“L”形衬底包括三部分，且第二部分70b位于第一部分70a和第三部分70c之间；所述第一部分70a与待形成的所述源极10对应，所述第二部分70b与待形成的所述有源区30对应，所述第三部分70c与待形成的所述漏极20对应；对所述第一部分70a进行离子注入，形成所述源极10；其中，所述源极10包括呈“L”形垂直连接的所述第一区域101和所述第二区域102，且所述第二区域102与所述第二部分70b接触；在形成所述源极10之后，在所述“L”形衬底的上方形成外延层705；对所述第三部分70c和位于所述第三部分70c正上方的所述外延层705进行离子注入，形成所述漏极20；在形成所述漏极20之后，将位于所述第一区域101正上方的所述外延层705刻蚀掉，并对位于所述第二区域102正上方的所述外延层705进行离子注入或者不进行离子注入，形成所述隧穿区60；所述第二部分70b和位于所述第二部分70b正上方的所述外延层705形成所述有源区30。
下面提供一具体的实施例一对如图3至图5所示的所述隧穿场效应晶体管的制备过程进行说明；如图8所示，所述隧穿场效应晶体管的制备可以包括以下步骤：
S101、如图9(a)所示，提供一种硅衬底701。
其中，所述硅衬底701可以为矩形衬底。
这里，可以对所述硅衬底701进行轻掺杂，通过掺杂可以形成P阱衬底、或N阱衬底、或双阱衬底。
S102、如图9(b)所示，在所形成的硅衬底701上沉积一层牺牲层702，在所述牺牲层702上沉积第一层硬掩膜层703；然后对所述牺牲层702和所述第一层硬掩膜层703进行图形化处理，露出所述硅衬底701的一部分，并对所述硅衬底701的露出部分进行刻蚀，将所述硅衬底701刻蚀成“L”形衬底。
其中，所述“L”形衬底包括三部分，且第二部分70b位于第一部分70a和第三部分70c之间；所述第一部分70a与待形成的所述源极10对应，所述第二部分70b与待形成的所述有源区30对应，所述第三部分70c与待形成的所述漏极20对应。
此处，经过图形化处理后残余的所述牺牲层702和所述硬掩膜层位于所述第一图案上方。
这里，所述牺牲层702和所述硬掩膜层可以通过低压化学气相沉积(Low Pressure Chemical Vapor Deposition，简称LPCVD)或物理气相沉积(Physical Vapor Deposition，简称PVD)等工艺实现。所述硬掩膜层可以采用氧化硅材料、或氮化硅材料、或氮氧化硅材料等。所述牺牲层702可以视为一种保护层；在进行所述硬掩膜层的刻蚀时，所述牺牲层702可以使所述硅衬底701免受刻蚀液的影响，并使所述硅衬底701的表面平坦化。
S103、如图9(c)所示，去除残余的所述牺牲层702和所述第一层硬掩膜层703；在露出的所述硅衬底701上沉积第二层硬掩膜层704，并对所述第二层硬掩膜层704进行图形化处理，露出所述第一部分70a。
S104、如图9(d)所示，通过离子注入对露出的区域进行P型离子重掺杂，并进行快速退火处理，从而形成所述源极10。
其中，所述P型离子可以包括硼离子、或镓离子、或铟离子中的至少一种；所述重掺杂的离子浓度范围可以为e19-e21cm-3。
这里，所述源极10包括呈“L”形垂直的所述第一区域101和所述第二区域102。
S105、如图9(e)所示，去除残余的所述第二层硬掩膜层704；然后外延形成一层厚度约为5nm的硅外延层705，并在所述硅外延层705上沉积第三层硬掩膜层706；对所述第三层硬掩膜层706进行图形化处理，露出所述第三部分70c和位于所述第三部分70c正上方的所述外延层705。
S106、如图9(f)所示，通过离子注入对露出的区域进行N型离子重掺杂，并进行快速退火处理，从而形成所述漏极20。
其中，所述N型离子可以包括磷离子或砷离子中的至少一种；所述重掺杂的离子浓度范围可以为e19-e21cm-3。
S107、如图9(g)所示，去除残余的所述第三层硬掩膜层706以及位于所述第一区域101上方的所述硅外延层705；在露出的所述第一区域101、所述硅外延层705、所述漏极20上沉积第四层硬掩膜层707；对所述第四层硬掩膜层707进行图形化处理，露出位于所述第二区域102正上方的所述硅外延层705。
S108、如图9(h)所示，对露出的区域进行N型离子重掺杂或轻掺杂、或不进行掺杂，从而形成所述隧穿区60；此时，位于所述源极10和所述漏极20之间的所述硅外延层705和所述第二部分70b共同形成所述有源区30；然后去除残余的所述第四层硬掩膜层707。
其中，所述重掺杂的离子浓度范围可以为e19-e21cm-3；所述轻掺杂的离子浓度范围可以为e17-e18cm-3；所述不掺杂的离子浓度与衬底的浓度相同。
S109、参考图3至图5所示，制备所述栅介质层40和所述栅极50，并完成金属接触等后续工艺，从而形成完整的隧穿场效应晶体管。
其中，所述栅介质层40的材料可以为氧化硅、氮化硅、氮氧化硅以及氧化铝等绝缘材料中的一种；所述栅极50的材料可以为金属、金属硅化物以及多晶硅中的一种。
这里，所述栅绝缘层40呈“L“形，且所述栅绝缘层40可以仅与所述隧穿区60接触，也可以与所述有源区30和所述漏极20均接触。
此处需要说明的是，在形成所述栅极50时，可以在用于形成所述栅极50的例如金属层上方形成牺牲层和硬掩膜层，从而保证在进行所述硬掩膜层的刻蚀时，所述金属层可以不受刻蚀液的影响，并保证其表面的平坦化。
通过上述步骤S101-S109便可以制备得到如图3至图5所示的所述隧穿场效应晶体管；上述的制备方法与现有的隧穿场效应晶体管的制备工艺具有良好的兼容性，且工艺步骤简单。
或者，可选的，参考图3至图5所示，所述源极10包括所述第一区域101和所述第二区域102，且所述第二区域102与所述有源区30接触。
进一步的，在所述衬底70上形成所述有源区30、所述源极10和所述漏极20、以及所述隧穿区60，具体可以包括：将所述衬底70刻蚀成“L”形衬底；其中，所述“L”形衬底包括三部分，且第二部分70b位于第一部分70a和第三部分70c之间；所述第一部分70a与待形成的所述源极10对应，所述第二部分70b与待形成的所述有源区30对应，所述第三部分70c与待形成的所述漏极20对应；对所述第一部分70a进行离子注入，形成所述源极10和离子注入区；其中，所述源极10包括呈“L”形垂直连接的所述第一区域101和所述第二区域102，且所述第二区域102与所述第二部分70b接触；所述离子注入区呈“L”形、且位于“L”形的所述源极10内侧；对所述离子注入区进行离子注入，形成所述隧穿区60；在形成所述隧穿区60后，对所述第三部分70c进行离子注入，形成所述漏极20；所述第二部分70b形成所述有源区30。
在上述步骤S101-S103的基础上，还提供一具体的实施例二对如图3至图5所示的所述隧穿场效应晶体管的制备过程进行说明；如图10所示，所述隧穿场效应晶体管的制备可以包括以下步骤：
S204、如图9(i)所示，通过离子注入对露出的区域进行P型离子重掺杂，并进行快速退火处理，从而形成所述源极10以及与所述源极10完全接触的离子注入区。
其中，所述P型离子可以包括硼离子、或镓离子、或铟离子中的至少一种；所述重掺杂的离子浓度范围可以为e19-e21cm-3。
这里，所述源极10包括呈“L”形垂直的所述第一区域101和所述第二区域102；所述离子注入区呈“L”形、且位于“L”形的所述源极10内侧。
S205、如图9(j)所示，去除残余的所述第二层硬掩膜层704；在露出的所述源极10和所述离子注入区、以及所述硅衬底701上沉积第三层硬掩膜层706；对所述第三层硬掩膜层706进行图形化处理，露出所述离子注入区。
其中，所述离子注入区与待形成的所述隧穿区60对应。
S206、如图9(k)所示，对露出的区域进行N型离子重掺杂或轻掺杂，从而形成所述隧穿区60。
其中，所述重掺杂的离子浓度范围可以为e19-e21cm-3；所述轻掺杂的离子浓度范围可以为e17-e18cm-3。
S207、如图9(l)所示，去除残余的所述第三层硬掩膜层706，在露出的所述第一区域101、所述隧穿区60以及所述硅衬底701上沉积第四层硬掩膜层707；对所述第四层硬掩膜层707进行图形化处理，露出所述第三部分70c。
S208、参考图9(l)所示，通过离子注入对露出的区域进行N型离子重掺杂，并进行快速退火处理，从而形成所述漏极20；此时，位于所述源极10和所述漏极20之间的所述第二部分70b形成所述有源区30；然后去除残余的所述第四层硬掩膜层707。
其中，所述N型离子可以包括磷离子或砷离子中的至少一种；所述重掺杂的离子浓度范围可以为e19-e21cm-3。
S209、参考图3至图5所示，制备所述栅介质层40和所述栅极50，并完成金属接触等后续工艺，从而形成完整的隧穿场效应晶体管。
其中，所述栅介质层40的材料可以为氧化硅、氮化硅、氮氧化硅以及氧化铝等绝缘材料中的一种；所述栅极50的材料可以为金属、金属硅化物以及多晶硅中的一种。
这里，所述栅绝缘层40呈“L“形，且所述栅绝缘层40可以仅与所述隧穿区60接触，也可以与所述有源区30和所述漏极20均接触。
此处需要说明的是，在形成所述栅极50时，可以在用于形成所述栅极50的例如金属层上方形成牺牲层和硬掩膜层，从而保证在进行所述硬掩膜层的刻蚀时，所述金属层可以不受刻蚀液的影响，并保证其表面的平坦化。
通过上述步骤S101-S103和S204-S209便可以制备得到如图3至图5所示的所述隧穿场效应晶体管；上述的制备方法与现有的隧穿场效应晶体管的制备工艺具有良好的兼容性，且工艺步骤简单。
或者，可选的，参考图6所示，所述源极10包括所述第一区域101和所述第二区域102，且所述第二区域102与所述有源区30接触。
进一步的，在所述衬底70上形成所述有源区30、所述源极10和所述漏极20、以及所述隧穿区60，具体包括：对与待形成的所述漏极20对应的所述衬底70进行离子注入，形成所述漏极20；在形成所述漏极20之后，将所述衬底70除所述漏极20之外的其余部分刻蚀成“L”形衬底；其中，所述“L”形衬底包括两部分，且第二部分70b位于第一部分70a和所述漏极20之间；所述第一部分70a与待形成的所述源极10对应，所述第二部分70b与待形成的所述有源区30对应；对所述第一部分70a进行离子注入，形成所述源极10；其中，所述源极10包括呈“L”形垂直连接的所述第一区域101和所述第二区域102，且所述第二区域102与所述第二部分70b接触；在形成所述源极10之后，在所述衬底上方形成外延层705，并将所述第一区域101和所述漏极20上方的所述外延层705刻蚀掉；对所述第二区域102正上方的所述外延层705进行离子注入或者不进行离子注入，形成所述隧穿区60；所述第二部分70b和位于所述第二部分70b正上方的所述外延层705形成所述有源区30。
下面提供一具体的实施例三对如图6所示的所述隧穿场效应晶体管的制备过程进行说明；如图11所示，所述隧穿场效应晶体管的制备可以包括以下步骤：
S301、参考图9(a)所示，提供一种硅衬底701。
其中，所述硅衬底701可以为矩形衬底。
这里，可以对所述硅衬底701进行轻掺杂，通过掺杂可以形成P阱衬底、或N阱衬底、或双阱衬底。
S302、如图12(a)所示，在所形成的硅衬底701上沉积一层牺牲层702，在所述牺牲层702上沉积第一层硬掩膜层703；然后对所述牺牲层702和所述第一层硬掩膜层703进行图形化处理，露出所述硅衬底701位于右侧且具有一定宽度的一部分。
其中，所述硅衬底701的露出部分与待形成的所述漏极20对应。
这里，所述牺牲层702和所述硬掩膜层可以通过低压化学气相沉积(Low Pressure Chemical Vapor Deposition，简称LPCVD)或物理气相沉积(Physical Vapor Deposition，简称PVD)等工艺实现。所述硬掩膜层可以采用氧化硅材料、或氮化硅材料、或氮氧化硅材料等。所述牺牲层702可以视为一种保护层；在进行所述硬掩膜层的刻蚀时，所述牺牲层702可以使所述硅衬底701免受刻蚀液的影响，并使所述硅衬底701的表面平坦化。
S303、参考图12(a)所示，通过离子注入对露出的区域进行N型离子重掺杂，并进行快速退火处理，从而形成所述漏极20。
其中，所述N型离子可以包括磷离子或砷离子中的至少一种；所述重掺杂的离子浓度范围可以为e19-e21cm-3。
S304、如图12(b)所示，去除残余的所述牺牲层702和所述第一层硬掩膜层703；然后在露出的所述硅衬底701和所述漏极20上沉积第二层硬掩膜层704，并对所述第二层硬掩膜层704进行图形化处理，露出所述硅衬底701靠近所述漏极20的一部分；将所述硅衬底701的露出部分进行刻蚀，将所述硅衬底701刻蚀成“L”形衬底。
其中，所述“L”形衬底包括两部分，且第二部分70b位于第一部分70a和所述漏极20之间；所述第一部分70a与待形成的所述源极10对应，所述第二部分70b与待形成的所述有源区30对应。
S305、如图12(c)所示，去除残余的所述第二层硬掩膜层704；在露出的所述硅衬底701和所述漏极20上沉积第三层硬掩膜层706，并对所述第三层硬掩膜层706进行图形化处理，露出所述第一部分70a。
S306、参考图12(c)所示，通过离子注入对露出的区域进行P型离子重掺杂，并进行快速退火处理，从而形成所述源极10。
这里，所述源极10包括呈“L”形垂直的所述第一区域101和所述第二区域102。
其中，所述P型离子可以包括硼离子、或镓离、或铟离子中的至少一种；所述重掺杂的离子浓度范围可以为e19-e21cm-3。
S307、如图12(d)所示，去除残余的所述第三层硬掩膜层706；然后外延形成一层厚度约为5nm的硅外延层705，并将所述第一区域101和所述漏极20上方的所述硅外延层705刻蚀掉。
S308、如图12(e)所示，在所述第一区域101、所述硅外延层705、所述漏极20上沉积第四层硬掩膜层707；对所述第四层硬掩膜层707进行图形化处理，露出位于所述第二区域102上方的呈“L”形的所述硅外延层705。
S309、参考图12(e)所示，对露出的区域进行N型离子重掺杂或轻掺杂、或不进行掺杂，从而形成所述隧穿区60；此时，位于所述源极10和所述漏极20之间的所述第二部分70b和所述硅外延层705共同形成所述有源区30；然后去除残余的所述第四层硬掩膜层707。
其中，所述重掺杂的离子浓度范围可以为e19-e21cm-3；所述轻掺杂的离子浓度范围可以为e17-e18cm-3；所述不掺杂的离子浓度与衬底的浓度相同。
S310、参考图6所示，制备所述栅介质层40和所述栅极50，并完成金属接触等后续工艺，从而形成完整的隧穿场效应晶体管。
其中，所述栅介质层40的材料可以为氧化硅、氮化硅、氮氧化硅以及氧化铝等绝缘材料中的一种；所述栅极50的材料可以为金属、金属硅化物以及多晶硅中的一种。
这里，所述栅绝缘层40呈“U“形，且所述栅绝缘层40与所述隧穿区60、所述有源区30和所述漏极20均接触。
此处需要说明的是，在形成所述栅极50时，可以在用于形成所述栅极50的例如金属层上方形成牺牲层和硬掩膜层，从而保证在进行所述硬掩膜层的刻蚀时，所述金属层可以不受刻蚀液的影响，并保证其表面的平坦化。
通过上述步骤S301-S310便可以制备得到如图6所示的所述隧穿场效应晶体管；上述的制备方法与现有的隧穿场效应晶体管的制备工艺具有良好的兼容性，且工艺步骤简单。
或者，可选的，参考图7所示，所述源极10包括所述第一区域101和所述第二区域102、以及第三区域103，且所述第三区域103与所述有源区30接触。
进一步的，在所述衬底70上形成所述有源区30、所述源极10和所述漏极20、以及所述隧穿区60，具体可以包括：将所述衬底70刻蚀成“U”形衬底；其中，所述“U”形衬底包括三部分，且第二部分70b位于第一部分70a和第三部分70c之间；所述第一部分70a与待形成的所述源极10对应，所述第二部分70b与待形成的所述有源区30对应，所述第三部分70c与待形成的所述漏极20对应；对所述第一部分70a进行离子注入，形成所述源极10；其中，所述源极10包括所述第一区域101、所述第二区域102、所述第三区域103，且所述第三区域103与所述第二部分70b接触；所述第一区域101和所述第二区域102、所述第二区域102和所述第三区域103均呈“L”形垂直连接；在形成所述源极10之后，在所述“U”形衬底的上方形成外延层705；对位于所述第二区域102正上方且与所述源极10齐平的所述外延层705进行离子注入或者不进行离子注入，形成所述隧穿区60；在形成所述隧穿区60之后，将所述源极10的第一区域101上方的所述外延层705刻蚀掉，并对所述第三部分70c和与所述第三部分70c接触的所述外延层705进行离子注入，形成所述漏极20；所述第二部分70b和与所述第二部分70b对应的所述外延层705形成所述有源区30。
下面提供一具体的实施例四对如图7所示的所述隧穿场效应晶体管的制备过程进行说明；如图13所示，所述隧穿场效应晶体管的制备可以包括以下步骤：
S401、参考图9(a)所示，提供一种硅衬底701。
其中，所述硅衬底701可以为矩形衬底。
这里，可以对所述硅衬底701进行轻掺杂，通过掺杂可以形成P阱衬底、或N阱衬底、或双阱衬底。
S402、如图14(a)所示，在所形成的硅衬底701上沉积一层牺牲层702，在所述牺牲层702上沉积第一层硬掩膜层703；然后对所述牺牲层702和所述第一层硬掩膜层703进行图形化处理，露出所述硅衬底701位于中间且具有一定宽度的一部分；对所述硅衬底701的露出部分进行刻蚀，将所述硅衬底701刻蚀成“U”形衬底。
其中，所述“U”形衬底包括三部分，且第二部分70b位于第一部分70a和第三部分70c之间；所述第一部分70a与待形成的所述源极10对应，所述第二部分70b与待形成的所述有源区30对应，所述第三部分70c与待形成的所述漏极20对应；
这里，所述牺牲层702和所述硬掩膜层可以通过低压化学气相沉积(Low Pressure Chemical Vapor Deposition，简称LPCVD)或物理气相沉积(Physical Vapor Deposition，简称PVD)等工艺实现。所述硬掩膜层可以采用氧化硅材料、或氮化硅材料、或氮氧化硅材料等。所述牺牲层702可以视为一种保护层；在进行所述硬掩膜层的刻蚀时，所述牺牲层702可以使所述硅衬底701免受刻蚀液的影响，并使所述硅衬底701的表面平坦化。
S403、如图14(b)所示，去除残余的所述牺牲层702和所述第一层硬掩膜层703；在露出的所述硅衬底701上沉积第二层硬掩膜层704，并对所述第二层硬掩膜层704进行图形化处理，露出所述第一部分70a。
S404、参考图14(b)所示，通过离子注入对露出的区域进行P型离子重掺杂，并进行快速退火处理，从而形成所述源极10。
这里，所述源极10包括所述第一区域101、所述第二区域102、所述第三区域103；所述第一区域101和所述第二区域102、所述第二区域102和所述第三区域103均呈“L”形垂直连接。
其中，所述P型离子可以包括硼离子、或镓离、或铟离子中的至少一种；所述重掺杂的离子浓度范围可以为e19-e21cm-3。
S405、如图14(c)所示，去除残余的所述第二层硬掩膜层704；然后外延形成一层厚度约为5nm的硅外延层705，并在所述硅外延层705上沉积第三层硬掩膜层706；对所述第三层硬掩膜层706进行图形化处理，露出与待形成的所述隧穿区60对应的区域。
S406、如图14(d)所示，对露出的区域进行N型离子重掺杂或轻掺杂、或不进行掺杂，从而形成所述隧穿区60。
这里，所述隧穿区60的两端与所述源极10的两端齐平。
其中，所述重掺杂的离子浓度范围可以为e19-e21cm-3；所述轻掺杂的离子浓度范围可以为e17-e18cm-3；所述不掺杂的离子浓度与衬底的浓度相同。
S407、如图14(e)所示，去除残余的所述第三层硬掩膜层706以及位于所述第一区域101上方的所述硅外延层705；在露出的所述第一区域101、所述隧穿区60、所述硅外延层705上沉积第四层硬掩膜层707；对所述第四层硬掩膜层707进行图形化处理，露出所述第三部分70c上方的所述硅外延层705。
S408、如图14(f)所示，通过离子注入对露出的所述硅外延层705以及所述第三部分70c进行N型离子重掺杂，并进行快速退火处理，从而形成所述漏极20；此时，位于所述源极10和所述漏极20之间的所述第二部分70b和所述硅外延层705共同形成所述有源区30；然后去除残余的所述第四层硬掩膜层707。
其中，所述N型离子可以包括磷离子或砷离子中的至少一种；所述重掺杂的离子浓度范围可以为e19-e21cm-3。
S409、参考图7所示，制备所述栅介质层40和所述栅极50，并完成金属接触等后续工艺，从而形成完整的隧穿场效应晶体管。
其中，所述栅介质层40的材料可以为氧化硅、氮化硅、氮氧化硅以及氧化铝等绝缘材料中的一种；所述栅极50的材料可以为金属、金属硅化物以及多晶硅中的一种。
这里，所述栅绝缘层40呈“U”形，且所述栅绝缘层40与所述隧穿区60、所述有源区30和所述漏极20均接触。
此处需要说明的是，在形成所述栅极50时，可以在用于形成所述栅极50的例如金属层上方形成牺牲层和硬掩膜层，从而保证在进行所述硬掩膜层的刻蚀时，所述金属层可以不受刻蚀液的影响，并保证其表面的平坦化。
通过上述步骤S401-S409便可以制备得到如图7所示的所述隧穿场效应晶体管；上述的制备方法与现有的隧穿场效应晶体管的制备工艺具有良好的兼容性，且工艺步骤简单。
需要说明的是，上述的具体实施例仅对所述隧穿场效应晶体管的制备方法进行了示例性的描述，所述隧穿场效应晶体管的制备方法还可以为其它的步骤顺序。
本发明实施例中对所述栅极50的结构不做具体的限定，本领域技术人员应该清楚，所述栅极50可以为单栅结构、多栅结构以及围绕栅结构，上述的栅极结构均可以实现本发明的目的，在此不再赘述。
此外，本发明实施例提供的所述隧穿场效应晶体管的制备方法均采用后栅工艺，但该结构也可以通过前栅工艺进行制备。其中，所述后栅工艺是指在对所述硅衬底进行离子注入及退火处理以形成所述源极10和所述漏极20之后，再形成所述栅极50；所述前栅工艺是指在对所述硅衬底进行离子注入及退火处理以形成所述源极10和所述漏极20之前，便形成所述栅极50。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应以所述权利要求的保护范围为准。

Claims (18)

1.一种隧穿场效应晶体管，包括分别位于有源区两侧的源极和漏极、栅介质层以及位于所述栅介质层背离所述源极一侧的栅极，还包括设置在所述栅介质层和所述源极之间且与所述栅介质层和所述源极均接触的隧穿区；其特征在于，
所述源极至少包括呈“L”形垂直连接的第一区域和第二区域；
所述隧穿区至少与所述第一区域和所述第二区域接触；
所述栅介质层至少与所述隧穿区接触；
所述隧穿区的两端与所述源极的两端齐平。
2.根据权利要求1所述的隧穿场效应晶体管，其特征在于，所述源极包括所述第一区域和所述第二区域，且所述第二区域与所述有源区接触；
沿垂直于所述源极向所述漏极的方向，所述有源区的厚度等于所述第二区域和与所述第二区域接触的所述隧穿区的厚度之和。
3.根据权利要求2所述的隧穿场效应晶体管，其特征在于，所述漏极的厚度大于等于所述有源区的厚度。
4.根据权利要求1所述的隧穿场效应晶体管，其特征在于，所述源极还包括与所述第二区域呈“L”形垂直连接且与所述第一区域同侧设置的第三区域；
其中，所述有源区位于所述漏极和所述第三区域之间，且所述栅介质层还与所述有源区和所述漏极接触。
5.根据权利要求4所述的隧穿场效应晶体管，其特征在于，沿垂直于所述源极向所述漏极的方向，所述有源区的厚度等于所述第三区域和与所述第三区域接触的所述隧穿区的厚度之和。
6.根据权利要求1至5任一项所述的隧穿场效应晶体管，其特征在于，所述隧穿区的厚度小于10nm。
7.根据权利要求1所述的隧穿场效应晶体管，其特征在于，所述隧穿场效应晶体管为N型隧穿场效应晶体管；
其中，所述源极进行P型离子重掺杂，所述漏极进行N型离子重掺杂，所述隧穿区进行N型离子重掺杂或轻掺杂、或不进行离子掺杂；或者，
所述隧穿场效应晶体管为P型隧穿场效应晶体管；
其中，所述源极进行N型离子重掺杂，所述漏极进行P型离子重掺杂，所述隧穿区进行P型离子重掺杂或轻掺杂、或不进行离子掺杂。
8.根据权利要求7所述的隧穿场效应晶体管，其特征在于，所述隧穿区的不同区域的离子掺杂浓度相同或不完全相同；
其中，在所述隧穿区的不同区域的离子掺杂浓度相同的情况下，所述隧穿区的离子掺杂浓度为轻掺杂、或重掺杂、或无掺杂；
在所述隧穿区的不同区域的离子掺杂浓度不完全相同的情况下，所述不同区域的离子掺杂浓度为轻掺杂、重掺杂、无掺杂中的至少两种。
9.根据权利要求7所述的隧穿场效应晶体管，其特征在于，所述P型离子包括硼离子、或镓离子、或铟离子中的至少一种；
所述N型离子包括磷离子、或砷离子中的至少一种。
10.一种隧穿场效应晶体管的制备方法，其特征在于，所述方法包括：
提供衬底；
在所述衬底上形成有源区以及分别位于所述有源区两侧的源极和漏极；其中，所述源极至少包括呈“L”形垂直连接的第一区域和第二区域；
至少在所述第二区域上方形成栅介质层以及栅极；其中，所述栅极位于所述栅介质层背离所述源极的一侧；
在所述栅介质层和所述源极之间形成与所述栅介质层和所述源极均接触的隧穿区；其中，所述隧穿区至少与所述第一区域和所述第二区域接触；
所述隧穿区的两端与所述源极的两端齐平。
11.根据权利要求10所述的方法，其特征在于，所述源极包括所述第一区域和所述第二区域，且所述第二区域与所述有源区接触；
在所述衬底上形成所述有源区、所述源极和所述漏极、以及所述隧穿区，具体包括：
将所述衬底刻蚀成“L”形衬底；其中，所述“L”形衬底包括三部分，且第二部分位于第一部分(70a)和第三部分之间；所述第一部分(70a)与待形成的所述源极对应，所述第二部分与待形成的所述有源区对应，所述第三部分与待形成的所述漏极对应；
对所述第一部分(70a)进行离子注入，形成所述源极；其中，所述源极包括呈“L”形垂直连接的所述第一区域和所述第二区域，且所述第二区域与所述第二部分接触；
在形成所述源极之后，在所述“L”形衬底的上方形成外延层；
对所述第三部分和位于所述第三部分正上方的所述外延层进行离子注入，形成所述漏极；
在形成所述漏极之后，将位于所述第一区域正上方的所述外延层刻蚀掉，并对位于所述第二区域正上方的所述外延层进行离子注入或者不进行离子注入，形成所述隧穿区；
所述第二部分和位于所述第二部分正上方的所述外延层形成所述有源区。
12.根据权利要求10所述的方法，其特征在于，所述源极包括所述第一区域和所述第二区域，且所述第二区域与所述有源区接触；
在所述衬底上形成所述有源区、所述源极和所述漏极、以及所述隧穿区，具体包括：
将所述衬底刻蚀成“L”形衬底；其中，所述“L”形衬底包括三部分，且第二部分位于第一部分和第三部分之间；所述第一部分与待形成的所述源极对应，所述第二部分与待形成的所述有源区对应，所述第三部分与待形成的所述漏极对应；
对所述第一部分进行离子注入，形成所述源极和离子注入区；其中，所述源极包括呈“L”形垂直连接的所述第一区域和所述第二区域，且所述第二区域与所述第二部分接触；所述离子注入区呈“L”形、且位于“L”形的所述源极内侧；
对所述离子注入区进行离子注入，形成所述隧穿区；
在形成所述隧穿区后，对所述第三部分进行离子注入，形成所述漏极；
所述第二部分形成所述有源区。
13.根据权利要求10所述的方法，其特征在于，所述源极包括所述第一区域和所述第二区域，且所述第二区域与所述有源区接触；
在所述衬底上形成所述有源区、所述源极和所述漏极、以及所述隧穿区，具体包括：
对与待形成的所述漏极对应的所述衬底进行离子注入，形成所述漏极；
在形成所述漏极之后，将所述衬底除所述漏极之外的其余部分刻蚀成“L”形衬底；其中，所述“L”形衬底包括两部分，且第二部分位于第一部分和所述漏极之间；所述第一部分与待形成的所述源极对应，所述第二部分与待形成的所述有源区对应；
对所述第一部分进行离子注入，形成所述源极；其中，所述源极包括呈“L”形垂直连接的所述第一区域和所述第二区域，且所述第二区域与所述第二部分接触；
在形成所述源极之后，在所述衬底上方形成外延层，并将所述第一区域和所述漏极上方的所述外延层刻蚀掉；
对所述第二区域正上方的所述外延层进行离子注入或者不进行离子注入，形成所述隧穿区；
所述第二部分和位于所述第二部分正上方的所述外延层形成所述有源区。
14.根据权利要求10所述的方法，其特征在于，所述源极包括所述第一区域和所述第二区域、以及第三区域，且所述第三区域与所述有源区接触；
在所述衬底上形成所述有源区、所述源极和所述漏极、以及所述隧穿区，具体包括：
将所述衬底刻蚀成“U”形衬底；其中，所述“U”形衬底包括三部分，且第二部分位于第一部分和第三部分之间；所述第一部分与待形成的所述源极对应，所述第二部分与待形成的所述有源区对应，所述第三部分与待形成的所述漏极对应；
对所述第一部分进行离子注入，形成所述源极；其中，所述源极包括所述第一区域、所述第二区域、所述第三区域，且所述第三区域与所述第二部分接触；所述第一区域和所述第二区域、所述第二区域和所述第三区域均呈“L”形垂直连接；
在形成所述源极之后，在所述“U”形衬底的上方形成外延层；
对位于所述第二区域正上方且与所述源极齐平的所述外延层进行离子注入或者不进行离子注入，形成所述隧穿区；
在形成所述隧穿区之后，将所述源极的第一区域上方的所述外延层刻蚀掉，并对所述第三部分和与所述第三部分接触的所述外延层进行离子注入，形成所述漏极；
所述第二部分和与所述第二部分对应的所述外延层形成所述有源区。
15.根据权利要求10至14任一项所述的方法，其特征在于，所述隧穿区的厚度小于10nm。
16.根据权利要求10所述的方法，其特征在于，在所述隧穿场效应晶体管为N型隧穿场效应晶体管的情况下，所述源极进行P型离子重掺杂，所述漏极进行N型离子重掺杂，所述隧穿区进行N型离子重掺杂或轻掺杂、或不进行离子掺杂；
在所述隧穿场效应晶体管为P型隧穿场效应晶体管的情况下，所述源极进行N型离子重掺杂，所述漏极进行P型离子重掺杂，所述隧穿区进行P型离子重掺杂或轻掺杂、或不进行离子掺杂。
17.根据权利要求16所述的方法，其特征在于，所述隧穿区的不同区域的离子掺杂浓度相同或不完全相同；
其中，在所述隧穿区的不同区域的离子掺杂浓度相同的情况下，所述隧穿区的离子掺杂浓度为轻掺杂、或重掺杂、或无掺杂；
在所述隧穿区的不同区域的离子掺杂浓度不完全相同的情况下，所述不同区域的离子掺杂浓度为轻掺杂、重掺杂、无掺杂中的至少两种。
18.根据权利要求16所述的方法，其特征在于，所述P型离子包括硼离子、或镓离子、或铟离子中的至少一种；
所述N型离子包括磷离子、或砷离子中的至少一种。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103579324B (zh) * 2013-11-18 2016-04-06 北京大学 一种三面源隧穿场效应晶体管及其制备方法
CN104134695A (zh) * 2014-07-15 2014-11-05 华为技术有限公司 隧穿场效应晶体管及隧穿场效应晶体管的制备方法
CN104201198B (zh) * 2014-08-01 2017-04-05 华为技术有限公司 隧穿晶体管结构及其制造方法
CN104576719B (zh) * 2014-12-03 2017-11-24 华为技术有限公司 隧穿场效应晶体管及其制备方法
CN104465735B (zh) * 2014-12-08 2017-07-21 沈阳工业大学 内嵌栅绝缘隧穿增强晶体管
CN104617137B (zh) * 2015-01-19 2018-09-21 华为技术有限公司 一种场效应器件及其制备方法
US9748379B2 (en) * 2015-06-25 2017-08-29 Taiwan Semiconductor Manufacturing Co., Ltd. Double exponential mechanism controlled transistor
WO2018120170A1 (zh) * 2016-12-30 2018-07-05 华为技术有限公司 隧穿场效应晶体管的制作方法及隧穿场效应晶体管
CN109904218B (zh) * 2019-03-01 2020-07-14 西北工业大学 倒t型隧穿场效应晶体管

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102576726A (zh) * 2009-09-30 2012-07-11 国立大学法人北海道大学 隧道场效应晶体管及其制造方法
CN103151391A (zh) * 2013-03-18 2013-06-12 北京大学 垂直非均匀掺杂沟道的短栅隧穿场效应晶体管及制备方法
CN104701374A (zh) * 2013-12-10 2015-06-10 中芯国际集成电路制造(上海)有限公司 隧穿场效应晶体管及其形成方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8026509B2 (en) * 2008-12-30 2011-09-27 Intel Corporation Tunnel field effect transistor and method of manufacturing same
US9293591B2 (en) * 2011-10-14 2016-03-22 The Board Of Regents Of The University Of Texas System Tunnel field effect transistor (TFET) with lateral oxidation
JP2015156407A (ja) * 2012-05-31 2015-08-27 国立研究開発法人産業技術総合研究所 半導体装置、トランジスタ、半導体装置の製造方法、及び、トランジスタの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102576726A (zh) * 2009-09-30 2012-07-11 国立大学法人北海道大学 隧道场效应晶体管及其制造方法
CN103151391A (zh) * 2013-03-18 2013-06-12 北京大学 垂直非均匀掺杂沟道的短栅隧穿场效应晶体管及制备方法
CN104701374A (zh) * 2013-12-10 2015-06-10 中芯国际集成电路制造(上海)有限公司 隧穿场效应晶体管及其形成方法

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