CN104916539B - 一种制作半导体器件的方法 - Google Patents

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Abstract

本发明涉及一种制作半导体器件的方法，根据本发明的制作方法提出了一种新的阱隔离和沟道停止注入的方法，在实施阱隔离和沟道停止注入时位于鳍片顶部的硬掩膜层阻止该注入，掺杂剂将不会注入到鳍片中，这样将减少对鳍片的损伤和减少掺杂剂注入到鳍片中。同时，该方法还能提高载流子的迁移率以及较薄的鳍片结构有助于下一代小尺寸的FinFET半导体器件的制作。

Description

一种制作半导体器件的方法
技术领域
本发明涉及半导体制造工艺，具体地，本发明涉及一种制作FinTFET半导体器件的方法。
背景技术
随着半导体技术的不断发展，集成电路性能的提高主要是通过不断缩小集成电路器件的尺寸以提高它的速度来实现的。目前，由于在追求高器件密度、高性能和低成本中半导体工业已经进步到纳米技术工艺节点，半导体器件的制备收到各种物理极限的限制。
随着CMOS器件的不断缩小来自制造和设计方面的挑战促使三维设计如鳍片场效应晶体管(FinFET)的发展。相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低浅沟道效应(SCE)等方面具有更加优越的性能，FinFET器件能有效抑制短沟道效应并且具有较高的载流子迁移率，其中由于较低的沟道掺杂使得FinFET器件的载流子迁移率高；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。但是由于器件尺寸的缩小，引起鳍片场效应晶体管(FinFET)具有较高的沟道掺杂，较高的沟道掺杂将降低载流子的迁移率和损伤鳍片(Fin)，因此，鳍片场效应晶体管需要低沟道掺杂。
其中，在鳍片场效应晶体管实施注入工艺时，阱隔离(well isolation)和沟道停止注入(channel stop implant)是提高载流子迁移率和减少鳍片损伤的重要影响因素。目前实施鳍片阱隔离和沟道停止注入有两种方法，一种方法是在形成鳍片之前实施阱隔离和沟道停止注入；另一种方法是形成鳍片之后实施阱隔离和沟道停止注入。但是，上述两种方法都会引起鳍片的损伤和降低载流子的迁移率。如何执行阱隔离和沟道停止注入，是否缩小鳍片尺寸以及采用哪种方式来缩小鳍片的尺寸，是目前需要解决的问题。
因此，需要一种新的制作FinTFET半导体器件的方法，以解决现有技术中的问题。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了有效解决上述问题，本发明提出了一种制作半导体器件的方法，包括：提供半导体衬底；在所述半导体衬底上形成硬掩膜层；图案化所述硬掩膜层和所述半导体衬底，以形成第一鳍片结构；执行第一氧化工艺氧化露出的所述第一鳍片结构，以在所述第一鳍片结构的两侧形成氧化层；去除所述氧化层，以形成第二鳍片结构；对未被所述硬掩膜层遮盖的区域执行阱注入工艺；在所述半导体衬底上形成隔离材料层以及填充所述第二鳍片结构之间的凹槽；回刻蚀去除部分的所述隔离材料层；对所述隔离材料层执行沟道停止注入工艺。
优选地，还包括在形成所述第二鳍片结构之后执行第二氧化工艺的步骤。
优选地，所述第二氧化工艺用于修复所述第二鳍片结构和使所述第二鳍片结构的表面变光滑。
优选地，还包括在执行所述阱注入工艺之后执行第一退火工艺的步骤。
优选地，还包括在执行所述沟道停止注入工艺之后执行第二退火工艺的步骤。
优选地，所述第二鳍片结构的宽度小于所述第一鳍片结构的宽度。
优选地，所述隔离材料层的材料为氧化物。
本发明提出了一种新的阱隔离和沟道停止注入的方法，根据本发明的制作方法，在实施阱隔离和沟道停止注入时位于鳍片顶部的硬掩膜层阻止该注入，掺杂剂将不会注入到鳍片中，这样将减少对鳍片的损伤和减少掺杂剂注入到鳍片中。同时，该方法还能提高载流子的迁移率和较薄的鳍片结构有助于下一代小尺寸的FinFET半导体器件的制作。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。在附图中，
图1A-1L为根据本发明一个实施方式制作FinFET半导体器件的相关步骤所获得的器件的剖视图；
图2为根据本发明一个实施方式制作FinFET半导体器件的工艺流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述改善薄膜沉积时颗粒缺陷的方法。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。
为了解决现有技术中的问题，本发明提出了一种新型的制作FinFET半导体器件。下面结合附图1A-1L和图2对本发明的具体实施方式做详细的说明。
参照图1A，首先提供半导体衬底，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、SiGe等，在该半导体衬底中还可以形成其他有源器件。在本发明中优选硅衬底。所述半导体衬底100包括NFET(N型场效应晶体管)区域和PFET(P型场效应晶体管)区域。
在半导体衬底100上形成硬掩膜层，硬掩膜层包括垫氧化层和垫氮化物层，垫氧化层的材料优选氧化硅，氮化物层的材料优选氮化硅，可以采用化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等形成垫氧化层和垫氮化物层。
依次刻蚀所述垫氮化物层102、垫氧化层101和部分的半导体衬底以在NFET区域和PFET区域中形成鳍片结构103、位于鳍片结构103之间的沟槽104以及位于鳍片结构103上的垫氧化层101和垫氮化物层102，所述鳍片结构103的形成方法为：首先在衬底上形成半导体材料层，所述半导体材料层可以Si、SiGe、Ge或者III-V材料，在半导体材料层上依次垫氧化层和垫氮化物层，然后在所述半导体材料层上形成图案化的掩膜层，例如光刻胶掩膜层，所述光刻胶掩膜层定义了所述鳍片结构的宽度、长度以及位置等，然后以所述光刻胶掩膜层为掩膜蚀刻所述垫氮化物层、垫氧化层和半导体材料层，以形成鳍片结构103，然后去除所述光刻胶掩膜层，去除所述光刻胶掩膜层的方法可以为氧化灰化法。需要注意的是，所述鳍片结构的形成仅仅是示例性的，并不局限于该方法。
在本发明的一具体地实施方式中，作为优选实现方式在所述半导体衬底上沉积Si，在沉积Si的同时还可以进行轻掺杂，进行N型掺杂，掺杂类型和后续工艺中漏区内掺杂的类型相同，然后再进一步形成鳍片结构103，所述鳍片结构为N型鳍片。
如图1B所示，执行氧化工艺，以氧化露出的半导体衬底100和垫氧化层101，以在沟槽104的底部以及侧面形成氧化层105。具体的，该氧化工艺氧化了鳍片结构103的两侧，消耗掉了部分的鳍片结构103，在鳍片结构103的两侧形成氧化层。
示例性地，可以采用湿法氧化工艺对露出的半导体衬底进行氧化，也可以采用干法刻蚀对露出的半导体衬底进行氧化。
需要说明的是，上述执行氧化工艺的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。
如图1C所示，去除氧化层105和部分的垫氧化层101，以露出未被氧化的半导体衬底，具体的，去除位于鳍片结构103两侧的氧化层以露出未被氧化的鳍片结构103’，鳍片结构103’的宽度小于鳍片结构103的宽度，鳍片结构103’和剩余的垫氧化层101’两侧齐平，鳍片结构103’和垫氧化层101’相对于垫氮化物层102的侧面向内凹陷。可以采用稀释的氢氟酸和磷酸去除氧化层105，在本发明的一具体实施例中，采用稀释的氢氟酸去除氧化层105，稀释的氢氟酸的浓度比为2％，反应的时间为1分钟，可以将半导体衬底浸入(dip)氢氟酸溶液中。
需要说明的是，上述执行去除氧化层105的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。
然后，采用氧化工艺再氧化上述半导体结构，如图1D所示，具体的，采用氧化工艺氧化鳍片结构103’，以修复鳍片结构103’的边缘和使鳍片结构103’的表面变光滑。
示例性地，可以采用湿法氧化工艺对露出的半导体衬底进行氧化，也可以采用干法刻蚀对露出的半导体衬底进行氧化。
需要说明的是，上述执行氧化工艺的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。
如图1E和1F所示，对所述半导体衬底中的NFET区域个PFET区域进行阱注入工艺，具体的，分别对NFET区域和PFET区域执行阱注入工艺。
在本发明一具体实施方式中，在所述半导体衬底上形成掩膜层106，掩膜层106覆盖PFET区域露出NFET区域，所述掩膜层106可以为光刻胶层，对所述NFET区域进行P型阱区注入，在所述衬底中掺杂有P型掺质，例如硼，例如可以通过离子注入工艺将硼注入与所述NFET区域中，如图1E所示，去除所述掩膜层106以露出PFET区域。
接着，在所述半导体衬底上形成掩膜层107，掩膜层107覆盖NFET区域露出PFET区域，所述掩膜层107可以为光刻胶层，对所述PFET区域进行N型阱区注入，例如，所述PFET区域为N+掺杂，例如将N型掺质(例如磷)注入到所述所述PFET区域的半导体基底中，如图1F所示，去除所述掩膜层107以露出NFET区域。
作为优选，在执行NFET区域阱掺杂和PFET区域阱掺杂之后，进行一阱退火步骤，以在NFET区域中形成阱区108和在PFET区域中形成阱区109，如图1G所示，所述退火步骤可以为快速升温退火工艺，利用900至1050℃的高温来活化NFET区域和PFET区域阱区域内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。此外，亦可视产品需求及功能性考量。具体地，可以通过离子注入或者扩散的方法来形成所述阱区，作为进一步的优选，在进行离子注入或者扩散后还可以进一步包括一热退火的步骤。
所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行快速升温退火(RTA)工艺，在本发明所述高纯气体优选为氮气或惰性气体，所述快速升温退火工艺步骤的温度为800至1200℃，优选为1050℃，所述热退火步骤时间为1至300s。作为进一步的优选，在本发明中选用的快速热退火，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子书快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等，但并非局限于所举示例。
需要说明的是，上述执行形成PFET区域和NFET区域中阱的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。
如图1H所示，在上述器件结构上沉积形成隔离材料层110，隔离材料层110填充所述沟槽104，隔离材料层110覆盖鳍片结构103’，垫氧化层101’，垫氮化物层102和阱区108、109。隔离材料层110的材料为氧化物，氧化物层110材料优选二氧化硅，隔离材料层的材料可以为其它的任何适合的材料不限于氧化物。采用高深比二氧化硅沉积技术填充浅沟槽104，以使浅沟槽104中完全填充氧化物层，且氧化物层110覆盖整个半导体衬底和垫氮化物表面，可以采用化学气相沉积法(CVD)，如high aspect ratio process(HARP)，FlowableCVD(FCVD)、低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(LTCVD)、等离子体化学气相沉积(PECVD)，也可使用例如溅镀及物理气相沉积(PVD)等。
然后，采用平坦化工艺去除多余的氧化物层110平坦化工艺停止于氮化物层102，以使氧化物层110的顶部与氮化物层102的顶部齐平。
可以使用半导体制造领域中常规的平坦化方法来实现表面的平坦化。该平坦化方法的非限制性实例包括机械平坦化方法和化学机械抛光平坦化方法。化学机械抛光平坦化方法更常用。
如图1I所示，回蚀刻(etch back)NFET区域和PFET区域中部分的氧化物层110，回蚀刻形成的氧化物层110’形成顶部低于所述鳍片结构103的浅沟槽隔离结构。其中，可以根据工艺的需求选择刻蚀去除的氧化物层的厚度。既可以采用干蚀刻法也可以采用湿蚀刻法执行所述回刻蚀步骤。
在本发明一具体实施例中，执行回刻蚀工艺以去除部分的隔离材料层，所述回刻蚀工艺为各向同性刻蚀隔离材料层，具体的，先采用湿法刻蚀去除部分的位于沟槽104中的隔离材料层110，刻蚀后剩余的隔离材料层110’低于所述鳍片结构103’的顶部。
湿蚀刻法能够采用氢氟酸溶液，例如缓冲氧化物蚀刻剂或氢氟酸缓冲溶液。湿法清洗采用稀释的氢氟酸和热磷酸去除所述氧化物层。
如图1J和1K所示，对上述半导体衬底中的NFET区域个PFET区域进行沟道停止区注入(channel stop implant)工艺，以将注入的离子掺杂到隔离材料层110’中，具体的，分别对NFET区域和PFET区域执行沟道停止区注入工艺，以在NFET区域和PFET区域中的隔离材料层110’中形成沟道停止区111、112。采用离子注入来设置沟道停止区，以阻断寄生沟道的导电。
在本发明一具体实施方式中，在所述半导体衬底上形成掩膜层113，掩膜层113覆盖PFET区域露出NFET区域，所述掩膜层113可以为光刻胶层，对所述NFET区域中的隔离材料层进行沟道停止区注入，通过离子注入工艺在隔离材料层110’中形成沟道停止区(channelstop region)111。尤其是，III族中的元素，例如硼(B)、镓(Ga)或铟(In)，作为杂质以大约20至大约40KeV的能量注入到位于沟槽104的隔离材料层110’中。因此，在隔离材料层110’中形成沟道停止区111。这里，杂质浓度可以在大约2.0×1013至大约4.0×1013原子/cm2的范围内。例如，以大约30KeV的能量注入III族中的元素来形成沟道停止区111使得杂质浓度为大约3.0×1013原子/cm2。相对于半导体衬底100，杂质的注入角度基本上约为0°。即，杂质沿着基本上与衬底100垂直的方向注入到隔离材料层110’中，从而在隔离材料层110’处形成沟道停止区，如图1J所示，去除所述掩膜层113以露出PFET区域。
接着，在所述半导体衬底上形成掩膜层114，掩膜层114覆盖NFET区域露出PFET区域，所述掩膜层114可以为光刻胶层，对所述PFET区域进行沟道停止区注入，通过离子注入工艺在STI区域中的隔离材料层110’中形成沟道停止区(channel stop region)112。尤其是，III族中的元素，例如硼(B)、镓(Ga)或铟(In)，作为杂质以大约20至大约40KeV的能量注入到位于沟槽104的隔离材料层110’中。因此，在隔离材料层110’中形成沟道停止区111。这里，杂质浓度可以在大约2.0×1013至大约4.0×1013原子/cm2的范围内。例如，以大约30KeV的能量注入III族中的元素来形成沟道停止区112使得杂质浓度为大约3.0×1013原子/cm2。相对于半导体衬底100，杂质的注入角度基本上约为0°。即，杂质沿着基本上与衬底100垂直的方向注入到隔离材料层110’中，从而在隔离材料层110’处形成沟道停止区，如图1K所示，去除所述掩膜层114以露出NFET区域。
作为优选，在执行NFET区域沟道停止区注入和PFET区域沟道停止区注入之后，进行一退火步骤，该退火步骤使注入掺杂剂从STI区域扩散到需要所述注入掺杂剂的区域，在本发明一具体实施例中，以在NFET区域中的鳍片结构103’中形成沟道停止区115和在PFET区域中的鳍片结构103’中形成沟道停止区116，如图1L所示，所述退火步骤可以为快速升温退火工艺，利用900至1050℃的高温来活化NFET区域和PFE区域内的掺杂质，并同时修补在各离子注入工艺中受损的半导体衬底表面的晶格结构。此外，亦可视产品需求及功能性考量。具体地，可以通过离子注入或者扩散的方法来形成所述区域，作为进一步的优选，在进行离子注入或者扩散后还可以进一步包括一热退火的步骤。
所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行快速升温退火(RTA)工艺，在本发明所述高纯气体优选为氮气或惰性气体，所述快速升温退火工艺步骤的温度为800至1200℃，优选为1050℃，所述热退火步骤时间为1至300s。作为进一步的优选，在本发明中选用的快速热退火，可以选用以下几种方式中的一种：脉冲激光快速退火、脉冲电子书快速退火、离子束快速退火、连续波激光快速退火以及非相干宽带光源(如卤灯、电弧灯、石墨加热)快速退火等，但并非局限于所举示例。
需要说明的是，上述执行形成沟道停止区的方法均为示例性的，并不局限于所述方法，本领域其他方法只要能够实现所述目的，均可以应用于本发明，在此不再赘述。
图2为本发明所述半导体器件制备方法流程图，具体地包括以下步骤：
步骤201：提供半导体衬底，所述半导体衬底包括NFET区域和PFET区域，在所述半导体衬底上依次形成垫氧化层和垫氮化物层，刻蚀所述垫氮化物层、垫氧化物层和半导体衬底，以形成第一鳍片结构、位于所述第一鳍片结构上的所述垫氧化层和垫氮化物层以及第一鳍片结构之间的沟槽；
步骤202：执行氧化工艺，以氧化露出的所述半导体衬底和垫氧化物层形成氧化层；
步骤203：去除所述氧化层，以形成较薄的第二鳍片结构；
步骤204：执行氧化工艺，以使所述第二鳍片结构的表面变光滑；
步骤205：分别对NFET区域和PFET区域执行阱注入工艺，执行退火工艺；
步骤206：在所述半导体衬底上形成隔离材料层，执行平坦化工艺以露出垫氮化物层；
步骤207：执行回刻蚀工艺，以去除部分的所述隔离材料层露出部分的第二鳍片结构；
步骤208：分别对NFET区域和PFET区域中的隔离材料层执行沟道停止注入工艺；
步骤209：执行退火工艺，以在第二鳍片结构中形成沟道停止区。
本发明提出了一种新的阱隔离和沟道停止注入的方法，根据本发明的制作方法，在实施阱隔离和沟道停止注入时位于鳍片顶部的硬掩膜层阻止该注入，掺杂剂将不会注入到鳍片中，这样将减少对鳍片的损伤和减少掺杂剂注入到鳍片中。同时，该方法还能提高载流子的迁移率和较薄的鳍片结构有助于下一代小尺寸的FinFET半导体器件的制作。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (7)

1.一种制作半导体器件的方法，包括：
提供半导体衬底；
在所述半导体衬底上形成硬掩膜层；
图案化所述硬掩膜层和所述半导体衬底，以形成第一鳍片结构；
执行第一氧化工艺氧化露出的所述第一鳍片结构，以在所述第一鳍片结构的两侧形成氧化层；
去除所述氧化层，以形成第二鳍片结构；
对未被所述硬掩膜层遮盖的区域执行阱注入工艺；
在所述半导体衬底上形成隔离材料层以及填充所述第二鳍片结构之间的凹槽；
回刻蚀去除部分的所述隔离材料层；
对所述隔离材料层执行沟道停止注入工艺，其中，在实施所述阱注入工艺和所述沟道停止注入工艺中，所述硬掩膜层能阻止掺杂剂注入到所述第二鳍片结构中，以减少对所述第二鳍片结构的损伤。
2.根据权利要求1所述的方法，其特征在于，还包括在形成所述第二鳍片结构之后执行第二氧化工艺的步骤。
3.根据权利要求2所述的方法，其特征在于，所述第二氧化工艺用于修复所述第二鳍片结构和使所述第二鳍片结构的表面变光滑。
4.根据权利要求1所述的方法，其特征在于，还包括在执行所述阱注入工艺之后执行第一退火工艺的步骤。
5.根据权利要求1所述的方法，其特征在于，还包括在执行所述沟道停止注入工艺之后执行第二退火工艺的步骤。
6.根据权利要求1所述的方法，其特征在于，所述第二鳍片结构的宽度小于所述第一鳍片结构的宽度。
7.根据权利要求1所述的方法，其特征在于，所述隔离材料层的材料为氧化物。
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