CN104576728B - 一种半导体器件及其制造方法 - Google Patents
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Abstract
本发明提供一种半导体器件及其制造方法，所述制造方法包括：提供自下而上层叠的第一衬底材料层和第二衬底材料层，在第二衬底材料层上形成具有凹槽的硬掩膜层；以凹槽为工艺窗口，同时执行相对于所述第二衬底材料层的表面具有第一倾斜夹角的离子注入和具有第二倾斜夹角的离子注入，在第二衬底材料层中形成具有共有顶部的第一离子注入区和第二离子注入区；蚀刻去除第一离子注入区和第二离子注入区，以形成第一沟槽和第二沟槽；在第一沟槽和第二沟槽中外延生长第三衬底材料层。根据本发明，形成由位于第一沟槽和第二沟槽中的第三衬底材料层以及位于二者之间的第二衬底材料层共同构成的沟道区，不需再施加额外应力即可显著提高沟道区的载流子迁移率。
Description
技术领域
本发明涉及半导体制造工艺，具体而言涉及一种具有由第二衬底材料层和第三衬底材料层共同构成的沟道区的半导体器件及其制造方法。
背景技术
随着MOS器件的特征尺寸的不断减小，在其制造过程中，对于MOS器件的足够有效的沟道长度的控制变得愈发具有挑战性。为此，采用在MOS器件中形成超浅结和突变结的方法，可以改善核心器件的短沟道效应。然而，在形成超浅结和突变结的过程中，如何在抑制短沟道效应和提升MOS器件的性能之间找到更为合理的均衡点也是极负挑战性的任务。
为了克服上述难题，现有技术通过多种方法，例如预非晶化离子注入、应力技术等，来进一步提升MOS器件的性能。但是，这些方法存在一些不足之处，例如预非晶化离子注入并不能很好地控制MOS器件的源/漏区的掺杂形态，应力技术只是通过提供额外的应力于MOS器件的沟道区来提升其载流子迁移率。上述不足之处进一步限制了在抑制短沟道效应和提升MOS器件的性能之间确定更优的均衡点的技术进步空间。
基于制约进一步提升MOS器件的性能的上述问题，本领域技术人员致力于开发性能更高的半导体器件，鳍式场效应晶体管（FinFET）就是其中的一种。FinFET是用于22nm及以下工艺节点的先进半导体器件，其可以有效控制半导体器件按比例缩小所导致的难以克服的短沟道效应。
现有技术通常采用以下工艺次序形成FinFET的鳍（Fin）形沟道：首先，在硅基体上形成掩埋氧化物层以制作绝缘体上硅（SOI）结构；接着，在绝缘体上硅结构上形成硅层，其构成材料可以是单晶硅或者多晶硅；然后，图形化硅层，并蚀刻经所述图形化的硅层以形成Fin。接下来，可以在Fin的两侧形成栅极，并在Fin的两端形成锗硅应力层。
对于FinFET而言，为了进一步提升Fin的载流子迁移率，现有技术提供了多种对Fin施加应力的方法。总体而言，这些方法均是通过施加额外的应力于Fin来提升其载流子迁移率，进而增大FinFET的驱动电流。举例来说，在Fin的两端形成锗硅应力层或者在栅极上方形成能够产生不同种类和大小的应力的应力层（即应力记忆技术或应力近临技术）来提升Fin的载流子迁移率。
由于Fin具有很大的深宽比，为了在抑制短沟道效应和提升沟道载流子迁移率这两方面获得很好的均衡效果，同时更为有效地提升Fin的载流子迁移率，需要一种工艺技术，以便在形成Fin之后不需要实施上述对Fin产生额外应力的方法就可以提高其载流子迁移率。
发明内容
针对现有技术的不足，本发明提供半导体器件的制造方法，包括：提供自下而上层叠的第一衬底材料层和第二衬底材料层，在所述第二衬底材料层上形成具有凹槽的硬掩膜层；以所述凹槽为工艺窗口，同时执行相对于所述第二衬底材料层的表面具有第一倾斜夹角的离子注入和具有第二倾斜夹角的离子注入，在所述第二衬底材料层中形成具有共有顶部的第一离子注入区和第二离子注入区；蚀刻去除所述第一离子注入区和所述第二离子注入区，以形成第一沟槽和第二沟槽；在所述第一沟槽和所述第二沟槽中外延生长第三衬底材料层，其中，位于所述第一沟槽中的第三衬底材料层、位于所述第二沟槽中的第三衬底材料层和位于所述二者之间的第二衬底材料层共同构成所述半导体器件的沟道区。
进一步，所述第二衬底材料层的构成材料和所述第一衬底材料层的构成材料不同且可以相互替换，所述第三衬底材料层的构成材料和所述第一衬底材料层的构成材料相同。
进一步，所述第一衬底材料层的构成材料包括单晶硅，所述第二衬底材料层的构成材料包括Si1-xCx或Si1-yGey，所述x的数值范围为0.01-0.1，所述y的数值范围为0.1-0.5，对于NMOS而言，所述第三衬底材料层的构成材料为单晶硅，对于PMOS而言，所述第三衬底材料层的构成材料为单晶硅或锗硅。
进一步，所述第二衬底材料层的表面晶向为<110>、<111>或<100>。
进一步，所述凹槽的宽度为20-40nm。
进一步，所述离子注入的工艺参数包括：所述第一倾斜夹角的角度为15-45度，所述第二倾斜夹角的角度为135-165度，所述离子注入为氮注入或氧注入，注入剂量为1.0×e15-1.0×e16离子/平方厘米，注入能量为2-20keV。
进一步，所述对离子注入区的蚀刻为对所述第一离子注入区和所述第二离子注入区有选择性的湿法蚀刻，所述湿法蚀刻的腐蚀液为氢氟酸或氢溴酸。
进一步，所述对离子注入区的蚀刻的深度为10-30nm。
进一步，所述外延的温度为600-800℃，实施所述外延的同时，执行原位沟道掺杂以调节所述第三衬底材料层的阈值电压。
进一步，实施所述外延之后，还包括执行沟道离子注入以进一步调节所述沟道区的掺杂分布和阈值电压。
进一步，实施所述外延之后，还包括下述步骤：回蚀刻部分所述硬掩膜层，以形成另一凹槽；在所述另一凹槽中形成栅极结构，并去除所述硬掩膜层。
进一步，所述另一凹槽的宽度比所述凹槽的宽度大3-10nm。
进一步，所述半导体器件为MOS时，所述第一衬底材料层和所述第二衬底材料层构成所述MOS的衬底，所述第二衬底材料层的厚度为10-50nm；所述半导体器件为FinFET时，所述第一衬底材料层和所述第二衬底材料层构成所述FinFET的Fin，所述第一衬底材料层的厚度为30-300nm，所述第二衬底材料层的厚度大于或等于所述第一衬底材料层的厚度。
本发明还提供一种半导体器件，包括：
自下而上层叠的第一衬底材料层和第二衬底材料层；
形成于所述第二衬底材料层上的栅极结构；
形成于所述栅极结构正下方的第二衬底材料层中的具有共有顶部且呈两个分支的第三衬底材料层，其中，所述第三衬底材料层的两个分支和所述两个分支之间的第二衬底材料层共同构成所述半导体器件的沟道区，所述第三衬底材料层的两个分支之间的第二衬底材料层的横截面为三角形，所述三角形的顶部低于所述第三衬底材料层的两个分支的共有顶部，所述栅极结构的宽度大于所述沟道区的顶部的宽度。
进一步，所述两个分支中的第一分支相对于所述第一衬底材料层的表面呈15-45度的倾斜角度，所述两个分支中的第二分支相对于所述第一衬底材料层的表面呈135-165度的倾斜角度。
进一步，所述半导体器件为MOS时，所述第一衬底材料层和所述第二衬底材料层构成所述MOS的衬底，所述第二衬底材料层的厚度为10-50nm；所述半导体器件为FinFET时，所述第一衬底材料层和所述第二衬底材料层构成所述FinFET的Fin，所述第一衬底材料层的30-300nm，所述第二衬底材料层的厚度大于或等于所述第一衬底材料层的厚度。
进一步，所述栅极结构由自下而上层叠的栅极介电层和栅极材料层构成，所述栅极结构的宽度比所述沟道区的顶部的宽度大3-10nm，所述三角形的顶部与所述第三衬底材料层的两个分支的共有顶部之间的距离为2-5nm。
进一步，所述第二衬底材料层的构成材料和所述第一衬底材料层的构成材料不同且可以相互替换，所述第三衬底材料层的构成材料和所述第一衬底材料层的构成材料相同。
进一步，所述第一衬底材料层的构成材料包括单晶硅，所述第二衬底材料层的构成材料包括Si1-xCx或Si1-yGey，所述x的数值范围为0.01-0.1，所述y的数值范围为0.1-0.5，对于NMOS而言，所述第三衬底材料层的构成材料为单晶硅，对于PMOS而言，所述第三衬底材料层的构成材料为单晶硅或锗硅。
根据本发明，形成由所述第三衬底材料层的两个分支以及位于所述两个分支之间的第二衬底材料层共同构成的沟道区，不需再采用施加额外应力的方法即可显著提高沟道区的载流子迁移率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为根据本发明示例性实施例的方法形成的具有由第二衬底材料层和第三衬底材料层共同构成的沟道区的半导体器件的示意性剖面图；
图2A-图2F为根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图3A-图3G为根据本发明示例性实施例二的方法依次实施的步骤所分别获得的器件的示意性剖面图；
图4为根据本发明示例性实施例的方法依次实施的步骤的流程图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的具有由第二衬底材料层和第三衬底材料层共同构成的沟道区的半导体器件及其制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。
为了解决在抑制短沟道效应和提升半导体器件的性能之间确定更优的均衡点的技术所面临的掣肘，本发明提出一种具有由第二衬底材料层和第三衬底材料层共同构成的沟道区的半导体器件及其制造方法。图1所示出的是本发明提出的具有由第二衬底材料层和第三衬底材料层共同构成的沟道区的半导体器件100的示意性剖面图，在自下而上层叠的第一衬底材料层101和第二衬底材料层102上形成有栅极结构，作为示例，栅极结构包括自下而上层叠的栅极介电层104和栅极材料层105；在栅极结构正下方的第二衬底材料层102中形成有具有共有顶部且呈两个分支的第三衬底材料层103，其中，第一分支相对于第一衬底材料层101的表面呈15-45度的倾斜角度，第二分支相对于第一衬底材料层101的表面呈135-165度的倾斜角度，第三衬底材料层103的第一分支、第二分支和二者之间的第二衬底材料层102共同构成沟道区，位于第三衬底材料层103的第一分支和第二分支之间的第二衬底材料层102的横截面为三角形，所述三角形的顶部低于第三衬底材料层103的两个分支的共有顶部，在本发明的示范性实施例中，所述三角形的顶部与第三衬底材料层103的两个分支的共有顶部之间的距离为2-5nm，所述栅极结构的宽度大于沟道区的顶部的宽度，在本发明的示范性实施例中，所述栅极结构的宽度比沟道区的顶部的宽度大3-10nm。第三衬底材料层103的构成材料与第一衬底材料层101的构成材料相同，第二衬底材料层102的构成材料与第一衬底材料层101的构成材料不同且可以相互替换。对于MOS而言，第一衬底材料层101和第二衬底材料层102构成MOS的衬底；对于FinFET而言，第一衬底材料层101和第二衬底材料层102构成FinFET的Fin。
下面，参照下述示例性实施例来描述形成图1所示出的具有由第二衬底材料层和第三衬底材料层共同构成的沟道区的半导体器件100的方法。
[示例性实施例一]
参照图2A-图2F，其中示出了根据本发明示例性实施例一的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图2A所示，提供构成MOS的衬底的自下而上层叠的第一衬底材料层200和第二衬底材料层201，作为示例，第一衬底材料层200的构成材料包括采用未掺杂的单晶硅、掺杂有杂质的单晶硅等，第二衬底材料层201的构成材料包括Si1-xCx或Si1-yGey，其中，x的数值范围为0.01-0.1，y的数值范围为0.1-0.5，第二衬底材料层201的厚度为10-50nm。需要说明的是，第二衬底材料层201的构成材料和第一衬底材料层200的构成材料不同，且可以相互替换。在本实施例中，第一衬底材料层200的构成材料选用单晶硅，第二衬底材料层201的构成材料选用Si1-xCx。第二衬底材料层201的表面晶向为<110>、<100>、<111>或其它晶向。在第二衬底材料层201和第一衬底材料层200中形成有将其分为NMOS区和PMOS区的隔离结构，作为示例，隔离结构为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。在第二衬底材料层201和第一衬底材料层200中还形成有各种阱(well)结构，为了简化，图示中未示出所述隔离结构和阱结构。
接下来，在第二衬底材料层201上形成具有凹槽203的硬掩膜层202。形成具有凹槽203的硬掩膜层202的步骤包括：在第二衬底材料层201上沉积硬掩膜层202；通过曝光、显影等工艺在硬掩膜层202上形成具有凹槽203的图案的光刻胶层；以所述光刻胶层为掩膜，通过干法蚀刻在硬掩膜层202中形成凹槽203；采用灰化工艺去除所述光刻胶层。在本实施例中，硬掩膜层202的材料为氮化硅或氮氧化硅；凹槽203的宽度为20-40nm，其深度与宽度的比值满足实现下述第一倾斜夹角的角度范围的要求。
接着，如图2B所示，以凹槽203为工艺窗口，同时执行相对于第二衬底材料层201的表面具有第一倾斜夹角的离子注入和具有第二倾斜夹角的离子注入，在第二衬底材料层201中形成具有共有顶部的第一离子注入区204和第二离子注入区204’。所述第一倾斜夹角的角度为15-45度，所述第二倾斜夹角的角度为135-165度。所述离子注入为氮（N2）注入或氧（O2）注入，注入剂量为1.0×e15-1.0×e16离子/平方厘米，注入能量为2-20keV。
接着，如图2C所示，蚀刻去除第一离子注入区204和第二离子注入区204’，以形成第一沟槽205和第二沟槽205’。在本实施例中，所述蚀刻为对第一离子注入区204和第二离子注入区204’有选择性的湿法蚀刻，所述湿法蚀刻的腐蚀液为氢氟酸或氢溴酸。作为示例，所述蚀刻的深度为10-30nm。
接着，如图2D所示，在第一沟槽205和第二沟槽205’中外延生长第三衬底材料层206，其构成材料与第一衬底材料层200的构成材料相同，在本实施例中，对于NMOS而言，第三衬底材料层的构成材料为单晶硅，对于PMOS而言，第三衬底材料层的构成材料为单晶硅或锗硅。在本实施例中，所述外延的温度为600-800℃，实施所述外延的同时，执行原位沟道掺杂以调节第三衬底材料层206的阈值电压。所述原位沟道掺杂是指沟道掺杂与所述外延在同一工艺操作室中实施，对于NMOS区，掺杂物为硼，掺杂剂量为1.0×e17-3.0×e18离子/平方厘米；对于PMOS区，掺杂物为磷或砷，掺杂剂量为1.0×e17-6.0×e18离子/平方厘米。
实施所述外延之后，可选地，执行沟道离子注入以进一步调节由第三衬底材料层206的两个分支以及位于所述两个分支之间的第二衬底材料层201共同构成的沟道区的掺杂分布和阈值电压。对于NMOS区，注入物为硼离子和氟硼离子（BF2 +），注入剂量为1.0×e12-2.0×e13离子/平方厘米，注入能量为3-20keV；对于PMOS区，注入物为磷离子或砷离子，注入剂量为2.0×e12-4.0×e13离子/平方厘米，注入能量为10-30keV。
接着，如图2E所示，回蚀刻部分硬掩膜层202，以形成另一凹槽203’。在本实施例中，采用湿法蚀刻工艺实施所述回蚀刻，形成的另一凹槽203’的宽度比凹槽203的宽度大3-10nm。
接着，如图2F所示，在另一凹槽203’中形成栅极结构207。作为示例，栅极结构207包括自下而上层叠的栅极介电层207a和栅极材料层207b。栅极介电层207a包括氧化物层，例如二氧化硅（SiO2）层。栅极材料层207b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层包括氮化钛（TiN）层；导电性金属氧化物层包括氧化铱（IrO2）层；金属硅化物层包括硅化钛（TiSi）层。栅极结构207的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。然后，执行化学机械研磨以研磨构成栅极结构207的各层材料，直至露出硬掩膜层202时终止。
接下来，去除硬掩膜层202，得到如图1所示的具有由第二衬底材料层和第三衬底材料层共同构成的沟道区的半导体器件。在本实施例中，采用湿法蚀刻工艺实施硬掩膜层202的去除。
[示例性实施例二]
参照图3A-图3G，其中示出了根据本发明示例性实施例二的方法依次实施的步骤所分别获得的器件的示意性剖面图。
首先，如图3A所示，提供构成FinFET的Fin的自下而上层叠的第一衬底材料层300和第二衬底材料层301，作为示例，第一衬底材料层300的构成材料包括未掺杂的单晶硅、掺杂有杂质的单晶硅等，第二衬底材料层301的构成材料包括Si1-xCx或Si1-yGey，其中，x的数值范围为0.01-0.1，y的数值范围为0.1-0.5，第一衬底材料层300的厚度为30-300nm，第二衬底材料层301的厚度大于或等于第一衬底材料层300的厚度。需要说明的是，第二衬底材料层301的构成材料和第一衬底材料层300的构成材料不同，且可以相互替换。在本实施例中，第一衬底材料层300的构成材料选用单晶硅，第二衬底材料层301的构成材料选用Si1-xCx。第二衬底材料层301的表面晶向为<110>、<100>、<111>或其它晶向。第一衬底材料层300位于掩埋氧化物层上，掩埋氧化物层的下方是硅基体，为了简化，图示中未示出硅基体和掩埋氧化物层。形成由自下而上层叠的第一衬底材料层300和第二衬底材料层301构成的Fin的工艺技术为本领域技术人员所熟习，在此不再赘述。
接下来，在露出的掩埋氧化物层上、第一衬底材料层300的侧壁和第二衬底材料层301的侧壁及顶部形成栅极结构308。图3A为沿着垂直于栅极结构308且平行于第一衬底材料层300的方向得到的示意性剖面图，因此，图示中仅示出位于第二衬底材料层301的顶部的栅极结构308，其宽度为20-40nm，其深度与宽度的比值满足实现后续实施的离子注入所需要的倾斜夹角的角度范围的要求。后续的图3B-图3G均为沿着垂直于栅极结构308且平行于第一衬底材料层300的方向得到的示意性剖面图。作为示例，栅极结构308包括自下而上层叠的栅极介电层308a和栅极材料层308b。栅极介电层308a包括氧化物层，例如二氧化硅（SiO2）层。栅极材料层308b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层包括氮化钛（TiN）层；导电性金属氧化物层包括氧化铱（IrO2）层；金属硅化物层包括硅化钛（TiSi）层。形成栅极结构308的工艺为本领域技术人员所熟习，为突出本发明的重点，在此不再加以赘述。
接下来，在露出的掩埋氧化物层上沉积完全覆盖栅极结构308的硬掩膜层302。之后，执行化学机械研磨以研磨硬掩膜层302，直至露出位于第二衬底材料层301的顶部的栅极结构308的顶部。作为示例，硬掩膜层302的材料为氮化硅或氮氧化硅。
接着，如图3B所示，去除位于第二衬底材料层301的顶部的栅极结构308，形成凹槽303。在本实施例中，采用干法蚀刻实施所述去除。
接着，如图3C所示，以凹槽303为工艺窗口，同时执行相对于第二衬底材料层301的表面具有第一倾斜夹角的离子注入和具有第二倾斜夹角的离子注入，在第二衬底材料层301中形成具有共有顶部的第一离子注入区304和第二离子注入区304’。所述第一倾斜夹角的角度为15-45度，所述第二倾斜夹角的角度为135-165度。所述离子注入为氮（N2）注入或氧（O2）注入，注入剂量为1.0×e15-1.0×e16离子/平方厘米，注入能量为2-20keV。
接着，如图3D所示，蚀刻去除第一离子注入区304和第二离子注入区304’，以形成第一沟槽305和第二沟槽305’。在本实施例中，所述蚀刻为对第一离子注入区304和第二离子注入区304’有选择性的湿法蚀刻，所述湿法蚀刻的腐蚀液为氢氟酸或氢溴酸。作为示例，所述蚀刻的深度为10-30nm。
接着，如图3E所示，在第一沟槽305和第二沟槽305’中外延生长第三衬底材料层306，其构成材料与第一衬底材料层300的构成材料相同。在本实施例中，所述外延的温度为600-800℃，实施所述外延的同时，执行原位沟道掺杂以调节第三衬底材料层306的阈值电压。所述原位沟道掺杂是指沟道掺杂与所述外延在同一工艺操作室中实施，掺杂物为硼时，掺杂剂量为1.0×e17-3.0×e18离子/平方厘米；掺杂物为磷或砷时，掺杂剂量为1.0×e17-6.0×e18离子/平方厘米。
实施所述外延之后，可选地，执行沟道离子注入以进一步调节由第三衬底材料层306的两个分支以及位于所述两个分支之间的第二衬底材料层301共同构成的沟道区的掺杂分布和阈值电压。注入物为硼离子和氟硼离子（BF2 +）时，注入剂量为1.0×e12-2.0×e13离子/平方厘米，注入能量为3-20keV；注入物为磷离子或砷离子时，注入剂量为2.0×e12-4.0×e13离子/平方厘米，注入能量为10-30keV。
接着，如图3F所示，回蚀刻部分硬掩膜层302，以形成另一凹槽303’。本实施例中，采用湿法蚀刻工艺实施所述回蚀刻，形成的另一凹槽303’的宽度比凹槽303的宽度大3-10nm。
接着，如图3G所示，在另一凹槽303’中形成另一栅极结构307。作为示例，栅极结构307包括自下而上层叠的栅极介电层307a和栅极材料层307b。栅极介电层307a包括氧化物层，例如二氧化硅（SiO2）层。栅极材料层307b包括多晶硅层、金属层、导电性金属氮化物层、导电性金属氧化物层和金属硅化物层中的一种或多种，其中，金属层的构成材料可以是钨（W）、镍（Ni）或钛（Ti）；导电性金属氮化物层包括氮化钛（TiN）层；导电性金属氧化物层包括氧化铱（IrO2）层；金属硅化物层包括硅化钛（TiSi）层。栅极结构307的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)。然后，执行化学机械研磨以研磨构成栅极结构307的各层材料，直至露出硬掩膜层302时终止。
接下来，去除硬掩膜层302，得到如图1所示的具有由第二衬底材料层和第三衬底材料层共同构成的沟道区的半导体器件。在本实施例中，采用湿法蚀刻工艺实施硬掩膜层302的去除。
至此，完成了根据本发明示例性实施例的方法实施的工艺步骤，接下来，可以通过后续工艺完成整个半导体器件的制作，包括形成栅极结构207（307）两侧的侧墙以及侧墙两侧的第二衬底材料层201（301）和第一衬底材料层200（300）中的源/漏区。根据本发明，形成由第三衬底材料层206（306）的两个分支以及位于所述两个分支之间的第二衬底材料层201（301）共同构成的沟道区，不需再采用施加额外应力的方法即可显著提高沟道区的载流子迁移率。
参照图4，其中示出了根据本发明示例性实施例的方法依次实施的步骤的流程图，用于简要示出整个制造工艺的流程。
在步骤401中，提供自下而上层叠的第一衬底材料层和第二衬底材料层，在第二衬底材料层上形成具有凹槽的硬掩膜层；
在步骤402中，以凹槽为工艺窗口，同时执行相对于第二衬底材料层的表面具有第一倾斜夹角的离子注入和具有第二倾斜夹角的离子注入，在第二衬底材料层中形成具有共有顶部的第一离子注入区和第二离子注入区；
在步骤403中，蚀刻去除第一离子注入区和第二离子注入区，以形成第一沟槽和第二沟槽；
在步骤404中，在第一沟槽和第二沟槽中外延生长第三衬底材料层；
在步骤405中，回蚀刻部分硬掩膜层，以形成另一凹槽；
在步骤406中，在另一凹槽中形成栅极结构，并去除硬掩膜层。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。
Claims (19)
1.一种半导体器件的制造方法，包括：
提供自下而上层叠的第一衬底材料层和第二衬底材料层，所述第一衬底材料层和所述第二衬底材料层接触，在所述第二衬底材料层上形成具有凹槽的硬掩膜层；
以所述凹槽为工艺窗口，同时执行相对于所述第二衬底材料层的表面具有第一倾斜夹角的离子注入和具有第二倾斜夹角的离子注入，在所述第二衬底材料层中形成具有共有顶部的第一离子注入区和第二离子注入区；
蚀刻去除全部的所述第一离子注入区和所述第二离子注入区，以形成第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽的侧壁倾斜于所述第一衬底材料层；
在所述第一沟槽和所述第二沟槽中外延生长第三衬底材料层，其中，位于所述第一沟槽中的第三衬底材料层、位于所述第二沟槽中的第三衬底材料层和位于所述第一沟槽中的第三衬底材料层以及位于所述第二沟槽中的第三衬底材料层之间的第二衬底材料层共同构成所述半导体器件的沟道区。
2.根据权利要求1所述的方法，其特征在于，所述第二衬底材料层的构成材料和所述第一衬底材料层的构成材料不同且可以相互替换，所述第三衬底材料层的构成材料和所述第一衬底材料层的构成材料相同。
3.根据权利要求2所述的方法，其特征在于，所述第一衬底材料层的构成材料包括单晶硅，所述第二衬底材料层的构成材料包括Si1-xCx或Si1-yGey，所述x的数值范围为0.01-0.1，所述y的数值范围为0.1-0.5，对于NMOS而言，所述第三衬底材料层的构成材料为单晶硅，对于PMOS而言，所述第三衬底材料层的构成材料为单晶硅。
4.根据权利要求1所述的方法，其特征在于，所述第二衬底材料层的表面晶向为<110>、<111>或<100>。
5.根据权利要求1所述的方法，其特征在于，所述凹槽的宽度为20-40nm。
6.根据权利要求1所述的方法，其特征在于，所述离子注入的工艺参数包括：所述第一倾斜夹角的角度为15-45度，所述第二倾斜夹角的角度为135-165度，所述离子注入为氮注入或氧注入，注入剂量为1.0×e15-1.0×e16离子/平方厘米，注入能量为2-20keV。
7.根据权利要求1所述的方法，其特征在于，所述蚀刻为对所述第一离子注入区和所述第二离子注入区有选择性的湿法蚀刻，所述湿法蚀刻的腐蚀液为氢氟酸或氢溴酸。
8.根据权利要求7所述的方法，其特征在于，所述对离子注入区的蚀刻的深度为10-30nm。
9.根据权利要求1所述的方法，其特征在于，所述外延的温度为600-800℃，实施所述外延的同时，执行原位沟道掺杂以调节所述第三衬底材料层的阈值电压。
10.根据权利要求1所述的方法，其特征在于，实施所述外延之后，还包括执行沟道离子注入以进一步调节所述沟道区的掺杂分布和阈值电压。
11.根据权利要求1所述的方法，其特征在于，实施所述外延之后，还包括下述步骤：回蚀刻部分所述硬掩膜层，以形成另一凹槽；在所述另一凹槽中形成栅极结构，并去除所述硬掩膜层。
12.根据权利要求11所述的方法，其特征在于，所述另一凹槽的宽度比所述凹槽的宽度大3-10nm。
13.根据权利要求1所述的方法，其特征在于，所述半导体器件为MOS时，所述第一衬底材料层和所述第二衬底材料层构成所述MOS的衬底，所述第二衬底材料层的厚度为10-50nm；所述半导体器件为FinFET时，所述第一衬底材料层和所述第二衬底材料层构成所述FinFET的Fin，所述第一衬底材料层的厚度为30-300nm，所述第二衬底材料层的厚度大于或等于所述第一衬底材料层的厚度。
14.一种半导体器件，包括：
自下而上层叠的第一衬底材料层和第二衬底材料层，所述第一衬底材料层和所述第二衬底材料层接触；
形成于所述第二衬底材料层上的栅极结构；
形成于所述栅极结构正下方的第二衬底材料层中的具有共有顶部且呈两个分支的第三衬底材料层，其中，所述第三衬底材料层的两个分支和所述两个分支之间的第二衬底材料层共同构成所述半导体器件的沟道区，所述第三衬底材料层的两个分支的侧壁倾斜于所述第一衬底材料层，所述第三衬底材料层的两个分支之间的第二衬底材料层的横截面为三角形，所述三角形的顶部低于所述第三衬底材料层的两个分支的共有顶部，所述栅极结构的宽度大于所述沟道区的顶部的宽度。
15.根据权利要求14所述的半导体器件，其特征在于，所述两个分支中的第一分支相对于所述第一衬底材料层的表面呈15-45度的倾斜角度，所述两个分支中的第二分支相对于所述第一衬底材料层的表面呈135-165度的倾斜角度。
16.根据权利要求14所述的半导体器件，其特征在于，所述半导体器件为MOS时，所述第一衬底材料层和所述第二衬底材料层构成所述MOS的衬底，所述第二衬底材料层的厚度为10-50nm；所述半导体器件为FinFET时，所述第一衬底材料层和所述第二衬底材料层构成所述FinFET的Fin，所述第一衬底材料层的30-300nm，所述第二衬底材料层的厚度大于或等于所述第一衬底材料层的厚度。
17.根据权利要求14所述的半导体器件，其特征在于，所述栅极结构由自下而上层叠的栅极介电层和栅极材料层构成，所述栅极结构的宽度比所述沟道区的顶部的宽度大3-10nm，所述三角形的顶部与所述第三衬底材料层的两个分支的共有顶部之间的距离为2-5nm。
18.根据权利要求14所述的半导体器件，其特征在于，所述第二衬底材料层的构成材料和所述第一衬底材料层的构成材料不同且可以相互替换，所述第三衬底材料层的构成材料和所述第一衬底材料层的构成材料相同。
19.根据权利要求18所述的半导体器件，其特征在于，所述第一衬底材料层的构成材料包括单晶硅，所述第二衬底材料层的构成材料包括Si1-xCx或Si1-yGey，所述x的数值范围为0.01-0.1，所述y的数值范围为0.1-0.5，对于NMOS而言，所述第三衬底材料层的构成材料为单晶硅，对于PMOS而言，所述第三衬底材料层的构成材料为单晶硅。
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