CN104952922B - 鳍型场效应晶体管及其制造方法 - Google Patents

鳍型场效应晶体管及其制造方法 Download PDF

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Abstract

本发明公开了鳍型场效应晶体管及其制造方法。该鳍型场效应晶体管包括：半导体主体，形成在衬底上，半导体主体具有顶面和侧向相对的侧壁；以及栅极电极，形成在半导体主体的顶面和侧壁上方，其中，半导体主体包括：在半导体主体的一个端部内的源极区，在半导体主体的另一个端部内的漏极区，以及与源极区和漏极区邻接的由栅极电极包围的沟道区，源极区、漏极区和沟道区具有相同的导电类型，并且其中，沟道区内的掺杂浓度从靠近由顶面和侧壁组成的表面的区域到远离所述表面的区域逐渐减小。

Description

鳍型场效应晶体管及其制造方法
技术领域
本发明涉及半导体领域，特别涉及一种具有渐变沟道掺杂轮廓的鳍型场效应晶体管（FinFET）及其制造方法。
背景技术
在集成电路器件的制造中，随着器件尺寸的持续减小，诸如三栅极晶体管之类的多栅极晶体管已经变得流行。在传统的三栅极晶体管中，源极和漏极被重掺杂为n型而栅极下的沟道区被轻掺杂为p型。在这样的传统三栅极晶体管中，随着当代CMOS器件中结之间的距离缩短至10nm以下，极端高的掺杂浓度梯度变为必要的。由于扩散规律以及掺杂原子的分布的统计本质，这样的结意味着对于半导体工业的日益困难的制造挑战。
在Jean-Pierre Colinge等人的论文“Nanowire transistors withoutjunctions”（Nature Nanotechnology，vol.5，no.3，pp.225–229，Mar.2010）中，提出一种无结纳米线晶体管。在n型无结纳米线晶体管的情况下，源极、漏极以及沟道区被均匀地重掺杂为相同的n型杂质极性。在p型无结纳米线晶体管的情况下，源极、漏极以及沟道区被均匀地重掺杂为相同的p型杂质极性。
发明内容
本发明的发明人发现，对于三栅极无结晶体管，在其沟道区具有均匀掺杂轮廓的情况下，在关断状态下薄的半导体层从外层被耗尽而泄露电流流过半导体层的中心，该泄露电流取决于半导体层的几何形状。换言之，在三栅极无结晶体管的沟道区被均匀地重掺杂的情况下，在关断时在半导体层的中心位置处不容易实现夹断。
本发明的一个目的是提供具有渐变沟道掺杂轮廓的FinFET，以及形成这种FinFET的方法。根据本发明的具有渐变沟道掺杂轮廓的FinFET能够解决上述在器件关断时在半导体层的中心位置处不容易实现夹断的问题，进而克服短沟道效应，并且能够实现改善的器件开关特性。
根据本发明的第一方面，提供了一种FinFET，包括：半导体主体，形成在衬底上，半导体主体具有顶面和侧向相对的侧壁；以及栅极电极，形成在半导体主体的顶面和侧壁上方。半导体主体包括：在半导体主体的一个端部内的源极区，在半导体主体的另一个端部内的漏极区，以及与源极区和漏极区邻接的由栅极电极包围的沟道区，源极区、漏极区和沟道区具有相同的导电类型。沟道区内的掺杂浓度从靠近由所述顶面和所述侧壁组成的表面的区域到远离所述表面的区域逐渐减小。
优选地，沟道区内的某位置处的掺杂浓度相对于该位置到所述表面的最小距离的分布基本上符合余误差函数分布或者高斯分布。
优选地，衬底是体硅衬底，半导体主体形成在体硅衬底的有源区上，并且体硅衬底的有源区具有与源极区、漏极区和沟道区的导电类型不同的导电类型。在源极区、漏极区和沟道区的导电类型是n型和p型中的一个的情况下，体硅衬底的有源区的导电类型是n型和p型中的另一个。
优选地，FinFET还包括：栅极电介质，形成在半导体主体的顶面和侧壁上，并且栅极电极形成在栅极电介质上。
优选地，源极区和漏极区具有均匀的掺杂浓度，并且源极区的掺杂浓度和漏极区的掺杂浓度大于等于沟道区内的最大掺杂浓度。源极区的掺杂浓度和漏极区的掺杂浓度可以相同或不同。
优选地，半导体主体的顶面呈圆弧形。更优选地，半导体主体的顶面的截面呈半圆形。可替代地，半导体主体的顶面可以是平坦的。可替代地，半导体主体的顶面可以是中部平坦而两侧呈圆弧形的。
根据本发明的第二方面，提供了一种用于形成FinFET的方法，包括：在衬底上形成半导体主体，半导体主体具有顶面和侧向相对的侧壁；将杂质掺杂到半导体主体中，以使得半导体主体内的掺杂浓度从靠近由所述顶面和所述侧壁组成的表面的区域到远离所述表面的区域逐渐减小；在半导体主体的所述表面上形成栅极电介质以及栅极电极；以及与半导体主体中的由栅极电极包围的沟道区相邻地、在半导体主体的两个端部内分别形成源极区和漏极区，其中，源极区、漏极区和沟道区具有相同的导电类型。
优选地，所述掺杂步骤包括：在半导体主体上共形地形成掺杂材料层；使杂质从掺杂材料层中扩散到半导体主体中，其中，半导体主体内的某位置处的掺杂浓度相对于该位置到所述表面的最小距离的分布基本上符合余误差函数分布；以及去除掺杂材料层。可替代地，所述掺杂步骤包括：执行斜角度离子注入，其中，半导体主体内的某位置处的掺杂浓度相对于该位置到所述表面的最小距离的分布基本上符合高斯分布。
优选地，衬底是体硅衬底，半导体主体形成在体硅衬底的有源区上，并且体硅衬底的有源区具有与源极区、漏极区和沟道区的导电类型不同的导电类型。在源极区、漏极区和沟道区的导电类型是n型和p型中的一个的情况下，体硅衬底的有源区的导电类型是n型和p型中的另一个。
优选地，所述形成源极区和漏极区的步骤包括：向半导体主体的两个端部中分别注入杂质以使得两个端部各自具有均匀的掺杂浓度，两个端部各自具有大于等于沟道区内的最大掺杂浓度的掺杂浓度。两个端部内的掺杂浓度可以相同或不同。
优选地，该方法还包括：在形成半导体主体的步骤之后对半导体主体的顶部进行磨圆以使得所述顶面呈圆弧形。更优选地，可以执行该磨圆步骤以使得所述顶面的截面呈半圆形。可替代地，可以不执行该磨圆步骤以使得所述顶面保持平坦。还可替代地，可以在形成半导体主体的步骤之后对半导体主体的顶部进行磨圆以使得所述顶面中部平坦而两侧呈圆弧形。
根据本发明的第三方面，提供了一种鳍型场效应晶体管，包括：半导体主体，形成在衬底上，所述半导体主体具有顶面和侧向相对的侧壁；以及栅极电极，形成在所述半导体主体的所述顶面和所述侧壁上方。所述半导体主体包括：在所述半导体主体的一个端部内的源极区，在所述半导体主体的另一个端部内的漏极区，以及与所述源极区和所述漏极区邻接的由所述栅极电极包围的沟道区，所述源极区、所述漏极区和所述沟道区具有相同的导电类型。所述沟道区内的一位置处的掺杂浓度大于另一位置处的掺杂浓度，所述一位置到由所述顶面和所述侧壁组成的表面的最小距离小于所述另一位置到所述表面的最小距离。
本发明的一个优点在于，对于FinFET，解决了上述在关断时在半导体主体的中心位置处不容易实现夹断的问题，进而克服短沟道效应，并且实现了改善的器件开关特性。
通过以下参照附图对本发明的示例性实施例的详细描述，本发明的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本发明的实施例，并且连同说明书一起用于解释本发明的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本发明，其中：
图1是根据本发明一个实施例的具有渐变沟道掺杂轮廓的FinFET100的侧视图。
图2A和图2B分别是沿图1中的A-A’线和B-B’线取得的FinFET100的截面图。
图3A和图3B分别示出沟道区内的某位置处的掺杂浓度（N）相对于该位置到半导体主体的表面的最小距离（d）的余误差函数分布和高斯分布。
图4示出根据本发明一个实施例的对FinFET100的开关特性的仿真结果图。
图5是示出根据本发明一个实施例的用于形成n型FinFET100的方法500的流程图。
图6A至图6E是在执行方法500时形成的结构的截面图。
具体实施方式
现在将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。
同时，应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和器件可能不作详细讨论，但在适当情况下，所述技术、方法和器件应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
图1是根据本发明一个实施例的具有渐变沟道掺杂轮廓的FinFET100的侧视图。
FinFET100包括：衬底110；在衬底上形成的半导体主体120，半导体主体120具有顶面121和一对侧向相对的侧壁122；以及形成在半导体主体120的顶面121和侧壁122上的栅极电介质130以及栅极电极132。
衬底110例如可以是体硅衬底，其中形成有例如是浅沟槽隔离（STI）区的一对彼此隔开的隔离区112。一对隔离区112限定它们之间的衬底的有源区114。半导体主体120例如可以形成在有源区114上。对于n型器件，有源区114一般被掺杂到1×1016至1×1019atom/cm3之间的p型导电性级别，而对于p型器件，有源区114一般被掺杂到1×1016至1×1019atom/cm3之间的n型导电性级别。可替代地，有源区114可以是未掺杂的。虽然在本实施例中采用体硅衬底，然而，FinFET100也可以形成在传统的绝缘体上硅（SOI）衬底上。
半导体主体120具有顶面121和一对侧向相对的侧壁122。一对侧向相对的侧壁122大体上垂直于衬底，而顶面121可以是平坦顶面或者可以是至少一部分具有特定曲率的弯曲顶面。在本实施例中，顶面121沿图1中A-A’线的截面呈圆弧形，比如半圆形、椭圆形等。优选地，顶面121沿图1中A-A’线的截面具有半圆形。可替代地，顶面121可以是中部平坦而两侧部分呈圆弧形的面。顶面121的最高点到衬底110的有源区114的表面的距离定义半导体主体120的高度（Hfin）。一对侧向相对的侧壁122之间的平均距离定义半导体主体120的宽度（Wfin）。通常，半导体主体120的高度Hfin在20nm±5nm的范围内，半导体主体120的宽度Wfin同样在20nm±5nm的范围内。
半导体主体120包括在其一个端部内的源极区124，在其另一个端部内的漏极区126，以及与源极区124和漏极区126邻接的、被栅极电极132包围的沟道区128（参见图2A和2B）。应理解，源极区124和漏极区126的位置可调换。半导体主体120可以是硅（Si）、锗（Ge）、锗化硅（SixGey）、砷化镓（GaAs）、锑化铟（InSb）、磷化镓（GaP）、锑化镓（GaSb）、砷化铟镓（InGaAs）或者其它III/V族或II/VI族化合物半导体。源极区124、漏极区126和沟道区128被掺杂为具有相同的导电类型。对于n型器件，源极区124、漏极区126和沟道区128均被掺杂为n型，而对于p型器件，源极区124、漏极区126和沟道区128均被掺杂为p型。这样，无结FinFET100被形成。
栅极电介质130例如可以紧邻地形成在半导体主体120的顶面121和侧壁122上，而栅极电极132例如可以紧邻地形成在栅极电介质130上及其附近，如图1所示。本实施例示出三栅极FinFET100的情形，然而应理解，本发明也可以应用于双栅、Ω栅、π栅、甚至是圆柱形全包围栅FinFET器件。可以使用常规的材料来形成栅极电介质130和栅极电极132。可以使用诸如硅氧化物、硅氮化物、硅氧氮化物或其堆叠之类的传统电介质材料来形成栅极电介质130，或者可以使用诸如铪氧化物、锆氧化物、镧氧化物、铝氧化物、钛氧化物、锶钛化物、镧铝化物、钇氧化物、其混合物、或其硅酸盐之类的高k电介质材料来形成栅极电介质130，或者可以使用这些电介质材料的组合来形成栅极电介质130。栅极电极132可以是半导体（例如多晶硅）栅极层和/或金属栅极层。例如，栅极电介质130可以是传统电介质材料，而栅极电极132可以是半导体栅极层。可替代地，栅极电介质130可以是高k电介质材料，而栅极电极132可以是导电耐高温金属氮化物（例如钽氮化物、钛氮化物、钨氮化物、钛铝氮化物、三氮杂环壬烷（triazacyclononane）、或其混合物）的金属栅极层。可替代地，栅极电极132包括金属栅极层和半导体栅极层的堆叠。栅极电极132具有一对侧向相对的侧壁133，一对侧向相对的侧壁133在大体上垂直于半导体主体120的侧向相对的侧壁122的方向上延伸。一对侧向相对的侧壁133之间的平均距离定义栅极长度（Lg）。栅极长度Lg通常在2～50nm之间，优选地在10nm以下。通常，栅极电介质130的厚度（近似均匀）介于1nm～3nm之间。
应注意，为了清楚展示结构起见，在图1中未示出紧邻栅极电极132的两个侧壁133以及栅极电介质130的两个对应侧壁形成的间隔区（spacer）。图2B中展示出此间隔区135。
图2A和图2B分别示出沿图1中的A-A’线和B-B’线取得的FinFET100的截面图。图2A和图2B中示出FinFET100是n型器件的情形。应理解，p型FinFET的情形与此类似。
从图2A和图2B中可见，在沟道区128内，杂质的掺杂浓度具有渐变的掺杂轮廓，其中，沟道区128的掺杂浓度在靠近由顶面121和侧壁122组成的表面（在下文中称作表面）的区域中较高，在远离所述表面的区域中较低，且其掺杂浓度逐渐减小。在本实施例中，在靠近表面的区域中的掺杂浓度大约为（1～5）×1019atom/cm3，而在远离表面的区域（如图2A所示的沟道区128内的介于两个侧壁122之间的中心区域，且如图2B所示的沟道区128内的下部区域）中的掺杂浓度大约为（1～5）×1016atom/cm3。优选地，在沟道区128内的靠近表面的区域中的掺杂浓度大于等于2×1019atom/cm3。
更具体而言，沟道区128内的一位置处的掺杂浓度相对于该位置到表面的最小距离的分布基本上符合余误差函数分布或者高斯分布。这里，沟道区128内的某一位置到表面的最小距离指，沟道区128内该位置到组成表面的顶面121和两个侧壁122的垂直距离中的最小者。如在下文中将更详细描述的，在通过形成掺杂材料层后进行扩散实现沟道区128内杂质的梯度掺杂轮廓（即恒定表面源扩散）的情况下，上述分布大体符合余误差函数分布；而在通过斜角度离子注入实现沟道区128内杂质的梯度掺杂轮廓（即有限表面源扩散）的情况下，上述分布大体符合高斯分布。图3A示出余误差函数分布的情形。图3B示出高斯分布的情形。在图3A和图3B中，横轴表示沟道区128内的某一位置距表面的最小距离，纵轴表示沟道区128内的掺杂浓度。应注意，图3A和图3B仅仅是示意性的而非意欲从任何方面限制本发明的范围。还应注意，所示出的曲线是理想情况下取得的沟道掺杂浓度分布曲线，而在实际的FinFET器件中，取决于具体的制造工艺，沟道内的掺杂浓度分布将大致符合所图示出的曲线分布。
从图2B中可见，沟道区128与源极区124和漏极区126具有相同的掺杂类型，即n型。并且，源极区124和漏极区126具有均匀的掺杂浓度。源极区124的掺杂浓度和漏极区126的掺杂浓度可以大于等于沟道区128内的最大掺杂浓度。例如，源极区124的掺杂浓度和漏极区126的掺杂浓度大于等于5×1019atom/cm3且小于等于1×1021atom/cm3。取决于实际需求，源极区124的掺杂浓度和漏极区126的掺杂浓度可以相等或不相等。
图4示出对如图1所示FinFET100的开关特性的仿真结果图，在此FinFET100是n型FinFET。仿真条件为：半导体主体120的高度Hfin为约20nm；半导体主体120的宽度Wfin为约20nm；栅极电介质130的厚度为约2nm；栅极长度Lg为约10nm。在均匀沟道掺杂轮廓的情况下，沟道区128内的掺杂浓度均匀地为大约5×1019atom/cm3。与之形成对比的，在渐变沟道掺杂轮廓的情况下，沟道区128内的掺杂浓度在靠近表面的区域中为大约5×1019atom/cm3，而在远离表面的区域中为大约1×1016atom/cm3，且沟道区128内的掺杂浓度分布基本上符合高斯分布。图4的仿真结果图的横轴表示栅极电压，而纵轴表示漏极电流。
图4中上部的曲线对应于均匀沟道掺杂轮廓的情况，而下部曲线对应于渐变沟道掺杂轮廓的情况。对比可见，通过采用近似符合高斯分布的渐变沟道掺杂轮廓，FinFET100展示出改善的导通到关断漏极电流比率，该导通到关断漏极电流比率大约是105的数量级。也就是，FinFET100展示出改善的开关特性。这是因为，半导体主体120的远离表面的区域中的掺杂浓度的减小减弱了该区域处的导电性，从而能够在器件关断时抑制流过该区域的泄露电流。
此外，根据本实施例的FinFET100的源极区124、漏极区126以及沟道区128被掺杂为同一种导电类型（图2A和图2B中示出为n型），从而形成无结FinFET100。由于不存在PN结，所以解决了目前半导体产业中所面临的为了微小型化而必须实现极端高的掺杂浓度梯度的问题。
此外，在FinFET100形成在体硅衬底上的情况下，与形成在传统SOI衬底上的器件相比，根据本实施例的FinFET100的生产成本能够降低。
此外，在FinFET100的源极区124的掺杂浓度和漏极区126的掺杂浓度大于等于沟道区128内的最大掺杂浓度的情况下，有助于降低源极区124和漏极区126的接触电阻，因此，FinFET100的性能进一步改善。
此外，FinFET100的沟道区128的顶面例如可以呈圆弧形。优选地，其沿图1中A-A’线的截面呈半圆形。这样的形状有助于沟道区128内的在靠近表面的区域中的杂质均匀掺杂，并且有助于沟道区128内的在靠近表面的区域中的电场均匀施加。因此，FinFET100的性能进一步改善。
图5是示出根据本发明一个实施例的用于形成n型FinFET100的方法500的流程图。应理解，用于形成p型FinFET100的方法与此类似。图6A至图6E示出在执行方法500时形成的结构的截面图。
方法500首先对体硅衬底610进行蚀刻以形成鳍结构620（步骤S510），鳍结构620具有平坦的顶面621和一对侧向相对的侧壁622。一对侧向相对的侧壁622大体上垂直于体硅衬底610。所形成的鳍结构620例如具有20nm±5nm的高度以及20nm±5nm的宽度。可以使用常规工艺对体硅衬底进行蚀刻。这些常规工艺包括但不限于利用NH4OH的湿法蚀刻工艺或利用HBrCl的干法蚀刻工艺。
此外，进一步执行STI沟槽蚀刻以形成沟槽开口611。将沟槽开口611蚀刻到足以将相邻的晶体管彼此隔离的深度。在本实施例中，沟槽开口611的蚀刻深度是20nm±10nm。可以使用常规工艺执行此STI沟槽蚀刻。此外，在形成n型器件的情况下，由沟槽开口611所限定的衬底的有源区614被掺杂为p型（如图6A所示），并且掺杂浓度例如可以在1×1016至1×1019atom/cm3之间的范围内。可以使用常规工艺执行此掺杂。
图6A示出已经形成鳍结构620以及沟槽开口611并且有源区614已经被掺杂后的结构的截面图。
接下来，可选地对鳍结构620的顶部进行磨圆（round）以形成大体呈圆弧形的顶面623（步骤S515）。优选地，执行磨圆工艺以使得鳍结构620的顶面623沿图1中A-A’线的截面呈半圆形。通过重复若干周期的氧化和稀氢氟酸（DHF）湿法蚀刻，然后在800～1200℃的温度下执行氢气中退火5～30分钟，来进行顶部的磨圆。图6B示出执行磨圆工艺后的结构的截面图。
接下来，在沟槽开口611内以及鳍结构620周围沉积STI材料612，STI材料612例如可以被沉积到比鳍结构620更高的高度（未示出）。STI材料612是绝缘材料，比如电介质材料。更具体而言，STI材料612可以是二氧化硅或者含氟氧化硅（SiOF）。可替代地，可以使用其它合适的常规STI材料612。可以使用诸如化学气相沉积（CVD）、物理气相沉积（PVD）、以及原子层沉积（ALD）之类的常规沉积工艺对STI材料620进行沉积。然后，可对STI材料620进行磨平。可以使用常规工艺执行此磨平。然后，可执行STI回蚀（etch back）以暴露出鳍结构620的顶面623和侧壁622，并且，可执行STI回蚀以使得STI材料612的顶面基本上与有源区614的顶面共平面，如图6C所示。所暴露出的鳍结构620将最终成为FinFET100中的半导体主体。可以使用常规的工艺来执行此STI回蚀，包括但不限于使用氢氟酸（HF）的湿法蚀刻工艺或使用CHF3、CH3F或CF4的干法蚀刻工艺。然而也可以使用其它常规工艺。
接下来，将杂质掺杂到鳍结构620中，以使得鳍结构620内的掺杂浓度从靠近由顶面623和侧壁622组成的表面的区域到远离所述表面的区域逐渐减小（步骤S520）。
在本实施例中，为了实现步骤S520中的掺杂，首先，紧邻地在鳍结构620上共形地形成掺杂材料层629，并且掺杂材料层629还紧邻地形成在体硅衬底610的STI区612上，如图6C所示。图6C示出形成掺杂材料层629之后的结构的截面图。可以通过诸如CVD、PVD以及ALD之类的常规沉积工艺将掺杂材料沉积到鳍结构620以及STI区612上。然而也可以使用其它常规工艺来形成掺杂材料层629。在本实施例中，在要形成n型器件的情况下，掺杂材料层629例如可以是磷硅玻璃（PSG）层，其中磷含量大约为4%～8%（以原子重量计）。可替代地，在要形成p型器件的情况下，掺杂材料层629例如可以是硼硅玻璃（BSG）层，其中硼含量大约为4%～8%（以原子重量计）。或者，掺杂材料层629可以是掺杂磷的多晶硅或者掺杂硼的多晶硅，掺杂浓度可在1×1018至2×1021atom/cm3之间的范围内。可替代地，掺杂材料层629可以是掺杂其他五价杂质（比如砷或锑）或其他三价杂质（比如铝、镓或铟）的SiO2或多晶硅。应注意，这里给出的形成掺杂材料层629的材料仅仅是示例性的，能够想到其它合适的替代材料。
在形成掺杂材料层629之后，使杂质从掺杂材料层629中经高温扩散到鳍结构620中。例如，可以执行700-1200℃、30分钟～600分钟的高温扩散退火。应理解，温度和时间参数不限于此，而是可依赖于FinFET的各部件尺寸及材料以及实际的性能/成本需求等变化。
在鳍结构620内形成渐变掺杂轮廓后，执行蚀刻以去除掺杂材料层629。这样形成的鳍结构620内某一位置处的掺杂浓度相对于该位置距表面的最小距离的分布基本上符合余误差函数分布（如图3A所示）。
可替代地，为了实现步骤S520中的掺杂，也可以使用斜角度离子注入的方法（未图示）。此斜角度离子注入的方法包括：以一定的倾斜角度对鳍结构620（即半导体主体）进行离子注入，然后执行高温扩散退火。这里倾斜角度指的是进行注入的方向与重力方向所呈的角度。举例而言，在N型掺杂的情况下，可以注入As+离子，能量为500-5kev，离子剂量为（1～5）×1015ion/cm2，倾斜角度为5-30度，并且在晶圆（wafer）旋转的同时进行离子注入；然后，再执行700～1200℃、30～600分钟的高温扩散退火。在P型掺杂的情况下，可以注入BF2+离子，能量为500-2kev，离子剂量为（1～5）×1015ion/cm2，倾斜角度为5-30度，并且在晶圆旋转的同时执行离子注入；然后，再执行700～1200℃、30～600分钟的高温扩散退火。这样形成的鳍结构620内某一位置处的掺杂浓度相对于该位置距表面的最小距离的分布基本上符合高斯分布（如图3B所示）。应注意，这里给出的具体杂质离子示例及数值示例仅仅是说明性的，能够想到其它合适的杂质离子及其它合适的离子注入条件。此外，除斜角度离子注入的方法外，也可以使用其它离子注入方法或者等离子掺杂的方法来形成渐变沟道掺杂轮廓。
接下来，在鳍结构620的顶面623和侧向相对的侧壁622上形成栅极电介质630以及栅极电极632（步骤S530）。更具体地，例如可以紧邻顶面623和侧壁622形成栅极电介质以及栅极电极的堆叠（stack），然后，对此堆叠进行图案化和蚀刻以形成栅极电介质630以及栅极电极632。例如，可以通过CVD来形成栅极电介质以及栅极电极。此外，还紧邻栅极电极632的两个侧壁以及栅极电介质630的两个对应侧壁形成间隔区635。
接下来，与鳍结构620中的由栅极电极632包围的沟道区628相邻地、在鳍结构620的两个端部内分别形成源极区624和漏极区626（步骤S540）。在形成n型FinFET100的本实施例中，源极区624和漏极区626分别被均匀地重掺杂为n型，并且源极区624和漏极区626的掺杂浓度大于等于沟道区628内的最大掺杂浓度，以降低源极区624和漏极区626的接触电阻。可以通过诸如离子注入和等离子掺杂之类的常规掺杂工艺以及后续退火工艺来实现源极区624和漏极区626中的均匀的掺杂浓度。图6D和图6E分别示出形成源极区624和漏极区626后的结构的沿图1中的A-A’线和B-B’线取得的截面图。
最后，通过常规的工艺来形成在栅极电极632、源极区624、以及漏极区626处的触点。此外，应理解，还可以执行其它常规工艺来形成完整的n型FinFET。
至此，已经详细描述了根据本发明的制造半导体器件的方法和所形成的半导体器件。为了避免遮蔽本发明的构思，没有描述本领域所公知的一些细节。本领域技术人员根据上面的描述，完全可以明白如何实施这里公开的技术方案。
虽然已经通过示例对本发明的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本发明的范围。本领域的技术人员应该理解，可在不脱离本发明的范围和精神的情况下，对以上实施例进行修改。本发明的范围由所附权利要求来限定。

Claims (13)

1.一种鳍型场效应晶体管，包括：
半导体主体，形成在衬底上，所述半导体主体具有顶面和侧向相对的侧壁；以及
栅极电极，形成在所述半导体主体的所述顶面和所述侧壁上方，
其中，所述半导体主体包括：在所述半导体主体的一个端部内的源极区，在所述半导体主体的另一个端部内的漏极区，以及与所述源极区和所述漏极区邻接的由所述栅极电极包围的沟道区，所述源极区、所述漏极区和所述沟道区具有相同的导电类型，
并且其中，所述沟道区内的掺杂浓度从靠近由所述顶面和所述侧壁组成的表面的区域到远离所述表面的区域逐渐减小，
其中，所述源极区和所述漏极区具有均匀的掺杂浓度，并且所述源极区的掺杂浓度和所述漏极区的掺杂浓度大于等于所述沟道区内的最大掺杂浓度。
2.根据权利要求1所述的鳍型场效应晶体管，其中，所述沟道区内的某位置处的掺杂浓度相对于该位置到所述表面的最小距离的分布基本上符合余误差函数分布或者高斯分布。
3.根据权利要求1所述的鳍型场效应晶体管，其中，所述衬底是体硅衬底，所述半导体主体形成在所述体硅衬底的有源区上，并且所述体硅衬底的有源区具有与所述源极区、所述漏极区和所述沟道区的导电类型不同的导电类型。
4.根据权利要求3所述的鳍型场效应晶体管，其中，所述源极区、所述漏极区和所述沟道区的导电类型是n型和p型中的一个，而所述体硅衬底的有源区的导电类型是n型和p型中的另一个。
5.根据权利要求1所述的鳍型场效应晶体管，还包括：栅极电介质，形成在所述半导体主体的所述顶面和所述侧壁上，并且所述栅极电极形成在所述栅极电介质上。
6.根据权利要求1所述的鳍型场效应晶体管，其中，所述半导体主体的所述顶面呈圆弧形。
7.一种用于形成鳍型场效应晶体管的方法，包括：
在衬底上形成半导体主体，所述半导体主体具有顶面和侧向相对的侧壁；
将杂质掺杂到所述半导体主体中，以使得所述半导体主体内的掺杂浓度从靠近由所述顶面和所述侧壁组成的表面的区域到远离所述表面的区域逐渐减小；
在所述半导体主体的所述表面上形成栅极电介质以及栅极电极；以及
与所述半导体主体中的由所述栅极电极包围的沟道区相邻地、在所述半导体主体的两个端部内分别形成源极区和漏极区，其中，所述源极区、所述漏极区和所述沟道区具有相同的导电类型，
其中，所述形成源极区和漏极区的步骤包括：向所述半导体主体的两个端部中分别注入杂质以使得所述两个端部各自具有均匀的掺杂浓度，所述两个端部各自具有大于等于所述沟道区内的最大掺杂浓度的掺杂浓度。
8.根据权利要求7所述的方法，其中，所述掺杂步骤包括：
在所述半导体主体上共形地形成掺杂材料层；
使杂质从所述掺杂材料层中扩散到所述半导体主体中，其中，所述半导体主体内的某位置处的掺杂浓度相对于该位置到所述表面的最小距离的分布基本上符合余误差函数分布；以及
去除所述掺杂材料层。
9.根据权利要求7所述的方法，其中，所述掺杂步骤包括：执行斜角度离子注入，其中，所述半导体主体内的某位置处的掺杂浓度相对于该位置到所述表面的最小距离的分布基本上符合高斯分布。
10.根据权利要求7所述的方法，其中，所述衬底是体硅衬底，所述半导体主体形成在所述体硅衬底的有源区上，并且所述体硅衬底的有源区具有与所述源极区、所述漏极区和所述沟道区的导电类型不同的导电类型。
11.根据权利要求10所述的方法，其中，所述源极区、所述漏极区和所述沟道区的导电类型是n型和p型中的一个，而所述体硅衬底的有源区的导电类型是n型和p型中的另一个。
12.根据权利要求7所述的方法，还包括：在形成半导体主体的步骤之后对所述半导体主体的顶部进行磨圆以使得所述顶面呈圆弧形。
13.一种鳍型场效应晶体管，包括：
半导体主体，形成在衬底上，所述半导体主体具有顶面和侧向相对的侧壁；以及
栅极电极，形成在所述半导体主体的所述顶面和所述侧壁上方，
其中，所述半导体主体包括：在所述半导体主体的一个端部内的源极区，在所述半导体主体的另一个端部内的漏极区，以及与所述源极区和所述漏极区邻接的由所述栅极电极包围的沟道区，所述源极区、所述漏极区和所述沟道区具有相同的导电类型，
并且其中，所述沟道区内的一位置处的掺杂浓度大于另一位置处的掺杂浓度，所述一位置到由所述顶面和所述侧壁组成的表面的最小距离小于所述另一位置到所述表面的最小距离，
其中，所述源极区和所述漏极区具有均匀的掺杂浓度，并且所述源极区的掺杂浓度和所述漏极区的掺杂浓度大于等于所述沟道区内的最大掺杂浓度。
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