CN104465762A - 具有减小的电阻抗和电容的半导体器件 - Google Patents

具有减小的电阻抗和电容的半导体器件 Download PDF

Info

Publication number
CN104465762A
CN104465762A CN201410300267.2A CN201410300267A CN104465762A CN 104465762 A CN104465762 A CN 104465762A CN 201410300267 A CN201410300267 A CN 201410300267A CN 104465762 A CN104465762 A CN 104465762A
Authority
CN
China
Prior art keywords
region
semiconductor device
channel region
distance
gate regions
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410300267.2A
Other languages
English (en)
Other versions
CN104465762B (zh
Inventor
让-皮埃尔·科林格
江国诚
郭大鹏
卡洛斯·H.·迪亚兹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN104465762A publication Critical patent/CN104465762A/zh
Application granted granted Critical
Publication of CN104465762B publication Critical patent/CN104465762B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y40/00—Manufacture or treatment of nanostructures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/70—Nanostructure
    • Y10S977/762—Nanowire or quantum wire, i.e. axially elongated structure having two dimensions of 100 nm or less
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/902—Specified use of nanostructure
    • Y10S977/932—Specified use of nanostructure for electronic or optoelectronic application
    • Y10S977/936—Specified use of nanostructure for electronic or optoelectronic application in a transistor or 3-terminal device
    • Y10S977/938—Field effect transistors, FETS, with nanowire- or nanotube-channel region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Nanotechnology (AREA)
  • Chemical & Material Sciences (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Mathematical Physics (AREA)
  • Theoretical Computer Science (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

本发明提供了一种具有减小的电阻抗和电容的半导体器件。半导体器件包括具有第一导电类型的第一类型区域。半导体器件包括具有第二导电类型的第二类型区域。半导体器件包括在第一类型区域和第二类型区域之间延伸的沟道区。沟道区与第一类型区域的第一部分间隔开第一距离。半导体器件包括围绕沟道区的栅极区。栅极区的第一部分与第一类型区域的第一部分间隔开第二距离。第二距离大于第一距离。

Description

具有减小的电阻抗和电容的半导体器件
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。
背景技术
在半导体器件中，当将充足电压或偏压施加给器件的栅极时，电流流过源极区和漏极区之间的沟道区。当电流流过沟道区时，器件通常被认为处于“导通”状态，并且当电流不流过沟道区时，器件通常被认为处于“截止”状态。
发明内容
提供本发明内容，从而以在下面的详细说明的过程中进一步描述的简化形式介绍概念的选择。本发明内容不旨在广泛概括要求保护的主题，识别要求保护的主题的关键因素或基本特征，也不旨在用于限制要求保护的主题的范围。
在此提供用于形成半导体器件的一种或多种技术和所得到的结构。
以下说明书和附图阐述特定示例性方面和实施方式。这些指示应用一个或多个方面的多种方法中的几种。当结合附图考虑时，通过以下详细说明将容易理解本公开的其他方面、优点和/或新特征。
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种半导体器件，包括：第一类型区域，包括第一导电类型；第二类型区域，包括第二导电类型；沟道区，在所述第一类型区域和所述第二类型区域之间延伸，所述沟道区与所述第一类型区域的第一部分间隔开第一距离；以及栅极区，围绕所述沟道区，所述栅极区的第一部分与所述第一类型区域的第一部分间隔开第二距离，其中，所述第二距离大于所述第一距离。
在该半导体器件中，所述栅极区的第二部分与所述第一类型区域的所述第一部分间隔开第三距离。
在该半导体器件中，第一绝缘体层的第一部分围绕所述沟道区下面的第二漂移区，并且在所述第一类型区域的第一部分和所述栅极区的第二部分之间延伸。
在该半导体器件中，所述第一距离在约0nm至约1nm之间。
在该半导体器件中，所述栅极区的栅极区长度大于所述沟道区的沟道区长度。
在该半导体器件中，所述第二绝缘体层的第一部分围绕所述沟道区，并且在所述沟道区和所述栅极区的金属层之间延伸。
在该半导体器件中，所述沟道区包括在垂直纳米线内。
在该半导体器件中，所述第一类型区域包括源极区，并且所述第二类型区域包括漏极区。
在该半导体器件中，所述第一类型区域包括漏极区，并且所述第二类型区域包括源极区。
根据本发明的另一方面，提供了一种半导体器件，包括：第一类型区域，包括第一导电类型；第二类型区域，包括第二导电类型；沟道区，在所述第一类型区域和所述第二类型区域之间延伸，所述沟道区与所述第一类型区域的第一部分间隔开第一距离；以及栅极区，围绕所述沟道区，所述栅极区的第一部分与所述第一类型区域的第一部分间隔开第二距离，其中，所述第二距离大于所述第一距离；以及第一绝缘体层的第一部分，围绕所述沟道区下面的第二漂移区，并且在所述第一类型区域的第一部分和所述栅极区的第二部分之间延伸。
在该半导体器件中，所述第一距离在约0nm和约1nm之间。
在该半导体器件中，所述第一类型区域的所述第一导电类型与所述第二类型区域的所述第二导电类型相同。
在该半导体器件中，所述栅极区的栅极区长度大于所述沟道区的沟道区长度。
在该半导体器件中，所述第二绝缘体层的第一部分围绕所述沟道区，并且在所述沟道区和所述栅极区的金属层之间延伸。
在该半导体器件中，所述沟道区包括在垂直纳米线内。
在该半导体器件中，所述第一类型区域包括源极区，并且所述第二类型区域包括漏极区。
在该半导体器件中，所述第一类型区域包括漏极区，并且所述第二类型区域包括源极区。
根据本发明的又一方面，提供了一种形成半导体器件的方法，所述方法包括：形成包括第一导电类型的第一类型区域；形成包括第二导电类型的第二类型区域；形成在所述第一类型区域和所述第二类型区域之间延伸的沟道区，所述沟道区与所述第一类型区域的第一部分间隔开第一距离；以及形成围绕所述沟道区的栅极区，所述栅极区的第一部分与所述第一类型区域的第一部分间隔开第二距离，其中，所述第二距离大于所述第一距离。
该方法包括：形成第一绝缘体层的第一部分，所述第一绝缘体层的第一部分围绕所述沟道区下面的第二漂移区并且在所述第一类型区域和所述栅极区的第二部分之间延伸。
该方法包括：形成围绕所述沟道区并且在所述第一绝缘体层的第一部分上方的间隔件。
附图说明
当结合附图进行读取时，通过以下详细说明理解本公开的各个方面。应该理解，附图的元件和/或结构没必要按比例绘制。从而，为了论述清楚起见，各个部件的尺寸可以任意地增加和/或减小。
图1示出根据实施例的半导体器件的一部分；
图2示出根据实施例的半导体器件的一部分；
图3示出根据实施例的半导体器件的一部分；
图4a示出根据实施例的半导体器件的一部分；
图4b示出根据实施例的半导体器件的一部分；
图5示出根据实施例的与形成半导体器件相关联地形成栅极区；
图6示出根据实施例的半导体器件的一部分；
图7示出根据实施例的半导体器件的一部分；
图8示出根据实施例的半导体器件的一部分；
图9示出根据实施例的与形成半导体器件相关联地形成第二类型区域；
图10示出根据实施例的半导体器件的一部分；
图11示出根据实施例的半导体器件的一部分；
图12示出根据实施例的与形成半导体器件相关联地形成第二类型区域；
图13a示出根据实施例的半导体器件的一部分；
图13b示出根据实施例的半导体器件的一部分；
图14示出根据实施例的半导体器件的一部分；
图15a示出根据实施例的半导体器件的一部分；
图15b示出根据实施例的半导体器件的一部分；
图16示出根据实施例的与形成半导体器件相关联地形成栅极区；
图17示出根据实施例的半导体器件的一部分；
图18示出根据实施例的半导体器件的一部分；
图19示出根据实施例的半导体器件的一部分；
图20示出根据实施例的与形成半导体器件相关联地形成第二类型区域；
图21示出根据实施例的半导体器件；以及
图22示出根据实施例的形成半导体器件的方法。
具体实施方式
现在参考附图描述要求保护的主题，其中，相同的参考标号通常用于指的是相同的元件。在以下说明书中，为了解释的目的，阐述大量具体细节，以提供要求保护的主题的理解。然而，明显地，没有这些具体细节的情况可以可以实践要求保护的主题。在其他实例中，以框图形式示出结构和器件，以便于描述要求保护的主题。
在本文中提供了用于形成半导体器件的一种或多种技术和由此得到的结构。
图1是示出根据一些实施例的半导体器件100的一部分的透视图。在一个实施例中，半导体器件100形成在掺杂区102上。根据一些实施例，掺杂区102被掺杂，以形成第一类型区域104。在一些实施例中，掺杂区102包括p型扩散。在一些实施例中，掺杂区102包括n型扩散。
在一些实施例中，第一类型区域104的第一部分112通过掺杂掺杂区102形成。在一个实施例中，第一类型掺杂区104包括第一导电类型。在一些实施例中，第一类型区域104的第一导电类型单独或共同地包括p型材料、p+型材料、p++型材料、p型掺杂剂(诸如硼、镓、铟等)。在一些实施例中，第一类型区域104的第一导电类型单独或共同地包括n型材料、n+型材料、n++型材料、n型掺杂剂(诸如磷、砷、锑等)。在一些实施例中，第一类型区域104包括源极区。在一些实施例中，第一类型区域104包括漏极区。
根据一些实施例，掺杂区102形成在衬底区106上或内。衬底区106单独或共同地包括许多材料，诸如，例如，硅、多晶硅、锗、SiGe、III-V族半导体等。根据一些实施例，衬底区106包括外延层、绝缘体上硅(SOI)结构、晶圆、由晶圆形成的管芯等。在一些实施例中，衬底区106包括与第一类型区域104的第一部分112不同的极性或导电类型。
在一个实施例中，半导体器件100包括一条或多条纳米线110。根据一些实施例，纳米线110从第一类型区域104凸起。例如，纳米线110单独或共同地包括许多材料，诸如，硅、多晶硅、锗、SiGe、III-V族半导体等。在一些实施例中，第一类型区域104的第二部分116形成在纳米线110的第一端118处。在一个实施例中，通过从第一类型区域104的第一部分112扩散形成第一类型区域104的第二部分116。
在一些实施例中，诸如通过掺杂纳米线110来形成沟道区130。在一些实施例中，通过倾斜的或成角度的掺杂工艺来形成沟道区130，其中，掺杂剂以关于衬底106的顶面或纳米线凸起的掺杂区102的非垂直角提供给纳米线110。在一些实施例中，沟道区130在第一类型区域104和第二类型区域(在图9中示出)之间延伸。在一个实施例中，沟道区130包括在垂直纳米线110内。
根据一些实施例，沟道区130包括第三导电类型。在一些实施例中，第三导电类型的沟道区130单独或共同地包括p型材料、p+型材料、p++型材料、p型掺杂剂(诸如硼、镓、铟等)。在一些实施例中，第三导电类型的沟道区130单独或共同地包括n型材料、n+型材料、n++型材料、n型掺杂剂(诸如磷、砷、锑等)。
参考图2，在一个实施例中，环绕第一类型区域104的第二部分116和纳米线110的沟道区130中的至少一个形成间隔件200。在一些实施例中，间隔件200单独或共同地包括诸如氮化物、氧化物等的介电材料。例如，以许多方式(诸如，通过热生长、化学生长、原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强的化学气相沉积(PECVD)、或其他合适技术)形成间隔件200。在一些实施例中，蚀刻间隔件200，使得第一类型区域104的第一部分112的顶面202和纳米线110的顶端基本未被用于形成间隔件200的材料覆盖。
现在参考图3，根据一些实施例，在第一类型区域104的第一部分112上方并且环绕间隔件200形成第一绝缘体层300。例如，以许多方式(诸如，通过沉积、化学汽相沉积(CVD)、或其他合适方法)形成第一绝缘体层300。第一绝缘体层300单独或共同地包括许多材料，包括氧化物、氧化硅、氮化物、氮化硅、氮氧化物、SiO2等。在一些实施例中，第一绝缘体层300的顶面302是基本平坦的。
现在参考图4a，在一个实施例中，去除间隔件200。图4b是沿着图4a中的线4b-4b所截取的图4a的实施例的截面图。例如，以许多方式(诸如，通过蚀刻)去除间隔件200。根据一些实施例，在去除间隔件200之后，暴露第一类型区域104的第二部分116。根据一些实施例，第一绝缘体层300围绕第一类型区域104的至少一些第二部分116或至少一些沟道区130。在一些实施例中，在去除间隔件200之后，在第一类型区域104的第二部分116和沟道区130中的至少一个和第一绝缘体层300之间形成开口400。根据一些实施例，在去除间隔件200之后存在或者暴露第一类型区域104的第一部分112的未覆盖部分415。
参考图4b，根据一些实施例，沟道区130与第一类型区域104的第一部分112间隔开第一距离410。根据一些实施例，第一距离410在约0nm至约1nm之间。在一个实施例中，当不形成第一类型区域104的第二部分116时，第一距离410为约0nm。
现在参考图5，在一些实施例中，环绕沟道区130形成栅极区500。在一个实施例中，栅极区500包括电介质区510。在一些实施例中，电介质区510形成在第一绝缘体层300、第一类型区域104的第一部分112和第二部分116、以及沟道区130上方。在一个实施例中，电介质区510包括具有相对高介电常数的介电材料。在一些实施例中，电介质区510包括具有中间或低介电常数的标准介电材料，诸如，SiO2。以许多方式(诸如，通过热生长、化学生长、原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)等)形成电介质区510。
在一些实施例中，功函区520形成在电介质区510上方。在一个实施例中，功函区520包括p型功函金属。在一个实施例中，功函区520包括中间禁带功函金属。在一些实施例中，功函区520通过原子层沉积(ALD)、化学汽相沉积(CVD)、等离子体增强化学汽相沉积(PECVD)、溅射等或其他合适的工艺形成。
在一些实施例中，金属层530形成在功函区520上方。在一个实施例中，功函区520和金属层530一起包括栅电极535。在一些实施例中，金属层530被形成为至少部分地围绕沟道区130。例如，金属层530以许多方式(诸如，通过原子层沉积(ALD)、溅射、热蒸发、电子束蒸发、化学汽相沉积(CVD)等)形成。在一些实施例中，金属层530单独或共同地包括导电材料，诸如，TiN、TaN、TaC、TaCN、钨、铝、铜、多晶硅等。
在一些实施例中，栅极区500包括第一部分550和第二部分560。在一些实施例中，栅极区500的第二部分560比栅极区500的第一部分550更接近于沟道区130。根据一些实施例，栅极区500的第一部分550与第一类型区域104的第一部分112间隔开第二距离570。在一些实施例中，从栅极区500的第一部分550处的电介质区510到第一类型区域104的第一部分112处的顶面202测量第二距离570。根据一些实施例，第二距离570大于第一距离410。
现在参考图6，在栅极区500的金属层530上方形成绝缘体层600。例如，以许多方式(诸如，沉积、化学汽相沉积(CVD)、或其他合适方法)形成绝缘体层600。绝缘体层600包括许多材料，单独或共同地包括氧化物、氧化硅、氮化物、氮化硅、氮氧化物、SiO2等。在一些实施例中，诸如通过化学机械抛光(CMP)工艺平坦化绝缘体层600的顶面602。
现在参考图7，在一个实施例中，诸如通过蚀刻去除电介质区510、功函区520、金属层530和绝缘体层600的多个部分。根据一些实施例，电介质区510的顶面700、功函区520的顶面710、以及金属层530的顶面720是基本平坦的。在一些实施例中，在电介质区510、功函区520、以及金属层530的多个部分被去除之后，沟道区130基本由电介质区510、功函区520、以及金属层530围绕。在一些实施例中，漂移区701存在于栅极区500的顶面700、710、720和沟道区130之上。
现在参考图8，根据一些实施例，在栅极区500上方并且环绕纳米线110形成第二绝缘体层800。例如，以许多方式(诸如，诸如通过沉积、化学汽相沉积(CVD)、或其他合适方法)形成第二绝缘体层800。第二绝缘体层800包括许多材料，单独或共同地包括氧化物、氧化硅、氮化物、氮化硅、氮氧化物、SiO2等。在一些实施例中，第二绝缘体层800的顶面是基本平坦的。
现在参考图9，诸如通过掺杂纳米线110的第二端902形成第二类型区域900。在一些实施例中，第二类型区域900通过外延生长工艺(如图所示)形成。在一些实施例中，沟道区130在第一类型区域104的第二部分116的顶面和漂移区701之间延伸，漂移区701在沟道区130和第二类型区域900之间延伸。根据一些实施例，第二类型区域900包括第二导电类型。在一些实施例中，第二导电类型的第二类型区域900单独或共同地包括p型材料、p+型材料、p++型材料、p型掺杂剂(诸如硼、镓、铟等)。在一些实施例中，第二导电类型的第二类型区域900单独或共同地包括n型材料、n+型材料、n++型材料、n型掺杂剂(诸如磷、砷、锑等)。根据一些实施例，第二类型区域900包括源极区。根据一些实施例，第二类型区域900包括漏极区。
根据一些实施例，第一类型区域104的第一导电类型与第二类型区域900的第二导电类型相同或基本类似。在一些实施例中，第一导电类型的第一类型区域104和第二导电类型的第二类型区域900单独或共同地包括p型材料、p+型材料、p++型材料、p型掺杂剂(诸如硼、镓、铟等)。在一些实施例中，第一导电类型的第一类型区域104和第二导电类型的第二类型区域900单独或共同地包括n型材料、n+型材料、n++型材料、n型掺杂剂(诸如磷、砷、锑等)。在一些实施例中，沟道区130的第三导电类型与第一类型区域104的第一导电类型和第二类型区域900的第二导电类型相同或基本类似。在一些实施例中，沟道区130的第三导电类型不同于第一类型区域104的第一导电类型和第二类型区域900的第二导电类型。
在一些实施例中，栅极区500包括从在栅极区500的第二部分560处的电介质区510的底面942到栅极区500的顶面700、710、720所测量的栅极区长度940。在一个实施例中，沟道区130包括从第一类型区域104的第二部分116的顶面到栅极区500的顶面700、710、720所测量的沟道区长度950。在一个实施例中，沟道区130的沟道区长度950小于栅极区500的栅极区长度940。
图10示出在根据图5和图6所示的实施例形成栅极区500之后的第二半导体器件1000的实施例。根据一些实施例，第二半导体器件1000包括第一类型区域104、衬底区106、沟道区130、第一绝缘体层300、栅极区500、电介质区510、功函区520、金属层530等。
在一些实施例中，诸如通过蚀刻去除电介质区510、功函区520、金属层530的多个部分、以及绝缘体层600(在图6中示出)。根据一些实施例，通过去除栅极区500的第二部分560内的电介质区510、功函区520、以及金属层530的上部形成第一开口1010。在一些实施例中，第一开口1010位于沟道区130和金属层530之间。
现在参考图11，根据一些实施例，在栅极区500上方并且环绕沟道区130形成第二绝缘体层800。例如，以许多方式(诸如，通过沉积、化学汽相沉积(CVD)、或其他合适方法)形成第二绝缘体层800。在一个实施例中，第二绝缘体层800包括第一部分810和第二部分812。在一些实施例中，第二绝缘体层800的第一部分810形成在第一开口1010内。在一些实施例中，第二绝缘体层800的第一部分810围绕沟道区130，并且在沟道区130和栅极区500的金属层530之间延伸。在一些实施例中，第二绝缘体层800的第二部分812形成在金属层530以及第二绝缘体层800的第一部分810上方。在一些实施例中，第二绝缘体层800的第一部分810围绕沟道区130的上部而不是整个沟道区130。在一个实施例中，第二绝缘体层800的第二部分812围绕沟道区130，诸如，沟道区130的上部。
现在参考图12，根据一些实施例，诸如通过掺杂纳米线110的第二端902形成第二类型区域900。根据一些实施例，形成第二类型区域900，使得第二类型区域900的第二类型区域长度1200大于图9的实施例中的第二类型区域900的第二类型区域长度1201。在一些实施例中，栅极区500的栅极区长度940大于沟道区130的沟道区长度950。因此，在一些实施例中，沟道区130的沟道区长度950小于图9的实施例中的沟道区长度950。根据一些实施例，通过外延生长形成第二类型区域900的至少一些和纳米线110的第二端902。根据一些实施例，外延生长包括固相外延。
图13a和图13b示出第三半导体器件1300的实施例。图13b是沿着图13a中的线13b-13b所截取的图13a的实施例的截面图。根据一些实施例，第三半导体器件1300包括掺杂区102、第一类型区域104、衬底区106、纳米线110、沟道区130等。
在一些实施例中，第一绝缘体层1310的第一部分1302形成在第一类型区域104的第一部分112上方。例如，以许多方式(诸如，通过沉积、化学汽相沉积(CVD)、或其他合适方法)形成第一绝缘体层1310的第一部分1302。第一绝缘体层1310的第一部分1302包括许多材料，单独或共同地包括氧化物、氧化硅、氮化物、氮化硅、氮氧化物、SiO2等。在一些实施例中，第一绝缘体层1310的第一部分1302的顶面1312是基本平坦的。在一些实施例中，间隔件200形成在第一绝缘体层1310的第一部分1302之上。
现在参考图14，在一些实施例中，在第一绝缘体层1310的第一部分1302上方并环绕间隔件200形成第一绝缘体层1310的第二部分1400。例如，以许多方式(诸如，通过沉积、化学汽相沉积(CVD)、或其他合适方法)形成第一绝缘体层1310的第二部分1400。第一绝缘体层1310的第二部分1400包括许多材料，单独或共同地包括氧化物、氧化硅、氮化物、氮化硅、氮氧化物、SiO2等。
现在参考图15a，在一个实施例中，去除间隔件200。图15b是沿着图15a中的线15b-15b所截取的图15a的实施例的截面图。例如，以许多方式(诸如，通过蚀刻)去除间隔件200。根据一些实施例，在去除间隔件200之后，暴露第一绝缘体层1310的第一部分1302的未覆盖部分1500(在图15b中示出)。根据一些实施例，第一绝缘体层1310的第一部分1302围绕第一类型区域104的至少一些第二部分116或者沟道区130下面的至少一些第二漂移区1901(在图19中示出)。在一些实施例中，在去除间隔件200之后，在第一类型区域104的第二部分116和沟道区130中的至少一个和第一绝缘体层300的第二部分1400之间形成开口400。
现在参考图16，在一些实施例中，环绕沟道区130形成栅极区500。根据一些实施例，在第一绝缘体层1310的第一部分1302的未覆盖部分1500上方并且在第一绝缘体层1310的第二部分1400上方形成栅极区500。在一些实施例中，栅极区500包括电介质区510、功函区520、以及金属层530。根据一些实施例，在形成栅极区500之后，第一绝缘体层1310的第一部分1302围绕沟道区130下面的至少一些第二漂移区1901(在图19中示出)，并且在第一类型区域104的第一部分112和栅极区500的第二部分560之间延伸。在一个实施例中，第一绝缘体层1310的围绕第二漂移区1901的第一部分1302的厚度1303为沟道区130的沟道区长度950(在图20和图21中示出)的约十分之一或者更少。在一些实施例中，第一绝缘体层1310的第一部分1302围绕第二漂移区1901，但是不围绕或包围沟道区130。在一个实施例中，栅极区500的第二部分560与第一类型区域104的第一部分112间隔开第三距离1600。在一个实施例中，第一绝缘体层1310的第一部分1302的厚度通常对应于第三距离1600。
参考图17，在一些实施例中，在栅极区500的金属层530上方形成绝缘体层600。在图18中，在一个实施例中，诸如通过蚀刻去除电介质区510、功函区520、金属层530的多个部分、以及绝缘体层600。在图19中，在栅极区500上方并且环绕纳米线110(诸如，环绕漂移区701)形成第二绝缘体层800。在一些实施例中，栅电极535包括功函区520和金属层530。根据一些实施例，第二漂移区1901(在图19中示出)存在于第一类型区域104的第二部分116和沟道区130之间。在一些实施例中，第二漂移区1901的材料或成分类似于沟道区130的材料或成分。
现在参考图20，诸如通过掺杂纳米线110的第二端902形成第二类型区域900。在一些实施例中，沟道区130在漂移区701和第二漂移区1901之间延伸。在一些实施例中，栅极区500包括从在栅极区500的第二部分560处的电介质区510的底面2010到栅极区500的顶面700、710、720测量的栅极区500的栅极区长度2000。在一个实施例中，沟道区130的沟道区长度950基本等于栅极区500的栅极区长度2000。
图21示出第四半导体器件2100的实施例。根据一些实施例，第四半导体器件2100包括第一类型区域104、衬底区106、沟道区130、栅极区500、第一绝缘体层1310、第二绝缘体层800等。在一些实施例中，以与在图10至图12中的第二半导体器件1000中基本类似的方式形成第二绝缘体层800的第一部分810和第二部分812。在一些实施例中，以与在图13a至图20中的第三半导体器件1300中基本类似的方式形成第一绝缘体层1310的第一部分1302和第二部分1400。在一些实施例中，栅极区500的栅极区长度2000大于沟道区130的沟道区长度950。
根据一些实施例，半导体器件100、1000、1300、2100包括与第一类型区域104的第一部分112间隔开第一距离410的沟道区130。在一些实施例中，栅极区500的第一部分550与第一类型区域104的第一部分112间隔开第二距离570。在一些实施例中，第二距离570大于第一距离410。根据一些实施例，第一类型区域104的第一部分112和沟道区130之间的电阻相对较低，这是因为第一距离410相对较短。
在一些实施例中，由于第二距离570大于第一距离410并且由于存在第一绝缘体层300、1310，栅极区500的第一部分550和第一类型区域104的第一部分112之间的电容也相对较低。另外，在一些实施例中，由于栅极区500的第二部分560的相对较小的占位面积，栅极区500的第二部分560和第一类型区域104的第一部分112之间的电容也相对较低。同样地，半导体器件100、1000、1300、2100提供相对较低的电阻和相对较低的电容。
图22中示出根据一些实施例形成诸如半导体器件100、1000、1300、2100的半导体器件的示例性方法2200。在步骤2202中，形成包括第一导电类型的第一类型区域104。在步骤2204中，形成包括第二导电类型的第二类型区域900。在步骤2206中，形成在第一类型区域104和第二类型区域900之间延伸的沟道区130。在一个实施例中，沟道区130与第一类型区域104的第一部分112间隔开第一距离410。在步骤2208中，环绕沟道区130形成栅极区500。在一个实施例中，栅极区500的第一部分550与第一类型区域104的第一部分112间隔开第二距离570。在一个实施例中，第二距离570大于第一距离410。
在一个实施例中，半导体器件包括具有第一导电类型的第一类型区域。在一个实施例中，半导体器件包括具有第二导电类型的第二类型区域。在一个实施例中，沟道区在第一类型区域和第二类型区域之间延伸。在一个实施例中，沟道区与第一类型区域的第一部分间隔开第一距离。在一个实施例中，栅极区围绕沟道区，其中，栅极区的第一部分与第一类型区域的第一部分间隔开第二距离。在一个实施例中，第二距离大于第一距离。
在一个实施例中，半导体器件包括具有第一导电类型的第一类型区域。在一个实施例中，半导体器件包括具有第二导电类型的第二类型区域。在一个实施例中，半导体器件包括在第一类型区域和第二类型区域之间延伸的沟道区。在一个实施例中，沟道区与第一类型区域的第一部分间隔开第一距离。在一个实施例中，半导体器件包括围绕沟道区的栅极区。在一个实施例中，栅极区的第一部分与第一类型区域的第一部分间隔开第二距离。在一个实施例中个，第二距离大于第一距离。在一个实施例中，半导体器件包括围绕沟道区下面的第二漂移区并且在第一类型区域的第一部分和栅极区的第二部分之间延伸的第一绝缘体层的第一部分。
在一个实施例中，一种形成半导体器件的方法包括：形成包括第一导电类型的第一类型区域。在一个实施例中，该方法包括形成包括第二导电类型的第二类型区域。在一个实施例中，该方法包括形成在第一类型区域和第二类型区域之间延伸的沟道区，沟道区与第一类型区域的第一部分间隔开第一距离。在一个实施例中，该方法包括形成围绕沟道区的栅极区。在一个实施例中，栅极区的第一部分与第一类型区域的第一部分间隔开第二距离。在一个实施例中，第二距离大于第一距离。
虽然已经以结构特征或方法动作的专用语言描述了主题，但是应该理解，所附权利要求的主题没必要限于以上描述的特定特征或动作。而是，上述的特定特征和动作被公开为实现至少一些权利要求的示例性形式。
在此提供实施例的多种操作。一些或所有操作被描述的顺序不应该被解释为暗示这些操作必然具有顺序依赖性。可以理解具有本说明书的益处的可选排序。而且，应该理解，不是所有操作都必须存在于在此提供的每个实施例中。此外，应该理解，在一些实施例中，不是所有操作都是必须的。
应该理解，例如，为了简单和容易理解的目的，在此描述的层、区域、部件、元件等被示出相互之间具有特定尺寸，诸如，结构尺寸和/或定向，并且在一些实施例中，其实际尺寸与在此所示的尺寸完全不同。另外，例如，存在用于形成在此所述的层、区域、部件、元件等的多种技术，诸如，注入技术、掺杂技术、旋涂技术、溅射技术、诸如热生长的生长技术、和/或诸如化学汽相沉积(CVD)的沉积技术。
而且，在此使用“示例性”是指用作实例、例子、例证等，并且不必须是优选的。如在本申请中使用的，“或者”是指包含性“或者”，而不是排他性“或者”。另外，除非另外指出或者从上下文清楚地知晓为单数形式，否则在本申请中和附加的权利要求中所使用的“一(a)”和“一个(an)”通常被解释为是指“一个或多个”。而且，A和B等中的至少一个通常是指A或B或者A和B。而且，在某种意义上，使用“包括”、“具有着”、“具有”、“带有(with)”或其变体，这样的术语以类似于术语“包括着”的方式是包含性的。而且，除非另外明确说明，否则“第一”、“第二”等不旨在暗示时间方面、空间方面、排序等。而且，这样的术语仅被用作用于部件、元件、项等的标识符、名称等。例如，第一类型区域和第二类型区域通常对应于第一类型区域A和第二类型区域B或者两个不同或两个相同类型区域或同一类型区域。
此外，虽然关于一种或多种实施方式示出和描述本发明，但是基于本说明书和附图的读取和理解，本领域技术人员将可以做出等效替换和修改。本发明包括所有这样的修改和更改，并且仅通过以下权利要求的范围进行限定。尤其关于由上述部件(例如，元件、源等)所执行的多种功能，除非另外指出，否则即使在结构上不等效于所公开的结构，用于描述这样的部件的术语也旨在对应于执行所描述的部件的指定功能(例如，功能上等效)的任何部件。另外，虽然已关于多种实施方式中的仅一种公开本发明的特定特征，但是当对于任何给定或特定应用是期望和优选时，这样的特征也可以与其他实施方式中的一个或多个其他特征结合。

Claims (10)

1.一种半导体器件，包括：
第一类型区域，包括第一导电类型；
第二类型区域，包括第二导电类型；
沟道区，在所述第一类型区域和所述第二类型区域之间延伸，所述沟道区与所述第一类型区域的第一部分间隔开第一距离；以及
栅极区，围绕所述沟道区，所述栅极区的第一部分与所述第一类型区域的第一部分间隔开第二距离，其中，所述第二距离大于所述第一距离。
2.根据权利要求1所述的半导体器件，其中，所述栅极区的第二部分与所述第一类型区域的所述第一部分间隔开第三距离。
3.根据权利要求2所述的半导体器件，其中，第一绝缘体层的第一部分围绕所述沟道区下面的第二漂移区，并且在所述第一类型区域的第一部分和所述栅极区的第二部分之间延伸。
4.根据权利要求1所述的半导体器件，其中，所述第一距离在约0nm至约1nm之间。
5.根据权利要求1所述的半导体器件，其中，所述栅极区的栅极区长度大于所述沟道区的沟道区长度。
6.根据权利要求1所述的半导体器件，其中，所述第二绝缘体层的第一部分围绕所述沟道区，并且在所述沟道区和所述栅极区的金属层之间延伸。
7.根据权利要求1所述的半导体器件，其中，所述沟道区包括在垂直纳米线内。
8.根据权利要求1所述的半导体器件，其中，所述第一类型区域包括源极区，并且所述第二类型区域包括漏极区。
9.一种半导体器件，包括：
第一类型区域，包括第一导电类型；
第二类型区域，包括第二导电类型；
沟道区，在所述第一类型区域和所述第二类型区域之间延伸，所述沟道区与所述第一类型区域的第一部分间隔开第一距离；以及
栅极区，围绕所述沟道区，所述栅极区的第一部分与所述第一类型区域的第一部分间隔开第二距离，其中，所述第二距离大于所述第一距离；以及
第一绝缘体层的第一部分，围绕所述沟道区下面的第二漂移区，并且在所述第一类型区域的第一部分和所述栅极区的第二部分之间延伸。
10.一种形成半导体器件的方法，所述方法包括：
形成包括第一导电类型的第一类型区域；
形成包括第二导电类型的第二类型区域；
形成在所述第一类型区域和所述第二类型区域之间延伸的沟道区，所述沟道区与所述第一类型区域的第一部分间隔开第一距离；以及
形成围绕所述沟道区的栅极区，所述栅极区的第一部分与所述第一类型区域的第一部分间隔开第二距离，其中，所述第二距离大于所述第一距离。
CN201410300267.2A 2013-09-12 2014-06-26 具有减小的电阻抗和电容的半导体器件 Active CN104465762B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/025,041 US10008566B2 (en) 2013-09-12 2013-09-12 Semiconductor device with reduced electrical resistance and capacitance
US14/025,041 2013-09-12

Publications (2)

Publication Number Publication Date
CN104465762A true CN104465762A (zh) 2015-03-25
CN104465762B CN104465762B (zh) 2017-12-19

Family

ID=52624708

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410300267.2A Active CN104465762B (zh) 2013-09-12 2014-06-26 具有减小的电阻抗和电容的半导体器件

Country Status (4)

Country Link
US (1) US10008566B2 (zh)
KR (1) KR101809310B1 (zh)
CN (1) CN104465762B (zh)
TW (1) TWI623102B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057682A (zh) * 2016-08-09 2016-10-26 北京大学 一种空气侧墙结构的垂直纳米线器件的集成方法
CN112970122A (zh) * 2018-10-09 2021-06-15 美光科技公司 形成装置的方法及相关装置与电子系统

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9368619B2 (en) 2013-02-08 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Method for inducing strain in vertical semiconductor columns
US9614091B2 (en) * 2014-06-20 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure and method for fabricating the same
US9564493B2 (en) 2015-03-13 2017-02-07 Taiwan Semiconductor Manufacturing Company, Ltd. Devices having a semiconductor material that is semimetal in bulk and methods of forming the same
KR20170018718A (ko) 2015-08-10 2017-02-20 삼성전자주식회사 비정질 합금을 이용한 투명 전극 및 그 제조 방법
US10121858B2 (en) 2015-10-30 2018-11-06 Taiwan Semiconductor Manufacturing Company, Ltd. Elongated semiconductor structure planarization
US9680012B1 (en) 2016-03-16 2017-06-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure and method for forming the same
US9991359B1 (en) 2017-06-15 2018-06-05 International Business Machines Corporation Vertical transistor gated diode
FR3069952B1 (fr) 2017-08-07 2019-08-30 Commissariat A L'energie Atomique Et Aux Energies Alternatives Realisation d'un transistor a structure de canal et regions de source et de drain en semi-metal
US10510883B2 (en) * 2017-11-28 2019-12-17 Taiwan Semiconductor Manufacturing Co., Ltd. Asymmetric source and drain structures in semiconductor devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034389A (en) * 1997-01-22 2000-03-07 International Business Machines Corporation Self-aligned diffused source vertical transistors with deep trench capacitors in a 4F-square memory cell array
US20090020764A1 (en) * 2007-07-16 2009-01-22 Anderson Brent A Graphene-based transistor
CN101635309A (zh) * 2008-07-25 2010-01-27 海力士半导体有限公司 环绕栅极型半导体器件及其制造方法
WO2012101107A1 (en) * 2011-01-24 2012-08-02 Imec Vertical memory device and method for making thereof
CN102832221A (zh) * 2011-06-16 2012-12-19 三星电子株式会社 具有竖直装置和非竖直装置的半导体装置及其形成方法
CN102959693A (zh) * 2010-06-30 2013-03-06 桑迪士克科技股份有限公司 超高密度垂直与非记忆器件及其制造方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4554570A (en) * 1982-06-24 1985-11-19 Rca Corporation Vertically integrated IGFET device
US6406962B1 (en) * 2001-01-17 2002-06-18 International Business Machines Corporation Vertical trench-formed dual-gate FET device structure and method for creation
US7221011B2 (en) * 2001-09-07 2007-05-22 Power Integrations, Inc. High-voltage vertical transistor with a multi-gradient drain doping profile
US7230286B2 (en) * 2005-05-23 2007-06-12 International Business Machines Corporation Vertical FET with nanowire channels and a silicided bottom contact
US8058683B2 (en) * 2007-01-18 2011-11-15 Samsung Electronics Co., Ltd. Access device having vertical channel and related semiconductor device and a method of fabricating the access device
US9431549B2 (en) * 2007-12-12 2016-08-30 Cypress Semiconductor Corporation Nonvolatile charge trap memory device having a high dielectric constant blocking region
KR101417764B1 (ko) * 2008-09-26 2014-07-09 삼성전자주식회사 수직형 반도체 소자 및 이의 제조 방법
US8164146B2 (en) * 2009-09-23 2012-04-24 Macronix International Co., Ltd. Substrate symmetrical silicide source/drain surrounding gate transistor
DE102010034843B4 (de) 2010-02-22 2012-11-08 Auma Riester Gmbh & Co. Kg Vorrichtung zur Umsetzung einer Drehbewegung in eine Axialbewegung
US8349681B2 (en) * 2010-06-30 2013-01-08 Sandisk Technologies Inc. Ultrahigh density monolithic, three dimensional vertical NAND memory device
KR101893848B1 (ko) 2011-06-16 2018-10-04 삼성전자주식회사 수직 소자 및 비-수직 소자를 갖는 반도체 소자 및 그 형성 방법
KR20130017452A (ko) 2011-08-10 2013-02-20 엘지디스플레이 주식회사 트랜지스터, 그 제조 방법, 이를 구비한 표시장치 및 그 제조 방법
US8866214B2 (en) * 2011-10-12 2014-10-21 International Business Machines Corporation Vertical transistor having an asymmetric gate
US8878278B2 (en) * 2012-03-21 2014-11-04 Sandisk Technologies Inc. Compact three dimensional vertical NAND and method of making thereof
US8890119B2 (en) * 2012-12-18 2014-11-18 Intel Corporation Vertical nanowire transistor with axially engineered semiconductor and gate metallization
US9041095B2 (en) * 2013-01-24 2015-05-26 Unisantis Electronics Singapore Pte. Ltd. Vertical transistor with surrounding gate and work-function metal around upper sidewall, and method for manufacturing the same
JP5731073B1 (ja) * 2013-06-17 2015-06-10 ユニサンティス エレクトロニクス シンガポール プライベート リミテッドＵｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ． 半導体装置の製造方法、及び、半導体装置

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6034389A (en) * 1997-01-22 2000-03-07 International Business Machines Corporation Self-aligned diffused source vertical transistors with deep trench capacitors in a 4F-square memory cell array
US20090020764A1 (en) * 2007-07-16 2009-01-22 Anderson Brent A Graphene-based transistor
CN101635309A (zh) * 2008-07-25 2010-01-27 海力士半导体有限公司 环绕栅极型半导体器件及其制造方法
CN102959693A (zh) * 2010-06-30 2013-03-06 桑迪士克科技股份有限公司 超高密度垂直与非记忆器件及其制造方法
WO2012101107A1 (en) * 2011-01-24 2012-08-02 Imec Vertical memory device and method for making thereof
CN102832221A (zh) * 2011-06-16 2012-12-19 三星电子株式会社 具有竖直装置和非竖直装置的半导体装置及其形成方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106057682A (zh) * 2016-08-09 2016-10-26 北京大学 一种空气侧墙结构的垂直纳米线器件的集成方法
CN106057682B (zh) * 2016-08-09 2019-06-07 北京大学 一种空气侧墙结构的垂直纳米线器件的集成方法
CN112970122A (zh) * 2018-10-09 2021-06-15 美光科技公司 形成装置的方法及相关装置与电子系统
CN112970122B (zh) * 2018-10-09 2024-05-14 美光科技公司 形成装置的方法及相关装置与电子系统

Also Published As

Publication number Publication date
KR101809310B1 (ko) 2018-01-18
US10008566B2 (en) 2018-06-26
KR20150030596A (ko) 2015-03-20
TWI623102B (zh) 2018-05-01
US20150069475A1 (en) 2015-03-12
TW201511271A (zh) 2015-03-16
CN104465762B (zh) 2017-12-19

Similar Documents

Publication Publication Date Title
CN104465762A (zh) 具有减小的电阻抗和电容的半导体器件
US10734503B2 (en) Asymmetric semiconductor device
US10854721B2 (en) Semiconductor device with silicide
US9590031B2 (en) Fin-type field effect transistor and manufacturing method thereof
US9257559B2 (en) Semiconductor device and formation thereof
US9620422B2 (en) Semiconductor arrangement
US10170473B1 (en) Forming long channel FinFET with short channel vertical FinFET and related integrated circuit
US9123826B1 (en) Single crystal source-drain merged by polycrystalline material
US11114546B2 (en) Semiconductor device and formation thereof
CN106206753B (zh) 包括半导体结构的半导体器件及该半导体器件的制造方法
US8999805B1 (en) Semiconductor device with reduced gate length
US9349634B2 (en) Semiconductor arrangement and formation thereof
US10256317B2 (en) Vertical transistor gated diode

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant