KR20130017452A - 트랜지스터, 그 제조 방법, 이를 구비한 표시장치 및 그 제조 방법 - Google Patents

트랜지스터, 그 제조 방법, 이를 구비한 표시장치 및 그 제조 방법 Download PDF

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Abstract

트랜지스터는, 기판 상에 소오스 전극과, 소오스 전극 상에 기판에 수직인 방향으로 형성된 나노 패턴 바와, 나노 패턴 바를 둘러싸는 게이트 전극과, 나노 패턴 바와 게이트 전극 사이에 게이트 절연막을 포함한다.

Description

트랜지스터, 그 제조 방법, 이를 구비한 표시장치 및 그 제조 방법{Transistor, method of fabricating the transistor, display device having the same and fabricating method thereof}
실시예를 트랜지스터에 관한 것이다.
실시예는 실시예의 제조 방법에 관한 것이다.
실시예는 표시장치에 관한 것이다.
정보를 표시하기 위한 다양한 표시장치가 개발 중이거나 이미 제품으로 출시되고 있다.
표시장치는 액정표시장치, 유기전계발광 표시장치, 전기영동 표시장치, 플라즈마 표시장치, 전계방출 표시장치 및 플렉서블 표시장치를 포함한다.
이들 표시장치는 pixel 단위로 정보를 표시하기 위한 화소 영역이 정의되고, 각 화소 영역을 선택하기 위한 트랜지스터가 필수적으로 구비된다.
표시장치에 채용된 트랜지스터는 스위칭 성능이 매우 중요하다. 예컨대, 트랜지스터의 스위칭 성능이 좋지 않은 경우, 트랜지스터가 스위칭되어야 하는 상황에서 스위칭이 되지 못하는 동작 오류가 발생될 수 있다.
트랜지스터의 스위칭 성능을 좌우하는 가장 중요한 요소가 전자나 홀의 이동도이다.
통상의 트랜지스터는 도 1에 도시한 바와 같이, 기판(101) 상에 게이트 전극(103)이 형성되고, 그 위에 게이트 절연막(105)이 형성되고, 그 위에 활성층(107)과 오믹층(109)을 포함하는 반도체층(111)이 형성되며, 그 위에 서로 이격된 소오스 전극(113)과 드레인 전극(115)이 형성된다.
이러한 트랜지스터는 대략 1cm2/V.sec 이하로서 스위칭 성능이 좋지 않아, 가끔씩 스위칭 오동작에 의한 불량이 발생하곤 한다.
특히, 50인치 이상의 대화면 표시장치인 경우, 신호 공급부, 예컨대 게이트 구동부로부터 멀리 떨어진 트랜지스터에는 이미 라인 선 저항에 의한 신호 지연으로 인해 최초 공급 시점의 신호의 진폭에 비해 현저히 감소된 신호가 공급되게 되고, 이러한 트랜지스터는 낮은 이동도와 진폭이 감소된 신호로 인해 스위칭 자체가 불가능한 경우가 발생한다. 이와 같이 트랜지스터가 스위칭되지 않음에 따라 정보가 표시되지 않아 화질 불량을 야기하는 문제가 있다.
따라서, 이러한 트랜지스터의 스위칭 오동작을 방지하기 위해서는 트랜지스터 자체의 이동도를 향상시키는 것이 가장 중요한 요인이 되고 있다.
실시예는 이동도를 현저하게 향상시킨 트랜지스터를 제공한다.
실시예는 이동도를 현저하게 향상시키기 위한 트랜지스터의 제조 방법을 제공한다.
실시예는 이동도를 형성히 향상시킨 트랜지스터에 의해 스위칭 오동작이 방지된 표시장치를 제공한다.
실시예에 따르면, 트랜지스터는, 기판 상에 소오스 전극; 상기 소오스 전극 상에 상기 기판에 수직인 방향으로 형성된 나노 패턴 바; 상기 나노 패턴 바를 둘러싸는 게이트 전극; 및 상기 나노 패턴 바와 상기 게이트 전극 사이에 게이트 절연막을 포함한다.
실시예에 따르면, 트랜지스터의 제조 방법은, 기판 상에 소오스 전극을 형성하는 단계; 상기 소오스 전극 상에 리세스를 갖는 마스크층을 형성하는 단계; 상기 소오스 전극 상에 상기 리세스를 관통하여 상기 기판에 수직인 방향으로 나노 패턴 바를 형성하는 단계; 상기 나노 패턴 바를 둘러싸도록 게이트 절연막을 형성하는 단계; 및 상기 게이트 절연막을 둘러싸도록 게이트 전극을 형성하는 단계를 포함한다.
실시예에 따르면, 표시장치는, 기판 상에 데이터 라인 및 소오스 전극; 상기 소오스 전극 상에 상기 기판에 수직인 방향으로 형성된 나노 패턴 바; 상기 나노 패턴 바를 둘러싸는 게이트 전극; 상기 게이트 전극과 연결된 게이트 라인; 상기 나노 패턴 바와 상기 게이트 전극 사이에 게이트 절연막; 상기 나노 패턴 바 상에 드레인 전극; 상기 드레인 전극 상에 콘택홀을 갖는 보호막; 및 상기 보호막 상에 상기 콘택홀을 통해 상기 드레인 전극과 접촉된 구동 전극을 포함한다.
실시예에 따르면, 표시장치의 제조 방법은, 기판 상에 소오스 전극을 형성하는 단계; 상기 소오스 전극 상에 리세스를 갖는 마스크층을 형성하는 단계; 상기 소오스 전극 상에 상기 리세스를 관통하여 상기 기판에 수직인 방향으로 나노 패턴 바를 형성하는 단계; 상기 나노 패턴 바를 둘러싸도록 게이트 절연막을 형성하는 단계; 상기 게이트 절연막을 둘러싸도록 게이트 전극을 형성하는 단계; 상기 게이트 전극보다 작은 두께로 게이트 전극을 형성하는 단계; 상기 게이트 라인, 상기 게이트 전극 상기 게이트 절연막 상에 상기 나노 패턴 바의 상면을 노출시킨 제1 콘택홀을 포함하는 제1 보호막을 형성하는 단계; 상기 제1 콘택홀에 상기 나노 패턴 바와 접촉하는 드레인 전극을 형성하는 단계; 상기 드레인 전극 및 상기 제1 보호막 상에 상기 드레인 전극을 노출시킨 제2 콘택홀을 포함하는 제2 보호막을 형성하는 단계; 및 상기 제2 보호막 상에 상기 제2 콘택홀을 통해 상기 드레인 전극과 연결된 구동 전극을 형성하는 단계를 포함한다.
실시예의 트랜지스터는 종래의 트랜지스터에 비해 수 백배 이상으로 이동도를 향상시켜, 게이트 신호에 즉각적으로 응답하여 턴온 또는 턴오프되도록 하여, 트랜지스터의 스위칭 성능을 획기적으로 향상시킬 수 있다.
즉, 실시예의 트랜지스터는 종래의 실리콘 반도체층 대신에 산화 도전 물질이나 3족 및 5족 반도체 화합물로 이루어진 나노 패턴 바가 채용되어, 이동도가 현저하게 증가될 수 있다.
또한, 실시예의 트래지스터는 나노 패턴 바를 가능한 수직으로 높게 형성하여 나노 패턴 바의 둘레에 대응하여 게이트 전극을 형성함으로써, 게이트 전극이 최대한 나노 패턴 바와 중첩되도록 하여 이동도의 증가를 극대화시킬 수 있다.
따라서, 이러한 트랜지스터를 표시장치에 채용함에 따라, 트랜지스터의 오동작에 따른 화질 불량을 방지할 수 있다.
도 2는 실시예에 따른 표시장치를 도시한 도면이다.
도 3은 제1 실시예에 따른 표시장치를 도시한 단면도이다.
도 4a 내지 도 4k는 제1 실시예에 따른 표시장치의 제조 공정을 도시한 도면이다.
도 5는 제2 실시예에 따른 표시장치를 도시한 단면도이다.
도 6a 내지 도 6c는 제2 실시예에 따른 표시장치의 제조 공정을 도시한 도면이다.
도 7은 제3 실시예에 따른 표시장치를 도시한 단면도이다.
도 8은 제4 실시예에 따른 표시장치를 도시한 단면도이다.
도 9는 제5 실시예에 따른 표시장치를 도시한 단면도이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
아울러, 이하의 실시예에서 나노 패턴 바는 나노 와이어, 나노 튜브, 나노 로드 등으로 명명될 수도 있다.
도 2는 실시예에 따른 표시장치를 도시한 도면이다.
도 2를 참조하면, 실시예에 따른 표시장치(10)는 액정표시장치, 유기전계발광 표시장치, 전기영동 표시장치, 플라즈마 표시장치, 전계방출 표시장치 및 플렉서블 표시장치 중 하나를 포함할 수 있다.
도 2의 표시장치는 구체적으로 표시 패널의 일부분이 구동을 위한 어레이 기판일 수 있다.
표시장치는 상기 어레이 기판과 이에 대응하는 기판의 합착에 의한 표시 패널을 포함할 수 있다.
예컨대, 액정표시장치의 경우, 상기 어레이 기판과 이에 대응하는 컬러필터 기판이 액정층을 사이에 두고 합착되어 액정 표시 패널이 완성될 수 있다.
예컨대, 유기전계발광 표시장치의 경우, 상기 어레이 기판과 이에 대응하는 대향 기판 그리고, 상기 어레이 기판과 상기 대향 기판 중 어느 하나에 배치된 유기전계발광 소자에 의해 유기전계발광 표시패널이 완성될 수 있다.
예컨대, 전기영동 표시장치의 경우, 상기 어레이 기판과 이에 대응하는 보호 기판 그리고 상기 어레이 기판과 상기 대향 기판이 잉크층을 사이에 두고 합착되어 전기영동 표시패널이 완성될 수 있다.
플렉서블 표시장치는 액정표시장치, 유기전계발광 표시장치 및 전기영동 표시장치의 표시패널에 사용된 어레이 기판이나 대향 기판을 플렉서블 기능을 갖도록 하여, 휘어진 상태로 정보가 표시되는 장치 지칭할 수 있다.
실시예에 따른 표시장치는 다수의 게이트 라인(12)과 다수의 데이터 라인(15)이 서로 교차하여 배치될 수 있다. 게이트 라인(12)과 데이터 라인(15)의 교차에 의해 다수의 화소 영역(P)이 정의될 수 있다.
각 화소 영역(P)에는 트랜지스터(18)와 구동 전극(21)이 형성될 수 있다.
상기 구동 전극(21)은 표시장치의 형태에 따라 다양한 용어로 명명될 수 있다. 예컨대, 액정표시장치 및 전기영동표시장치에서는 상기 구동 전극(21)은 화소 전극으로 명명될 수 있다. 예컨대, 유기전계발광 표시장치에서는 상기 구동 전극(21)은 아노드 전극 또는 캐소드 전극으로 명명될 수 있다.
예컨대, 액정표시장치의 각 화소 영역(P)에는 하나 또는 두 개의 트랜지스터(18)가 형성될 수 있다.
예컨대, 유기전계발광 표시장치의 각 화소 영역(P)에는 스위칭 동작을 하는 스위칭 트랜지스터(18)와 구동 동작을 하는 구동 트랜지스터(18)가 필수적으로 요구되고, 필요에 따라 추가적으로 다수의 트랜지스터(18)가 더 요구될 수도 있다.
상기 트랜지스터(18)는 상기 게이트 라인(12)으로 제공된 게이트 신호에 응답하여 상기 데이터 라인(15)으로 제공된 데이터 전압을 상기 구동 전극으로 공급하도록 하는 스위칭 소자일 수 있다.
통상적으로 트랜지스터는 신호, 예컨대 게이트 신호에 즉각적으로 응답하여 턴온 또는 턴오프되는 것이 이상적이다.
하지만, 트랜지스터의 이동도가 낮은 경우, 게이트 신호가 트랜지스터에 공급되었음에도 불고하고, 트랜지스터가 일정 시간이 지난 뒤에 턴온 또는 턴오프되거나 전혀 턴온되지 않을 수도 있다.
실시예의 트랜지스터(18)는 종래의 트랜지스터에 비해 수 백배 이상으로 이동도를 향상시켜, 게이트 신호에 즉각적으로 응답하여 턴온 또는 턴오프되도록 하여, 트랜지스터(18)의 스위칭 성능을 획기적으로 개선하였다.
따라서, 이러한 트랜지스터(18)를 표시장치에 채용함에 따라, 트랜지스터의 오동작에 따른 화질 불량을 방지할 수 있다.
도 3은 제1 실시예에 따른 표시장치를 도시한 단면도이다.
도 3의 도면은 도 2의 표시장치의 단면을 도시한 도면일 수 있다.
도 3을 참조하면, 제1 실시예에 따른 표시장치(10A)에 따르면, 기판(31) 상에 데이터 라인(15)과 소오스 전극(34)이 형성될 수 있다.
상기 기판(31)은 유리, 금속 포일(metal foil) 또는 플라스틱 재질일 수 있다.
도 3에 도시한 바와 같이, 일 방향, 예컨대 세로 방향을 따라 다수의 데이터 라인(15)이 배치될 수 있다.
각 데이터 라인(15)으로부터 각 화소 영역으로 소오스 전극(34)이 연장 형성될 수 있다. 따라서, 상기 데이터 라인(15)으로 제공된 데이터 전압은 상기 소오스 전극(34)으로 전달될 수 있다.
상기 데이터 라인(15) 및 상기 소오스 전극(34)은 금속 물질로 형성될 수 있다. 예컨대, 상기 데이터 라인(15)과 상기 소오스 전극(34)은 예를 들어, Au, Al, Ag, Ti, Cu, Ni 또는 Cr 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 소오스 전극(34)에 접하여 상부 방향, 즉 상기 기판(31)에 대해 수직한 방향으로 길게 나노 패턴 바(40)가 형성될 수 있다.
상기 나노 패턴 바(40)의 높이는 상기 나노 패턴 바(40)의 폭보다 적어도 크게 형성될 수 있다. 다시 말해, 상기 나노 패턴 바(40)는 상기 기판(31)에 대하 수평 방향보다는 수직 방향으로 길게 형성될 수 있다.
예컨대, 상기 나노 패턴 바(40)는 산화 금속 물질, 예컨대 ZnO, BaO, TiO 등으로 형성될 수 있지만, 이에 한정하지 않는다.
예컨대, 상기 나노 패턴 바(40)는 3족 및 5족 반도체 화합물 재질, 예컨대 GaAs, GaN, GaP 및 InP 중 어느 하나로 형성될 수 있지만, 이에 한정하지 않는다.
상기 나노 패턴 바(40)는 채널 영역에 형성된 반도체층으로서의 기능을 가질 수 있다. 상기 반도체층은 평상시에는 부도체 특성을 가지다가 후에 설명될 게이트 전극(46)의 게이트 신호에 의해 도체 특성로 변환되어, 소오스 전극(34)으로부터 드레인 전극(52)으로 신호, 예컨대 데이터 전압의 공급되도록 할 수 있다.
상기 나노 패턴 바(40)는 단결정으로 성장되고, 이러한 단결정 특성으로 인해 이동도가 현저하게 증가될 수 있다.
상기 나노 패턴 바(40)를 제외한 상기 데이터 라인(15), 상기 소오스 전극(34) 및 상기 기판(31) 상에는 마스크층(37)이 형성될 수 있다.
상기 마스크층(37)은 상기 나노 패턴 바(40)가 미세한 폭을 가지고 국부적으로 형성될 수 있도록 상기 나노 패턴 바(40)의 성장 위치를 제어하는 역할을 한다.
상기 마스크층(37)에는 상기 마스크층(37)을 관통하여 상기 소오스 전극(34)의 상면이 국부적으로 노출된 미세한 폭을 갖는 리세스가 형성될 수 있다.
상기 리세스는 위에서 보았을 때, 원형, 타원형, 삼각형, 사각형, 육각형 등을 가질 수 있다.
제1 실시예에서의 리세스는 최대한 작은 폭을 갖는 것이 바람직하다.
상기 리세스의 측면은 상기 소오스 전극(34)의 상면에 대해 수직으로 형성될 수 있지만, 이에 한정하지 않는다.
상기 리세스의 상면은 상기 소오스 전극(34)의 상면에 대해 경사지게 형성되거나 상기 소오스 전극(34)의 상면에 대해 라운드되도록 형성될 수 있다.
상기 나노 패턴 바(40)는 상기 소오스 전극(34)으로부터 상기 마스크층(37)에 형성된 리세스를 관통하여 상기 기판(31)에 수직한 방향으로 길게 형성될 수 있다.
다시 말해, 상기 나토 패턴 바는 상기 마스크층(37) 상에는 형성되지 않고 오직 상기 마스크층(37)의 리세스에 의해 노출된 상기 소오스 전극(34) 상에만 형성될 수 있다. 이와 같이, 마스크층(37)에 의해 상기 나노 패턴 바(40)의 형성 위치가 정밀하게 제어될 수 있다.
상기 마스크층(37)은 상기 나노 패턴 바(40)와 화학적으로 반응하지 않는 물질로 형성될 수 있다.
상기 마스크층(37)은 무기 절연 물질 또는 유기 절연 물질일 수 있다.
예컨대, 상기 마스크층(37)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)와 같은 무기 절연 물질로 형성될 수 있다.
예컨대, 상기 마스크층(37)은 실록산(siloxane) 계열 절연 물질일 수 있지만, 이에 한정하지 않는다. 예컨대, 상기 마스크층(37)은 고분자 절연 물질일 수 있지만, 이에 한정하지 않는다. 상기 고분자 절연 물질로는 폴리카보네이트(polycarbonate), PET(polyethyleneterephtalate), PES(polyethersulfone), PI(polyimide), PEN(polyethylenenaphthalate) 등이 사용될 수 있다.
상기 마스크층(37) 상에는 게이트 절연막(43)이 형성될 수 있다. 또한, 상기 나노 패턴 바(40)의 둘레에도 상기 게이트 절연막(43)이 형성될 수 있다.
다시 말해, 상기 게이트 절연막(43)은 상기 마스크층(37)의 상면과 상기 나노 패턴 바(40)의 둘레면에 형성될 수 있다.
상기 게이트 절연막(43)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)와 같은 무기 절연 물질로 형성될 수 있다.
상기 게이트 절연막(43) 상에 게이트 라인(12)과 게이트 전극(46)이 형성될 수 있다.
도 2에 도시한 바와 같이, 예컨대 가로 방향을 따라 다수의 데이터 라인(15)이 배치될 수 있다. 상기 데이터 라인(15)은 상기 게이트 라인(12)과 교차하여 화소 영역이 정의될 수 있다.
각 게이트 라인(12)으로부터 각 화소 영역으로 게이트 전극(46)이 연장 형성될 수 있다. 따라서, 상기 게이트 라인(12)으로 제공된 게이트 신호는 상기 게이트 전극(46)으로 전달될 수 있다.
상기 게이트 라인(12)과 상기 게이트 전극(46)은 예를 들어, Au, Al, Ag, Ti, Cu, Ni 또는 Cr 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 게이트 전극(46)은 상기 나노 패턴 바(40)의 둘레면에 형성된 게이트 절연막(43)의 둘레면에 형성될 수 있다. 다시 말해, 상기 게이트 전극(46)은 상기 나노 패턴 바(40)의 측면을 둘러싸도록 형성될 수 있다.
따라서, 제1 실시예의 게이트 전극(46)은 나노 패턴 바(40)의 둘레를 따라 형성되어 게이트 전극(46)과 나노 패턴 바(40)의 중첩 면적이 극대화됨으로써, 이동도가 현저하게 향상될 수 있다.
비교예로서, 도 1의 종래의 트랜지스터에서 게이트 전극과 반도체층은 면대면으로 중첩되고 있다.
따라서, 제1 실시예의 게이트 전극(46)과 나노 패턴 바(40) 사이의 중첩 면적은 종래의 트랜지스터의 게이트 전극(도 1의 103)과 반도체층(도 1의 111)의 중첩 면적에 비해 현저하게 넓어짐에 따라, 종래 대비 이동도가 현저히 증가될 수 있다.
상기 게이트 전극(46)의 상면은 적어도 드레인 전극(52)과 전기적으로 접촉되지 않아야 하므로, 사기 게이트 전극(46)의 상면은 상기 드레인 전극(52)으로부터 이격되도록 배치될 수 있다.
상기 게이트 전극(46)의 높이를 h1이라 명명하고, 상기 게이트 라인(12)의 두께를 t라 명명하며, 상기 게이트 전극(46)의 배면과 접하는 게이트 절연막(43)의 상면과 드레인 전극(52)의 배면 사이의 거리를 h2라 명명한다.
이러한 경우, 상기 게이트 전극(46)의 높이(h1)는 하기의 식 1로 표현될 수 있다.
t < h1 <h2 -- (1)
이로부터, 게이트 전극(46)은 상기 드레인 전극(52)과 이격되면서 가능한 게이트 절연막(43)의 둘레면에 모두 형성됨으로써, 이동도의 증가가 극대화될 수 있다.
상기 게이트 라인(12), 상기 게이트 전극(46) 및 상기 게이트 절연막(43) 상에 제1 보호막(49)이 형성될 수 있다.
상기 게이트 전극(46)과 상기 드레인 전극(52) 사이에 상기 제1 보호막(49)이 형성됨에 따라, 상기 게이트 전극(46)과 상기 드레인 전극(52)은 상기 제1 보호막(49)에 의해 절연될 수 있다.
상기 제1 보호막(49)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)와 같은 무기 절연 물질로 형성될 수 있다.
상기 제1 보호막(49)에는 상기 나노 패턴 바(40)의 상면이 노출되도록 하기 위한 제1 콘택홀(79)이 형성될 수 있다.
상기 제1 콘택홀(79)에 상기 드레인 전극(52)이 형성되어, 상기 드레인 전극(52)은 상기 나노 패턴 바(40)의 상면에 직접 접촉 형성될 수 있다.
따라서, 상기 나노 패턴 바(40)의 배면은 상기 소오스 전극(34)에 직접 접촉 형성되고, 상기 나노 패턴 바(40)의 상면은 상기 드레인 전극(52)에 직접 접촉 형성될 수 있다.
상기 드레인 전극(52)의 폭은 상기 나노 패턴 바(40)의 폭보다 크고 상기 게이트 전극(46)의 원형 구조의 직경보다 작도록 형성될 수 있다.
상기 소오스 전극(34), 상기 게이트 절연막(43), 상기 나노 패턴 바(40), 상기 게이트 전극(46) 및 상기 드레인 전극(52)에 의해 트랜지스터(18)가 형성될 수 있다.
상기 드레인 전극(52)은 금속 물질로 형성될 수 있다. 예컨대, 상기 드레인 전극(52)은 예를 들어, Au, Al, Ag, Ti, Cu, Ni 또는 Cr 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 드레인 전극(52) 및 상기 제1 보호막(49) 상에 제2 보호막(55)이 형성되고, 상기 드레인 전극(52)의 상면이 노출되도록 하기 위한 제2 콘택홀(82)이 형성될 수 있다.
상기 제2 보호막(55)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)와 같은 무기 절연 물질로 형성될 수 있다.
상기 제2 보호막(55) 상에서 상기 제2 콘택홀(82)을 통해 상기 드레인 전극(52)의 상면과 접촉되도록 구동 전극(21)이 형성될 수 있다.
상기 구동 전극(21)은 액정표시장치나 전기영동 표시장치에서의 화소 전극이나 상기 유기전계발광 표시장치에서의 아노드 전극일 수 있다.
상기 구동 전극(21)은 화소 영역에 형성되어 광이 투과될 수 있는 투명한 도전 물질로 형성될 수 있다.
예컨대, 상기 구동 전극(21)은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 및 GZO로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있지만, 이에 한정하지 않는다.
상기 게이트 라인(12)으로부터 제공된 게이트 신호는 상기 게이트 전극(46)으로 전달되고, 이러한 게이트 신호에 의해 상기 나노 패턴 바(40)는 부도체 특성에서 도체 특성으로 변환되어 전류가 흐를 수 있게 된다. 다시 말해, 트랜지스터(18)가 턴온될 수 있다. 이에 따라, 데이터 라인(15)으로 제공된 데이터 전압은 소오스 전극(34)으로 전달되고, 상기 나노 패턴 바(40)를 통해 상기 드레인 전극(52)을 경유하여 구동 전극(21)으로 공급될 수 있다.
이상에서 설명한 바와 같이, 제1 실시예의 트랜지스터(18)는 종래의 실리콘 반도체층(도 1의 111) 대신에 산화 도전 물질이나 3족 및 5족 반도체 화합물로 이루어진 나노 패턴 바(40)가 채용되어, 이동도가 현저하게 증가될 수 있다.
또한, 제1 실시예의 트래지스터는 나노 패턴 바(40)를 수직으로 길게 형성하여 나노 패턴 바(40)의 둘레에 대응하여 게이트 전극(46)을 형성함으로써, 게이트 전극(46)이 최대한 나노 패턴 바(40)와 중첩되도록 하여 이동도의 증가를 극대화시킬 수 있다.
도 4a 내지 도 4k는 제1 실시예에 따른 표시장치의 제조 공정을 도시한 도면이다.
도 4a에 도시한 바와 같이, 기판(31) 상에 데이터 라인(15) 및 소오스 전극(34)이 형성되고, 상기 데이터 라인(15), 상기 소오스 전극(34) 및 상기 기판(31) 상에 마스크층(37)이 형성될 수 있다.
상기 기판(31)은 유리, 금속 포일 또는 플라스틱 재질로 형성될 수 있다.
상기 데이터 라인(15) 및 상기 소오스 전극(34)은 예를 들어, Au, Al, Ag, Ti, Cu, Ni 또는 Cr 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 마스크층(37)은 무기 절연 물질 또는 유기 절연 물질일 수 있다.
상기 마스크층(37) 상에 수지막(resin film)이 형성되고, 몰드(201)를 이용하여 수지 패턴이 형성될 수 있다.
상기 몰드(201)에는 미세한 폭을 갖는 몰드 패턴(204)이 형성될 수 있다.
상기 몰드(201)에 의한 몰딩에 의해, 상기 몰드 패턴(204)이 상기 수지막에 전사되어, 상기 몰드 패턴(204)과 동일한 폭의 패턴을 갖는 수지 패턴(61)이 형성될 수 있다.
도 4b에 도시한 바와 같이, 상기 수지 패턴(61)을 마스크로 하여 식각 공정을 수행하여 마스크층(37)에 리세스(95)가 형성될 수 있다. 상기 리세스(95)에 의해 상기 소오스 전극(34)의 일부 영역이 노출될 수 있다.
상기 리세스(95)의 폭은 후에 형성될 나노 패턴 바(40)의 폭을 결정할 수 있다. 상기 리세스(95)의 폭을 최대한 좁게 하기 위해서는 몰드(201)의 몰드 패턴(204)의 폭이 최대한 좁아야 한다. 이러한 경우에, 상기 몰드(201)의 몰드 패턴(204)이 상기 수지막에 전사되고, 상기 수지막에 전사된 패턴과 동일하거나 거의 유사한 리세스(95)가 상기 마스크층(37)에 형성될 수 있다.
이후, 상기 수지 패턴(61)은 제거될 수 있다.
도 4c에 도시한 바와 같이, 유기금속화학증착 장비(MOCVD: metal organic chemical vapor deposition)를 이용하여 상기 마스크층(37)의 리세스(95)에 의해 노출된 소오스 전극(34)으로부터 나노 패턴 바(40)가 상기 기판(31)에 수직한 방향, 즉 상부 방향을 따라 길게 성장될 수 있다.
예컨대, 상기 나노 패턴 바(40)는 산화 금속 물질, 예컨대 ZnO, BaO, TiO 등으로 형성될 수 있지만, 이에 한정하지 않는다.
예컨대, 상기 나노 패턴 바(40)는 3족 및 5족 반도체 화합물 재질, 예컨대 GaAs, GaN, GaP 및 InP 중 어느 하나로 형성될 수 있지만, 이에 한정하지 않는다.
MOCVD는 프리커서(precursor)로 금속 유기 화합물을 이용하여 가열된 기판 등의 표면에 금속 유기 화합물을 증기 형태로 보내 원하는 박막을 성장시키는 장비이다.
MOCVD에 의해 박막을 형성하는 경우 단결정(single crystalization) 특성을 갖는 박막이 형성될 수 있다.
따라서, 제1 실시예는 MOCVD를 이용하여 나노 패턴 바(40)를 형성하는 경우, 단결정 특성을 갖는 나노 패턴 바(40)가 형성되고, 이러한 단결정 특성에 의해 나노 패턴 바(40)의 전자나 정공의 이동도가 현저하게 향상될 수 있다.
도 4d에 도시한 바와 같이, 상기 마스크층(37)과 상기 나노 패턴 바(40) 상에 게이트 절연막(43)이 형성되고, 그 위에 금속막(64a)이 형성되며, 그 위에 노광 공정에 의해 패턴된 감광 패턴(67)이 형성될 수 있다.
상기 게이트 절연막(43)은 실리콘 질화막이나 실리콘 산화막과 같은 무기 절연 물질로 형성될 수 있다.
상기 금속막(64a)은 예를 들어, Au, Al, Ag, Ti, Cu, Ni 또는 Cr 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 감광 패턴(67)은 이후 공정에 의해 제거될 금속막(64a) 상에는 형성되지 않게 된다.
도 4e에 도시한 바와 같이, 상기 감광 패턴(67)을 마스크로 하여 식각 공정이 수행되어, 상기 금속막(64a)로부터 제1 금속 패턴(64b)이 형성될 수 있다. 궁극적으로 상기 제1 금속 패턴(64b)로부터 게이트 라인(12) 및 게이트 전극(46)이 형성될 수 있다.
이후, 감광 패턴(67)이 제거될 수 있다.
상기 금속막이 제거된 상기 게이트 절연막(43) 상에 감광 패턴(70)이 형성될 수 있다.
도 4f에 도시한 바와 같이, 상기 감광 패턴(70)을 마스크로 하여 식각 공정이 수행되어, 상기 제1 금속 패턴(64b)로부터 제2 금속 패턴(64c)이 형성될 수 있다.
상기 제2 금속 패턴(64c)의 상면은 적어도 상기 나노 패턴 바(40)의 상면보다 낮게 형성될 수 있다.
이후, 상기 감광 패턴(70)이 제거될 수 있다.
상기 나노 패턴 바(40)의 그 주변의 제2 금속 패턴(64c)의 일부 영역 상에 감광 패턴(73)이 형성될 수 있다.
도 4g에 도시한 바와 같이, 상기 감광 패턴(73)을 마스크로 하여 식각 공정이 수행되어, 상기 제2 금속 패턴(64c)로부터 게이트 라인(12)이 형성될 수 있다.
상기 식각 공정에 의해 상기 제2 금속 패턴(64c)의 상부 영역이 제거되고 하부 영역은 남게 될 수 있다. 상기 제2 금속 패턴(64c)의 하부 영역이 상기 게이트 라인(12)이 될 수 있다.
아울러, 상기 감광 패턴(73)에 의해 식각되지 않은 상기 나노 패턴 바(40)의 주변의 제2 금속 패턴(64c)은 게이트 전극(46)이 될 수 있다.
상기 게이트 전극(46)은 상기 나노 패턴 바(40)의 둘레를 따라 형성될 수 있다. 상기 게이트 전극(46)만을 별도로 위에서 보면, 내부가 비어있는 원통형으로 형성될 수 있다.
상기 게이트 전극(46)은 상기 나노 패턴 바(40)의 둘레를 따라 상기 나노 패턴 바(40)와 중첩되도록 형성될 수 있다.
이후, 상기 감광 패턴(73)은 제거될 수 있다.
도 4h에 도시한 바와 같이, 상기 게이트 라인(12), 상기 게이트 전극(46) 및 상기 게이트 절연막(43) 상에 제1 보호막(49)이 형성되고, 그 위에 감광 패턴(76)이 형성될 수 있다.
상기 제1 보호막(49)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)와 같은 무기 절연 물질로 형성될 수 있다.
상기 감광 패턴(76)은 상기 게이트 전극(46)에 의한 원형 구조의 직경보다 작은 폭이 오픈될 수 있다.
도 4i에 도시한 바와 같이, 상기 감광 패턴(76)을 마스크로 하여 식각 공정이 수행되어, 상기 나노 패턴 바(40)가 노출된 제1 콘택홀(79)이 상기 제1 보호막(49)에 형성될 수 있다.
도 4j에 도시한 바와 같이, 상기 제1 보호막(49) 상에 금속막이 형성되고, 금속막이 패턴되어 상기 제1 콘택홀(79)에 드레인 전극(52)이 형성될 수 있다. 상기 드레인 전극(52)의 배면은 상기 나노 패턴 바(40)의 상면과 직접 접촉 형성될 수 있다.
상기 금속막은 예를 들어, Au, Al, Ag, Ti, Cu, Ni 또는 Cr 중 적어도 하나를 포함하는 단층 또는 다층 구조로 형성될 수 있으나, 이에 대해 한정하지는 않는다.
상기 제1 보호막(49)과 상기 드레인 전극(52) 상에 제2 보호막(55)이 형성되고, 상기 드레인 전극(52)의 일부 영역이 노출되도록 제2 콘택홀(82)이 형성될 수 있다.
상기 제2 보호막(55)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)와 같은 무기 절연 물질로 형성될 수 있다.
도 4k에 도시한 바와 같이, 상기 제2 보호막(55) 상에 투명한 도전막이 형성되고, 상기 도전막이 패턴되어 상기 제2 보호막(55) 상에서 상기 제2 콘택홀(82)을 통해 상기 드레인 전극(52)에 연결된 구동 전극(21)이 형성될 수 있다.
상기 도전막은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 및 GZO로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있지만, 이에 한정하지 않는다.
도 5는 제2 실시예에 따른 표시장치를 도시한 단면도이다.
제2 실시예는 제1 실시예에서의 드레인 전극(52)과 제2 보호막(55)이 제거된 것을 제외하고는 제1 실시예와 거의 유사하다.
제2 실시예는 제1 실시예와 동일한 구성 요소에 대해서는 동일한 도면 번호를 부여하고, 제1 실시예와 동일한 구성 요소에 대해서는 상세한 설명을 생략한다.
도 5를 참조하면, 제2 실시예에 따른 표시장치(10B)에 따르면, 구동 전극(21)이 직접 나노 패턴 바(40)에 적접 접촉 형성될 수 있다.
구체적으로 설명하면, 게이트 라인(12), 게이트 전극(46) 및 게이트 절연막(43) 상에 보호막(85)이 형성되고, 적어도 나노 패턴 바(40)가 노출되도록 하기 위한 콘택홀(89)이 보호막(85)이 형성될 수 있다.
상기 보호막(85)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)와 같은 무기 절연 물질로 형성될 수 있다.
상기 보호막(85) 상에 구동 전극(21)이 형성되고, 구동 전극(21)의 일부 영역은 상기 콘택홀(89)을 통해 상기 나노 패턴 바(40)의 상면에 접촉 형성될 수 있다.
따라서, 제2 실시예의 트랜지스터(18)는 소오스 전극(34), 게이트 절연막(43), 나노 패턴 바(40) 및 게이트 전극(46)에 의해 형성될 수 있다. 즉, 제2 실시예의 트랜지스터(18)는 제1 실시예의 트랜지스터(18)와 비교하여 드레인 전극(52)이 제거되었다.
제1 실시예에서 설명한 바와 같이, 나노 패턴 바(40)는 산화 금속 물질이나 3족 및 5족 반도체 화합물 재질로 형성될 수 있다. 투명한 도전 물질로 이루어진 구동 전극(21)이 나노 패턴 바(40)에 직접 접촉되더라도 나노 패턴 바(40)를 통해 소오스 전극(34)의 데이터 전압이 상기 구동 전극(21)으로 충분히 전달될 수 있다. 따라서, 제1 실시예의 드레인 전극(52)이 형성되지 않고 구동 전극(21)이 직접 나노 패턴 바(40)와 접촉 형성되더라도 제1 실시예와 유사한 전기적인 특성을 가질 수 있다. 특히 구동 전극(21)이 나노 패턴 바(40)에 직접 접촉되더라도 전자나 정공의 이동도는 여전히 현저하게 증가될 수 있다.
도 6a 내지 도 6c는 제2 실시예에 따른 표시장치의 제조 공정을 도시한 도면이다.
도 6a의 공정 이전까지의 공정은 제1 실시예의 공정인 도 4a 내지 도 4g로부터 용이하게 이해될 수 있다.
도 6a에 도시한 바와 같이, 게이트 라인(12), 게이트 전극(46) 및 게이트 절연막(43) 상에 보호막(85)이 형성되고, 그 위에 감광 패턴(91)이 형성될 수 있다.
상기 보호막(85)은 실리콘 질화막(SiNx) 또는 실리콘 산화막(SiOx)와 같은 무기 절연 물질로 형성될 수 있다.
상기 감광 패턴(91)은 상기 게이트 전극(46)에 의한 원형 구조의 직경보다 작은 폭이 오픈될 수 있다.
도 6b에 도시한 바와 같이, 상기 감광 패턴(91)을 마스크로 하여 식각 공정이 수행되어, 상기 나노 패턴 바(40)가 노출된 콘택홀(89)이 상기 보호막(85)에 형성될 수 있다.
이후 감광 패턴(91)은 제거될 수 있다.
도 6c에 도시한 바와 같이, 상기 보호막(85) 상에 투명한 도전막이 형성되고, 상기 도전막이 패턴되어 상기 보호막(85) 상에서 상기 콘택홀(89)을 통해 상기 나노 패턴 바(40)의 상면에 직접 접촉 형성된 구동 전극(21)이 형성될 수 있다.
상기 도전막은 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO 및 GZO로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있지만, 이에 한정하지 않는다.
도 7은 제3 실시예에 따른 표시장치를 도시한 단면도이다.
제3 실시예는 소오스 전극(34)과 나노 패턴 바(40) 사이에 형성된 시드 층(93)을 제외하고는 제1 실시예와 거의 유사하다.
제3 실시예는 제1 실시예와 동일한 구성 요소에 대해서는 동일한 도면 번호를 부여하고, 제1 실시예와 동일한 구성 요소에 대해서는 상세한 설명을 생략한다.
도 7을 참조하면, 제3 실시예에 따른 표시장치(10C)에 따르면, 마스크층(37)의 리세스에 의해 노출된 소오스 전극(34) 상에 시드 층(93)이 형성될 수 있다.
상기 시드 층(93)은 산화 금속 물질, 예컨대 ZnO, BaO, TiO 등으로 형성될 수 있지만, 이에 한정하지 않는다.
예컨대, 상기 시드 층(93)은 3족 및 5족 반도체 화합물 재질, 예컨대 GaAs, GaN, GaP 및 InP 중 어느 하나로 형성될 수 있지만, 이에 한정하지 않는다.
상기 시드 층(93)은 나노 패턴 바(40)의 시드로서의 역할을 하기 위해 형성될 수 있다.
만일 나노 패턴 바(40)가 상기 소오스 전극(34)으로부터 용이하게 성장되는 경우, 상기 시드 층(93)은 형성되지 않아도 된다.
하지만, 상기 나노 패턴 바(40)가 상기 소오스 전극(34)으로부터 용이하게 성장되지 않는 경우, 상기 나노 패턴 바(40)가 용이하게 성장되도록 하기 위해 상기 소오스 전극(34) 상에 미리 시드 층(93)이 형성될 수 있다.
상기 시드 층(93)의 두께는 상기 마스크층(37)의 두께보다 작게 형성될 수 있다. 다시 말해, 상기 시드 층(93)의 상면은 상기 마스크층(37)의 상면보다 낮게 형성될 수 있다.
따라서, 상기 시드 층(93)의 상면과 상기 마스크층(37)의 상면 간의 상기 마스크층(37)의 리세스 내면은 여전히 외부에 노출될 수 있다.
상기 노출된 마스크층(37)의 리세스 내면은 상기 시드 층(93)으로부터 나노 패턴 바(40)를 기판(31)에 수직인 방향으로 성장시킬 때, 상기 나노 패턴 바(40)가 수평 방향으로 성장되는 것을 억제하고 수직 방향으로 성장되도록 유도하는 역할을 할 수 있다.
상기 마스크층(37)의 리세스에 형성된 시드 층(93)으로부터 상기 나노 패턴 바(40)가 수직 방향으로 성장될 수 있다.
제3 실시예의 드레인 전극(52)은 제2 실시예와 같이 제거되고 구동 전극(21)이 직접 나노 패턴 바(40)의 상면에 접촉 형성될 수 있다.
도 8은 제4 실시예에 따른 표시장치를 도시한 단면도이다.
제4 실시예는 다수의 나노 패턴 바(40a, 40b, 40c)를 제외하고는 제1 실시예와 거의 유사하다.
제4 실시예는 제1 실시예와 동일한 구성 요소에 대해서는 동일한 도면 번호를 부여하고, 제1 실시예와 동일한 구성 요소에 대해서는 상세한 설명을 생략한다.
도 8을 참조하면, 제4 실시예에 따른 표시장치(10D)에 따르면, 소오스 전극(34) 상에 다수의 나노 패턴 바(40a, 40b, 40c)가 형성될 수 있다. 상기 소오스 전극(34)은 상기 다수의 나노 패턴 바(40a, 40b, 40c)와 공통으로 접촉될 수 있다.
상기 각 나노 패턴 바(40a, 40b, 40c)의 둘레에 게이트 전극(46)이 형성될 수 있다. 즉, 각 나노 패턴 바(40a, 40b, 40c)마다 그에 대응하는 게이트 전극(46)이 형성될 수 있다.
각 나노 패턴 바(40a, 40b, 40c)에 대응되어 형성된 각 게이트 전극(46)은 서로 연결될 수 있다. 다시 말해, 상기 나노 패턴 바(40a, 40b, 40c) 사이에 게이트 전극(46)이 형성될 수 있다. 따라서, 상기 나노 패턴 바(40a, 40b, 40c) 사이의 게이트 전극(46)은 인접하는 나노 패턴 바(40a, 40b, 40c)에 공통으로 중첩되도록 형성될 수 있다.
상기 다수의 나노 패턴 바(40a, 40b, 40c) 상에 드레인 전극(52)이 형성될 수 있다. 다시 말해, 상기 드레인 전극(52)은 상기 다수의 나노 패턴 바(40a, 40b, 40c)에 공통으로 접촉될 수 있다.
상기 소오스 전극(34)과 상기 드레인 전극(52) 사이에 다수의 나노 패턴 바(40a, 40b, 40c)가 형성되고, 각 나노 패턴 바(40a, 40b, 40c)를 둘러싸도록 게이트 전극(46)이 형성될 수 있다.
따라서, 각 게이트 전극(46)과 이에 대응하는 나노 패턴 바(40a, 40b, 40c) 그리고 공통으로 사용되는 소오스 전극(34) 및 드레인 전극(52)에 의해 병렬로 연결된 다수의 트랜지스터가 형성될 수 있다. 이와 같은 병렬 구조의 다수의 트랜지스터에 의해 고속 스위칭 성능이 더욱 더 향상될 수 있다.
도 9는 제5 실시예에 따른 표시장치를 도시한 단면도이다.
제 5 실시예는 다수의 나노 패턴 바(40a, 40b, 40c)를 둘러싼 단일 게이트 전극(46)을 제외하고는 제4 실시예와 거의 유사하다.
제5 실시예는 제4 실시예와 동일한 구성 요소에 대해서는 동일한 도면 번호를 부여하고, 제4 실시예와 동일한 구성 요소에 대해서는 상세한 설명을 생략한다.
도 9를 참조하면, 제5 실시예에 따른 표시장치(10E)에 따르면, 소오스 전극(34) 상에 다수의 나노 패턴 바(40a, 40b, 40c)가 형성될 수 있다. 상기 소오스 전극(34)은 상기 다수의 나노 패턴 바(40a, 40b, 40c)와 공통으로 접촉될 수 있다.
상기 각 나노 패턴 바(40a, 40b, 40c)의 둘레에 게이트 절연막(43)이 형성될 수 있다. 상기 각 나노 패턴 바(40a, 40b, 40c) 사이에 상기 게이트 절연막(43)이 형성될 수 있다.
상기 다수의 나노 패턴 바(40a, 40b, 40c)를 둘러싸는 최외곽 게이트 절연막(43) 상에 게이트 전극(46)이 형성될 수 있다. 즉, 상기 게이트 전극(46)은 상기 다수의 나노 패턴 바(40a, 40b, 40c)를 둘러싸도록 형성될 수 있다.
도 8과 도 9의 단면도에서는 도시되지 않지만, 제4 및 제5 실시예에서 위에서 보았을 때 원형 형태의 다발을 갖는 다수의 나노 패턴 바로 형성될 수 있다. 즉, 어느 나노 패턴 바를 중심으로 사방으로 서로 간에 인접하여 또 다른 나노 패턴 바가 형성된 구조를 가질 수 있다.
12: 게이트 라인 15: 데이터 라인
18: 트랜지스터 21: 구동 전극
31: 기판 34: 소오스 전극
37: 마스크층 40, 40a, 40b, 40c: 나노 패턴 바
43: 게이트 절연막 46: 게이트 전극
49, 55, 85: 보호막 52: 드레인 전극
79, 82, 89: 콘택홀 93: 시드 층
201: 몰드 204: 몰드 패턴
P: 화소 영역

Claims (25)

  1. 기판 상에 소오스 전극;
    상기 소오스 전극 상에 상기 기판에 수직인 방향으로 형성된 나노 패턴 바;
    상기 나노 패턴 바를 둘러싸는 게이트 전극; 및
    상기 나노 패턴 바와 상기 게이트 전극 사이에 게이트 절연막을 포함하는 트랜지스터.
  2. 제1항에 있어서,
    상기 나노 패턴 바 상에 형성된 드레인 전극을 더 포함하는 트랜지스터.
  3. 제2항에 있어서,
    상기 나노 패턴 바와 상기 소오스 전극 사이에 시드 층을 더 포함하는 트랜지스터.
  4. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 나노 패턴 바는 다수의 나노 패턴 바를 포함하고,
    상기 게이트 전극은 상기 나노 패턴 바 각각을 둘러싸도록 형성되는 트랜지스터.
  5. 제4항에 있어서,
    상기 나노 패턴 바의 형성을 유도하기 위해 상기 소오스 전극 상에 형성된 마스크층을 더 포함하는 트랜지스터.
  6. 제5항에 있어서,
    상기 게이트 전극과 상기 드레인 전극 사이에 보호막을 더 포함하는 트랜지스터.
  7. 제6항에 있어서,
    상기 게이트 전극은 상기 나노 패턴 바의 둘레를 따라 중첩되도록 형성되는 트랜지스터.
  8. 제7항에 있어서,
    상기 게이트 전극과 상기 소오스 전극 사이에 상기 마스크층과 상기 게이트 절연막이 형성되는 트랜지스터.
  9. 제8에 있어서,
    상기 나노 패턴 바는 산화 금속 물질 및 반도체 화합물 재질 중 하나로 형성되는 트랜지스터.
  10. 제9항에 있어서,
    상기 나노 패턴 바는 단결정 특성을 갖는 트랜지스터.
  11. 제9항에 있어서,
    상기 나노 패턴 바의 높이는 상기 나노 패턴 바의 폭보다 적어도 크게 형성되는 트랜지스터.
  12. 제11항에 있어서,
    상기 나노 패턴 바는 채널 영역에 형성된 반도체층인 트랜지스터.
  13. 제4항에 있어서,
    상기 나노 패턴 바 사이에 상기 게이트 전극이 형성되는 트랜지스터.
  14. 제1항 내지 제3항 중 어느 하나의 항에 있어서,
    상기 나노 패턴 바는 다수의 나노 패턴 바를 포함하고,
    상기 게이트 전극은 상기 다수의 나노 패턴 바를 둘러싸도록 형성되는 트랜지스터.
  15. 제14항에 있어서,
    상기 게이트 절연막은 상기 다수의 나노 패턴 바 각각을 둘러싸도록 형성되는 트랜지스터.
  16. 제15항에 있어서,
    상기 나노 패턴 바 사이에 상기 게이트 절연막이 형성되는 트랜지스터.
  17. 기판 상에 소오스 전극을 형성하는 단계;
    상기 소오스 전극 상에 리세스를 갖는 마스크층을 형성하는 단계;
    상기 소오스 전극 상에 상기 리세스를 관통하여 상기 기판에 수직인 방향으로 나노 패턴 바를 형성하는 단계;
    상기 나노 패턴 바를 둘러싸도록 게이트 절연막을 형성하는 단계; 및
    상기 게이트 절연막을 둘러싸도록 게이트 전극을 형성하는 단계를 포함하는 트랜지스터의 제조 방법.
  18. 제16항에 있어서,
    상기 나노 패턴 바 상에 드레인 전극을 형성하는 단계를 더 포함하는 트랜지스터의 제조 방법.
  19. 제18항에 있어서,
    상기 나노 패턴 바의 시드로서 상기 나노 패턴 바와 상기 소오스 전극 사이에 시드 층을 형성하는 단계를 더 포함하는 트랜지스터의 제조 방법.
  20. 제17항 내지 제19항 중 어느 하나의 항에 있어서,
    상기 나노 패턴 바는 다수의 나노 패턴 바를 포함하고,
    상기 게이트 전극은 상기 나노 패턴 바 각각을 둘러싸도록 형성되는 트랜지스터의 제조 방법.
  21. 제20항에 있어서,
    상기 나노 패턴 바는 산화 금속 물질 및 반도체 화합물 재질 중 하나로 형성되는 트랜지스터의 제조 방법.
  22. 제17항 내지 제19항 중 어느 하나의 항에 있어서,
    상기 나노 패턴 바는 다수의 나노 패턴 바를 포함하고,
    상기 게이트 전극은 상기 다수의 나노 패턴 바를 둘러싸도록 형성되는 트랜지스터의 제조 방법.
  23. 기판 상에 데이터 라인 및 소오스 전극;
    상기 소오스 전극 상에 상기 기판에 수직인 방향으로 형성된 나노 패턴 바;
    상기 나노 패턴 바를 둘러싸는 게이트 전극;
    상기 게이트 전극과 연결된 게이트 라인;
    상기 나노 패턴 바와 상기 게이트 전극 사이에 게이트 절연막;
    상기 나노 패턴 바 상에 드레인 전극;
    상기 드레인 전극 상에 콘택홀을 갖는 보호막; 및
    상기 보호막 상에 상기 콘택홀을 통해 상기 드레인 전극과 접촉된 구동 전극을 포함하는 표시장치.
  24. 제23항에 있어서,
    상기 게이트 전극은 상기 게이트 라인의 두께보다 크고, 상기 게이트 전극의 배면과 접하는 상기 게이트 절연막의 상면과 상기 드레인 전극의 배면 사이의 거리보다 작은 높이를 갖는 표시장치.
  25. 기판 상에 소오스 전극을 형성하는 단계;
    상기 소오스 전극 상에 리세스를 갖는 마스크층을 형성하는 단계;
    상기 소오스 전극 상에 상기 리세스를 관통하여 상기 기판에 수직인 방향으로 나노 패턴 바를 형성하는 단계;
    상기 나노 패턴 바를 둘러싸도록 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막을 둘러싸도록 게이트 전극을 형성하는 단계;
    상기 게이트 전극보다 작은 두께로 게이트 전극을 형성하는 단계;
    상기 게이트 라인, 상기 게이트 전극 상기 게이트 절연막 상에 상기 나노 패턴 바의 상면을 노출시킨 제1 콘택홀을 포함하는 제1 보호막을 형성하는 단계;
    상기 제1 콘택홀에 상기 나노 패턴 바와 접촉하는 드레인 전극을 형성하는 단계;
    상기 드레인 전극 및 상기 제1 보호막 상에 상기 드레인 전극을 노출시킨 제2 콘택홀을 포함하는 제2 보호막을 형성하는 단계; 및
    상기 제2 보호막 상에 상기 제2 콘택홀을 통해 상기 드레인 전극과 연결된 구동 전극을 형성하는 단계를 포함하는 표시장치의 제조 방법.
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US10008566B2 (en) 2013-09-12 2018-06-26 Taiwan Semiconductor Manufacturing Company Limited Semiconductor device with reduced electrical resistance and capacitance

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