KR102445546B1 - 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치 - Google Patents
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Abstract
실시 예에 따른 박막 트랜지스터 기판은, 지지기판; 지지기판 위에 배치된 본딩층; 본딩층 위에 배치되며, 질화물계 반도체층을 포함하는 제1 채널층, 제1 채널층의 제1 영역에 전기적으로 연결된 제1 소스 전극, 제1 채널층의 제2 영역에 전기적으로 연결된 제1 드레인 전극, 제1 채널층 아래에 배치된 제1 게이트 전극, 제1 채널층과 제1 게이트 전극 사이에 배치된 제1 디플리션 형성층, 제1 채널층 위에 배치되어 샤키 접합으로 상기 제1 채널층의 질화물계 반도체층에 직접 접촉된 이중 게이트 전극을 포함하는 스위칭 박막 트랜지스터; 본딩층 위에 배치되며, 질화물계 반도체층을 포함하는 제2 채널층, 제2 채널층의 제1 영역에 전기적으로 연결된 제2 소스 전극, 제2 채널층의 제2 영역에 전기적으로 연결된 제2 드레인 전극, 제2 채널층 아래에 배치된 제2 게이트 전극, 제2 채널층과 제2 게이트 전극 사이에 배치된 제2 디플리션 형성층을 포함하는 구동 박막 트랜지스터; 구동 박막 트랜지스터 위에 배치되며 구동 박막 트랜지스터에 전기적으로 연결된 하부 전극; 하부 전극 위에 배치된 발광층; 발광층 위에 배치된 상부 전극; 을 포함할 수 있다.
Description
본 발명은 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가되고 있으며, 고해상도 표시장치에 대한 요구도 증대되고 있다. 고해상도 표시장치를 구현하기 위한 방안으로서 단위 면적 당 화소수가 증가되고 있는데, 증가된 화소에 맞추어 게이트 신호 및 데이터 신호를 공급하기 위하여 게이트 배선 수와 데이터 배선의 수가 증가되고 있다. 그런데, 게이트 배선 수가 증가됨에 따라, 하나의 화소에 대해 게이트 신호를 제공할 수 있는 시간(Gate on Time)이 짧아 지게 되므로 캐리어의 이동도가 높은 박막 트랜지스터의 개발이 요청되고 있다.
또한, 부드러운 동화상 재생을 위한 방안으로서 구동 주파수를 증가시키는 방안이 연구되고 있으며, 구동 주파수를 증가시키는 경우에도 하나의 화소에 대해 게이트 신호를 제공할 수 있는 시간(Gate on Time)이 짧아 지게 되므로 캐리어의 이동도가 높은 박막 트랜지스터의 개발이 요청되고 있다.
실시 예는 캐리어의 이동도를 높이고 제품 신뢰성을 확보할 수 있는 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치를 제공한다.
실시 예에 따른 박막 트랜지스터 기판은, 지지기판; 상기 지지기판 위에 배치된 본딩층; 상기 본딩층 위에 배치되며, 질화물계 반도체층을 포함하는 제1 채널층, 상기 제1 채널층의 제1 영역에 전기적으로 연결된 제1 소스 전극, 상기 제1 채널층의 제2 영역에 전기적으로 연결된 제1 드레인 전극, 상기 제1 채널층 아래에 배치된 제1 게이트 전극, 상기 제1 채널층과 상기 제1 게이트 전극 사이에 배치된 제1 디플리션 형성층, 상기 제1 채널층 위에 배치되어 샤키 접합으로 상기 제1 채널층의 질화물계 반도체층에 직접 접촉된 이중 게이트 전극을 포함하는 스위칭 박막 트랜지스터; 상기 본딩층 위에 배치되며, 질화물계 반도체층을 포함하는 제2 채널층, 상기 제2 채널층의 제1 영역에 전기적으로 연결된 제2 소스 전극, 상기 제2 채널층의 제2 영역에 전기적으로 연결된 제2 드레인 전극, 상기 제2 채널층 아래에 배치된 제2 게이트 전극, 상기 제2 채널층과 상기 제2 게이트 전극 사이에 배치된 제2 디플리션 형성층을 포함하는 구동 박막 트랜지스터; 상기 구동 박막 트랜지스터 위에 배치되며 상기 구동 박막 트랜지스터에 전기적으로 연결된 하부 전극; 상기 하부 전극 위에 배치된 발광층; 상기 발광층 위에 배치된 상부 전극; 을 포함할 수 있다.
실시 예에 따른 표시패널은, 기판은, 지지기판; 상기 지지기판 위에 배치된 본딩층; 상기 본딩층 위에 배치되며, 질화물계 반도체층을 포함하는 제1 채널층, 상기 제1 채널층의 제1 영역에 전기적으로 연결된 제1 소스 전극, 상기 제1 채널층의 제2 영역에 전기적으로 연결된 제1 드레인 전극, 상기 제1 채널층 아래에 배치된 제1 게이트 전극, 상기 제1 채널층과 상기 제1 게이트 전극 사이에 배치된 제1 디플리션 형성층, 상기 제1 채널층 위에 배치된 이중 게이트 전극을 포함하는 스위칭 박막 트랜지스터; 상기 본딩층 위에 배치되며, 질화물계 반도체층을 포함하는 제2 채널층, 상기 제2 채널층의 제1 영역에 전기적으로 연결된 제2 소스 전극, 상기 제2 채널층의 제2 영역에 전기적으로 연결된 제2 드레인 전극, 상기 제2 채널층 아래에 배치된 제2 게이트 전극, 상기 제2 채널층과 상기 제2 게이트 전극 사이에 배치된 제2 디플리션 형성층을 포함하는 구동 박막 트랜지스터; 상기 구동 박막 트랜지스터 위에 배치되며 상기 구동 박막 트랜지스터에 전기적으로 연결된 하부 전극; 상기 하부 전극 위에 배치된 발광층; 상기 발광층 위에 배치된 상부 전극; 을 포함하는 박막 트랜지스터 기판을 포함할 수 있다.
실시 예에 따른 표시장치는, 기판은, 지지기판; 상기 지지기판 위에 배치된 본딩층; 상기 본딩층 위에 배치되며, 질화물계 반도체층을 포함하는 제1 채널층, 상기 제1 채널층의 제1 영역에 전기적으로 연결된 제1 소스 전극, 상기 제1 채널층의 제2 영역에 전기적으로 연결된 제1 드레인 전극, 상기 제1 채널층 아래에 배치된 제1 게이트 전극, 상기 제1 채널층과 상기 제1 게이트 전극 사이에 배치된 제1 디플리션 형성층, 상기 제1 채널층 위에 배치된 이중 게이트 전극을 포함하는 스위칭 박막 트랜지스터; 상기 본딩층 위에 배치되며, 질화물계 반도체층을 포함하는 제2 채널층, 상기 제2 채널층의 제1 영역에 전기적으로 연결된 제2 소스 전극, 상기 제2 채널층의 제2 영역에 전기적으로 연결된 제2 드레인 전극, 상기 제2 채널층 아래에 배치된 제2 게이트 전극, 상기 제2 채널층과 상기 제2 게이트 전극 사이에 배치된 제2 디플리션 형성층을 포함하는 구동 박막 트랜지스터; 상기 구동 박막 트랜지스터 위에 배치되며 상기 구동 박막 트랜지스터에 전기적으로 연결된 하부 전극; 상기 하부 전극 위에 배치된 발광층; 상기 발광층 위에 배치된 상부 전극; 을 포함하는 박막 트랜지스터 기판을 포함하는 표시패널: 상기 표시패널을 구동하는 패널 구동부; 를 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치는, 높은 캐리어 이동도를 제공함으로써 고해상도를 구현하고 부드러운 동화상을 재생할 수 있는 장점이 있다.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 나타낸 도면이다.
도 2 내지 도 14는 본 발명의 실시 예에 따른 도 1에 도시된 박막 트랜지스터 기판의 제조 공정 예를 나타낸 도면이다.
도 15는 본 발명의 실시 예에 따른 박막 트랜지스터 기판에 복수의 화소가 배치된 예를 나타낸 도면이다.
도 16은 본 발명의 실시 예에 따른 박막 트랜지스터 기판에서 소스/드레인 컨택부와 소스/드레인 연결배선의 배치 예를 나타낸 도면이다.
도 17 및 도 18은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 다른 예를 나타낸 도면이다.
도 19는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 20 및 도 21은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 22는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 23은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 24는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 25는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 26은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 27은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 포함하는 표시장치의 예를 나타낸 블록도이다.
도 28은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 29는 본 발명의 실시 예에 따른 도 28에 도시된 박막 트랜지스터 기판의 D-D 선에 따른 단면을 나타낸 도면이다.
도 30은 본 발명의 실시 예에 따른 도 28에 도시된 박막 트랜지스터 기판의 E-E 선에 따른 단면을 나타낸 도면이다.
도 31은 도 28 내지 도 30을 참조하여 설명된 박막 트랜지스터 기판에 있어서 하나의 화소를 등가적으로 나타낸 회로도이다.
도 32 내지 도 34는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 35 및 도 36은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 37은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 포함하는 표시장치의 예를 나타낸 블록도이다.
도 2 내지 도 14는 본 발명의 실시 예에 따른 도 1에 도시된 박막 트랜지스터 기판의 제조 공정 예를 나타낸 도면이다.
도 15는 본 발명의 실시 예에 따른 박막 트랜지스터 기판에 복수의 화소가 배치된 예를 나타낸 도면이다.
도 16은 본 발명의 실시 예에 따른 박막 트랜지스터 기판에서 소스/드레인 컨택부와 소스/드레인 연결배선의 배치 예를 나타낸 도면이다.
도 17 및 도 18은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 다른 예를 나타낸 도면이다.
도 19는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 20 및 도 21은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 22는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 23은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 24는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 25는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 26은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 27은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 포함하는 표시장치의 예를 나타낸 블록도이다.
도 28은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 29는 본 발명의 실시 예에 따른 도 28에 도시된 박막 트랜지스터 기판의 D-D 선에 따른 단면을 나타낸 도면이다.
도 30은 본 발명의 실시 예에 따른 도 28에 도시된 박막 트랜지스터 기판의 E-E 선에 따른 단면을 나타낸 도면이다.
도 31은 도 28 내지 도 30을 참조하여 설명된 박막 트랜지스터 기판에 있어서 하나의 화소를 등가적으로 나타낸 회로도이다.
도 32 내지 도 34는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 35 및 도 36은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다.
도 37은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 포함하는 표시장치의 예를 나타낸 블록도이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예들에 따른 박막 트랜지스터 기판, 표시패널, 표시장치 및 박막 트랜지스터 기판 제조방법에 대해 상세히 설명하도록 한다.
도 1은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 나타낸 도면이다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은, 도 1에 도시된 바와 같이, 지지기판(55)과 상기 지지기판(55) 위에 배치된 박막 트랜지스터(30), 상기 박막 트랜지스터(30)에 전기적으로 연결된 화소전극(80)을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터(30)는 디플리션 형성층(depletion forming layer, 15), 게이트 전극(33), 채널층(60), 소스 전극(71), 드레인 전극(72)을 포함할 수 있다. 상기 소스 전극(71)은 상기 채널층(60)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 채널층(60)의 하부 면에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 채널층(60)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 채널층(60)의 하부 면에 전기적으로 연결될 수 있다. 상기 게이트 전극(33)은 상기 채널층(60) 아래에 배치될 수 있다. 상기 디플리션 형성층(15)은 상기 채널층(60)의 제1 영역과 제2 영역 사이 아래에 배치될 수 있다. 상기 디플리션 형성층(15)은 상기 채널층(60)과 상기 게이트 전극(33) 사이에 배치될 수 있다.
상기 채널층(60)은 예로서 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 채널층(60)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 채널층(60)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다.
상기 채널층(60)은 제1 질화물 반도체층(61)과 제2 질화물 반도체층(62)을 포함할 수 있다. 상기 제1 질화물 반도체층(61)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 제2 질화물 반도체층(62)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다.
실시 예에 따른 상기 채널층(60)에 의하면, 상기 제1 질화물 반도체층(61)이 GaN 반도체층을 포함하고, 상기 제2 질화물 반도체층(62)이 AlGaN 반도체층을 포함할 수 있다. 상기 제2 질화물 반도체층(62)은 상기 제1 질화물 반도체층(61)과 상기 디플리션 형성층(15) 사이에 배치될 수 있다.
상기 디플리션 형성층(15)은 예로서 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 디플리션 형성층(15)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 디플리션 형성층(15)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다. 상기 디플리션 형성층(15)은 p형 도펀트가 첨가된 질화물 반도체층을 포함할 수 있다. 예로서, 상기 디플리션 형성층(15)은 p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층을 포함할 수 있다. 상기 디플리션 형성층(15)은 예컨대, p-AlxGa1-xN (0≤x≤0.3)의 조성식을 갖는 반도체 물질로 구현된 단일층 또는 다중층을 포함할 수 있다. 상기 디플리션 형성층(15)은 예로서 2~300nm의 두께로 제공될 수 있다.
상기 디플리션 형성층(15)은 상기 채녈층(60)에 제공된 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 상기 디플리션 형성층(15)에 의해 그 위에 위치하는 제2 질화물 반도체층(62) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있고, 그 결과 상기 디플리션 형성층(15)에 대응하는 상기 채널층(60) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 제공될 수 있다. 따라서, 상기 채널층(60)에 제공되는 2차원 전자가스(2DEG) 중 상기 디플리션 형성층(15)이 배치된 위치에 대응되는 영역은 끊어질 수 있다. 상기 채널층(60)에서 2차원 전자가스(2DEG)가 끊어진 영역을 단절영역이라 할 수 있으며, 예로서 상기 제2 질화물 반도체층(62)에 단절영역이 형성될 수 있다. 이러한 단절영역에 의해 상기 박막 트랜지스터(30)는 노멀리-오프(normally-off) 특성을 가질 수 있다. 상기 게이트 전극(33)에 문턱 전압(threshold voltage) 이상의 전압을 인가하면, 단절영역에 2차원 전자가스(2DEG)가 생성되어, 상기 박막 트랜지스터(30)가 온 상태가 된다. 상기 게이트 전극(33)의 상부에 형성된 채널이 온 상태가 되면 상기 채널층(60)에 형성된 2차원 전자가스(2DEG)를 경유하여 전류가 흐를 수 있게 된다. 이에 따라, 상기 게이트 전극(33)에 인가되는 전압에 따라 상기 채널층(60)의 제1 영역으로부터 제2 영역으로의 전류 흐름이 제어될 수 있게 된다.
상기 지지기판(55)은 투명기판을 포함할 수 있다. 상기 지지기판(55)은 예로서 0.1 mm 내지 3 mm의 두께를 갖는 투명기판으로 구현될 수 있다. 상기 지지기판(55)은 실리콘, 유리, 폴리이미드, 플라스틱을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 지지기판(55)은 플렉시블 기판을 포함할 수 있다.
상기 지지기판(55)은 뒤에서 설명될 트랜스퍼(transfer) 공정에서 적용되는 기판으로서 상기 박막 트랜지스터(30)를 지지하는 역할을 수행한다. 또한, 실시 예에 따른 박막 트랜지스터 기판은 상기 지지기판(55)과 상기 박막 트랜지스터(30) 사이에 제공된 본딩층(50)을 포함할 수 있다.
상기 본딩층(50)은 유기물을 포함할 수 있다. 상기 본딩층(50)은 투명물질로 구현될 수 있다. 상기 본딩층(50)은 예로서 투과도가 70% 이상인 물질로 구현될 수 있다. 상기 본딩층(50)은 유기 절연물질을 포함할 수 있다. 상기 본딩층(50)은 아크릴, 벤조시클로부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 상기 본딩층(50)은 예로서 0.5~6㎛의 두께로 제공될 수 있다.
실시 예에 따른 박막 트랜지스터(30)는 상기 채널층(60)의 제1 영역 아래에 배치된 소스 컨택부(31)와 상기 채널층(60)의 제2 영역 아래에 배치된 드레인 컨택부(32)를 포함할 수 있다. 상기 소스 컨택부(31)는 상기 채널층(60)의 제1 영역에 접촉되어 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 채널층(60)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터(30)는 상기 소스 컨택부(31) 아래에 배치된 소스 연결배선(42)과 상기 드레인 컨택부(32) 아래에 배치된 드레인 연결배선(43)을 포함할 수 있다. 또한, 상기 박막 트랜지스터(30)는 상기 게이트 전극(33) 아래에 배치된 게이트 배선(41)을 포함할 수 있다. 상기 소스 연결배선(42)은 상기 소스 컨택부(31)에 전기적으로 연결될 수 있다. 예로서, 상기 소스 연결배선(42)의 상부 면이 상기 소스 컨택부(31)의 하부 면에 접촉되어 배치될 수 있다. 상기 드레인 연결배선(43)은 상기 드레인 컨택부(32)에 전기적으로 연결될 수 있다. 예로서, 상기 드레인 연결배선(43)의 상부 면이 상기 드레인 컨택부(32)의 하부 면에 접촉되어 배치될 수 있다. 상기 게이트 배선(41)은 상기 게이트 전극(33)에 전기적으로 연결될 수 있다. 상기 게이트 배선(41)의 상부 면이 상기 게이트 전극(33)의 하부 면에 접촉되어 배치될 수 있다.
상기 소스 전극(71)은 상기 소스 연결배선(42)에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 소스 연결배선(42)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 소스 전극(71)은 상기 소스 연결배선(42)과 상기 소스 컨택부(31)를 통하여 상기 채널층(60)의 제1 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 드레인 연결배선(43)에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 드레인 연결배선(43)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 드레인 전극(72)은 상기 드레인 연결배선(43)과 상기 드레인 컨택부(32)를 통하여 상기 채널층(60)의 제2 영역에 전기적으로 연결될 수 있다.
상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 채널층(60)과 오믹 접촉하는 물질로 구현될 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 제2 질화물 반도체층(62)과 오믹 접촉하는 물질을 포함할 수 있다. 예로서, 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 예로서 0.1~1㎛의 두께로 제공될 수 있다.
상기 게이트 전극(33)은 상기 디플리션 형성층(15)과 오믹 접촉하는 물질로 구현될 수 있다. 예로서, 상기 게이트 전극(33)은 p형 질화물층과 오믹 접촉하는 금속성 물질로 구현될 수 있다. 상기 게이트 전극(33)은 텅스텐(W), 텅스텐실리콘(WSi2), 티타늄질소(TiN), 탄탈륨(Ta), 탄탈륨질소(TaN), 팔라듐(Pd), 니켈(Ni), 백금(Pt)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 게이트 전극(33)은 예로서 0.1~1㎛의 두께로 제공될 수 있다.
상기 게이트 배선(41)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 게이트 배선(41)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
상기 소스 연결배선(42)과 상기 드레인 연결배선(43)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 연결배선(42)과 상기 드레인 연결배선(43)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
상기 소스 전극(71)과 상기 드레인 전극(72)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 전극(71)과 상기 드레인 전극(72)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 채널층(60) 아래에 배치된 제1 보호막(21)을 포함할 수 있다. 상기 제1 보호막(21)은 상기 제2 질화물 반도체층(62) 아래에 배치될 수 있다. 상기 제1 보호막(21)의 상부 면은 상기 제2 질화물 반도체층(62)의 하부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 소스 컨택부(31)는 상기 제1 보호막(21)을 관통하여 배치될 수 있다. 상기 소스 컨택부(31)는 상기 제1 보호막(21)에 의하여 둘러 싸여 배치될 수 있다. 상기 소스 컨택부(31)는 상기 제1 보호막(21)을 관통하여 배치되고 상기 채널층(60)의 제1 영역에 접촉되어 제공될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)을 관통하여 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)에 의하여 둘러 싸여 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)을 관통하여 배치되고 상기 채널층(60)의 제2 영역에 접촉되어 제공될 수 있다.
상기 제1 보호막(21)은 절연물질로 구현될 수 있다. 상기 제1 보호막(21)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
상기 소스 연결배선(42)은 상기 소스 컨택부(31) 아래에 접촉되어 배치되고 상기 본딩층(50)에 의하여 둘러 싸여 제공될 수 있다. 상기 드레인 연결배선(43)은 상기 드레인 컨택부(32) 아래에 접촉되어 배치되고 상기 본딩층(50)에 의하여 둘러 싸여 제공될 수 있다. 상기 게이트 배선(41)은 상기 게이트 전극(33) 아래에 접촉되어 배치되고 상기 본딩층(50)에 의하여 둘러 싸여 제공될 수 있다.
상기 소스 연결배선(42)의 상부 면은 상기 게이트 배선(41)의 상부 면에 비해 더 높게 배치될 수 있다. 상기 소스 연결배선(42)의 상부 면은 상기 게이트 전극(33)의 하부 면에 비해 더 높게 배치될 수 있다. 상기 드레인 연결배선(43)의 상부 면은 상기 게이트 배선(41)의 상부 면에 비해 더 높게 배치될 수 있다. 상기 드레인 연결배선(43)의 상부 면은 상기 게이트 전극(33)의 하부 면에 비해 더 높게 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제1 보호막(21)과 상기 채널층(60) 위에 배치된 제2 보호막(22)을 포함할 수 있다. 상기 소스 전극(71)은 상기 제1 보호막(21)과 상기 제2 보호막(22)을 관통하여 상기 소스 연결배선(42)에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 제2 보호막(22) 위에 배치된 제1 영역을 포함할 수 있다. 상기 소스 전극(71)은 상기 제2 보호막(22)과 상기 제1 보호막(21)을 관통하는 제2 영역을 포함할 수 있다. 상기 드레인 전극(72)은 상기 제1 보호막(21)과 상기 제2 보호막(22)을 관통하여 상기 드레인 연결배선(43)에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 제2 보호막(22) 위에 배치된 제1 영역을 포함할 수 있다. 상기 드레인 전극(72)은 상기 제2 보호막(22)과 상기 제1 보호막(21)을 관통하는 제2 영역을 포함할 수 있다.
상기 제1 보호막(21)은 상기 채널층(60)의 하부 면에 접촉되어 배치되며 제1 두께를 갖는 영역과 상기 제2 보호막(22)의 하부 면에 접촉되어 배치되며 제2 두께를 갖는 영역을 포함할 수 있다. 상기 제1 보호막(21)의 제1 두께를 갖는 영역은 상기 채널층(60)의 하부 면과 상기 게이트 배선(41)의 상부 면 사이에 배치될 수 있다. 상기 제1 보호막(21)의 제2 두께를 갖는 영역은 상기 제2 보호막(22)의 하부 면과 상기 소스 연결배선(42)의 상부 면 또는 상기 드레인 연결배선(43)의 상부 면 사이에 배치될 수 있다. 상기 제1 보호막(21)의 제2 두께를 갖는 영역은 상기 제2 보호막(22)의 하부 면과 상기 본딩층(50)의 상부 면 사이에 배치될 수 있다. 상기 제1 보호막(21)의 제1 두께는 제2 두께에 비하여 더 두껍게 제공될 수 있다.
상기 제2 보호막(22)은 절연물질을 포함할 수 있다. 상기 제2 보호막(22)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제2 보호막(22) 위에 배치된 제3 보호막(23)을 포함할 수 있다. 상기 제3 보호막(23)은 상기 소스 전극(71)과 상기 드레인 전극(72) 위에 배치될 수 있다. 상기 제3 보호막(23)은 상기 드레인 전극(72) 위에 제공된 컨택홀(H3)을 포함할 수 있다.
상기 제3 보호막(23)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 화소전극(80)은 상기 제3 보호막(23) 위에 배치될 수 있다. 상기 화소전극(80)은 상기 제3 보호막(23)에 제공된 컨택홀(H3)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(80)의 하부 면은 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다.
상기 화소전극(80)은 투명 도전성 물질로 구현될 수 있다. 상기 화소전극(80)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 화소전극(80)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
그러면, 도 2 내지 도 14를 참조하여 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 제조 공정 예를 설명하기로 한다. 도 2 내지 도 13에서 각 도면의 (a)는 평면도를 나타낸 것이고 각 도면의 (b)는 평면도의 A-A 선에 따른 단면도를 나타낸 것이다.
먼저, 도 2에 도시된 바와 같이, 성장기판(10) 위에 제1층(11), 제2층(12), 제3층(13)이 순차적으로 성장될 수 있다.
상기 성장기판(10)은 상기 제1층(11), 제2층(12), 제3층(13)이 성장될 수 있는 기판일 수 있다. 상기 성장기판(10)은 예를 들어, 사파이어(Sapphire), SiC, GaAs, GaN, ZnO, Si, GaP, InP, Ge 중 적어도 하나를 포함할 수 있다. 상기 성장기판(10)과 상기 제1층(11) 사이에는 버퍼층이 더 형성될 수도 있다.
상기 제1층(11), 상기 제2층(12), 상기 제3층(13)은 예로서 III족-V족 화합물 반도체로 구현될 수 있다. 상기 제1층(11), 상기 제2층(12), 상기 제3층(13)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 제1층(11), 상기 제2층(12), 상기 제3층(13)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따르면, 예로서 상기 제1층(11)은 GaN 반도체층으로 형성될 수 있고, 상기 제2층(12)은 AlGaN 반도체층으로 형성될 수 있다. 상기 제3층(13)은 p형 도펀트가 첨가된 질화물 반도체층을 포함할 수 있다. 예로서, 상기 제3층(13)은 p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층을 포함할 수 있다. 상기 제3층(13)은 예컨대, p-AlxGa1 - xN (0≤x≤0.3)의 조성식을 갖는 반도체 물질로 구현된 단일층 또는 다중층을 포함할 수 있다.
다음으로, 도 3에 도시된 바와 같이, 상기 제3층(13)에 대한 식각을 통하여 상기 제2층(12) 위에 배치된 디플리션 형성층(15)이 형성될 수 있다. 상기 디플리션 형성층(15)은 예로서 포토 리소그래피 공정 및 식각 공정을 통하여 형성될 수 있다.
이어서, 도 4에 도시된 바와 같이, 상기 제2층(12)과 상기 디플리션 형성층(15) 위에 제1 보호막(21)이 형성될 수 있다. 상기 제1 보호막(21)은 절연물질로 구현될 수 있다. 상기 제1 보호막(21)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
도 5에 도시된 바와 같이, 상기 제2층(12) 위에 소스 컨택부(31)와 드레인 컨택부(32)가 형성될 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 제1 보호막(21)을 관통하여 상기 제2층(12) 위에 형성될 수 있다. 예로서, 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 자기정렬(self-align) 공정을 통해 형성될 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 제2층(12)에 오믹 접촉될 수 있다. 예로서, 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 예로서 0.1~1㎛의 두께로 형성될 수 있다.
도 5의 (a)에 도시된 바와 같이, 상기 소스 컨택부(31)는 제1 방향으로 L1의 길이를 가질 수 있고 상기 드레인 컨택부(32)는 상기 제1 방향으로 L2의 길이를 가질 수 있다. 상기 디플리션 형성층(15)은 상기 제1 방향으로 L3의 길이를 갖도록 형성될 수 있다. 예로서, 상기 소스 컨택부(31)의 측면과 상기 드레인 컨택부(32)의 측면이 서로 마주보게 배치되고, 상기 디플리션 형성층(15)이 상기 소스 컨택부(31)의 측면과 상기 드레인 컨택부(32)의 측면 사이에 일 방향으로 연장되어 배치될 수 있다. 상기 일 방향으로 연장되어 배치된 상기 디플리션 형성층(15)의 길이(L3)가 상기 소스 컨택부(31)의 측면 길이(L1)에 비해 더 길게 형성될 수 있다. 상기 디플리션 형성층(15)의 길이(L3)가 상기 드레인 컨택부(32)의 측면 길이(L2)에 비해 더 길게 형성될 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32) 사이에 배치된 상기 디플리션 형성층(15)의 길이가 더 길게 형성됨으로써, 트랜지스터로서 동작되는 경우에, 상기 디플리션 형성층(15)에 의하여 채널층에 충분한 디플리션 영역이 형성되도록 할 수 있으며, 게이트 전압이 인가되지 않는 경우에 상기 소스 컨택부(31)로부터 상기 드레인 컨택부(32)로 전류가 흐르는 것을 방지할 수 있게 된다. 이에 따라 실시 예에 의하면 노멀리 오프(normally off) 구동의 트랜지스터를 제공할 수 있게 된다.
그리고, 도 6에 도시된 바와 같이, 상기 디플리션 형성층(15) 위에 게이트 전극(33)이 형성될 수 있다. 상기 게이트 전극(33)은 상기 제1 보호막(21)을 관통하여 형성될 수 있다.
상기 게이트 전극(33)은 상기 디플리션 형성층(15)과 오믹 접촉하는 물질로 구현될 수 있다. 예로서, 상기 게이트 전극(33)은 p형 질화물층과 오믹 접촉하는 금속성 물질로 구현될 수 있다. 상기 게이트 전극(33)은 텅스텐(W), 텅스텐실리콘(WSi2), 티타늄질소(TiN), 탄탈륨(Ta), 탄탈륨질소(TaN), 팔라듐(Pd), 니켈(Ni), 백금(Pt)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 게이트 전극(33)은 예로서 0.1~1㎛의 두께로 형성될 수 있다.
다음으로 도 7에 도시된 바와 같이, 게이트 배선(41), 소스 연결배선(42), 드레인 연결배선(43)이 형성될 수 있다. 상기 게이트 배선(41)은 상기 게이트 전극(33)에 접촉되어 제1 방향으로 연장되어 형성될 수 있다. 상기 소스 연결배선(42)은 상기 소스 컨택부(31)에 접촉되어 제1 방향으로 연장되어 형성될 수 있다. 상기 드레인 연결배선(43)은 상기 드레인 컨택부(32)에 접촉되어 제1 방향으로 연장되어 형성될 수 있다.
예로서, 상기 게이트 배선(41), 상기 소스 연결배선(42), 상기 드레인 연결배선(43)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 게이트 배선(41), 상기 소스 연결배선(42), 상기 드레인 연결배선(43)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
다음으로, 상기 게이트 배선(41), 상기 소스 연결배선(42), 상기 드레인 연결배선(43) 위에 본딩층(50)과 지지기판(55)이 형성될 수 있다. 도 8은 상기 지지기판(55)이 제일 아래에 배치되고 상기 성장기판(10)이 제일 위 쪽에 배치된 구조를 나타낸 도면이다.
상기 본딩층(50)은 유기물을 포함할 수 있다. 상기 본딩층(50)은 투명물질로 구현될 수 있다. 상기 본딩층(50)은 예로서 투과도가 70% 이상인 물질로 구현될 수 있다. 상기 본딩층(50)은 유기 절연물질을 포함할 수 있다. 상기 본딩층(50)은 아크릴, 벤조시클로부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 상기 본딩층(50)은 예로서 0.5~6㎛의 두께로 형성될 수 있다.
상기 지지기판(55)은 투명기판을 포함할 수 있다. 상기 지지기판(55)은 예로서 0.1 mm 내지 3 mm의 두께를 갖는 투명기판으로 구현될 수 있다. 상기 지지기판(55)은 실리콘, 유리, 폴리이미드, 플라스틱을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 지지기판(55)은 플렉시블 기판을 포함할 수 있다.
실시 예에 의하면, 상기 성장기판(10)을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 상기 지지기판(55)을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
이어서, 도 9 및 도 10에 도시된 바와 같이, 상기 성장기판(10)이 제거되고, 상기 제1층(11)과 상기 제2층(12)에 대한 식각이 수행되어 채널층(60)이 형성될 수 있다. 상기 채널층(60)은 예로서 제1 질화물 반도체층(61)과 제2 질화물 반도체층(62)을 포함할 수 있다. 상기 제1층(11)과 상기 제2층(12)에 대한 식각을 통하여 상기 제1 보호막(21)의 일부 영역이 노출될 수 있다. 예로서, 상기 채널층(60)은 상기 디플리션 형성층(15)과 같은 길이(L3)로 형성될 수 있다. 상기 디플리션 형성층(15)의 길이가 상기 채널층(60)의 길이에 비해 작은 경우에는 누설 전류(leakage current)가 발생될 수 있다.
다음으로, 도 11에 도시된 바와 같이, 상기 채널층(60)과 상기 제1 보호막(21) 위에 제2 보호막(22)이 형성될 수 있다. 상기 제2 보호막(22)은 평탄화층 또는 오버코트층으로 지칭될 수도 있다.
상기 제2 보호막(22)과 상기 제1 보호막(21)을 관통하여 상기 소스 연결배선(42)의 일부 영역을 노출시키는 제1 컨택홀(H1)이 형성될 수 있다. 또한, 상기 제2 보호막(22)과 상기 제1 보호막(21)을 관통하여 상기 드레인 연결배선(43)의 일부 영역을 노출시키는 제2 컨택홀(H2)이 형성될 수 있다.
상기 제2 보호막(22)은 절연물질을 포함할 수 있다. 상기 제2 보호막(22)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
그리고, 도 12에 도시된 바와 같이, 상기 제2 보호막(22) 위에 소스 전극(71)과 드레인 전극(72)이 형성될 수 있다. 상기 소스 전극(71)의 제1 영역은 상기 제2 보호막(22) 위에 형성되고 상기 소스 전극(71)의 제2 영역은 상기 제1 컨택홀(H1)에 형성되어 상기 소스 연결배선(42)에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)의 제1 영역은 상기 제2 보호막(22) 위에 형성되고 상기 드레인 전극(72)의 제2 영역은 상기 제2 컨택홀(H2)에 형성되어 상기 드레인 연결배선(43)에 전기적으로 연결될 수 있다. 그리고, 상기 소스 전극(71)에 연결된 데이터 배선(73)이 형성될 수 있다. 상기 데이터 배선(73)은 상기 게이트 배선(41)과 교차되어 일 방향으로 연장되어 배치될 수 있다.
예로서, 상기 소스 전극(71)과 상기 드레인 전극(72)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 전극(71)과 상기 드레인 전극(72)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
도 13 및 도 14에 도시된 바와 같이, 상기 소스 전극(71)과 상기 드레인 전극(72) 위에 제3 보호막(23)이 형성될 수 있다. 그리고, 상기 제3 보호막(23)에 상기 드레인 전극(72)을 노출시키는 제3 컨택홀(H3)이 형성될 수 있다.
상기 제3 보호막(23) 위에 화소전극(80)이 형성될 수 있다. 상기 화소전극(80)은 상기 제3 보호막(23)에 제공된 상기 제3 컨택홀(H3)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다.
상기 화소전극(80)은 투명 도전성 물질로 구현될 수 있다. 상기 화소전극(80)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 화소전극(80)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
이와 같은 공정을 통하여 실시 예에 따른 기본적인 박막 트랜지스터 기판이 형성될 수 있다. 도 2 내지 도 14를 참조하여 설명된 제조공정은 하나의 예일 뿐이며, 각 단계에서의 공정방법 또는 공정순서는 변형되어 실시될 수도 있다.
도 15는 본 발명의 실시 예에 따른 박막 트랜지스터 기판에 복수의 화소가 배치된 예를 나타낸 도면이다.
실시 예에 따른 박막 트랜지스터 기판은, 도 15에 도시된 바와 같이, 상기 게이트 배선(41)과 상기 데이터 배선(73)이 교차되는 영역에 배치된 복수의 박막 트랜지스터(30)를 포함할 수 있다. 상기 게이트 배선(41)과 상기 데이터 배선(73)에 의하여 정의되는 영역에 상기 화소전극(80)이 배치될 수 있다. 상기 화소전극(80)의 일부 영역은 상기 게이트 배선(41)과 중첩되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 컬러필터 기판에는 공통전극이 제공될 수 있으며, 공통전극과 박막 트랜지스터 기판에 제공된 화소전극 간에 인가되는 전압 차에 의하여 그 사이에 배치된 액정층의 배열이 조절되고 해당 화소의 광 투과량을 제어할 수 있게 된다. 이와 같은 구조를 갖는 액정표시 패널은 수직 전계형 액정표시 패널로 지칭될 수도 있다.
도 16은 본 발명의 실시 예에 따른 박막 트랜지스터 기판에서 소스/드레인 컨택부와 소스/드레인 연결배선의 배치 예를 나타낸 도면이다. 도 16은 도 14에 도시된 P 영역의 구체적인 예를 확대하여 나타낸 도면이다.
도 16에 도시된 바와 같이, 실시 예에 따른 드레인 연결배선(43)의 일부 영역이 상기 드레인 컨택부(32)와 상기 제1 보호막(21) 사이에 배치될 수 있다. 상기 드레인 컨택부(32)를 형성하는 과정에서, 상기 드레인 컨택부(32)의 측면과 상기 제1 보호막(21) 사이에 공간에 제공될 수 있으며, 이 공간에 상기 드레인 연결배선(43)의 일부 영역이 형성될 수 있다.
상기 드레인 컨택부(32)를 형성하기 위하여 상기 제1 보호막(21)에 관통홀을 형성하는 공정에서, 상기 드레인 컨택부(32)를 둘러 싸는 상기 제1 보호막(21)의 측면이 경사지게 형성될 수 있다. 상기 제1 보호막(21)의 측면과 상기 제1 보호막(21)의 상부 면이 이루는 각(a2)은 예각으로 제공될 수 있다. 예를 들어, 상기 제1 보호막(21)의 측면과 상기 제1 보호막(21)의 상부 면이 이루는 각(a2)의 각도는 10도 내지 90도로 제공될 수 있다. 더 바람직하게는, 상기 제1 보호막(21)의 측면과 상기 제1 보호막(21)의 상부 면이 이루는 각(a2)의 각도는 30도 내지 90도로 제공될 수 있다. 상기 제1 보호막(21)의 측면과 상기 드레인 컨택부(32) 사이에는 소정 간격(t2)이 제공될 수 있으며, 예로서 0 내지 3 ㎛의 간격이 제공될 수 있다.
예를 들어, 상기 제1 보호막(21)이 SiO2와 같은 실리콘계 산화물로 구현되는 경우, 상기 제1 보호막(21)은 습식 에칭 또는 건식 에칭에 의하여 에칭이 수행될 수 있다. 습식 에칭에 의하여 에칭이 수행되는 경우, 상기 a2의 각도는 10도 내지 60도 정도로 형성될 수 있으며, 에칭하려는 패턴에 비해 수 ㎛ 이내에서 더 넓은 형상이 제공될 수 있다. 습식 에칭이 수행되는 경우, 상기 a2의 각도는 대략 35도 내지 45도 정도의 각도로 형성될 수 있다. 건식 에칭에 의하여 에칭이 수행되는 경우, 상기 a2의 각도는 60도 내지 90도 정도로 형성될 수 있으며, 에칭하려는 패턴에 유사한 폭의 형상이 제공될 수 있다. 건식 에칭이 수행되는 경우, 상기 a2의 각도는 대략 65도 내지 75도 정도의 각도로 형성될 수 있다.
또한, 도면으로 도시되지는 아니 하였으나, 실시 예에 따른 소스 연결배선(42)의 일부 영역이 소스 컨택부(31)와 제1 보호막(21) 사이에 배치될 수 있다. 상기 소스 컨택부(31)를 형성하는 과정에서, 상기 소스 컨택부(31)의 측면과 상기 제1 보호막(21) 사이에 공간에 제공될 수 있으며, 이 공간에 상기 소스 연결배선(43)의 일부 영역이 형성될 수 있다.
실시 예에 의하면, 상기 채널층(60)이 식각 공정을 통해 형성되므로, 상기 채널층(60)의 측면과 상기 채널층(60)의 하부 면이 이루는 각(a1)이 예각으로 제공될 수 있다. 예를 들어, 상기 채널층(60)의 측면과 상기 채널층(60)의 하부면이 이루는 각(a1)의 각도는 30도 내지 90도로 제공될 수 있다. 상기 제1 질화물 반도체층(61)의 상부면이 하부면에 비하여 더 짧게 제공될 수 있다. 상기 제2 질화물 반도체층(62)의 상부면이 하부면에 비하여 더 짧게 제공될 수 있다. 상기 제1 질화물 반도체층(61)의 하부면과 상기 제2 질화물 반도체층(62)의 상부면이 같은 길이로 제공될 수 있다.
상기 채널층(60)을 식각하여 형성하는 공정에서, 상기 채널층(60)의 끝단 영역에서 일부 과식각이 발생될 수 있다. 이에 따라, 상기 제1 보호막(21)의 상부면에 단차가 제공될 수 있다. 즉, 상기 제1 보호막(21)은 상기 채널층(60) 하부에 배치된 영역과 상기 채널층(60)이 배치되지 않은 영역의 두께가 서로 다르게 제공될 수도 있다. 예로서, 상기 단차의 두께(t1)는 0~1㎛ 정도로 제공될 수 있다. 이에 따라, 상기 제1 보호막(21) 위에 배치된 제2 보호막(22)의 하부 면이 상기 채널층(60)의 하부 면 아래로 연장되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 17 및 도 18은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 다른 예를 나타낸 도면이다. 도 17 및 도 18을 참조하여 실시 예에 따른 박막 트랜지스터 기판을 설명함에 있어, 도 1 내지 도 16을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있으며, 서로 차이가 있는 부분에 대해 주로 설명하기로 한다.
도 1 내지 도 16을 참조하여 설명된 박막 트랜지스터 기판은 수직 전계형 액정표시 패널에 적용될 수 있는 것이다. 박막 트랜지스터 기판에는 화소전극(80)이 배치되고 화소전극(80)과 함께 화소에 전계를 형성하는 공통전극은 별도의 컬러필터 기판에 제공됨으로써 수직 전계형 액정표시 패널을 구현할 수 있는 것이다. 한편, 도 17 및 도 18을 참조하여 설명되는 박막 트랜지스터 기판은 수평 전계형 액정표시 패널에 적용될 수 있는 것이다.
실시 예에 따른 박막 트랜지스터 기판은, 도 17 및 도 18에 도시된 바와 같이, 화소전극(81), 공통전극(85), 제4 보호막(24)을 포함할 수 있다.
상기 공통전극(85)은 제3 보호막(23) 위에 배치될 수 있다. 상기 제4 보호막(24)은 상기 제3 보호막(23) 위에 배치될 수 있다. 상기 제4 보호막(24)은 상기 공통전극(85)과 상기 제3 보호막(23) 위에 배치될 수 있다. 상기 공통전극(85)은 상기 제3 보호막(23)과 상기 제4 보호막(24) 사이에 배치될 수 있다. 또한, 상기 제4 보호막(24)은 상기 제3 보호막(23)을 통하여 노출된 드레인 전극(72) 위에도 제공될 수 있다. 상기 화소전극(81)은 상기 제4 보호막(24) 위에 배치될 수 있다. 상기 화소전극(81)의 일부 영역은 상기 제4 보호막(24)에 제공된 제4 컨택홀(H4)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(81)의 일부 영역은 상기 제4 컨택홀(H4)을 통하여 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다. 상기 화소전극(81)은 상기 제3 보호막(23)과 상기 제4 보호막(24)을 관통하여 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다. 상기 화소전극(81)의 일부 영역과 상기 공통전극(85)의 일부 영역이 수직 방향으로 서로 중첩되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 게이트 배선(41)과 데이터 배선(73)이 교차되는 영역에 배치된 복수의 박막 트랜지스터(30)를 포함할 수 있다. 상기 게이트 배선(41)과 상기 데이터 배선(73)에 의하여 정의되는 영역에 상기 화소전극(81)이 배치될 수 있다. 상기 화소전극(81)은 핑거 형상으로 연장된 부분을 포함할 수 있다. 상기 화소전극(81)의 일부 영역은 상기 게이트 배선(41)과 중첩되어 배치될 수 있다.
상기 공통전극(85)은 투명 도전성 물질로 구현될 수 있다. 상기 공통전극(85)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 공통전극(85)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 화소전극(81)은 투명 도전성 물질로 구현될 수 있다. 상기 화소전극(81)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 화소전극(81)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 제4 보호막(24)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 실시 예에 따른 박막 트랜지스터 기판은 상기 공통전극(85)과 상기 화소전극(81) 간에 인가되는 전압 차에 의하여 액정층의 배열이 조절되고 해당 화소의 광 투과량을 제어할 수 있게 된다. 이와 같은 구조를 갖는 액정표시 패널은 수평 전계형 액정표시 패널, 횡 전계형 액정표시 패널, 또는 IPS(In Plane Switching) 액정표시 패널로 지칭될 수 있다. 액정표시 패널은 자체에 광원이 없으므로 액정표시 패널에 빛을 공급하는 라이트 유닛이 제공됨으로써 표시장치를 구현할 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 19는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 19를 참조하여 실시 예에 따른 박막 트랜지스터 기판을 설명함에 있어, 도 1 내지 도 18을 참조하여 설명된 부분과 중복되는 부분에 대해서는 설명이 생략될 수 있으며, 차이가 있는 부분에 대해 주로 설명하기로 한다.
실시 예에 따른 박막 트랜지스터 기판은 화소전극(82), 공통전극(85), 금속층(90), 터치패널 하부전극(91), 터치패널 상부전극(92)을 포함할 수 있다.
상기 공통전극(85)은 제3 보호막(23) 위에 배치될 수 있다. 상기 화소전극(82)은 제4 보호막(24) 위에 배치될 수 있다. 상기 화소전극(82)은 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(82)과 상기 드레인 전극(72) 사이에는 금속층(90)이 제공될 수 있다. 상기 금속층(90)은 상기 제3 보호막(23)을 통하여 노출된 상기 드레인 전극(72)에 접촉되어 배치될 수 있다. 상기 화소전극(82)의 일부 영역은 상기 제4 보호막(24)에 제공된 제5 컨택홀(H5)을 통하여 상기 금속층(90)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제4 보호막(24) 위에 터치패널 상부전극(92)이 제공될 수 있으며, 상기 터치패널 상부전극(92) 아래에 상기 터치패널 하부전극(91)이 배치될 수 있다. 상기 터치패널 하부전극(91)은 제3 보호막(23) 위에 배치될 수 있으며, 상기 공통전극(85)에 전기적으로 연결될 수 있다. 상기 터치패널 하부전극(91)은 상기 공통전극(85)과 상기 제4 보호막(24) 사이에 배치될 수 있다. 상기 터치패널 상부전극(92)은 상기 터치패널 하부전극(91)과 수직 방향으로 서로 중첩되어 배치될 수 있다.
상기 터치패널 상부전극(92)과 상기 터치패널 하부전극(91)은 표시패널 내에 제공된 인셀 터치패널을 구성할 수 있다. 이에 따라 실시 예에 따른 박막 트랜지스터 기판은 인셀 터치패널을 이용하여 외부로부터의 표시패널 접촉 여부를 검출할 수 있게 된다.
상기 공통전극(85)은 투명 도전성 물질로 구현될 수 있다. 상기 공통전극(85)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 공통전극(85)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 화소전극(82)은 투명 도전성 물질로 구현될 수 있다. 상기 화소전극(82)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 화소전극(82)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 터치패널 하부전극(91), 상기 터치패널 상부전극(92)은 투명 도전성 물질로 구현될 수 있다. 상기 화소전극(82)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 화소전극(82)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 인셀 터치패널 일체형 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 인셀 터치패널 일체형 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 실시 예에 따른 인셀 터치패널 일체형 박막 트랜지스터 기판은 상기 공통전극(85)과 상기 화소전극(82) 간에 인가되는 전압 차에 의하여 액정층의 배열이 조절되고 해당 화소의 광 투과량을 제어할 수 있게 된다. 이와 같은 구조를 갖는 인셀 터치패널 일체형 액정표시 패널은 수평 전계형 액정표시 패널, 횡 전계형 액정표시 패널, 또는 IPS(In Plane Switching) 액정표시 패널로 지칭될 수 있다. 인셀 터치패널 일체형 액정표시 패널은 자체에 광원이 없으므로 인셀 터치패널 일체형 액정표시 패널에 빛을 공급하는 라이트 유닛이 제공됨으로써 표시장치를 구현할 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 20 및 도 21은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 20 및 도 21에 도시된 박막 트랜지스터 기판은 이중 게이트 구조를 갖는 박막 트랜지스터가 적용된 실시 예로서 도 1 내지 도 19를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은, 도 20 및 도 21에 도시된 바와 같이, 지지기판(55)과 상기 지지기판(55) 위에 배치된 박막 트랜지스터(130), 상기 박막 트랜지스터(130)에 전기적으로 연결된 화소전극(80)을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터(130)는 디플리션 형성층(depletion forming layer, 15), 제1 게이트 전극(35), 제2 게이트 전극(36), 채널층(60), 소스 전극(71), 드레인 전극(72)을 포함할 수 있다. 상기 소스 전극(71)은 상기 채널층(60)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 채널층(60)의 하부 면에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 채널층(60)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 채널층(60)의 하부 면에 전기적으로 연결될 수 있다. 상기 제1 게이트 전극(35)은 상기 채널층(60) 아래에 배치될 수 있다. 상기 제2 게이트 전극(36)은 상기 채널층(60) 위에 배치될 수 있다. 상기 디플리션 형성층(15)은 상기 채널층(60)의 제1 영역과 제2 영역 사이 아래에 배치될 수 있다. 상기 디플리션 형성층(15)은 상기 채널층(60)과 상기 제1 게이트 전극(35) 사이에 배치될 수 있다.
상기 채널층(60)은 예로서 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 채널층(60)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 채널층(60)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다.
상기 채널층(60)은 제1 질화물 반도체층(61)과 제2 질화물 반도체층(62)을 포함할 수 있다. 상기 제1 질화물 반도체층(61)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 제2 질화물 반도체층(62)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다.
실시 예에 따른 상기 채널층(60)에 의하면, 상기 제1 질화물 반도체층(61)이 GaN 반도체층을 포함하고, 상기 제2 질화물 반도체층(62)이 AlGaN 반도체층을 포함할 수 있다. 상기 제2 질화물 반도체층(62)은 상기 제1 질화물 반도체층(61)과 상기 디플리션 형성층(15) 사이에 배치될 수 있다.
상기 디플리션 형성층(15)은 예로서 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 디플리션 형성층(15)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 디플리션 형성층(15)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다. 상기 디플리션 형성층(15)은 p형 도펀트가 첨가된 질화물 반도체층을 포함할 수 있다. 예로서, 상기 디플리션 형성층(15)은 p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층을 포함할 수 있다. 상기 디플리션 형성층(15)은 예컨대, p-AlxGa1-xN (0≤x≤0.3)의 조성식을 갖는 반도체 물질로 구현된 단일층 또는 다중층을 포함할 수 있다. 상기 디플리션 형성층(15)은 예로서 2~300nm의 두께로 제공될 수 있다.
상기 디플리션 형성층(15)은 상기 채녈층(60)에 제공된 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 상기 디플리션 형성층(15)에 의해 그 위에 위치하는 제2 질화물 반도체층(62) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있고, 그 결과 상기 디플리션 형성층(15)에 대응하는 상기 채널층(60) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 제공될 수 있다. 따라서, 상기 채널층(60)에 제공되는 2차원 전자가스(2DEG) 중 상기 디플리션 형성층(15)이 배치된 위치에 대응되는 영역은 끊어질 수 있다. 상기 채널층(60)에서 2차원 전자가스(2DEG)가 끊어진 영역을 단절영역이라 할 수 있으며, 예로서 상기 제2 질화물 반도체층(62)에 단절영역이 형성될 수 있다. 이러한 단절영역에 의해 상기 박막 트랜지스터(30)는 노멀리-오프(normally-off) 특성을 가질 수 있다. 상기 게이트 전극(33)에 문턱 전압(threshold voltage) 이상의 전압을 인가하면, 단절영역에 2차원 전자가스(2DEG)가 생성되어, 상기 박막 트랜지스터(30)가 온 상태가 된다. 상기 제1 게이트 전극(35)의 상부에 형성된 채널이 온 상태가 되면 상기 채널층(60)에 형성된 2차원 전자가스(2DEG)를 경유하여 전류가 흐를 수 있게 된다. 이에 따라, 상기 제1 게이트 전극(35)과 상기 제2 게이트 전극(36)에 인가되는 전압에 따라 상기 채널층(60)의 제1 영역으로부터 제2 영역으로의 전류 흐름이 제어될 수 있게 된다. 한편, 본 실시 예에 의하면, 상기 채널층(60) 위에 상기 제2 게이트 전극(36)이 배치될 수 있다. 상기 제1 게이트 전극(35)과 상기 제2 게이트 전극(36)은 수직 방향에서 서로 중첩되어 배치될 수 있다. 실시 예에 의하면, 상기 채널층(60)의 하부 및 상부에 상기 제1 게이트 전극(35)과 상기 제2 게이트 전극(36)이 배치됨에 따라 상기 채널층(60)에서의 전류의 흐름을 효율적이고 신뢰성 있게 조절할 수 있게 된다.
상기 지지기판(55)은 투명기판을 포함할 수 있다. 상기 지지기판(55)은 예로서 0.1 mm 내지 3 mm의 두께를 갖는 투명기판으로 구현될 수 있다. 상기 지지기판(55)은 실리콘, 유리, 폴리이미드, 플라스틱을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 지지기판(55)은 플렉시블 기판을 포함할 수 있다.
상기 지지기판(55)은 트랜스퍼(transfer) 공정에서 적용되는 기판으로서 상기 박막 트랜지스터(130)를 지지하는 역할을 수행한다. 또한, 실시 예에 따른 박막 트랜지스터 기판은 상기 지지기판(55)과 상기 박막 트랜지스터(130) 사이에 제공된 본딩층(50)을 포함할 수 있다.
상기 본딩층(50)은 유기물을 포함할 수 있다. 상기 본딩층(50)은 투명물질로 구현될 수 있다. 상기 본딩층(50)은 예로서 투과도가 70% 이상인 물질로 구현될 수 있다. 상기 본딩층(50)은 유기 절연물질을 포함할 수 있다. 상기 본딩층(50)은 아크릴, 벤조시클로부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 상기 본딩층(50)은 예로서 0.5~6㎛의 두께로 제공될 수 있다.
실시 예에 따른 박막 트랜지스터(130)는 상기 채널층(60)의 제1 영역 아래에 배치된 소스 컨택부(31)와 상기 채널층(60)의 제2 영역 아래에 배치된 드레인 컨택부(32)를 포함할 수 있다. 상기 소스 컨택부(31)는 상기 채널층(60)의 제1 영역에 접촉되어 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 채널층(60)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터(130)는 상기 소스 컨택부(31) 아래에 배치된 소스 연결배선(42)과 상기 드레인 컨택부(32) 아래에 배치된 드레인 연결배선(43)을 포함할 수 있다. 또한, 상기 박막 트랜지스터(130)는 상기 제1 게이트 전극(35) 아래에 배치된 게이트 배선(41)을 포함할 수 있다. 상기 소스 연결배선(42)은 상기 소스 컨택부(31)에 전기적으로 연결될 수 있다. 예로서, 상기 소스 연결배선(42)의 상부 면이 상기 소스 컨택부(31)의 하부 면에 접촉되어 배치될 수 있다. 상기 드레인 연결배선(43)은 상기 드레인 컨택부(32)에 전기적으로 연결될 수 있다. 예로서, 상기 드레인 연결배선(43)의 상부 면이 상기 드레인 컨택부(32)의 하부 면에 접촉되어 배치될 수 있다. 상기 게이트 배선(41)은 상기 제1 게이트 전극(35)에 전기적으로 연결될 수 있다. 상기 게이트 배선(41)의 상부 면이 상기 제1 게이트 전극(35)의 하부 면에 접촉되어 배치될 수 있다.
상기 소스 전극(71)은 상기 소스 연결배선(42)에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 소스 연결배선(42)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 소스 전극(71)은 상기 소스 연결배선(42)과 상기 소스 컨택부(31)를 통하여 상기 채널층(60)의 제1 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 드레인 연결배선(43)에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 드레인 연결배선(43)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 드레인 전극(72)은 상기 드레인 연결배선(43)과 상기 드레인 컨택부(32)를 통하여 상기 채널층(60)의 제2 영역에 전기적으로 연결될 수 있다.
상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 채널층(60)과 오믹 접촉하는 물질로 구현될 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 제2 질화물 반도체층(62)과 오믹 접촉하는 물질을 포함할 수 있다. 예로서, 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 예로서 0.1~1㎛의 두께로 제공될 수 있다.
상기 제1 게이트 전극(35)은 상기 디플리션 형성층(15)과 오믹 접촉하는 물질로 구현될 수 있다. 예로서, 상기 제1 게이트 전극(35)은 p형 질화물층과 오믹 접촉하는 금속성 물질로 구현될 수 있다. 상기 제1 게이트 전극(35)은 텅스텐(W), 텅스텐실리콘(WSi2), 티타늄질소(TiN), 탄탈륨(Ta), 탄탈륨질소(TaN), 팔라듐(Pd), 니켈(Ni), 백금(Pt)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 게이트 전극(35)은 예로서 0.1~1㎛의 두께로 제공될 수 있다.
상기 게이트 배선(41)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 게이트 배선(41)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
상기 소스 연결배선(42)과 상기 드레인 연결배선(43)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 연결배선(42)과 상기 드레인 연결배선(43)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
상기 소스 전극(71)과 상기 드레인 전극(72)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 전극(71)과 상기 드레인 전극(72)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 채널층(60) 아래에 배치된 제1 보호막(21)을 포함할 수 있다. 상기 제1 보호막(21)은 상기 제2 질화물 반도체층(62) 아래에 배치될 수 있다. 상기 제1 보호막(21)의 상부 면은 상기 제2 질화물 반도체층(62)의 하부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 소스 컨택부(31)는 상기 제1 보호막(21)을 관통하여 배치될 수 있다. 상기 소스 컨택부(31)는 상기 제1 보호막(21)에 의하여 둘러 싸여 배치될 수 있다. 상기 소스 컨택부(31)는 상기 제1 보호막(21)을 관통하여 배치되고 상기 채널층(60)의 제1 영역에 접촉되어 제공될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)을 관통하여 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)에 의하여 둘러 싸여 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)을 관통하여 배치되고 상기 채널층(60)의 제2 영역에 접촉되어 제공될 수 있다.
상기 제1 보호막(21)은 절연물질로 구현될 수 있다. 상기 제1 보호막(21)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
상기 소스 연결배선(42)은 상기 소스 컨택부(31) 아래에 접촉되어 배치되고 상기 본딩층(50)에 의하여 둘러 싸여 제공될 수 있다. 상기 드레인 연결배선(43)은 상기 드레인 컨택부(32) 아래에 접촉되어 배치되고 상기 본딩층(50)에 의하여 둘러 싸여 제공될 수 있다. 상기 게이트 배선(41)은 상기 제1 게이트 전극(35) 아래에 접촉되어 배치되고 상기 본딩층(50)에 의하여 둘러 싸여 제공될 수 있다.
상기 소스 연결배선(42)의 상부 면은 상기 게이트 배선(41)의 상부 면에 비해 더 높게 배치될 수 있다. 상기 소스 연결배선(42)의 상부 면은 상기 제1 게이트 전극(35)의 하부 면에 비해 더 높게 배치될 수 있다. 상기 드레인 연결배선(43)의 상부 면은 상기 게이트 배선(41)의 상부 면에 비해 더 높게 배치될 수 있다. 상기 드레인 연결배선(43)의 상부 면은 상기 제1 게이트 전극(35)의 하부 면에 비해 더 높게 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제1 보호막(21)과 상기 채널층(60) 위에 배치된 제2 보호막(22)을 포함할 수 있다. 상기 소스 전극(71)은 상기 제1 보호막(21)과 상기 제2 보호막(22)을 관통하여 상기 소스 연결배선(42)에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 제2 보호막(22) 위에 배치된 제1 영역을 포함할 수 있다. 상기 소스 전극(71)은 상기 제2 보호막(22)과 상기 제1 보호막(21)을 관통하는 제2 영역을 포함할 수 있다. 상기 드레인 전극(72)은 상기 제1 보호막(21)과 상기 제2 보호막(22)을 관통하여 상기 드레인 연결배선(43)에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 제2 보호막(22) 위에 배치된 제1 영역을 포함할 수 있다. 상기 드레인 전극(72)은 상기 제2 보호막(22)과 상기 제1 보호막(21)을 관통하는 제2 영역을 포함할 수 있다.
상기 제2 게이트 전극(36)은 상기 제2 보호막(22) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제2 게이트 전극(36)은 상기 제2 보호막(22)을 관통하는 제2 영역을 포함할 수 있다. 상기 제2 게이트 전극(36)은 상기 제2 보호막(22)을 관통하여 상기 채널층(60)의 상부 면에 접촉되어 배치될 수 있다. 상기 제2 게이트 전극(36)은 상기 제1 질화물 반도체층(61)에 샤키 접촉(Schottky contact)될 수 있다. 상기 제2 게이트 전극(36)은 니켈(Ni), 백금(Pt), 금(Au), 팔라듐(Pd)을 포함하는 그룹 중에서 선택된 적어도 하나의 물질 또는 그 합금을 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 샤키 접촉은 상기 채널층(60)에 대한 플라즈마 처리(plasma treatment)에 의하여 구현될 수 있다.
상기 제1 게이트 전극(35)과 상기 제2 게이트 전극(36)은 도 21에 도시된 바와 같이 전기적으로 연결될 수 있다. 실시 예에 따른 박막 트랜지스터(130)는 상기 제1 보호막(21) 아래에 배치되며, 상기 제1 게이트 전극(35)과 전기적으로 연결되며 상기 게이트 배선(41)으로부터 연장되어 배치된 제1 게이트 연결배선(37)을 포함할 수 있다. 또한 실시 예에 따른 박막 트랜지스터(130)는 상기 제2 보호막(22) 위에 배치되며 상기 제2 게이트 전극(36)으로부터 연장되어 배치된 제2 게이트 연결배선(38)을 포함할 수 있다. 상기 제1 게이트 연결배선(37)과 상기 제2 게이트 연결배선(38)은 상기 제1 보호막(21)과 상기 제2 보호막(22)을 관통하여 전기적으로 연결될 수 있다. 예로서, 상기 제1 게이트 전극(35)과 상기 게이트 배선(41)은 동일 공정에서 일체로 형성될 수 있다. 또한, 상기 제1 게이트 전극(35)과 상기 게이트 배선(41)은 서로 다른 공정에서 분리되어 형성되어 전기적으로 연결될 수도 있다.
도 21에 도시된 바와 같이, 상기 채널층(60)과 상기 디플리션 형성층(15)은 서로 동일한 폭으로 형성될 수 있다. 상기 디플리션 형성층(15)의 폭이 상기 채널층(60)의 폭에 비해 작은 경우에는 누설 전류(leakage current)가 발생될 수 있다. 다른 표현으로서, 상기 게이트 전극(35)이 연장되어 배치된 방향을 따라 제공된 상기 채널층(60)의 길이와 상기 디플리션 형성층(15)의 길이가 동일하게 제공될 수 있다.
상기 제1 보호막(21)은 상기 채널층(60)의 하부 면에 접촉되어 배치되며 제1 두께를 갖는 영역과 상기 제2 보호막(22)의 하부 면에 접촉되어 배치되며 제2 두께를 갖는 영역을 포함할 수 있다. 상기 제1 보호막(21)의 제1 두께를 갖는 영역은 상기 채널층(60)의 하부 면과 상기 게이트 배선(41)의 상부 면 사이에 배치될 수 있다. 상기 제1 보호막(21)의 제2 두께를 갖는 영역은 상기 제2 보호막(22)의 하부 면과 상기 소스 연결배선(42)의 상부 면 또는 상기 드레인 연결배선(43)의 상부 면 사이에 배치될 수 있다. 상기 제1 보호막(21)의 제2 두께를 갖는 영역은 상기 제2 보호막(22)의 하부 면과 상기 본딩층(50)의 상부 면 사이에 배치될 수 있다. 상기 제1 보호막(21)의 제1 두께는 제2 두께에 비하여 더 두껍게 제공될 수 있다.
상기 제2 보호막(22)은 절연물질을 포함할 수 있다. 상기 제2 보호막(22)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제2 보호막(22) 위에 배치된 제3 보호막(23)을 포함할 수 있다. 상기 제3 보호막(23)은 상기 소스 전극(71)과 상기 드레인 전극(72) 위에 배치될 수 있다. 상기 제3 보호막(23)은 상기 제2 게이트 전극(36) 위에 배치될 수 있다. 상기 제3 보호막(23)은 상기 드레인 전극(72) 위에 제공된 컨택홀(H3)을 포함할 수 있다.
상기 제3 보호막(23)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 화소전극(80)은 상기 제3 보호막(23) 위에 배치될 수 있다. 상기 화소전극(80)은 상기 제3 보호막(23)에 제공된 컨택홀(H3)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(80)의 하부 면은 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다.
상기 화소전극(80)은 투명 도전성 물질로 구현될 수 있다. 상기 화소전극(80)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 화소전극(80)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
한편, 도 16을 참조하여 설명된 바와 같이 유사하게, 실시 예에 따른 드레인 연결배선(43)의 일부 영역이 상기 드레인 컨택부(32)와 상기 제1 보호막(21) 사이에 배치될 수 있다. 상기 드레인 컨택부(32)를 형성하는 과정에서, 상기 드레인 컨택부(32)의 측면과 상기 제1 보호막(21) 사이에 공간에 제공될 수 있으며, 이 공간에 상기 드레인 연결배선(43)의 일부 영역이 형성될 수 있다. 상기 드레인 컨택부(32)를 형성하기 위하여 상기 제1 보호막(21)에 관통홀을 형성하는 공정에서, 상기 드레인 컨택부(32)를 둘러 싸는 상기 제1 보호막(21)의 측면이 경사지게 형성될 수 있다. 상기 제1 보호막(21)의 측면과 상기 제1 보호막(21)의 상부 면이 이루는 각(a2)은 예각으로 제공될 수 있다. 예를 들어, 상기 제1 보호막(21)의 측면과 상기 제1 보호막(21)의 상부 면이 이루는 각(a2)의 각도는 10도 내지 90도로 제공될 수 있다. 더 바람직하게는, 상기 제1 보호막(21)의 측면과 상기 제1 보호막(21)의 상부 면이 이루는 각(a2)의 각도는 30도 내지 90도로 제공될 수 있다. 상기 제1 보호막(21)의 측면과 상기 드레인 컨택부(32) 사이에는 소정 간격(t2)이 제공될 수 있으며, 예로서 0 내지 3 ㎛의 간격이 제공될 수 있다.
예를 들어, 상기 제1 보호막(21)이 SiO2와 같은 실리콘계 산화물로 구현되는 경우, 상기 제1 보호막(21)은 습식 에칭 또는 건식 에칭에 의하여 에칭이 수행될 수 있다. 습식 에칭에 의하여 에칭이 수행되는 경우, 상기 a2의 각도는 10도 내지 60도 정도로 형성될 수 있으며, 에칭하려는 패턴에 비해 수 ㎛ 이내에서 더 넓은 형상이 제공될 수 있다. 습식 에칭이 수행되는 경우, 상기 a2의 각도는 대략 35도 내지 45도 정도의 각도로 형성될 수 있다. 건식 에칭에 의하여 에칭이 수행되는 경우, 상기 a2의 각도는 60도 내지 90도 정도로 형성될 수 있으며, 에칭하려는 패턴에 유사한 폭의 형상이 제공될 수 있다. 건식 에칭이 수행되는 경우, 상기 a2의 각도는 대략 65도 내지 75도 정도의 각도로 형성될 수 있다.
또한, 도면으로 도시되지는 아니 하였으나, 실시 예에 따른 소스 연결배선(42)의 일부 영역이 소스 컨택부(31)와 제1 보호막(21) 사이에 배치될 수 있다. 상기 소스 컨택부(31)를 형성하는 과정에서, 상기 소스 컨택부(31)의 측면과 상기 제1 보호막(21) 사이에 공간에 제공될 수 있으며, 이 공간에 상기 소스 연결배선(43)의 일부 영역이 형성될 수 있다. 실시 예에 의하면, 상기 채널층(60)이 식각 공정을 통해 형성되므로, 상기 채널층(60)의 측면과 상기 채널층(60)의 하부 면이 이루는 각(a1)이 예각으로 제공될 수 있다. 예를 들어, 상기 채널층(60)의 측면과 상기 채널층(60)의 하부면이 이루는 각(a1)의 각도는 30도 내지 90도로 제공될 수 있다. 상기 제1 질화물 반도체층(61)의 상부면이 하부면에 비하여 더 짧게 제공될 수 있다. 상기 제2 질화물 반도체층(62)의 상부면이 하부면에 비하여 더 짧게 제공될 수 있다. 상기 제1 질화물 반도체층(61)의 하부면과 상기 제2 질화물 반도체층(62)의 상부면이 같은 길이로 제공될 수 있다. 상기 채널층(60)을 식각하여 형성하는 공정에서, 상기 채널층(60)의 끝단 영역에서 일부 과식각이 발생될 수 있다. 이에 따라, 상기 제1 보호막(21)의 상부면에 단차가 제공될 수 있다. 즉, 상기 제1 보호막(21)은 상기 채널층(60) 하부에 배치된 영역과 상기 채널층(60)이 배치되지 않은 영역의 두께가 서로 다르게 제공될 수도 있다. 예로서, 상기 단차의 두께(t1)는 0~1㎛ 정도로 제공될 수 있다. 이에 따라, 상기 제1 보호막(21) 위에 배치된 제2 보호막(22)의 하부 면이 상기 채널층(60)의 하부 면 아래로 연장되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 컬러필터 기판에는 공통전극이 제공될 수 있으며, 공통전극과 박막 트랜지스터 기판에 제공된 화소전극 간에 인가되는 전압 차에 의하여 그 사이에 배치된 액정층의 배열이 조절되고 해당 화소의 광 투과량을 제어할 수 있게 된다. 이와 같은 구조를 갖는 액정표시 패널은 수직 전계형 액정표시 패널로 지칭될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 22는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 22에 도시된 박막 트랜지스터 기판은 이중 게이트 구조를 갖는 박막 트랜지스터가 적용된 실시 예로서, 도 1 내지 도 21을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
도 20 및 도 21을 참조하여 설명된 박막 트랜지스터 기판은 수직 전계형 액정표시 패널에 적용될 수 있는 것이다. 박막 트랜지스터 기판에는 화소전극(80)이 배치되고 화소전극(80)과 함께 화소에 전계를 형성하는 공통전극은 별도의 컬러필터 기판에 제공됨으로써 수직 전계형 액정표시 패널을 구현할 수 있는 것이다. 한편, 도 22를 참조하여 설명되는 박막 트랜지스터 기판은 수평 전계형 액정표시 패널에 적용될 수 있는 것이다.
실시 예에 따른 박막 트랜지스터 기판은, 도 22에 도시된 바와 같이, 화소전극(81), 공통전극(85), 제4 보호막(24)을 포함할 수 있다.
상기 공통전극(85)은 제3 보호막(23) 위에 배치될 수 있다. 상기 제4 보호막(24)은 상기 제3 보호막(23) 위에 배치될 수 있다. 상기 제4 보호막(24)은 상기 공통전극(85)과 상기 제3 보호막(23) 위에 배치될 수 있다. 상기 공통전극(85)은 상기 제3 보호막(23)과 상기 제4 보호막(24) 사이에 배치될 수 있다. 또한, 상기 제4 보호막(24)은 상기 제3 보호막(23)을 통하여 노출된 드레인 전극(72) 위에도 제공될 수 있다. 상기 화소전극(81)은 상기 제4 보호막(24) 위에 배치될 수 있다. 상기 화소전극(81)의 일부 영역은 상기 제4 보호막(24)에 제공된 제4 컨택홀(H4)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(81)의 일부 영역은 상기 제4 컨택홀(H4)을 통하여 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다. 상기 화소전극(81)은 상기 제3 보호막(23)과 상기 제4 보호막(24)을 관통하여 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다. 상기 화소전극(81)의 일부 영역과 상기 공통전극(85)의 일부 영역이 수직 방향으로 서로 중첩되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 게이트 배선(41)과 데이터 배선(73)이 교차되는 영역에 배치된 복수의 박막 트랜지스터(130)를 포함할 수 있다. 상기 게이트 배선(41)과 상기 데이터 배선(73)에 의하여 정의되는 영역에 상기 화소전극(81)이 배치될 수 있다. 상기 화소전극(81)은 핑거 형상으로 연장된 부분을 포함할 수 있다. 상기 화소전극(81)의 일부 영역은 상기 게이트 배선(41)과 중첩되어 배치될 수 있다.
상기 공통전극(85)은 투명 도전성 물질로 구현될 수 있다. 상기 공통전극(85)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 공통전극(85)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 화소전극(81)은 투명 도전성 물질로 구현될 수 있다. 상기 화소전극(81)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 화소전극(81)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 제4 보호막(24)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 실시 예에 따른 박막 트랜지스터 기판은 상기 공통전극(85)과 상기 화소전극(81) 간에 인가되는 전압 차에 의하여 액정층의 배열이 조절되고 해당 화소의 광 투과량을 제어할 수 있게 된다. 이와 같은 구조를 갖는 액정표시 패널은 수평 전계형 액정표시 패널, 횡 전계형 액정표시 패널, 또는 IPS(In Plane Switching) 액정표시 패널로 지칭될 수 있다. 액정표시 패널은 자체에 광원이 없으므로 액정표시 패널에 빛을 공급하는 라이트 유닛이 제공됨으로써 표시장치를 구현할 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 23은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 23에 도시된 박막 트랜지스터 기판은 이중 게이트 구조를 갖는 박막 트랜지스터가 적용된 실시 예로서, 도 1 내지 도 22를 참조하여 설명된 부분과 중복되는 부분에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 화소전극(82), 공통전극(85), 금속층(90), 터치패널 하부전극(91), 터치패널 상부전극(92)을 포함할 수 있다.
상기 공통전극(85)은 제3 보호막(23) 위에 배치될 수 있다. 상기 화소전극(82)은 제4 보호막(24) 위에 배치될 수 있다. 상기 화소전극(82)은 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(82)과 상기 드레인 전극(72) 사이에는 금속층(90)이 제공될 수 있다. 상기 금속층(90)은 상기 제3 보호막(23)을 통하여 노출된 상기 드레인 전극(72)에 접촉되어 배치될 수 있다. 상기 화소전극(82)의 일부 영역은 상기 제4 보호막(24)에 제공된 제5 컨택홀(H5)을 통하여 상기 금속층(90)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제4 보호막(24) 위에 터치패널 상부전극(92)이 제공될 수 있으며, 상기 터치패널 상부전극(92) 아래에 상기 터치패널 하부전극(91)이 배치될 수 있다. 상기 터치패널 하부전극(91)은 제3 보호막(23) 위에 배치될 수 있으며, 상기 공통전극(85)에 전기적으로 연결될 수 있다. 상기 터치패널 하부전극(91)은 상기 공통전극(85)과 상기 제4 보호막(24) 사이에 배치될 수 있다. 상기 터치패널 상부전극(92)은 상기 터치패널 하부전극(91)과 수직 방향으로 서로 중첩되어 배치될 수 있다.
상기 터치패널 상부전극(92)과 상기 터치패널 하부전극(91)은 표시패널 내에 제공된 인셀 터치패널을 구성할 수 있다. 이에 따라 실시 예에 따른 박막 트랜지스터 기판은 인셀 터치패널을 이용하여 외부로부터의 표시패널 접촉 여부를 검출할 수 있게 된다.
상기 공통전극(85)은 투명 도전성 물질로 구현될 수 있다. 상기 공통전극(85)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 공통전극(85)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 화소전극(82)은 투명 도전성 물질로 구현될 수 있다. 상기 화소전극(82)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 화소전극(82)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 터치패널 하부전극(91), 상기 터치패널 상부전극(92)는 투명 도전성 물질로 구현될 수 있다. 상기 화소전극(82)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 화소전극(82)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 인셀 터치패널 일체형 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 인셀 터치패널 일체형 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 실시 예에 따른 인셀 터치패널 일체형 박막 트랜지스터 기판은 상기 공통전극(85)과 상기 화소전극(82) 간에 인가되는 전압 차에 의하여 액정층의 배열이 조절되고 해당 화소의 광 투과량을 제어할 수 있게 된다. 이와 같은 구조를 갖는 인셀 터치패널 일체형 액정표시 패널은 수평 전계형 액정표시 패널, 횡 전계형 액정표시 패널, 또는 IPS(In Plane Switching) 액정표시 패널로 지칭될 수 있다. 인셀 터치패널 일체형 액정표시 패널은 자체에 광원이 없으므로 인셀 터치패널 일체형 액정표시 패널에 빛을 공급하는 라이트 유닛이 제공됨으로써 표시장치를 구현할 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 24는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 24에 도시된 박막 트랜지스터 기판은 채널층의 리세스된 영역에 게이트가 배치된 구조를 갖는 박막 트랜지스터가 적용된 실시 예로서 도 1 내지 도 23을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은, 도 24에 도시된 바와 같이, 지지기판(55)과 상기 지지기판(55) 위에 배치된 박막 트랜지스터(230), 상기 박막 트랜지스터(230)에 전기적으로 연결된 화소전극(80)을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터(230)는 게이트 전극(233), 채널층(260), 소스 전극(71), 드레인 전극(72)을 포함할 수 있다. 상기 소스 전극(71)은 상기 채널층(260)의 제1 영역에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 채널층(260)의 하부 면에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 채널층(260)의 제2 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 채널층(260)의 하부 면에 전기적으로 연결될 수 있다. 상기 게이트 전극(233)은 상기 채널층(260) 아래에 배치될 수 있다.
상기 채널층(260)은 하부 면에 상부 방향으로 함몰된 리세스 영역을 포함할 수 있다. 상기 게이트 전극(233)은 상기 채널층(60)의 리세스된 영역에 배치될 수 있다.
상기 채널층(260)은 예로서 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 채널층(260)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 채널층(260)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다.
상기 채널층(260)은 제1 질화물 반도체층(261)과 제2 질화물 반도체층(262)을 포함할 수 있다. 상기 제1 질화물 반도체층(261)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 제2 질화물 반도체층(262)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 제2 질화물 반도체층(262)의 하부 면에 상부 방향으로 함몰된 리세스 영역에 제공될 수 있다. 상기 게이트 전극(233)은 상기 제2 질화물 반도체층(262)의 리세스 영역에 배치될 수 있다. 상기 게이트 전극(233)의 상부 면이 상기 제2 질화물 반도체층(262)의 최 하부 면에 비해 더 높게 배치될 수 있다. 상기 게이트 전극(233)과 상기 제2 질화물 반도체층(262)은 샤키 접촉(Schottky contact)될 수 있다.
실시 예에 따른 상기 채널층(260)에 의하면, 상기 제1 질화물 반도체층(261)이 GaN 반도체층을 포함하고, 상기 제2 질화물 반도체층(262)이 AlGaN 반도체층을 포함할 수 있다.
상기 지지기판(55)은 투명기판을 포함할 수 있다. 상기 지지기판(55)은 예로서 0.1 mm 내지 3 mm의 두께를 갖는 투명기판으로 구현될 수 있다. 상기 지지기판(55)은 실리콘, 유리, 폴리이미드, 플라스틱을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 지지기판(55)은 플렉시블 기판을 포함할 수 있다.
상기 지지기판(55)은 트랜스퍼(transfer) 공정에서 적용되는 기판으로서 상기 박막 트랜지스터(230)를 지지하는 역할을 수행한다. 또한, 실시 예에 따른 박막 트랜지스터 기판은 상기 지지기판(55)과 상기 박막 트랜지스터(230) 사이에 제공된 본딩층(50)을 포함할 수 있다.
상기 본딩층(50)은 유기물을 포함할 수 있다. 상기 본딩층(50)은 투명물질로 구현될 수 있다. 상기 본딩층(50)은 예로서 투과도가 70% 이상인 물질로 구현될 수 있다. 상기 본딩층(50)은 유기 절연물질을 포함할 수 있다. 상기 본딩층(50)은 아크릴, 벤조시클로부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 상기 본딩층(50)은 예로서 0.5~6㎛의 두께로 제공될 수 있다.
실시 예에 따른 박막 트랜지스터(230)는 상기 채널층(260)의 제1 영역 아래에 배치된 소스 컨택부(31)와 상기 채널층(260)의 제2 영역 아래에 배치된 드레인 컨택부(32)를 포함할 수 있다. 상기 소스 컨택부(31)는 상기 채널층(260)의 제1 영역에 접촉되어 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 채널층(260)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터(230)는 상기 소스 컨택부(31) 아래에 배치된 소스 연결배선(42)과 상기 드레인 컨택부(32) 아래에 배치된 드레인 연결배선(43)을 포함할 수 있다. 또한, 상기 박막 트랜지스터(230)는 상기 게이트 전극(233) 아래에 배치된 게이트 배선(41)을 포함할 수 있다. 상기 소스 연결배선(42)은 상기 소스 컨택부(31)에 전기적으로 연결될 수 있다. 예로서, 상기 소스 연결배선(42)의 상부 면이 상기 소스 컨택부(31)의 하부 면에 접촉되어 배치될 수 있다. 상기 드레인 연결배선(43)은 상기 드레인 컨택부(32)에 전기적으로 연결될 수 있다. 예로서, 상기 드레인 연결배선(43)의 상부 면이 상기 드레인 컨택부(32)의 하부 면에 접촉되어 배치될 수 있다. 상기 게이트 배선(41)은 상기 게이트 전극(233)에 전기적으로 연결될 수 있다. 상기 게이트 배선(41)의 상부 면이 상기 게이트 전극(233)의 하부 면에 접촉되어 배치될 수 있다.
상기 소스 전극(71)은 상기 소스 연결배선(42)에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 소스 연결배선(42)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 소스 전극(71)은 상기 소스 연결배선(42)과 상기 소스 컨택부(31)를 통하여 상기 채널층(260)의 제1 영역에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 드레인 연결배선(43)에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 드레인 연결배선(43)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 드레인 전극(72)은 상기 드레인 연결배선(43)과 상기 드레인 컨택부(32)를 통하여 상기 채널층(260)의 제2 영역에 전기적으로 연결될 수 있다.
상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 채널층(260)과 오믹 접촉하는 물질로 구현될 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 상기 제2 질화물 반도체층(262)과 오믹 접촉하는 물질을 포함할 수 있다. 예로서, 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 컨택부(31)와 상기 드레인 컨택부(32)는 예로서 0.1~1㎛의 두께로 제공될 수 있다.
상기 게이트 전극(233)은 상기 채널층(260)과 샤키 접촉하는 물질로 구현될 수 있다. 상기 게이트 전극(233)은 상기 제2 질화물 반도체층(262)과 샤키 접촉되는 물질로 구현될 수 있다. 상기 게이트 전극(233)은 니켈(Ni), 백금(Pt), 금(Au), 팔라듐(Pd)을 포함하는 그룹 중에서 선택된 적어도 하나의 물질 또는 그 합금을 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 샤키 접촉은 상기 채널층(260)에 대한 플라즈마 처리(palsma treatment)에 의하여 구현될 수 있다. 상기 플라즈마 처리는 예로서 불소(F) 이온 처리가 적용될 수 있다. 이에 따라, 실시 예에 따른 박막 트랜지스터(230)는 상기 샤키 접촉에 의하여 문턱 전압이 제공될 수 있으며 노멀리 오프(normally off) 특성을 가질 수 있다. 상기 게이트 전극(233)에 문턱 전압 이상의 전압을 인가하면 상기 게이트 전극(233)의 상부에 형성된 채널이 온 상태가 되어 상기 채널층(260)에 전류가 흐를 수 있게 된다.
상기 게이트 배선(41)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 게이트 배선(41)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
상기 소스 연결배선(42)과 상기 드레인 연결배선(43)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 연결배선(42)과 상기 드레인 연결배선(43)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
상기 소스 전극(71)과 상기 드레인 전극(72)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 소스 전극(71)과 상기 드레인 전극(72)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 채널층(260) 아래에 배치된 제1 보호막(21)을 포함할 수 있다. 상기 제1 보호막(21)은 상기 제2 질화물 반도체층(262) 아래에 배치될 수 있다. 상기 제1 보호막(21)의 상부 면은 상기 제2 질화물 반도체층(262)의 하부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 소스 컨택부(31)는 상기 제1 보호막(21)을 관통하여 배치될 수 있다. 상기 소스 컨택부(31)는 상기 제1 보호막(21)에 의하여 둘러 싸여 배치될 수 있다. 상기 소스 컨택부(31)는 상기 제1 보호막(21)을 관통하여 배치되고 상기 채널층(260)의 제1 영역에 접촉되어 제공될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)을 관통하여 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)에 의하여 둘러 싸여 배치될 수 있다. 상기 드레인 컨택부(32)는 상기 제1 보호막(21)을 관통하여 배치되고 상기 채널층(260)의 제2 영역에 접촉되어 제공될 수 있다.
상기 제1 보호막(21)은 절연물질로 구현될 수 있다. 상기 제1 보호막(21)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
상기 소스 연결배선(42)은 상기 소스 컨택부(31) 아래에 접촉되어 배치되고 상기 본딩층(50)에 의하여 둘러 싸여 제공될 수 있다. 상기 드레인 연결배선(43)은 상기 드레인 컨택부(32) 아래에 접촉되어 배치되고 상기 본딩층(50)에 의하여 둘러 싸여 제공될 수 있다. 상기 게이트 배선(41)은 상기 게이트 전극(233) 아래에 접촉되어 배치되고 상기 본딩층(50)에 의하여 둘러 싸여 제공될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제1 보호막(21)과 상기 채널층(260) 위에 배치된 제2 보호막(22)을 포함할 수 있다. 상기 소스 전극(71)은 상기 제1 보호막(21)과 상기 제2 보호막(22)을 관통하여 상기 소스 연결배선(42)에 전기적으로 연결될 수 있다. 상기 소스 전극(71)은 상기 제2 보호막(22) 위에 배치된 제1 영역을 포함할 수 있다. 상기 소스 전극(71)은 상기 제2 보호막(22)과 상기 제1 보호막(21)을 관통하는 제2 영역을 포함할 수 있다. 상기 드레인 전극(72)은 상기 제1 보호막(21)과 상기 제2 보호막(22)을 관통하여 상기 드레인 연결배선(43)에 전기적으로 연결될 수 있다. 상기 드레인 전극(72)은 상기 제2 보호막(22) 위에 배치된 제1 영역을 포함할 수 있다. 상기 드레인 전극(72)은 상기 제2 보호막(22)과 상기 제1 보호막(21)을 관통하는 제2 영역을 포함할 수 있다.
상기 제2 보호막(22)은 절연물질을 포함할 수 있다. 상기 제2 보호막(22)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제2 보호막(22) 위에 배치된 제3 보호막(23)을 포함할 수 있다. 상기 제3 보호막(23)은 상기 소스 전극(71)과 상기 드레인 전극(72) 위에 배치될 수 있다. 상기 제3 보호막(23)은 상기 드레인 전극(72) 위에 제공된 컨택홀(H3)을 포함할 수 있다.
상기 제3 보호막(23)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 의하면, 상기 화소전극(80)은 상기 제3 보호막(23) 위에 배치될 수 있다. 상기 화소전극(80)은 상기 제3 보호막(23)에 제공된 컨택홀(H3)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(80)의 하부 면은 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다.
상기 화소전극(80)은 투명 도전성 물질로 구현될 수 있다. 상기 화소전극(80)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 화소전극(80)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 컬러필터 기판에는 공통전극이 제공될 수 있으며, 공통전극과 박막 트랜지스터 기판에 제공된 화소전극 간에 인가되는 전압 차에 의하여 그 사이에 배치된 액정층의 배열이 조절되고 해당 화소의 광 투과량을 제어할 수 있게 된다. 이와 같은 구조를 갖는 액정표시 패널은 수직 전계형 액정표시 패널로 지칭될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 25는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 25에 도시된 박막 트랜지스터 기판은 채널층의 리세스된 영역에 게이트가 배치된 구조를 갖는 박막 트랜지스터가 적용된 실시 예로서 도 1 내지 도 24를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
도 24를 참조하여 설명된 박막 트랜지스터 기판은 수직 전계형 액정표시 패널에 적용될 수 있는 것이다. 한편, 도 25를 참조하여 설명되는 박막 트랜지스터 기판은 수평 전계형 액정표시 패널에 적용될 수 있는 것이다.
실시 예에 따른 박막 트랜지스터 기판은, 도 25에 도시된 바와 같이, 화소전극(81), 공통전극(85), 제4 보호막(24)을 포함할 수 있다.
상기 공통전극(85)은 제3 보호막(23) 위에 배치될 수 있다. 상기 제4 보호막(24)은 상기 제3 보호막(23) 위에 배치될 수 있다. 상기 제4 보호막(24)은 상기 공통전극(85)과 상기 제3 보호막(23) 위에 배치될 수 있다. 상기 공통전극(85)은 상기 제3 보호막(23)과 상기 제4 보호막(24) 사이에 배치될 수 있다. 또한, 상기 제4 보호막(24)은 상기 제3 보호막(23)을 통하여 노출된 드레인 전극(72) 위에도 제공될 수 있다. 상기 화소전극(81)은 상기 제4 보호막(24) 위에 배치될 수 있다. 상기 화소전극(81)의 일부 영역은 상기 제4 보호막(24)에 제공된 제4 컨택홀(H4)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(81)의 일부 영역은 상기 제4 컨택홀(H4)을 통하여 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다. 상기 화소전극(81)은 상기 제3 보호막(23)과 상기 제4 보호막(24)을 관통하여 상기 드레인 전극(72)의 상부 면에 접촉되어 배치될 수 있다. 상기 화소전극(81)의 일부 영역과 상기 공통전극(85)의 일부 영역이 수직 방향으로 서로 중첩되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 게이트 배선(41)과 데이터 배선(73)이 교차되는 영역에 배치된 복수의 박막 트랜지스터(230)를 포함할 수 있다. 상기 게이트 배선(41)과 상기 데이터 배선(73)에 의하여 정의되는 영역에 상기 화소전극(81)이 배치될 수 있다. 상기 화소전극(81)은 핑거 형상으로 연장된 부분을 포함할 수 있다. 상기 화소전극(81)의 일부 영역은 상기 게이트 배선(41)과 중첩되어 배치될 수 있다.
상기 공통전극(85)은 투명 도전성 물질로 구현될 수 있다. 상기 공통전극(85)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 공통전극(85)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 화소전극(81)은 투명 도전성 물질로 구현될 수 있다. 상기 화소전극(81)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 화소전극(81)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 제4 보호막(24)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 실시 예에 따른 박막 트랜지스터 기판은 상기 공통전극(85)과 상기 화소전극(81) 간에 인가되는 전압 차에 의하여 액정층의 배열이 조절되고 해당 화소의 광 투과량을 제어할 수 있게 된다. 이와 같은 구조를 갖는 액정표시 패널은 수평 전계형 액정표시 패널, 횡 전계형 액정표시 패널, 또는 IPS(In Plane Switching) 액정표시 패널로 지칭될 수 있다. 액정표시 패널은 자체에 광원이 없으므로 액정표시 패널에 빛을 공급하는 라이트 유닛이 제공됨으로써 표시장치를 구현할 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 26은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 26에 도시된 박막 트랜지스터 기판은 채널층의 리세스된 영역에 게이트가 배치된 구조를 갖는 박막 트랜지스터가 적용된 실시 예로서 도 1 내지 도 25를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 화소전극(82), 공통전극(85), 금속층(90), 터치패널 하부전극(91), 터치패널 상부전극(92)을 포함할 수 있다.
상기 공통전극(85)은 제3 보호막(23) 위에 배치될 수 있다. 상기 화소전극(82)은 제4 보호막(24) 위에 배치될 수 있다. 상기 화소전극(82)은 드레인 전극(72)에 전기적으로 연결될 수 있다. 상기 화소전극(82)과 상기 드레인 전극(72) 사이에는 금속층(90)이 제공될 수 있다. 상기 금속층(90)은 상기 제3 보호막(23)을 통하여 노출된 상기 드레인 전극(72)에 접촉되어 배치될 수 있다. 상기 화소전극(82)의 일부 영역은 상기 제4 보호막(24)에 제공된 제5 컨택홀(H5)을 통하여 상기 금속층(90)을 통하여 상기 드레인 전극(72)에 전기적으로 연결될 수 있다.
실시 예에 의하면, 상기 제4 보호막(24) 위에 터치패널 상부전극(92)이 제공될 수 있으며, 상기 터치패널 상부전극(92) 아래에 상기 터치패널 하부전극(91)이 배치될 수 있다. 상기 터치패널 하부전극(91)은 제3 보호막(23) 위에 배치될 수 있으며, 상기 공통전극(85)에 전기적으로 연결될 수 있다. 상기 터치패널 하부전극(91)은 상기 공통전극(85)과 상기 제4 보호막(24) 사이에 배치될 수 있다. 상기 터치패널 상부전극(92)은 상기 터치패널 하부전극(91)과 수직 방향으로 서로 중첩되어 배치될 수 있다.
상기 터치패널 상부전극(92)과 상기 터치패널 하부전극(91)은 표시패널 내에 제공된 인셀 터치패널을 구성할 수 있다. 이에 따라 실시 예에 따른 박막 트랜지스터 기판은 인셀 터치패널을 이용하여 외부로부터의 표시패널 접촉 여부를 검출할 수 있게 된다.
상기 공통전극(85)은 투명 도전성 물질로 구현될 수 있다. 상기 공통전극(85)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 공통전극(85)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 화소전극(82)은 투명 도전성 물질로 구현될 수 있다. 상기 화소전극(82)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 화소전극(82)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
상기 터치패널 하부전극(91), 상기 터치패널 상부전극(92)은 투명 도전성 물질로 구현될 수 있다. 상기 화소전극(82)은 예로서 투명 도전성 산화막으로 구현될 수 있다. 상기 화소전극(82)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), AGZO(Aluminum Gallium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminum Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), ATO(Antimony Tin Oxide), GZO(Gallium Zinc Oxide), IZON(IZO Nitride) 중에서 선택된 적어도 하나의 물질을 포함할 수 있다.
실시 예에 따른 인셀 터치패널 일체형 박막 트랜지스터 기판은 컬러필터 기판과 합착되어 액정표시 패널을 제공할 수 있다. 인셀 터치패널 일체형 박막 트랜지스터 기판과 컬러필터 기판 사이에는 액정층이 제공될 수 있다. 실시 예에 따른 인셀 터치패널 일체형 박막 트랜지스터 기판은 상기 공통전극(85)과 상기 화소전극(82) 간에 인가되는 전압 차에 의하여 액정층의 배열이 조절되고 해당 화소의 광 투과량을 제어할 수 있게 된다. 이와 같은 구조를 갖는 인셀 터치패널 일체형 액정표시 패널은 수평 전계형 액정표시 패널, 횡 전계형 액정표시 패널, 또는 IPS(In Plane Switching) 액정표시 패널로 지칭될 수 있다. 인셀 터치패널 일체형 액정표시 패널은 자체에 광원이 없으므로 인셀 터치패널 일체형 액정표시 패널에 빛을 공급하는 라이트 유닛이 제공됨으로써 표시장치를 구현할 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 27은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 포함하는 표시장치의 예를 나타낸 블록도이다.
실시 예에 따른 표시장치는, 도 27에 도시된 바와 같이, 표시패널(1100), 라이트 유닛(1200), 패널 구동부(1300)를 포함할 수 있다.
상기 표시패널(1100)은 도 1 내지 도 26을 참조하여 설명된 박막 트랜지스터 기판 중의 어느 하나와, 상기 박막 트랜지스터 기판 위에 배치된 컬러필터 기판을 포함할 수 있다. 상기 표시패널(1100)은 상기 박막 트랜지스터 기판과 상기 컬러필터 기판 사이에 배치된 액정층을 포함할 수 있다.
상기 라이트 유닛(1200)은 상기 표시패널(1100) 아래에 배치될 수 있으며 상기 표시패널(1100)에 빛을 공급할 수 있다. 상기 패널 구동부(1300)는 상기 표시패널(1100)에 구동 신호를 제공할 수 있다. 상기 패널 구동부(1300)는 상기 표시패널(1100)에 제공된 복수 화소의 광 투과율을 제어할 수 있으며, 상기 라이트 유닛(1200)으로부터 제공되는 빛을 이용하여 상기 표시패널(1100)에 영상이 표시될 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 28은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 29는 도 28에 도시된 박막 트랜지스터 기판의 D-D 선에 따른 단면도이고, 도 30은 도 28에 도시된 박막 트랜지스터 기판의 E-E 선에 따른 단면도이다.
도 1 내지 도 27을 참조하여 설명된 실시 예는 액정 표시장치에 적용될 수 있는 박막 트랜지스터 기판에 관한 것이며, 도 28 내지 도 30을 참조하여 설명되는 박막 트랜지스터 기판은 유기발광 표시장치에 적용될 수 있는 것이다.
실시 예에 따른 박막 트랜지스터 기판은 스위칭 박막 트랜지스터(330)와 구동 박막 트랜지스터(430)를 포함할 수 있다. 상기 스위칭 박막 트랜지스터(330)는 게이트 라인(341)과 데이터 라인(373)으로부터 신호를 인가 받을 수 있으며, 해당 화소에 게이트 신호 및 데이터 신호를 제공할 수 있다. 상기 스위칭 박막 트랜지스터(330)는 제1 게이트 전극(333), 제1 소스 전극(371), 제1 드레인 전극(372)을 포함할 수 있다. 상기 구동 박막 트랜지스터(430)는 제2 게이트 전극(433), 제2 소스 전극(471), 제2 드레인 전극(472)을 포함할 수 있다. 상기 구동 박막 트랜지스터(430)의 상기 제2 게이트 전극(433)은 상기 스위칭 박막 트랜지스터(330)의 상기 제1 드레인 전극(372)과 전기적으로 연결될 수 있다. 상기 구동 박막 트랜지스터(430)의 상기 제2 소스 전극(471)은 구동 전원배선(Vdd, 474)에 연결될 수 있다. 상기 스위칭 박막 트랜지스터(330)와 상기 구동 박막 트랜지스터(430)의 동작에 대해서는 도 31을 참조하여 뒤에서 다시 설명하기로 한다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은, 도 28 내지 도 30에 도시된 바와 같이, 지지기판(355)과 상기 지지기판(355) 위에 배치된 상기 스위칭 박막 트랜지스터(330), 상기 구동 박막 트랜지스터(430), 상기 구동 박막 트랜지스터(430)에 전기적으로 연결된 발광층(488)을 포함할 수 있다.
실시 예에 따른 스위칭 박막 트랜지스터(330)는 제1 디플리션 형성층(depletion forming layer, 315), 제1 게이트 전극(333), 제1 채널층(360), 제1 소스 전극(371), 제1 드레인 전극(372)을 포함할 수 있다. 상기 제1 소스 전극(371)은 상기 제1 채널층(360)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제1 채널층(360)의 하부 면에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 채널층(360)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 채널층(360)의 하부 면에 전기적으로 연결될 수 있다. 상기 제1 게이트 전극(333)은 상기 제1 채널층(360) 아래에 배치될 수 있다. 상기 제1 디플리션 형성층(315)은 상기 제1 채널층(360)의 제1 영역과 제2 영역 사이 아래에 배치될 수 있다. 상기 제1 디플리션 형성층(315)은 상기 제1 채널층(360)과 상기 제1 게이트 전극(333) 사이에 배치될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(430)는 제2 디플리션 형성층(depletion forming layer, 415), 제2 게이트 전극(433), 제2 채널층(460), 제2 소스 전극(471), 제2 드레인 전극(472)을 포함할 수 있다. 상기 제2 소스 전극(471)은 상기 제2 채널층(460)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제2 채널층(460)의 하부 면에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 채널층(460)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 채널층(460)의 하부 면에 전기적으로 연결될 수 있다. 상기 제2 게이트 전극(433)은 상기 제2 채널층(460) 아래에 배치될 수 있다. 상기 제2 디플리션 형성층(415)은 상기 제2 채널층(460)의 제1 영역과 제2 영역 사이 아래에 배치될 수 있다. 상기 제2 디플리션 형성층(415)은 상기 제2 채널층(460)과 상기 제2 게이트 전극(433) 사이에 배치될 수 있다.
상기 스위칭 박막 트랜지스터(330)와 상기 구동 박막 트랜지스터(430)의 구조는 서로 유사하며, 상기 구동 박막 트랜지스터(430)를 설명함에 있어 상기 스위칭 박막 트랜지스터(330)를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
상기 제1 채널층(360)과 상기 제2 채널층(460)은 예로서 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 제1 채널층(360)과 상기 제2 채널층(460)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 제1 채널층(360)과 상기 제2 채널층(460)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다. 상기 제1 채널층(360)과 상기 제2 채널층(460)은 서로 다른 물질로 형성될 수도 있다.
상기 제1 채널층(360)과 상기 제2 채널층(460) 각각은 제1 질화물 반도체층(361, 461)과 제2 질화물 반도체층(362, 462)을 포함할 수 있다. 상기 제1 질화물 반도체층(361. 461)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 제2 질화물 반도체층(362, 462)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다.
실시 예에 따른 상기 제1 채널층(360)과 상기 제2 채널층(460)에 의하면, 상기 제1 질화물 반도체층(361, 461)이 GaN 반도체층을 포함하고, 상기 제2 질화물 반도체층(362, 462)이 AlGaN 반도체층을 포함할 수 있다. 상기 제1 채널층(360)의 상기 제2 질화물 반도체층(362)은 상기 제1 질화물 반도체층(361)과 상기 제1 디플리션 형성층(315) 사이에 배치될 수 있다. 상기 제2 채널층(460)의 상기 제2 질화물 반도체층(462)은 상기 제1 질화물 반도체층(461)과 상기 제2 디플리션 형성층(415) 사이에 배치될 수 있다.
상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예로서 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 p형 도펀트가 첨가된 질화물 반도체층을 포함할 수 있다. 예로서, 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층을 포함할 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예컨대, p-AlxGa1-xN (0≤x≤0.3)의 조성식을 갖는 반도체 물질로 구현된 단일층 또는 다중층을 포함할 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예로서 2~300nm의 두께로 제공될 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 서로 다른 물질을 포함할 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)에 첨가된 물질과 첨가된 물질의 첨가량은 서로 다를 수 있다.
상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 상기 제1 채녈층(360)과 상기 제2 채널층(460)에 제공된 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 상기 제1 디플리션 형성층(315)에 의해 그 위에 위치하는 제2 질화물 반도체층(362) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있고, 그 결과 상기 제1 디플리션 형성층(315)에 대응하는 상기 제1 채널층(360) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 제공될 수 있다. 따라서, 상기 제1 채널층(360)에 제공되는 2차원 전자가스(2DEG) 중 상기 제1 디플리션 형성층(315)이 배치된 위치에 대응되는 영역은 끊어질 수 있다. 상기 제1 채널층(360)에서 2차원 전자가스(2DEG)가 끊어진 영역을 단절영역이라 할 수 있으며, 예로서 상기 제2 질화물 반도체층(362)에 단절영역이 형성될 수 있다. 이러한 단절영역에 의해 상기 스위칭 박막 트랜지스터(330)는 노멀리-오프(normally-off) 특성을 가질 수 있다. 상기 제1 게이트 전극(333)에 문턱 전압(threshold voltage) 이상의 전압을 인가하면, 단절영역에 2차원 전자가스(2DEG)가 생성되어, 상기 스위칭 박막 트랜지스터(330)가 온 상태가 된다. 상기 제1 게이트 전극(333)의 상부에 형성된 채널이 온 상태가 되면 상기 제1 채널층(360)에 형성된 2차원 전자가스(2DEG)를 경유하여 전류가 흐를 수 있게 된다. 이에 따라, 상기 제1 게이트 전극(333)에 인가되는 전압에 따라 상기 제1 채널층(360)의 제1 영역으로부터 제2 영역으로의 전류 흐름이 제어될 수 있게 된다. 상기 제2 디플리션 형성층(415)은 상기 제1 디플리션 형성층(315)과 유사한 역할을 수행할 수 있다.
상기 지지기판(355)은 투명기판을 포함할 수 있다. 상기 지지기판(355)은 예로서 0.1 mm 내지 3 mm의 두께를 갖는 투명기판으로 구현될 수 있다. 상기 지지기판(355)은 실리콘, 유리, 폴리이미드, 플라스틱을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 지지기판(355)은 플렉시블 기판을 포함할 수 있다.
상기 지지기판(355)은 트랜스퍼(transfer) 공정에서 적용되는 기판으로서 상기 스위칭 박막 트랜지스터(330)와 상기 구동 박막 트랜지스터(430)를 지지하는 역할을 수행한다. 또한, 실시 예에 따른 박막 트랜지스터 기판은 상기 지지기판(355)과 상기 스위칭 박막 트랜지스터(330) 사이에 제공된 본딩층(350)을 포함할 수 있다. 상기 본딩층(350)은 상기 지지기판(355)과 상기 구동 박막 트랜지스터(430) 사이에 배치될 수 있다.
상기 본딩층(350)은 유기물을 포함할 수 있다. 상기 본딩층(350)은 투명물질로 구현될 수 있다. 상기 본딩층(350)은 예로서 투과도가 70% 이상인 물질로 구현될 수 있다. 상기 본딩층(350)은 유기 절연물질을 포함할 수 있다. 상기 본딩층(350)은 아크릴, 벤조시클로부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 상기 본딩층(350)은 예로서 0.5~6㎛의 두께로 제공될 수 있다.
실시 예에 따른 스위칭 박막 트랜지스터(330)는 상기 제1 채널층(360)의 제1 영역 아래에 배치된 제1 소스 컨택부(331)와 상기 제1 채널층(360)의 제2 영역 아래에 배치된 제1 드레인 컨택부(332)를 포함할 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 채널층(360)의 제1 영역에 접촉되어 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 채널층(360)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 스위칭 박막 트랜지스터(330)는 상기 제1 소스 컨택부(331) 아래에 배치된 제1 소스 연결배선(342)과 상기 제1 드레인 컨택부(332) 아래에 배치된 제1 드레인 연결배선(343)을 포함할 수 있다. 또한, 상기 스위칭 박막 트랜지스터(330)는 상기 제1 게이트 전극(333) 아래에 배치된 제1 게이트 배선(341)을 포함할 수 있다. 상기 제1 소스 연결배선(342)은 상기 제1 소스 컨택부(331)에 전기적으로 연결될 수 있다. 예로서, 상기 제1 소스 연결배선(342)의 상부 면이 상기 제1 소스 컨택부(331)의 하부 면에 접촉되어 배치될 수 있다. 상기 제1 드레인 연결배선(343)은 상기 제1 드레인 컨택부(332)에 전기적으로 연결될 수 있다. 예로서, 상기 제1 드레인 연결배선(343)의 상부 면이 상기 제1 드레인 컨택부(332)의 하부 면에 접촉되어 배치될 수 있다. 상기 제1 게이트 배선(341)은 상기 제1 게이트 전극(333)에 전기적으로 연결될 수 있다. 상기 제1 게이트 배선(341)의 상부 면이 상기 제1 게이트 전극(333)의 하부 면에 접촉되어 배치될 수 있다.
상기 제1 소스 전극(371)은 상기 제1 소스 연결배선(342)에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제1 소스 연결배선(342)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 소스 전극(371)은 상기 제1 소스 연결배선(342)과 상기 제1 소스 컨택부(331)를 통하여 상기 제1 채널층(360)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 드레인 연결배선(343)에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 드레인 연결배선(343)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 드레인 전극(372)은 상기 제1 드레인 연결배선(343)과 상기 제1 드레인 컨택부(332)를 통하여 상기 제1 채널층(360)의 제2 영역에 전기적으로 연결될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(430)는 상기 제2 채널층(460)의 제1 영역 아래에 배치된 제2 소스 컨택부(431)와 상기 제2 채널층(460)의 제2 영역 아래에 배치된 제2 드레인 컨택부(432)를 포함할 수 있다. 상기 제2 소스 컨택부(431)는 상기 제2 채널층(460)의 제1 영역에 접촉되어 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제2 채널층(460)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(430)는 상기 제2 소스 컨택부(431) 아래에 배치된 제2 소스 연결배선(442)과 상기 제2 드레인 컨택부(432) 아래에 배치된 제2 드레인 연결배선(443)을 포함할 수 있다. 또한, 상기 구동 박막 트랜지스터(430)는 상기 제2 게이트 전극(433) 아래에 배치된 제2 게이트 배선(441)을 포함할 수 있다. 상기 제2 소스 연결배선(442)은 상기 제2 소스 컨택부(431)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 소스 연결배선(442)의 상부 면이 상기 제2 소스 컨택부(431)의 하부 면에 접촉되어 배치될 수 있다. 상기 제2 드레인 연결배선(443)은 상기 제2 드레인 컨택부(432)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 드레인 연결배선(443)의 상부 면이 상기 제2 드레인 컨택부(432)의 하부 면에 접촉되어 배치될 수 있다. 상기 제2 게이트 배선(441)은 상기 제2 게이트 전극(433)에 전기적으로 연결될 수 있다. 상기 제2 게이트 배선(441)의 상부 면이 상기 제2 게이트 전극(433)의 하부 면에 접촉되어 배치될 수 있다.
상기 제2 소스 전극(471)은 상기 제2 소스 연결배선(442)에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제2 소스 연결배선(442)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 소스 전극(471)은 상기 제2 소스 연결배선(442)과 상기 제2 소스 컨택부(431)를 통하여 상기 제2 채널층(460)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 드레인 연결배선(443)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 드레인 연결배선(443)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 드레인 전극(472)은 상기 제2 드레인 연결배선(443)과 상기 제2 드레인 컨택부(432)를 통하여 상기 제2 채널층(460)의 제2 영역에 전기적으로 연결될 수 있다.
상기 제1 소스 컨택부(331)와 상기 제1 드레인 컨택부(332)는 상기 제1 채널층(360)과 오믹 접촉하는 물질로 구현될 수 있다. 상기 제1 소스 컨택부(331)와 상기 제1 드레인 컨택부(332)는 상기 제2 질화물 반도체층(362)과 오믹 접촉하는 물질을 포함할 수 있다. 상기 제2 소스 컨택부(431)와 상기 제2 드레인 컨택부(432)는 상기 제2 채널층(460)과 오믹 접촉하는 물질로 구현될 수 있다. 상기 제2 소스 컨택부(431)와 상기 제2 드레인 컨택부(432)는 상기 제2 질화물 반도체층(462)과 오믹 접촉하는 물질을 포함할 수 있다. 예로서, 상기 제1 소스 컨택부(331), 상기 제1 드레인 컨택부(332), 제2 소스 컨택부(431), 상기 제2 드레인 컨택부(432)는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 소스 컨택부(331), 상기 제1 드레인 컨택부(332), 상기 제2 소스 컨택부(431), 상기 제2 드레인 컨택부(432)는 예로서 0.1~1㎛의 두께로 제공될 수 있다.
상기 제1 게이트 전극(333)은 상기 제1 디플리션 형성층(315)과 오믹 접촉하는 물질로 구현될 수 있다. 상기 제2 게이트 전극(433)은 상기 제2 디플리션 형성층(415)과 오믹 접촉하는 물질로 구현될 수 있다. 예로서, 상기 제1 게이트 전극(333)과 상기 제2 게이트 전극(433)은 p형 질화물층과 오믹 접촉하는 물질로 구현될 수 있다. 상기 제1 게이트 전극(333)과 상기 제2 게이트 전극(433)은 텅스텐(W), 텅스텐실리콘(WSi2), 티타늄질소(TiN), 탄탈륨(Ta), 탄탈륨질소(TaN), 팔라듐(Pd), 니켈(Ni), 백금(Pt)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 게이트 전극(333)과 상기 제2 게이트 전극(433)은 예로서 0.1~1㎛의 두께로 제공될 수 있다.
상기 제1 게이트 배선(341)과 상기 제2 게이트 배선(441)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 게이트 배선(341)과 상기 제2 게이트 배선(441)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
상기 제1 소스 연결배선(342), 상기 제1 드레인 연결배선(343), 상기 제2 소스 연결배선(442), 상기 제2 드레인 연결배선(443)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 소스 연결배선(342), 상기 제1 드레인 연결배선(343), 상기 제2 소스 연결배선(442), 상기 제2 드레인 연결배선(443)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 제2 드레인 전극(472)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 제2 드레인 전극(472)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제1 채널층(360)과 상기 제2 채널층(460) 아래에 배치된 제1 보호막(321)을 포함할 수 있다. 상기 제1 보호막(321)은 상기 제1 채널층(360)의 상기 제2 질화물 반도체층(362) 및 상기 제2 채널층(460)의 제2 질화물 반도체층(462) 아래에 배치될 수 있다. 상기 제1 보호막(321)의 상부 면은 상기 제1 채널층(360)의 상기 제2 질화물 반도체층(362) 및 상기 제2 채널층(460)의 제2 질화물 반도체층(462) 하부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제1 채널층(360)의 제1 영역에 접촉되어 제공될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제1 채널층(360)의 제2 영역에 접촉되어 제공될 수 있다.
실시 예에 의하면, 상기 제2 소스 컨택부(431)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제2 소스 컨택부(431)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제2 소스 컨택부(431)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제2 채널층(460)의 제1 영역에 접촉되어 제공될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제2 채널층(460)의 제2 영역에 접촉되어 제공될 수 있다.
상기 제1 보호막(321)은 절연물질로 구현될 수 있다. 상기 제1 보호막(321)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
상기 제1 소스 연결배선(342)은 상기 제1 소스 컨택부(331) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다. 상기 제1 드레인 연결배선(343)은 상기 제1 드레인 컨택부(332) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다. 상기 제1 게이트 배선(341)은 상기 제1 게이트 전극(333) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다.
상기 제1 소스 연결배선(342)의 상부 면은 상기 제1 게이트 배선(341)의 상부 면에 비해 더 높게 배치될 수 있다. 상기 제1 소스 연결배선(342)의 상부 면은 상기 제1 게이트 전극(333)의 하부 면에 비해 더 높게 배치될 수 있다. 상기 제1 드레인 연결배선(343)의 상부 면은 상기 제1 게이트 배선(341)의 상부 면에 비해 더 높게 배치될 수 있다. 상기 제1 드레인 연결배선(343)의 상부 면은 상기 제1 게이트 전극(333)의 하부 면에 비해 더 높게 배치될 수 있다.
상기 제2 소스 연결배선(442)은 상기 제2 소스 컨택부(431) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다. 상기 제2 드레인 연결배선(443)은 상기 제2 드레인 컨택부(432) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다. 상기 제2 게이트 배선(441)은 상기 제2 게이트 전극(433) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다.
상기 제2 소스 연결배선(442)의 상부 면은 상기 제2 게이트 배선(441)의 상부 면에 비해 더 높게 배치될 수 있다. 상기 제2 소스 연결배선(442)의 상부 면은 상기 제2 게이트 전극(433)의 하부 면에 비해 더 높게 배치될 수 있다. 상기 제2 드레인 연결배선(443)의 상부 면은 상기 제2 게이트 배선(441)의 상부 면에 비해 더 높게 배치될 수 있다. 상기 제2 드레인 연결배선(443)의 상부 면은 상기 제2 게이트 전극(433)의 하부 면에 비해 더 높게 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제1 보호막(321), 상기 제1 채널층(360), 상기 제2 채널층(460) 위에 배치된 제2 보호막(322)을 포함할 수 있다. 상기 제1 소스 전극(371)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제1 소스 연결배선(342)에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제2 보호막(322) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제1 소스 전극(371)은 상기 제2 보호막(322)과 상기 제1 보호막(321)을 관통하는 제2 영역을 포함할 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제1 드레인 연결배선(343)에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제2 보호막(322) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제1 드레인 전극(372)은 상기 제2 보호막(322)과 상기 제1 보호막(321)을 관통하는 제2 영역을 포함할 수 있다.
상기 제2 소스 전극(471)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제2 소스 연결배선(442)에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제2 보호막(322) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제2 소스 전극(471)은 상기 제2 보호막(322)과 상기 제1 보호막(321)을 관통하는 제2 영역을 포함할 수 있다. 상기 제2 드레인 전극(472)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제2 드레인 연결배선(443)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 보호막(322) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 보호막(322)과 상기 제1 보호막(321)을 관통하는 제2 영역을 포함할 수 있다.
실시 예에 의하면, 상기 제2 보호막(322) 위에 제1 드레인-게이트 연결배선(375)이 배치될 수 있다. 상기 제1 드레인-게이트 연결배선(375)은 상기 제2 보호막(322) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제1 드레인-게이트 연결배선(375)은 상기 제2 보호막(322)과 상기 제1 보호막(321)을 관통하는 제2 영역을 포함할 수 있다. 상기 제1 드레인-게이트 연결배선(375)의 제1 영역은 상기 제1 드레인 전극(372)과 전기적으로 연결될 수 있다. 상기 제1 드레인-게이트 연결배선(375)의 제1 영역은 상기 제1 드레인 전극(372)으로부터 연장되어 배치될 수 있다. 예로서, 상기 제1 드레인-게이트 연결배선(375)은 상기 제1 드레인 전극(372)과 동일 공정에서 일체로 형성될 수 있다. 또한, 상기 제1 드레인-게이트 연결배선(375)과 상기 제1 드레인 전극(372)은 서로 다른 공정에서 분리되어 형성되어 전기적으로 연결될 수도 있다.
실시 예에 의하면, 상기 제1 보호막(321) 아래에 제2 드레인-게이트 연결배선(475)이 배치될 수 있다. 상기 제2 드레인-게이트 연결배선(475)은 상기 제1 드레인-게이트 연결배선(375)과 전기적으로 연결될 수 있다. 상기 제1 드레인-게이트 연결배선(375)의 제2 영역은 상기 제2 드레인-게이트 연결배선(475)에 접촉되어 배치될 수 있다. 상기 제2 드레인-게이트 연결배선(475)은 상기 제2 게이트 배선(441)과 전기적으로 연결될 수 있다. 상기 제2 드레인-게이트 연결배선(475)은 상기 제2 게이트 배선(441)으로부터 연장되어 배치될 수 있다. 예로서, 상기 제2 드레인-게이트 연결배선(475)은 상기 제2 게이트 배선(441)과 동일 공정에서 일체로 형성될 수 있다. 또한, 상기 제2 드레인-게이트 연결배선(475)은 상기 제2 게이트 배선(441)과 서로 분리된 공정에서 형성되어 전기적으로 연결될 수도 있다. 상기 제2 게이트 연결배선(475)의 일부 영역은 상기 제2 게이트 배선(441)의 상부 면에 접촉되어 배치될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 드레인-게이트 연결배선(375), 상기 제2 드레인-게이트 연결배선(475), 상기 제2 게이트 배선(441)을 통하여 상기 제2 게이트 전극(433)에 전기적으로 연결될 수 있다.
도 30에 도시된 바와 같이, 상기 제2 채널층(460)과 상기 제2 디플리션 형성층(415)은 서로 동일한 폭으로 형성될 수 있다. 상기 제2 디플리션 형성층(415)의 폭이 상기 제2 채널층(460)의 폭에 비해 작은 경우에는 누설 전류(leakage current)가 발생될 수 있다. 다른 표현으로서, 상기 제2 게이트 전극(433)이 연장되어 배치된 방향을 따라 제공된 상기 제2 채널층(460)의 길이와 상기 제2 디플리션 형성층(415)의 길이가 동일하게 제공될 수 있다.
상기 제1 보호막(321)은 상기 제1 채널층(360)의 하부 면에 접촉되어 배치되며 제1 두께를 갖는 영역과 상기 제2 보호막(322)의 하부 면에 접촉되어 배치되며 제2 두께를 갖는 영역을 포함할 수 있다. 상기 제1 보호막(321)의 제1 두께를 갖는 영역은 상기 제1 채널층(360)의 하부 면과 상기 제1 게이트 배선(341)의 상부 면 사이에 배치될 수 있다. 상기 제1 보호막(321)의 제2 두께를 갖는 영역은 상기 제2 보호막(322)의 하부 면과 상기 제1 소스 연결배선(342)의 상부 면 또는 상기 제1 드레인 연결배선(343)의 상부 면 사이에 배치될 수 있다. 상기 제1 보호막(321)의 제2 두께를 갖는 영역은 상기 제2 보호막(322)의 하부 면과 상기 본딩층(350)의 상부 면 사이에 배치될 수 있다. 상기 제1 보호막(321)의 제1 두께는 제2 두께에 비하여 더 두껍게 제공될 수 있다.
상기 제2 보호막(322)은 절연물질을 포함할 수 있다. 상기 제2 보호막(322)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제2 보호막(322) 위에 배치된 제3 보호막(323)을 포함할 수 있다. 상기 제3 보호막(323)은 상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 상기 제2 드레인 전극(472) 위에 배치될 수 있다.
상기 제3 보호막(323)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 구동 박막 트랜지스터(430) 위에 배치된 하부 전극(486)을 포함할 수 있다. 상기 하부 전극(486)은 상기 구동 박막 트랜지스터(430)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)은 상기 구동 박막 트랜지스터(430)의 제2 드레인 전극(472)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)은 상기 제3 보호막(423) 위에 배치될 수 있다. 상기 하부 전극(486)은 상기 제3 보호막(323)에 제공된 컨택홀을 통하여 상기 제2 드레인 전극(472)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)의 하부 면은 상기 제2 드레인 전극(472)의 상부 면에 접촉되어 배치될 수 있다.
또한 실시 예에 따른 박막 트랜지스터 기판은 상기 제3 보호막(323) 위에 배치된 제4 보호막(324)을 포함할 수 있다. 상기 하부 전극(486) 위에 상기 발광층(488)이 배치될 수 있으며, 상기 발광층(488) 위에 상부 전극(487)이 배치될 수 있다. 상기 발광층(488)과 상기 상부 전극(487)은 상기 제4 보호막(324) 위에 배치될 수 있다. 상기 발광층(488)의 제1 영역은 상기 제4 보호막(324) 위에 배치되고 상기 발광층(488)의 제2 영역은 상기 제4 보호막(324)에 제공된 컨택홀을 통하여 상기 하부 전극(486)의 상부면에 접촉되어 배치될 수 있다. 상기 발광층(488)은 예로서 적색, 녹색, 청색, 백색 중에서 어느 하나의 빛을 발광할 수 있다. 상기 발광층(488)은 예로서 유기물로 구현될 수 있다.
상기 하부 전극(486)과 상기 상부 전극(487)은 예로서 ITO, ITO/Ag, ITO/Ag/ITO, ITO/Ag/IZO 중에서 선택된 하나의 물질, 또는 그 물질을 포함하는 합금을 포함할 수 있다. 상기 하부 전극(486)과 상기 상부 전극(487)은 서로 다른 물질을 포함할 수 있다. 상기 상부 전극(486) 또는 상기 하부 전극(487) 중에서 하나는 투명 전극으로 형성될 수 있으며, 투명 전극 방향으로 상기 발광층(488)에서 발광된 빛이 외부로 방출될 수 있게 된다.
한편, 도 16을 참조하여 설명된 바와 같이 유사하게, 실시 예에 따른 제1 드레인 연결배선(343)의 일부 영역이 상기 제1 드레인 컨택부(332)와 상기 제1 보호막(321) 사이에 배치될 수 있다. 상기 제1 드레인 컨택부(332)를 형성하는 과정에서, 상기 제1 드레인 컨택부(332)의 측면과 상기 제1 보호막(321) 사이에 공간에 제공될 수 있으며, 이 공간에 상기 제1 드레인 연결배선(343)의 일부 영역이 형성될 수 있다. 상기 제1 드레인 컨택부(332)를 형성하기 위하여 상기 제1 보호막(321)에 관통홀을 형성하는 공정에서, 상기 제1 드레인 컨택부(332)를 둘러 싸는 상기 제1 보호막(321)의 측면이 경사지게 형성될 수 있다. 상기 제1 보호막(321)의 측면과 상기 제1 보호막(321)의 상부 면이 이루는 각(a2)은 예각으로 제공될 수 있다. 예를 들어, 상기 제1 보호막(321)의 측면과 상기 제1 보호막(321)의 상부 면이 이루는 각(a2)의 각도는 10도 내지 90도로 제공될 수 있다. 더 바람직하게는, 상기 제1 보호막(321)의 측면과 상기 제1 보호막(321)의 상부 면이 이루는 각(a2)의 각도는 30도 내지 90도로 제공될 수 있다. 상기 제1 보호막(321)의 측면과 상기 제1 드레인 컨택부(332) 사이에는 소정 간격(t2)이 제공될 수 있으며, 예로서 0 내지 3 ㎛의 간격이 제공될 수 있다. 또한, 도면으로 도시되지는 아니 하였으나, 실시 예에 따른 제1 소스 연결배선(342)의 일부 영역이 제1 소스 컨택부(331)와 제1 보호막(321) 사이에 배치될 수 있다. 상기 제1 소스 컨택부(331)를 형성하는 과정에서, 상기 제1 소스 컨택부(331)의 측면과 상기 제1 보호막(321) 사이에 공간에 제공될 수 있으며, 이 공간에 상기 제1 소스 연결배선(343)의 일부 영역이 형성될 수 있다. 실시 예에 의하면, 상기 제1 채널층(360)이 식각 공정을 통해 형성되므로, 상기 제1 채널층(360)의 측면과 상기 제1 채널층(360)의 하부 면이 이루는 각(a1)이 예각으로 제공될 수 있다. 예를 들어, 상기 제1 채널층(360)의 측면과 상기 제1 채널층(360)의 하부면이 이루는 각(a1)의 각도는 30도 내지 90도로 제공될 수 있다.
예를 들어, 상기 제1 보호막(321)이 SiO2와 같은 실리콘계 산화물로 구현되는 경우, 상기 제1 보호막(321)은 습식 에칭 또는 건식 에칭에 의하여 에칭이 수행될 수 있다. 습식 에칭에 의하여 에칭이 수행되는 경우, 상기 a2의 각도는 10도 내지 60도 정도로 형성될 수 있으며, 에칭하려는 패턴에 비해 수 ㎛ 이내에서 더 넓은 형상이 제공될 수 있다. 습식 에칭이 수행되는 경우, 상기 a2의 각도는 대략 35도 내지 45도 정도의 각도로 형성될 수 있다. 건식 에칭에 의하여 에칭이 수행되는 경우, 상기 a2의 각도는 60도 내지 90도 정도로 형성될 수 있으며, 에칭하려는 패턴에 유사한 폭의 형상이 제공될 수 있다. 건식 에칭이 수행되는 경우, 상기 a2의 각도는 대략 65도 내지 75도 정도의 각도로 형성될 수 있다.
상기 제1 질화물 반도체층(361)의 상부면이 하부면에 비하여 더 짧게 제공될 수 있다. 상기 제2 질화물 반도체층(362)의 상부면이 하부면에 비하여 더 짧게 제공될 수 있다. 상기 제1 질화물 반도체층(361)의 하부면과 상기 제2 질화물 반도체층(362)의 상부면이 같은 길이로 제공될 수 있다. 상기 제1 채널층(360)을 식각하여 형성하는 공정에서, 상기 제1 채널층(360)의 끝단 영역에서 일부 과식각이 발생될 수 있다. 이에 따라, 상기 제1 보호막(321)의 상부면에 단차가 제공될 수 있다. 즉, 상기 제1 보호막(321)은 상기 제1 채널층(360) 하부에 배치된 영역과 상기 제1 채널층(360)이 배치되지 않은 영역의 두께가 서로 다르게 제공될 수도 있다. 예로서, 상기 단차의 두께(t1)는 0~1㎛ 정도로 제공될 수 있다. 이에 따라, 상기 제1 보호막(321) 위에 배치된 제2 보호막(322)의 하부 면이 상기 제1 채널층(360)의 하부 면 아래로 연장되어 배치될 수 있다.
도 31은 도 28 내지 도 30을 참조하여 설명된 박막 트랜지스터 기판에 있어서 하나의 화소를 등가적으로 나타낸 회로도이다.
도 31에 도시된 바와 같이, 본 발명의 실시예에 따른 박막 트랜지스터 기판의 화소는 유기발광다이오드(OLED), 서로 교차하는 데이터 라인(D) 및 게이트 라인(G), 상기 게이트 라인(G) 상의 스캔 펄스(SP)에 데이터를 화소에 순차적으로 전달하기 위한 스위칭 박막 트랜지스터(330), 게이트 및 소스 단자 사이의 전압에 의해 전류를 생성하는 구동 박막 트랜지스터(430), 데이터를 저장하여 일정 시간 동안 유지하기 위한 스토리지 커패시터(Cst)를 포함할 수 있다. 이와 같이 두 개의 트랜지스터(330, 430)와 한 개의 커패시터(Cst)로 구성된 구조를 간단히 2T-1C 구조라고 할 수 있다.
상기 스위칭 박막 트랜지스터(330)는 게이트 라인(G)으로부터의 스캔 펄스(SP)에 응답하여 턴-온됨으로써 자신의 소스전극과 드레인전극 사이의 전류패스를 도통시킨다. 상기 스위칭 박막 트랜지스터(330)의 게이트 온 타임 기간 동안 데이터 라인(D)으로부터의 데이터전압은 상기 스위칭 박막 트랜지스터(330)의 소스전극과 드레인전극을 경유하여 상기 구동 박막 트랜지스터(430)의 게이트전극과 스토리지 커패시터(Cst)에 인가된다. 상기 구동 박막 트랜지스터(430)는 자신의 게이트전극과 소스전극 간의 차 전압에 따라 유기발광다이오드(OLED)에 흐르는 전류를 제어한다. 스토리지 커패시터(Cst)는 자신의 일측 전극에 인가된 데이터전압을 저장함으로써 상기 구동 박막 트랜지스터(430)의 게이트전극에 공급되는 전압을 한 프레임 기간 동안 일정하게 유지시킨다. 상기 구동 박막 트랜지스터(430)의 소스전극에는 구동 전원배선(VDD)이 연결될 수 있다. 도 31과 같은 구조로 구현되는 유기발광다이오드(OLED)는 상기 구동 박막 트랜지스터(430)의 드레인전극과 저전위 구동전압원(VSS) 사이에 접속될 수 있다. 또한, 유기발광다이오드(OLED)는 상기 구동 박막 트랜지스터(430)의 소스전극과 구동 전원배선(VDD) 사이에 접속되어 배치될 수도 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 32 내지 도 34는 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 32는 도 28에 도시된 박막 트랜지스터 기판의 D-D 선에 따른 단면도이고, 도 33은 도 28에 도시된 박막 트랜지스터 기판의 E-E 선에 따른 단면도이고, 도 34는 도 32에 도시된 박막 트랜지스터 기판의 F-F 선에 따른 단면도이다.
도 32 내지 도 34에 도시된 박막 트랜지스터 기판은 이중 게이트 구조를 갖는 스위칭 박막 트랜지스터가 적용된 실시 예로서 도 1 내지 도 31을 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 스위칭 박막 트랜지스터(530)와 구동 박막 트랜지스터(430)을 포함할 수 있다. 상기 스위칭 박막 트랜지스터(530)는 게이트 라인(341)과 데이터 라인(373)으로부터 신호를 인가 받을 수 있으며, 해당 화소에 게이트 신호 및 데이터 신호를 제공할 수 있다. 상기 구동 박막 트랜지스터(430)의 게이트 전극(433)은 상기 스위칭 박막 트랜지스터(530)의 드레인 전극(372)과 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은, 도 32 내지 도 34에 도시된 바와 같이, 지지기판(355)과 상기 지지기판(355) 위에 배치된 상기 스위칭 박막 트랜지스터(530), 상기 구동 박막 트랜지스터(430), 상기 구동 박막 트랜지스터(430)에 전기적으로 연결된 발광층(488)을 포함할 수 있다.
실시 예에 따른 스위칭 박막 트랜지스터(530)는 제1 디플리션 형성층(depletion forming layer, 315), 제1 게이트 전극(535), 이중 게이트 전극(536), 제1 채널층(360), 제1 소스 전극(371), 제1 드레인 전극(372)을 포함할 수 있다. 상기 제1 소스 전극(371)은 상기 제1 채널층(360)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제1 채널층(360)의 하부 면에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 채널층(360)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 채널층(360)의 하부 면에 전기적으로 연결될 수 있다. 상기 제1 게이트 전극(535)은 상기 제1 채널층(360) 아래에 배치될 수 있다. 상기 이중 게이트 전극(536)은 상기 제1 채널층(360) 위에 배치될 수 있다. 상기 제1 디플리션 형성층(315)은 상기 제1 채널층(360)의 제1 영역과 제2 영역 사이 아래에 배치될 수 있다. 상기 제1 디플리션 형성층(315)은 상기 제1 채널층(360)과 상기 제1 게이트 전극(535) 사이에 배치될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(430)는 제2 디플리션 형성층(depletion forming layer, 415), 제2 게이트 전극(433), 제2 채널층(460), 제2 소스 전극(471), 제2 드레인 전극(472)을 포함할 수 있다. 상기 제2 소스 전극(471)은 상기 제2 채널층(460)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제2 채널층(460)의 하부 면에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 채널층(460)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 채널층(460)의 하부 면에 전기적으로 연결될 수 있다. 상기 제2 게이트 전극(433)은 상기 제2 채널층(460) 아래에 배치될 수 있다. 상기 제2 디플리션 형성층(415)은 상기 제2 채널층(460)의 제1 영역과 제2 영역 사이 아래에 배치될 수 있다. 상기 제2 디플리션 형성층(415)은 상기 제2 채널층(460)과 상기 제2 게이트 전극(433) 사이에 배치될 수 있다.
상기 제1 채널층(360)과 상기 제2 채널층(460)은 예로서 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 제1 채널층(360)과 상기 제2 채널층(460)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 제1 채널층(360)과 상기 제2 채널층(460)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다. 상기 제1 채널층(360)과 상기 제2 채널층(460)은 서로 다른 물질로 형성될 수도 있다.
상기 제1 채널층(360)과 상기 제2 채널층(460) 각각은 제1 질화물 반도체층(361, 461)과 제2 질화물 반도체층(362, 462)을 포함할 수 있다. 상기 제1 질화물 반도체층(361. 461)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 제2 질화물 반도체층(362, 462)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다.
실시 예에 따른 상기 제1 채널층(360)과 상기 제2 채널층(460)에 의하면, 상기 제1 질화물 반도체층(361, 461)이 GaN 반도체층을 포함하고, 상기 제2 질화물 반도체층(362, 462)이 AlGaN 반도체층을 포함할 수 있다. 상기 제1 채널층(360)의 상기 제2 질화물 반도체층(362)은 상기 제1 질화물 반도체층(361)과 상기 제1 디플리션 형성층(315) 사이에 배치될 수 있다. 상기 제2 채널층(460)의 상기 제2 질화물 반도체층(462)은 상기 제1 질화물 반도체층(461)과 상기 제2 디플리션 형성층(415) 사이에 배치될 수 있다.
상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예로서 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 p형 도펀트가 첨가된 질화물 반도체층을 포함할 수 있다. 예로서, 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 p형 도펀트가 첨가된 GaN 반도체층 또는 p형 도펀트가 첨가된 AlGaN 반도체층을 포함할 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예컨대, p-AlxGa1-xN (0≤x≤0.3)의 조성식을 갖는 반도체 물질로 구현된 단일층 또는 다중층을 포함할 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 예로서 2~300nm의 두께로 제공될 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 서로 다른 물질을 포함할 수 있다. 상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)에 첨가된 물질과 첨가된 물질의 첨가량은 서로 다를 수 있다.
상기 제1 디플리션 형성층(315)과 상기 제2 디플리션 형성층(415)은 상기 제1 채녈층(360)과 상기 제2 채널층(460)에 제공된 2차원 전자가스(2DEG)에 디플리션 영역(depletion region)을 형성하는 역할을 할 수 있다. 상기 제1 디플리션 형성층(315)에 의해 그 위에 위치하는 제2 질화물 반도체층(362) 부분의 에너지 밴드갭(energy bandgap)이 높아질 수 있고, 그 결과 상기 제1 디플리션 형성층(315)에 대응하는 상기 제1 채널층(360) 부분에 2차원 전자가스(2DEG)의 디플리션 영역이 제공될 수 있다. 따라서, 상기 제1 채널층(360)에 제공되는 2차원 전자가스(2DEG) 중 상기 제1 디플리션 형성층(315)이 배치된 위치에 대응되는 영역은 끊어질 수 있다. 상기 제1 채널층(360)에서 2차원 전자가스(2DEG)가 끊어진 영역을 단절영역이라 할 수 있으며, 예로서 상기 제2 질화물 반도체층(362)에 단절영역이 형성될 수 있다. 이러한 단절영역에 의해 상기 스위칭 박막 트랜지스터(530)는 노멀리-오프(normally-off) 특성을 가질 수 있다. 상기 제1 게이트 전극(535)에 문턱 전압(threshold voltage) 이상의 전압을 인가하면, 단절영역에 2차원 전자가스(2DEG)가 생성되어, 상기 스위칭 박막 트랜지스터(530)가 온 상태가 된다. 상기 제1 게이트 전극(535)의 상부에 형성된 채널이 온 상태가 되면 상기 제1 채널층(360)에 형성된 2차원 전자가스(2DEG)를 경유하여 전류가 흐를 수 있게 된다. 이에 따라, 상기 제1 게이트 전극(535)과 상기 이중 게이트 전극(536)에 인가되는 전압에 따라 상기 제1 채널층(360)의 제1 영역으로부터 제2 영역으로의 전류 흐름이 제어될 수 있게 된다. 상기 제2 디플리션 형성층(415)은 상기 제1 디플리션 형성층(315)과 유사한 역할을 수행할 수 있다.
본 실시 예에 의하면, 상기 제1 채널층(360) 위에 상기 이중 게이트 전극(536)이 배치될 수 있다. 상기 제1 게이트 전극(535)과 상기 이중 게이트 전극(536)은 수직 방향에서 서로 중첩되어 배치될 수 있다. 실시 예에 의하면, 상기 제1 채널층(360)의 하부 및 상부에 상기 제1 게이트 전극(535)과 상기 이중 게이트 전극(536)이 배치됨에 따라 상기 제1 채널층(360)에서의 전류의 흐름을 효율적이고 신뢰성 있게 조절할 수 있게 된다.한편, 도 32 내지 도 34를 참조하여 실시 예를 설명함에 있어, 상기 스위칭 박막 트랜지스터만 이중 게이트 구조로 제공되는 경우를 기준으로 설명하였으나, 상기 스위칭 박막 트랜지스터와 상기 구동 박막 트랜지스터가 모두 이중 게이트 구조로 제공될 수도 있으며, 상기 구동 박막 트랜지스터만 이중 게이트 구조로 제공될 수도 있다.
상기 지지기판(355)은 투명기판을 포함할 수 있다. 상기 지지기판(355)은 예로서 0.1 mm 내지 3 mm의 두께를 갖는 투명기판으로 구현될 수 있다. 상기 지지기판(355)은 실리콘, 유리, 폴리이미드, 플라스틱을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 지지기판(355)은 플렉시블 기판을 포함할 수 있다. 상기 지지기판(355)은 트랜스퍼(transfer) 공정에서 적용되는 기판으로서 상기 스위칭 박막 트랜지스터(530)와 상기 구동 박막 트랜지스터(430)를 지지하는 역할을 수행한다. 또한, 실시 예에 따른 박막 트랜지스터 기판은 상기 지지기판(355)과 상기 스위칭 박막 트랜지스터(530) 사이에 제공된 본딩층(350)을 포함할 수 있다. 상기 본딩층(350)은 상기 지지기판(355)과 상기 구동 박막 트랜지스터(430) 사이에 배치될 수 있다.
상기 본딩층(350)은 유기물을 포함할 수 있다. 상기 본딩층(350)은 투명물질로 구현될 수 있다. 상기 본딩층(350)은 예로서 투과도가 70% 이상인 물질로 구현될 수 있다. 상기 본딩층(350)은 유기 절연물질을 포함할 수 있다. 상기 본딩층(350)은 아크릴, 벤조시클로부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 상기 본딩층(350)은 예로서 0.5~6㎛의 두께로 제공될 수 있다.
실시 예에 따른 스위칭 박막 트랜지스터(530)는 상기 제1 채널층(360)의 제1 영역 아래에 배치된 제1 소스 컨택부(331)와 상기 제1 채널층(360)의 제2 영역 아래에 배치된 제1 드레인 컨택부(332)를 포함할 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 채널층(360)의 제1 영역에 접촉되어 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 채널층(360)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 스위칭 박막 트랜지스터(530)는 상기 제1 소스 컨택부(331) 아래에 배치된 제1 소스 연결배선(342)과 상기 제1 드레인 컨택부(332) 아래에 배치된 제1 드레인 연결배선(343)을 포함할 수 있다. 또한, 상기 스위칭 박막 트랜지스터(530)는 상기 제1 게이트 전극(535) 아래에 배치된 제1 게이트 배선(341)을 포함할 수 있다. 상기 제1 소스 연결배선(342)은 상기 제1 소스 컨택부(331)에 전기적으로 연결될 수 있다. 예로서, 상기 제1 소스 연결배선(342)의 상부 면이 상기 제1 소스 컨택부(331)의 하부 면에 접촉되어 배치될 수 있다. 상기 제1 드레인 연결배선(343)은 상기 제1 드레인 컨택부(332)에 전기적으로 연결될 수 있다. 예로서, 상기 제1 드레인 연결배선(343)의 상부 면이 상기 제1 드레인 컨택부(332)의 하부 면에 접촉되어 배치될 수 있다. 상기 제1 게이트 배선(341)은 상기 제1 게이트 전극(535)에 전기적으로 연결될 수 있다. 상기 제1 게이트 배선(341)의 상부 면이 상기 제1 게이트 전극(535)의 하부 면에 접촉되어 배치될 수 있다.
상기 제1 소스 전극(371)은 상기 제1 소스 연결배선(342)에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제1 소스 연결배선(342)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 소스 전극(371)은 상기 제1 소스 연결배선(342)과 상기 제1 소스 컨택부(331)를 통하여 상기 제1 채널층(360)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 드레인 연결배선(343)에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 드레인 연결배선(343)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 드레인 전극(372)은 상기 제1 드레인 연결배선(343)과 상기 제1 드레인 컨택부(332)를 통하여 상기 제1 채널층(360)의 제2 영역에 전기적으로 연결될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(430)는 상기 제2 채널층(460)의 제1 영역 아래에 배치된 제2 소스 컨택부(431)와 상기 제2 채널층(460)의 제2 영역 아래에 배치된 제2 드레인 컨택부(432)를 포함할 수 있다. 상기 제2 소스 컨택부(431)는 상기 제2 채널층(460)의 제1 영역에 접촉되어 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제2 채널층(460)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(430)는 상기 제2 소스 컨택부(431) 아래에 배치된 제2 소스 연결배선(442)과 상기 제2 드레인 컨택부(432) 아래에 배치된 제2 드레인 연결배선(443)을 포함할 수 있다. 또한, 상기 구동 박막 트랜지스터(430)는 상기 제2 게이트 전극(433) 아래에 배치된 제2 게이트 배선(441)을 포함할 수 있다. 상기 제2 소스 연결배선(442)은 상기 제2 소스 컨택부(431)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 소스 연결배선(442)의 상부 면이 상기 제2 소스 컨택부(431)의 하부 면에 접촉되어 배치될 수 있다. 상기 제2 드레인 연결배선(443)은 상기 제2 드레인 컨택부(432)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 드레인 연결배선(443)의 상부 면이 상기 제2 드레인 컨택부(432)의 하부 면에 접촉되어 배치될 수 있다. 상기 제2 게이트 배선(441)은 상기 제2 게이트 전극(433)에 전기적으로 연결될 수 있다. 상기 제2 게이트 배선(441)의 상부 면이 상기 제2 게이트 전극(433)의 하부 면에 접촉되어 배치될 수 있다.
상기 제2 소스 전극(471)은 상기 제2 소스 연결배선(442)에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제2 소스 연결배선(442)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 소스 전극(471)은 상기 제2 소스 연결배선(442)과 상기 제2 소스 컨택부(431)를 통하여 상기 제2 채널층(460)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 드레인 연결배선(443)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 드레인 연결배선(443)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 드레인 전극(472)은 상기 제2 드레인 연결배선(443)과 상기 제2 드레인 컨택부(432)를 통하여 상기 제2 채널층(460)의 제2 영역에 전기적으로 연결될 수 있다.
상기 제1 소스 컨택부(331)와 상기 제1 드레인 컨택부(332)는 상기 제1 채널층(360)과 오믹 접촉하는 물질로 구현될 수 있다. 상기 제1 소스 컨택부(331)와 상기 제1 드레인 컨택부(332)는 상기 제2 질화물 반도체층(362)과 오믹 접촉하는 물질을 포함할 수 있다. 상기 제2 소스 컨택부(431)와 상기 제2 드레인 컨택부(432)는 상기 제2 채널층(460)과 오믹 접촉하는 물질로 구현될 수 있다. 상기 제2 소스 컨택부(431)와 상기 제2 드레인 컨택부(432)는 상기 제2 질화물 반도체층(462)과 오믹 접촉하는 물질을 포함할 수 있다. 예로서, 상기 제1 소스 컨택부(331), 상기 제1 드레인 컨택부(332), 제2 소스 컨택부(431), 상기 제2 드레인 컨택부(432)는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 소스 컨택부(331), 상기 제1 드레인 컨택부(332), 상기 제2 소스 컨택부(431), 상기 제2 드레인 컨택부(432)는 예로서 0.1~1㎛의 두께로 제공될 수 있다.
상기 제1 게이트 전극(535)은 상기 제1 디플리션 형성층(315)과 오믹 접촉하는 물질로 구현될 수 있다. 상기 제2 게이트 전극(433)은 상기 제2 디플리션 형성층(415)과 오믹 접촉하는 물질로 구현될 수 있다. 예로서, 상기 제1 게이트 전극(535)과 상기 제2 게이트 전극(433)은 p형 질화물층과 오믹 접촉하는 물질로 구현될 수 있다. 상기 제1 게이트 전극(535)과 상기 제2 게이트 전극(433)은 텅스텐(W), 텅스텐실리콘(WSi2), 티타늄질소(TiN), 탄탈륨(Ta), 탄탈륨질소(TaN), 팔라듐(Pd), 니켈(Ni), 백금(Pt)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 게이트 전극(535)과 상기 제2 게이트 전극(433)은 예로서 0.1~1㎛의 두께로 제공될 수 있다.
상기 제1 게이트 배선(341)과 상기 제2 게이트 배선(441)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 게이트 배선(341)과 상기 제2 게이트 배선(441)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
상기 제1 소스 연결배선(342), 상기 제1 드레인 연결배선(343), 상기 제2 소스 연결배선(442), 상기 제2 드레인 연결배선(443)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 소스 연결배선(342), 상기 제1 드레인 연결배선(343), 상기 제2 소스 연결배선(442), 상기 제2 드레인 연결배선(443)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 제2 드레인 전극(472)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 제2 드레인 전극(472)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제1 채널층(360)과 상기 제2 채널층(460) 아래에 배치된 제1 보호막(321)을 포함할 수 있다. 상기 제1 보호막(321)은 상기 제1 채널층(360)의 상기 제2 질화물 반도체층(362) 및 상기 제2 채널층(460)의 제2 질화물 반도체층(462) 아래에 배치될 수 있다. 상기 제1 보호막(321)의 상부 면은 상기 제1 채널층(360)의 상기 제2 질화물 반도체층(362) 및 상기 제2 채널층(460)의 제2 질화물 반도체층(462) 하부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제1 채널층(360)의 제1 영역에 접촉되어 제공될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제1 채널층(360)의 제2 영역에 접촉되어 제공될 수 있다.
실시 예에 의하면, 상기 제2 소스 컨택부(431)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제2 소스 컨택부(431)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제2 소스 컨택부(431)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제2 채널층(460)의 제1 영역에 접촉되어 제공될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제2 채널층(460)의 제2 영역에 접촉되어 제공될 수 있다.
상기 제1 보호막(321)은 절연물질로 구현될 수 있다. 상기 제1 보호막(321)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
상기 제1 소스 연결배선(342)은 상기 제1 소스 컨택부(331) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다. 상기 제1 드레인 연결배선(343)은 상기 제1 드레인 컨택부(332) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다. 상기 제1 게이트 배선(341)은 상기 제1 게이트 전극(535) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다.
상기 제1 소스 연결배선(342)의 상부 면은 상기 제1 게이트 배선(341)의 상부 면에 비해 더 높게 배치될 수 있다. 상기 제1 소스 연결배선(342)의 상부 면은 상기 제1 게이트 전극(333)의 하부 면에 비해 더 높게 배치될 수 있다. 상기 제1 드레인 연결배선(343)의 상부 면은 상기 제1 게이트 배선(341)의 상부 면에 비해 더 높게 배치될 수 있다. 상기 제1 드레인 연결배선(343)의 상부 면은 상기 제1 게이트 전극(535)의 하부 면에 비해 더 높게 배치될 수 있다.
상기 제2 소스 연결배선(442)은 상기 제2 소스 컨택부(431) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다. 상기 제2 드레인 연결배선(443)은 상기 제2 드레인 컨택부(432) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다. 상기 제2 게이트 배선(441)은 상기 제2 게이트 전극(433) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다.
상기 제2 소스 연결배선(442)의 상부 면은 상기 제2 게이트 배선(441)의 상부 면에 비해 더 높게 배치될 수 있다. 상기 제2 소스 연결배선(442)의 상부 면은 상기 제2 게이트 전극(433)의 하부 면에 비해 더 높게 배치될 수 있다. 상기 제2 드레인 연결배선(443)의 상부 면은 상기 제2 게이트 배선(441)의 상부 면에 비해 더 높게 배치될 수 있다. 상기 제2 드레인 연결배선(443)의 상부 면은 상기 제2 게이트 전극(433)의 하부 면에 비해 더 높게 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제1 보호막(321), 상기 제1 채널층(360), 상기 제2 채널층(460) 위에 배치된 제2 보호막(322)을 포함할 수 있다. 상기 제1 소스 전극(371)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제1 소스 연결배선(342)에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제2 보호막(322) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제1 소스 전극(371)은 상기 제2 보호막(322)과 상기 제1 보호막(321)을 관통하는 제2 영역을 포함할 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제1 드레인 연결배선(343)에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제2 보호막(322) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제1 드레인 전극(372)은 상기 제2 보호막(322)과 상기 제1 보호막(321)을 관통하는 제2 영역을 포함할 수 있다.
상기 제2 소스 전극(471)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제2 소스 연결배선(442)에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제2 보호막(322) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제2 소스 전극(471)은 상기 제2 보호막(322)과 상기 제1 보호막(321)을 관통하는 제2 영역을 포함할 수 있다. 상기 제2 드레인 전극(472)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제2 드레인 연결배선(443)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 보호막(322) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 보호막(322)과 상기 제1 보호막(321)을 관통하는 제2 영역을 포함할 수 있다.
실시 예에 의하면, 상기 제2 보호막(322) 위에 제1 드레인-게이트 연결배선(375)이 배치될 수 있다. 상기 제1 드레인-게이트 연결배선(375)은 상기 제2 보호막(322) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제1 드레인-게이트 연결배선(375)은 상기 제2 보호막(322)과 상기 제1 보호막(321)을 관통하는 제2 영역을 포함할 수 있다. 상기 제1 드레인-게이트 연결배선(375)의 제1 영역은 상기 제1 드레인 전극(372)과 전기적으로 연결될 수 있다. 상기 제1 드레인-게이트 연결배선(375)의 제1 영역은 상기 제1 드레인 전극(372)으로부터 연장되어 배치될 수 있다. 예로서, 상기 제1 드레인-게이트 연결배선(375)은 상기 제1 드레인 전극(372)과 동일 공정에서 일체로 형성될 수 있다. 또한, 상기 제1 드레인-게이트 연결배선(375)은 상기 제1 드레인 전극(372)은 서로 다른 공정에서 분리되어 형성되어 전기적으로 연결될 수도 있다.실시 예에 의하면, 상기 제1 보호막(321) 아래에 제2 드레인-게이트 연결배선(475)이 배치될 수 있다. 상기 제2 드레인-게이트 연결배선(475)은 상기 제1 드레인-게이트 연결배선(375)과 전기적으로 연결될 수 있다. 상기 제1 드레인-게이트 연결배선(375)의 제2 영역은 상기 제2 드레인-게이트 연결배선(475)에 접촉되어 배치될 수 있다. 상기 제2 드레인-게이트 연결배선(475)은 상기 제2 게이트 배선(441)과 전기적으로 연결될 수 있다. 상기 제2 드레인-게이트 연결배선(475)은 상기 제2 게이트 배선(441)으로부터 연장되어 배치될 수 있다. 예로서, 상기 제2 드레인-게이트 연결배선(475)은 상기 제2 게이트 배선(441)과 동일 공정에서 일체로 형성될 수 있다. 또한, 상기 제2 드레인-게이트 연결배선(475)과 상기 제2 게이트 배선(441)은 서로 다른 공정에서 분리되어 형성되어 전기적으로 연결될 수도 있다. 상기 제2 드레인-게이트 연결배선(475)의 일부 영역은 상기 제2 게이트 배선(441)의 상부 면에 접촉되어 배치될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 드레인-게이트 연결배선(375), 상기 제2 드레인-게이트 연결배선(475), 상기 제2 게이트 배선(441)을 통하여 상기 제2 게이트 전극(433)에 전기적으로 연결될 수 있다.
상기 이중 게이트 전극(536)은 상기 제2 보호막(322) 위에 배치된 제1 영역을 포함할 수 있다. 상기 이중 게이트 전극(536)은 상기 제2 보호막(322)을 관통하는 제2 영역을 포함할 수 있다. 상기 이중 게이트 전극(536)은 상기 제2 보호막(322)을 관통하여 상기 제1 채널층(360)의 상부 면에 접촉되어 배치될 수 있다. 상기 이중 게이트 전극(536)은 상기 제1 질화물 반도체층(361)에 샤키 접촉(Schottky contact)될 수 있다. 상기 이중 게이트 전극(536)은 니켈(Ni), 백금(Pt), 금(Au), 팔라듐(Pd)을 포함하는 그룹 중에서 선택된 적어도 하나의 물질 또는 그 합금을 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 샤키 접촉은 상기 제1 채널층(360)에 대한 플라즈마 처리(plasma treatment)에 의하여 구현될 수 있다.
상기 제1 게이트 전극(535)과 상기 이중 게이트 전극(536)은 도 34에 도시된 바와 같이 전기적으로 연결될 수 있다. 실시 예에 따른 스위칭 박막 트랜지스터(530)는 상기 제1 보호막(321) 아래에 배치되며 상기 제1 게이트 전극(535)과 전기적으로 연결되고 상기 제1 게이트 배선(341)으로부터 연장되어 배치된 제1 게이트 연결배선(537)을 포함할 수 있다. 또한 실시 예에 따른 스위칭 박막 트랜지스터(530)는 상기 제2 보호막(322) 위에 배치되며 상기 이중 게이트 전극(536)으로부터 연장되어 배치된 제2 게이트 연결배선(538)을 포함할 수 있다. 상기 제1 게이트 연결배선(537)과 상기 제2 게이트 연결배선(538)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 전기적으로 연결될 수 있다. 상기 제1 보호막(321)은 상기 제1 채널층(360)의 하부 면에 접촉되어 배치되며 제1 두께를 갖는 영역과 상기 제2 보호막(322)의 하부 면에 접촉되어 배치되며 제2 두께를 갖는 영역을 포함할 수 있다. 상기 제1 보호막(321)의 제1 두께를 갖는 영역은 상기 제1 채널층(360)의 하부 면과 상기 제1 게이트 배선(341)의 상부 면 사이에 배치될 수 있다. 상기 제1 보호막(321)의 제2 두께를 갖는 영역은 상기 제2 보호막(322)의 하부 면과 상기 제1 소스 연결배선(342)의 상부 면 또는 상기 제1 드레인 연결배선(343)의 상부 면 사이에 배치될 수 있다. 상기 제1 보호막(321)의 제2 두께를 갖는 영역은 상기 제2 보호막(322)의 하부 면과 상기 본딩층(350)의 상부 면 사이에 배치될 수 있다. 상기 제1 보호막(321)의 제1 두께는 제2 두께에 비하여 더 두껍게 제공될 수 있다.
도 33에 도시된 바와 같이, 상기 제2 채널층(460)과 상기 제2 디플리션 형성층(415)은 서로 동일한 폭으로 형성될 수 있다. 상기 제2 디플리션 형성층(415)의 폭이 상기 제2 채널층(460)의 폭에 비해 작은 경우에는 누설 전류(leakage current)가 발생될 수 있다. 다른 표현으로서, 상기 제2 게이트 전극(433)이 연장되어 배치된 방향을 따라 제공된 상기 제2 채널층(460)의 길이와 상기 제2 디플리션 형성층(415)의 길이가 동일하게 제공될 수 있다.
또한, 도 34에 도시된 바와 같이, 상기 제2 채널층(360)과 상기 제1 디플리션 형성층(315)은 서로 동일한 폭으로 제공될 수 있다. 상기 제1 디플리션 형성층(315)의 폭이 상기 제1 채널층(360)의 폭에 비해 작은 경우에는 누설 전류(leakage current)가 발생될 수 있다. 다른 표현으로서, 상기 제1 게이트 전극(535)이 연장되어 배치된 방향을 따라 제공된 상기 제1 채널층(360)의 길이와 상기 제1 디플리션 형성층(315)의 길이가 동일하게 제공될 수 있다. 상기 제1 채널층(360)의 폭과 상기 제2 게이트 전극(536)의 하부면의 폭이 서로 동일한 폭으로 제공될 수 있다.
상기 제2 보호막(322)은 절연물질을 포함할 수 있다. 상기 제2 보호막(322)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제2 보호막(322) 위에 배치된 제3 보호막(323)을 포함할 수 있다. 상기 제3 보호막(323)은 상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 상기 제2 드레인 전극(472) 위에 배치될 수 있다. 상기 제3 보호막(323)은 상기 이중 게이트 전극(536) 위에 배치될 수 있다.
상기 제3 보호막(323)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 구동 박막 트랜지스터(430) 위에 배치된 하부 전극(486)을 포함할 수 있다. 상기 하부 전극(486)은 상기 구동 박막 트랜지스터(430)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)은 상기 구동 박막 트랜지스터(430)의 제2 드레인 전극(472)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)은 상기 제3 보호막(423) 위에 배치될 수 있다. 상기 하부 전극(486)은 상기 제3 보호막(323)에 제공된 컨택홀을 통하여 상기 제2 드레인 전극(472)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)의 하부 면은 상기 제2 드레인 전극(472)의 상부 면에 접촉되어 배치될 수 있다.
또한 실시 예에 따른 박막 트랜지스터 기판은 상기 제3 보호막(323) 위에 배치된 제4 보호막(324)을 포함할 수 있다. 상기 하부 전극(486) 위에 상기 발광층(488)이 배치될 수 있으며, 상기 발광층(488) 위에 상부 전극(487)이 배치될 수 있다. 상기 발광층(488)과 상기 상부 전극(487)은 상기 제4 보호막(324) 위에 배치될 수 있다. 상기 발광층(488)의 제1 영역은 상기 제4 보호막(324) 위에 배치되고 상기 발광층(488)의 제2 영역은 상기 제4 보호막(324)에 제공된 컨택홀을 통하여 상기 하부 전극(486)의 상부면에 접촉되어 배치될 수 있다. 상기 발광층(488)은 예로서 적색, 녹색, 청색, 백색 중에서 어느 하나의 빛을 발광할 수 있다. 상기 발광층(488)은 예로서 유기물로 구현될 수 있다.
상기 하부 전극(486)과 상기 상부 전극(487)은 예로서 ITO, ITO/Ag, ITO/Ag/ITO, ITO/Ag/IZO 중에서 선택된 하나의 물질, 또는 그 물질을 포함하는 합금을 포함할 수 있다. 상기 하부 전극(486)과 상기 상부 전극(487)은 서로 다른 물질을 포함할 수 있다. 상기 상부 전극(486) 또는 상기 하부 전극(487) 중에서 하나는 투명 전극으로 형성될 수 있으며, 투명 전극 방향으로 상기 발광층(488)에서 발광된 빛이 외부로 방출될 수 있게 된다.
한편, 도 16을 참조하여 설명된 바와 같이 유사하게, 실시 예에 따른 제1 드레인 연결배선(343)의 일부 영역이 상기 제1 드레인 컨택부(332)와 상기 제1 보호막(321) 사이에 배치될 수 있다. 상기 제1 드레인 컨택부(332)를 형성하는 과정에서, 상기 제1 드레인 컨택부(332)의 측면과 상기 제1 보호막(321) 사이에 공간에 제공될 수 있으며, 이 공간에 상기 제1 드레인 연결배선(343)의 일부 영역이 형성될 수 있다. 상기 제1 드레인 컨택부(332)를 형성하기 위하여 상기 제1 보호막(321)에 관통홀을 형성하는 공정에서, 상기 제1 드레인 컨택부(332)를 둘러 싸는 상기 제1 보호막(321)의 측면이 경사지게 형성될 수 있다. 상기 제1 보호막(321)의 측면과 상기 제1 보호막(321)의 상부 면이 이루는 각(a2)은 예각으로 제공될 수 있다. 예를 들어, 상기 제1 보호막(321)의 측면과 상기 제1 보호막(321)의 상부 면이 이루는 각(a2)의 각도는 10도 내지 90도로 제공될 수 있다. 더 바람직하게는, 상기 제1 보호막(321)의 측면과 상기 제1 보호막(321)의 상부 면이 이루는 각(a2)의 각도는 30도 내지 90도로 제공될 수 있다. 상기 제1 보호막(321)의 측면과 상기 제1 드레인 컨택부(332) 사이에는 소정 간격(t2)이 제공될 수 있으며, 예로서 0 내지 3 ㎛의 간격이 제공될 수 있다. 또한, 도면으로 도시되지는 아니 하였으나, 실시 예에 따른 제1 소스 연결배선(342)의 일부 영역이 제1 소스 컨택부(331)와 제1 보호막(321) 사이에 배치될 수 있다. 상기 제1 소스 컨택부(331)를 형성하는 과정에서, 상기 제1 소스 컨택부(331)의 측면과 상기 제1 보호막(321) 사이에 공간에 제공될 수 있으며, 이 공간에 상기 제1 소스 연결배선(343)의 일부 영역이 형성될 수 있다. 실시 예에 의하면, 상기 제1 채널층(360)이 식각 공정을 통해 형성되므로, 상기 제1 채널층(360)의 측면과 상기 제1 채널층(360)의 하부 면이 이루는 각(a1)이 예각으로 제공될 수 있다. 예를 들어, 상기 제1 채널층(360)의 측면과 상기 제1 채널층(360)의 하부면이 이루는 각(a1)의 각도는 30도 내지 90도로 제공될 수 있다.
예를 들어, 상기 제1 보호막(321)이 SiO2와 같은 실리콘계 산화물로 구현되는 경우, 상기 제1 보호막(321)은 습식 에칭 또는 건식 에칭에 의하여 에칭이 수행될 수 있다. 습식 에칭에 의하여 에칭이 수행되는 경우, 상기 a2의 각도는 10도 내지 60도 정도로 형성될 수 있으며, 에칭하려는 패턴에 비해 수 ㎛ 이내에서 더 넓은 형상이 제공될 수 있다. 습식 에칭이 수행되는 경우, 상기 a2의 각도는 대략 35도 내지 45도 정도의 각도로 형성될 수 있다. 건식 에칭에 의하여 에칭이 수행되는 경우, 상기 a2의 각도는 60도 내지 90도 정도로 형성될 수 있으며, 에칭하려는 패턴에 유사한 폭의 형상이 제공될 수 있다. 건식 에칭이 수행되는 경우, 상기 a2의 각도는 대략 65도 내지 75도 정도의 각도로 형성될 수 있다.
상기 제1 질화물 반도체층(361)의 상부면이 하부면에 비하여 더 짧게 제공될 수 있다. 상기 제2 질화물 반도체층(362)의 상부면이 하부면에 비하여 더 짧게 제공될 수 있다. 상기 제1 질화물 반도체층(361)의 하부면과 상기 제2 질화물 반도체층(362)의 상부면이 같은 길이로 제공될 수 있다. 상기 제1 채널층(360)을 식각하여 형성하는 공정에서, 상기 제1 채널층(360)의 끝단 영역에서 일부 과식각이 발생될 수 있다. 이에 따라, 상기 제1 보호막(321)의 상부면에 단차가 제공될 수 있다. 즉, 상기 제1 보호막(321)은 상기 제1 채널층(360) 하부에 배치된 영역과 상기 제1 채널층(360)이 배치되지 않은 영역의 두께가 서로 다르게 제공될 수도 있다. 예로서, 상기 단차의 두께(t1)는 0~1㎛ 정도로 제공될 수 있다. 이에 따라, 상기 제1 보호막(321) 위에 배치된 제2 보호막(322)의 하부 면이 상기 제1 채널층(360)의 하부 면 아래로 연장되어 배치될 수 있다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 35 및 도 36은 본 발명의 실시 예에 따른 박막 트랜지스터 기판의 또 다른 예를 나타낸 도면이다. 도 35는 도 28에 도시된 박막 트랜지스터 기판의 D-D 선에 따른 단면도이고, 도 36은 도 28에 도시된 박막 트랜지스터 기판의 E-E 선에 따른 단면도이다.
도 35 및 36에 도시된 박막 트랜지스터 기판은 채널층의 리세스된 영역에 게이트 전극이 배치된 구조를 갖는 박막 트랜지스터가 적용된 실시 예로서 도 1 내지 도 34를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 스위칭 박막 트랜지스터(730)와 구동 박막 트랜지스터(830)를 포함할 수 있다. 상기 스위칭 박막 트랜지스터(730)는 게이트 라인(341)과 데이터 라인(373)으로부터 신호를 인가 받을 수 있으며, 해당 화소에 게이트 신호 및 데이터 신호를 제공할 수 있다. 상기 구동 박막 트랜지스터(830)의 게이트 전극(833)은 상기 스위칭 박막 트랜지스터(330)의 드레인 전극(372)과 전기적으로 연결될 수 있다.
본 발명의 실시 예에 따른 박막 트랜지스터 기판은, 도 35 및 36에 도시된 바와 같이, 지지기판(355)과 상기 지지기판(355) 위에 배치된 상기 스위칭 박막 트랜지스터(730), 상기 구동 박막 트랜지스터(830), 상기 구동 박막 트랜지스터(830)에 전기적으로 연결된 발광층(488)을 포함할 수 있다.
실시 예에 따른 스위칭 박막 트랜지스터(730)는 제1 게이트 전극(733), 제1 채널층(760), 제1 소스 전극(371), 제1 드레인 전극(372)을 포함할 수 있다. 상기 제1 소스 전극(371)은 상기 제1 채널층(760)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제1 채널층(760)의 하부 면에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 채널층(760)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 채널층(760)의 하부 면에 전기적으로 연결될 수 있다. 상기 제1 게이트 전극(733)은 상기 제1 채널층(760) 아래에 배치될 수 있다.
상기 제1 채널층(760)은 하부 면에 상부 방향으로 함몰된 리세스 영역을 포함할 수 있다. 상기 제1 게이트 전극(733)은 상기 제1 채널층(760)의 리세스된 영역에 배치될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(830)는 제2 게이트 전극(433), 제2 채널층(860), 제2 소스 전극(471), 제2 드레인 전극(472)을 포함할 수 있다. 상기 제2 소스 전극(471)은 상기 제2 채널층(860)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제2 채널층(860)의 하부 면에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 채널층(860)의 제2 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 채널층(860)의 하부 면에 전기적으로 연결될 수 있다. 상기 제2 게이트 전극(833)은 상기 제2 채널층(860) 아래에 배치될 수 있다.
상기 제2 채널층(860)은 하부 면에 상부 방향으로 함몰된 리세스 영역을 포함할 수 있다. 상기 제2 게이트 전극(833)은 상기 제2 채널층(860)의 리세스된 영역에 배치될 수 있다.
상기 스위칭 박막 트랜지스터(730)와 상기 구동 박막 트랜지스터(830)의 구조는 서로 유사하며, 상기 구동 박막 트랜지스터(830)를 설명함에 있어 상기 스위칭 박막 트랜지스터(730)를 참조하여 설명된 부분과 중복되는 내용에 대해서는 설명이 생략될 수 있다.
상기 제1 채널층(760)과 상기 제2 채널층(860)은 예로서 III족-V족 화합물 반도체로 구현될 수 있다. 예컨대, 상기 제1 채널층(760)과 상기 제2 채널층(860)은 InxAlyGa1-x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 제1 채널층(760)과 상기 제2 채널층(860)은 예를 들어 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택된 단일층 또는 다중층을 포함할 수 있다. 상기 제1 채널층(760)과 상기 제2 채널층(860)은 서로 다른 물질로 형성될 수도 있다.
상기 제1 채널층(760)과 상기 제2 채널층(860) 각각은 제1 질화물 반도체층(761, 861)과 제2 질화물 반도체층(762, 862)을 포함할 수 있다. 상기 제1 질화물 반도체층(761. 861)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 제2 질화물 반도체층(762, 862)은 예로서 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 구현될 수 있다. 상기 제2 질화물 반도체층(762, 862)의 하부 면에 상부 방향으로 함몰된 리세스 영역에 제공될 수 있다. 상기 제1 게이트 전극(733)은 상기 제2 질화물 반도체층(762)의 리세스 영역에 배치될 수 있다. 상기 제1 게이트 전극(733)의 상부 면이 상기 제2 질화물 반도체층(762)의 최 하부 면에 비해 더 높게 배치될 수 있다. 상기 제1 게이트 전극(733)과 상기 제2 질화물 반도체층(762)은 샤키 접촉(Schottky contact)될 수 있다. 상기 제2 게이트 전극(833)은 상기 제2 질화물 반도체층(862)의 리세스 영역에 배치될 수 있다. 상기 제2 게이트 전극(833)의 상부 면이 상기 제2 질화물 반도체층(862)의 최 하부 면에 비해 더 높게 배치될 수 있다. 상기 제2 게이트 전극(833)과 상기 제2 질화물 반도체층(862)은 샤키 접촉(Schottky contact)될 수 있다. 실시 예에 따른 상기 제1 채널층(760)과 상기 제2 채널층(860)에 의하면, 상기 제1 질화물 반도체층(761, 861)이 GaN 반도체층을 포함하고, 상기 제2 질화물 반도체층(762, 862)이 AlGaN 반도체층을 포함할 수 있다.
상기 지지기판(355)은 투명기판을 포함할 수 있다. 상기 지지기판(355)은 예로서 0.1 mm 내지 3 mm의 두께를 갖는 투명기판으로 구현될 수 있다. 상기 지지기판(355)은 실리콘, 유리, 폴리이미드, 플라스틱을 포함하는 물질 중에서 선택된 적어도 하나의 물질을 포함할 수 있다. 상기 지지기판(355)은 플렉시블 기판을 포함할 수 있다.
상기 지지기판(355)은 트랜스퍼(transfer) 공정에서 적용되는 기판으로서 상기 스위칭 박막 트랜지스터(730)와 상기 구동 박막 트랜지스터(830)를 지지하는 역할을 수행한다. 또한, 실시 예에 따른 박막 트랜지스터 기판은 상기 지지기판(355)과 상기 스위칭 박막 트랜지스터(730) 사이에 제공된 본딩층(350)을 포함할 수 있다. 상기 본딩층(350)은 상기 지지기판(355)과 상기 구동 박막 트랜지스터(830) 사이에 배치될 수 있다.
상기 본딩층(350)은 유기물을 포함할 수 있다. 상기 본딩층(350)은 투명물질로 구현될 수 있다. 상기 본딩층(350)은 예로서 투과도가 70% 이상인 물질로 구현될 수 있다. 상기 본딩층(350)은 유기 절연물질을 포함할 수 있다. 상기 본딩층(350)은 아크릴, 벤조시클로부텐(BCB), SU-8 폴리머(SU-8 polymer) 등을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함할 수 있다. 상기 본딩층(350)은 예로서 0.5~6㎛의 두께로 제공될 수 있다.
실시 예에 따른 스위칭 박막 트랜지스터(730)는 상기 제1 채널층(760)의 제1 영역 아래에 배치된 제1 소스 컨택부(331)와 상기 제1 채널층(760)의 제2 영역 아래에 배치된 제1 드레인 컨택부(332)를 포함할 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 채널층(760)의 제1 영역에 접촉되어 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 채널층(760)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 스위칭 박막 트랜지스터(730)는 상기 제1 소스 컨택부(331) 아래에 배치된 제1 소스 연결배선(342)과 상기 제1 드레인 컨택부(332) 아래에 배치된 제1 드레인 연결배선(343)을 포함할 수 있다. 또한, 상기 스위칭 박막 트랜지스터(730)는 상기 제1 게이트 전극(733) 아래에 배치된 제1 게이트 배선(341)을 포함할 수 있다. 상기 제1 소스 연결배선(342)은 상기 제1 소스 컨택부(331)에 전기적으로 연결될 수 있다. 예로서, 상기 제1 소스 연결배선(342)의 상부 면이 상기 제1 소스 컨택부(331)의 하부 면에 접촉되어 배치될 수 있다. 상기 제1 드레인 연결배선(343)은 상기 제1 드레인 컨택부(332)에 전기적으로 연결될 수 있다. 예로서, 상기 제1 드레인 연결배선(343)의 상부 면이 상기 제1 드레인 컨택부(332)의 하부 면에 접촉되어 배치될 수 있다. 상기 제1 게이트 배선(341)은 상기 제1 게이트 전극(733)에 전기적으로 연결될 수 있다. 상기 제1 게이트 배선(341)의 상부 면이 상기 제1 게이트 전극(733)의 하부 면에 접촉되어 배치될 수 있다.
상기 제1 소스 전극(371)은 상기 제1 소스 연결배선(342)에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제1 소스 연결배선(342)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 소스 전극(371)은 상기 제1 소스 연결배선(342)과 상기 제1 소스 컨택부(331)를 통하여 상기 제1 채널층(760)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 드레인 연결배선(343)에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 드레인 연결배선(343)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제1 드레인 전극(372)은 상기 제1 드레인 연결배선(343)과 상기 제1 드레인 컨택부(332)를 통하여 상기 제1 채널층(760)의 제2 영역에 전기적으로 연결될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(830)는 상기 제2 채널층(860)의 제1 영역 아래에 배치된 제2 소스 컨택부(431)와 상기 제2 채널층(860)의 제2 영역 아래에 배치된 제2 드레인 컨택부(432)를 포함할 수 있다. 상기 제2 소스 컨택부(431)는 상기 제2 채널층(860)의 제1 영역에 접촉되어 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제2 채널층(860)의 제2 영역에 접촉되어 배치될 수 있다.
실시 예에 따른 구동 박막 트랜지스터(830)는 상기 제2 소스 컨택부(431) 아래에 배치된 제2 소스 연결배선(442)과 상기 제2 드레인 컨택부(432) 아래에 배치된 제2 드레인 연결배선(443)을 포함할 수 있다. 또한, 상기 구동 박막 트랜지스터(830)는 상기 제2 게이트 전극(433) 아래에 배치된 제2 게이트 배선(441)을 포함할 수 있다. 상기 제2 소스 연결배선(442)은 상기 제2 소스 컨택부(431)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 소스 연결배선(442)의 상부 면이 상기 제2 소스 컨택부(431)의 하부 면에 접촉되어 배치될 수 있다. 상기 제2 드레인 연결배선(443)은 상기 제2 드레인 컨택부(432)에 전기적으로 연결될 수 있다. 예로서, 상기 제2 드레인 연결배선(443)의 상부 면이 상기 제2 드레인 컨택부(432)의 하부 면에 접촉되어 배치될 수 있다. 상기 제2 게이트 배선(441)은 상기 제2 게이트 전극(833)에 전기적으로 연결될 수 있다. 상기 제2 게이트 배선(441)의 상부 면이 상기 제2 게이트 전극(833)의 하부 면에 접촉되어 배치될 수 있다.
상기 제2 소스 전극(471)은 상기 제2 소스 연결배선(442)에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제2 소스 연결배선(442)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 소스 전극(471)은 상기 제2 소스 연결배선(442)과 상기 제2 소스 컨택부(431)를 통하여 상기 제2 채널층(860)의 제1 영역에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 드레인 연결배선(443)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 드레인 연결배선(443)의 상부 면에 접촉되어 배치될 수 있다. 예로서, 상기 제2 드레인 전극(472)은 상기 제2 드레인 연결배선(443)과 상기 제2 드레인 컨택부(432)를 통하여 상기 제2 채널층(860)의 제2 영역에 전기적으로 연결될 수 있다.
상기 제1 소스 컨택부(331)와 상기 제1 드레인 컨택부(332)는 상기 제1 채널층(760)과 오믹 접촉하는 물질로 구현될 수 있다. 상기 제1 소스 컨택부(331)와 상기 제1 드레인 컨택부(332)는 상기 제2 질화물 반도체층(762)과 오믹 접촉하는 물질을 포함할 수 있다. 상기 제2 소스 컨택부(431)와 상기 제2 드레인 컨택부(432)는 상기 제2 채널층(860)과 오믹 접촉하는 물질로 구현될 수 있다. 상기 제2 소스 컨택부(431)와 상기 제2 드레인 컨택부(432)는 상기 제2 질화물 반도체층(862)과 오믹 접촉하는 물질을 포함할 수 있다. 예로서, 상기 제1 소스 컨택부(331), 상기 제1 드레인 컨택부(332), 제2 소스 컨택부(431), 상기 제2 드레인 컨택부(432)는 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 소스 컨택부(331), 상기 제1 드레인 컨택부(332), 상기 제2 소스 컨택부(431), 상기 제2 드레인 컨택부(432)는 예로서 0.1~1㎛의 두께로 제공될 수 있다.
상기 제1 게이트 전극(733)은 상기 제1 채널층(760)과 샤키 접촉하는 물질로 구현될 수 있다. 상기 제1 게이트 전극(733)은 상기 제2 질화물 반도체층(762)과 샤키 접촉되는 물질로 구현될 수 있다. 상기 제1 게이트 전극(733)은 니켈(Ni), 백금(Pt), 금(Au), 팔라듐(Pd)을 포함하는 그룹 중에서 선택된 적어도 하나의 물질 또는 그 합금을 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 샤키 접촉은 상기 제1 채널층(760)에 대한 플라즈마 처리(palsma treatment)에 의하여 구현될 수 있다. 상기 플라즈마 처리는 예로서 불소(F) 이온 처리가 적용될 수 있다. 이에 따라, 실시 예에 따른 스위칭 박막 트랜지스터(730)는 상기 샤키 접촉에 의하여 문턱 전압이 제공될 수 있으며 노멀리 오프(normally off) 특성을 가질 수 있다. 상기 제1 게이트 전극(733)에 문턱 전압 이상의 전압을 인가하면 상기 제1 게이트 전극(733)의 상부에 형성된 채널이 온 상태가 되어 상기 제1 채널층(760)에 전류가 흐를 수 있게 된다.
상기 제2 게이트 전극(833)은 상기 제2 채널층(860)과 샤키 접촉하는 물질로 구현될 수 있다. 상기 제2 게이트 전극(833)은 상기 제2 질화물 반도체층(862)과 샤키 접촉되는 물질로 구현될 수 있다. 상기 제2 게이트 전극(833)은 니켈(Ni), 백금(Pt), 금(Au), 팔라듐(Pd)을 포함하는 그룹 중에서 선택된 적어도 하나의 물질 또는 그 합금을 포함하는 단일층 또는 다중층을 포함할 수 있다. 예로서, 상기 샤키 접촉은 상기 제2 채널층(860)에 대한 플라즈마 처리(palsma treatment)에 의하여 구현될 수 있다. 상기 플라즈마 처리는 예로서 불소(F) 이온 처리가 적용될 수 있다. 이에 따라, 실시 예에 따른 구동 박막 트랜지스터(830)는 상기 샤키 접촉에 의하여 문턱 전압이 제공될 수 있으며 노멀리 오프(normally off) 특성을 가질 수 있다. 상기 제2 게이트 전극(833)에 문턱 전압 이상의 전압을 인가하면 상기 제2 게이트 전극(833)의 상부에 형성된 채널이 온 상태가 되어 상기 제2 채널층(860)에 전류가 흐를 수 있게 된다.
상기 제1 게이트 배선(341)과 상기 제2 게이트 배선(441)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 게이트 배선(341)과 상기 제2 게이트 배선(441)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
상기 제1 소스 연결배선(342), 상기 제1 드레인 연결배선(343), 상기 제2 소스 연결배선(442), 상기 제2 드레인 연결배선(443)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 소스 연결배선(342), 상기 제1 드레인 연결배선(343), 상기 제2 소스 연결배선(442), 상기 제2 드레인 연결배선(443)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 제2 드레인 전극(472)은 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금(Cu alloy), 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금(Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Ti alloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi)을 포함하는 그룹 중에서 선택된 적어도 어느 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다. 상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 제2 드레인 전극(472)은 예로서 0.1~3㎛의 두께로 제공될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제1 채널층(760)과 상기 제2 채널층(860) 아래에 배치된 제1 보호막(321)을 포함할 수 있다. 상기 제1 보호막(321)은 상기 제1 채널층(760)의 상기 제2 질화물 반도체층(762) 및 상기 제2 채널층(860)의 제2 질화물 반도체층(862) 아래에 배치될 수 있다. 상기 제1 보호막(321)의 상부 면은 상기 제1 채널층(760)의 상기 제2 질화물 반도체층(762) 및 상기 제2 채널층(860)의 제2 질화물 반도체층(862) 하부 면에 접촉되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제1 소스 컨택부(331)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제1 채널층(760)의 제1 영역에 접촉되어 제공될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제1 드레인 컨택부(332)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제1 채널층(760)의 제2 영역에 접촉되어 제공될 수 있다.
실시 예에 의하면, 상기 제2 소스 컨택부(431)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제2 소스 컨택부(431)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제2 소스 컨택부(431)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제2 채널층(860)의 제1 영역에 접촉되어 제공될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(321)을 관통하여 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(321)에 의하여 둘러 싸여 배치될 수 있다. 상기 제2 드레인 컨택부(432)는 상기 제1 보호막(321)을 관통하여 배치되고 상기 제2 채널층(860)의 제2 영역에 접촉되어 제공될 수 있다.
상기 제1 보호막(321)은 절연물질로 구현될 수 있다. 상기 제1 보호막(321)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
상기 제1 소스 연결배선(342)은 상기 제1 소스 컨택부(331) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다. 상기 제1 드레인 연결배선(343)은 상기 제1 드레인 컨택부(332) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다. 상기 제1 게이트 배선(341)은 상기 제1 게이트 전극(333) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다.
상기 제2 소스 연결배선(442)은 상기 제2 소스 컨택부(431) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다. 상기 제2 드레인 연결배선(443)은 상기 제2 드레인 컨택부(432) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다. 상기 제2 게이트 배선(441)은 상기 제2 게이트 전극(433) 아래에 접촉되어 배치되고 상기 본딩층(350)에 의하여 둘러 싸여 제공될 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제1 보호막(321), 상기 제1 채널층(760), 상기 제2 채널층(860) 위에 배치된 제2 보호막(322)을 포함할 수 있다. 상기 제1 소스 전극(371)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제1 소스 연결배선(342)에 전기적으로 연결될 수 있다. 상기 제1 소스 전극(371)은 상기 제2 보호막(322) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제1 소스 전극(371)은 상기 제2 보호막(322)과 상기 제1 보호막(321)을 관통하는 제2 영역을 포함할 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제1 드레인 연결배선(343)에 전기적으로 연결될 수 있다. 상기 제1 드레인 전극(372)은 상기 제2 보호막(322) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제1 드레인 전극(372)은 상기 제2 보호막(322)과 상기 제1 보호막(321)을 관통하는 제2 영역을 포함할 수 있다.
상기 제2 소스 전극(471)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제2 소스 연결배선(442)에 전기적으로 연결될 수 있다. 상기 제2 소스 전극(471)은 상기 제2 보호막(322) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제2 소스 전극(471)은 상기 제2 보호막(322)과 상기 제1 보호막(321)을 관통하는 제2 영역을 포함할 수 있다. 상기 제2 드레인 전극(472)은 상기 제1 보호막(321)과 상기 제2 보호막(322)을 관통하여 상기 제2 드레인 연결배선(443)에 전기적으로 연결될 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 보호막(322) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제2 드레인 전극(472)은 상기 제2 보호막(322)과 상기 제1 보호막(321)을 관통하는 제2 영역을 포함할 수 있다.
실시 예에 의하면, 상기 제2 보호막(322) 위에 제1 드레인-게이트 연결배선(375)이 배치될 수 있다. 상기 제1 드레인-게이트 연결배선(375)은 상기 제2 보호막(322) 위에 배치된 제1 영역을 포함할 수 있다. 상기 제1 드레인-게이트 연결배선(375)은 상기 제2 보호막(322)과 상기 제1 보호막(321)을 관통하는 제2 영역을 포함할 수 있다. 상기 제1 드레인-게이트 연결배선(375)의 제1 영역은 상기 제1 드레인 전극(372)과 전기적으로 연결될 수 있다. 상기 제1 드레인-게이트 연결배선(375)의 제1 영역은 상기 제1 드레인 전극(372)으로부터 연장되어 배치될 수 있다.
실시 예에 의하면, 상기 제1 보호막(321) 아래에 제2 드레인-게이트 연결배선(475)이 배치될 수 있다. 상기 제2 드레인-게이트 연결배선(475)은 상기 제1 드레인-게이트 연결배선(375)과 전기적으로 연결될 수 있다. 상기 제1 드레인-게이트 연결배선(375)의 제2 영역은 상기 제2 드레인-게이트 연결배선(475)에 접촉되어 배치될 수 있다. 상기 제2 드레인-게이트 연결배선(475)은 상기 제2 게이트 배선(441)과 전기적으로 연결될 수 있다. 상기 제2 드레인-게이트 연결배선(475)은 상기 제2 게이트 배선(441)으로부터 연장되어 배치될 수 있다. 예로서, 상기 제2 드레인-게이트 연결배선(475)은 상기 제2 게이트 배선(441)과 동일 공정에서 일체로 형성될 수 있다. 또한, 상기 제2 드레인-게이트 연결배선(475)과 상기 제2 게이트 배선(441)은 서로 다른 공정에서 분리되어 형성되어 전기적으로 연결될 수도 있다. 상기 제2 드레인-게이트 연결배선(475)의 일부 영역은 상기 제2 게이트 배선(441)의 상부 면에 접촉되어 배치될 수 있다. 상기 제1 드레인 전극(372)은 상기 제1 드레인-게이트 연결배선(375), 상기 제2 드레인-게이트 연결배선(475), 상기 제2 게이트 배선(441)을 통하여 상기 제2 게이트(433)에 전기적으로 연결될 수 있다.상기 제2 보호막(322)은 절연물질을 포함할 수 있다. 상기 제2 보호막(322)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 제2 보호막(322) 위에 배치된 제3 보호막(323)을 포함할 수 있다. 상기 제3 보호막(323)은 상기 제1 소스 전극(371), 상기 제1 드레인 전극(372), 상기 제2 소스 전극(471), 상기 제2 드레인 전극(472) 위에 배치될 수 있다.
상기 제3 보호막(323)은 예로서 실리콘 계열의 산화물, 실리콘 계열의 질화물, Al2O3를 포함하는 금속 산화물, 유기 절연물 중에서 적어도 하나의 물질을 포함하는 단일층 또는 다중층을 포함할 수 있다.
실시 예에 따른 박막 트랜지스터 기판은 상기 구동 박막 트랜지스터(830) 위에 배치된 하부 전극(486)을 포함할 수 있다. 상기 하부 전극(486)은 상기 구동 박막 트랜지스터(430)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)은 상기 구동 박막 트랜지스터(830)의 제2 드레인 전극(472)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)은 상기 제3 보호막(423) 위에 배치될 수 있다. 상기 하부 전극(486)은 상기 제3 보호막(323)에 제공된 컨택홀을 통하여 상기 제2 드레인 전극(472)에 전기적으로 연결될 수 있다. 상기 하부 전극(486)의 하부 면은 상기 제2 드레인 전극(472)의 상부 면에 접촉되어 배치될 수 있다.
또한 실시 예에 따른 박막 트랜지스터 기판은 상기 제3 보호막(323) 위에 배치된 제4 보호막(324)을 포함할 수 있다. 상기 하부 전극(486) 위에 상기 발광층(488)이 배치될 수 있으며, 상기 발광층(488) 위에 상부 전극(487)이 배치될 수 있다. 상기 발광층(488)과 상기 상부 전극(487)은 상기 제4 보호막(324) 위에 배치될 수 있다. 상기 발광층(488)의 제1 영역은 상기 제4 보호막(324) 위에 배치되고 상기 발광층(488)의 제2 영역은 상기 제4 보호막(324)에 제공된 컨택홀을 통하여 상기 하부 전극(486)의 상부면에 접촉되어 배치될 수 있다. 상기 발광층(488)은 예로서 적색, 녹색, 청색, 백색 중에서 어느 하나의 빛을 발광할 수 있다. 상기 발광층(488)은 예로서 유기물로 구현될 수 있다.
상기 하부 전극(486)과 상기 상부 전극(487)은 예로서 ITO, ITO/Ag, ITO/Ag/ITO, ITO/Ag/IZO 중에서 선택된 하나의 물질, 또는 그 물질을 포함하는 합금을 포함할 수 있다. 상기 하부 전극(486)과 상기 상부 전극(487)은 서로 다른 물질을 포함할 수 있다. 상기 상부 전극(486) 또는 상기 하부 전극(487) 중에서 하나는 투명 전극으로 형성될 수 있으며, 투명 전극 방향으로 상기 발광층(488)에서 발광된 빛이 외부로 방출될 수 있게 된다.
실시 예에 따른 박막 트랜지스터 기판에 의하면, 질화물계 반도체층을 포함하는 박막 트랜지스터를 제공함으로써 높은 캐리어 이동도를 구현할 수 있게 된다. 예를 들어, 박막 트랜지스터는 채널층으로 적용되는 물질에 따라 전자 이동도(㎠/Vs)가 달라지게 되는데, 아몰퍼스 실리콘 반도체의 경우에는 전자 이동도가 1이고, 산화물 반도체의 경우에는 10 내지 80, 폴리 실리콘 반도체의 경우에는 100 이하인 것으로 보고되고 있다. 그러나, 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 전자 이동도가 1500에 달하는 것으로 측정되고 있다. 이에 따라 실시 예에 따른 질화물계 반도체층을 포함하는 박막 트랜지스터는 폴리 실리콘 반도체가 적용된 박막 트랜지스터에 비해 15 배 이상의 높은 전자 이동도를 구현할 수 있게 된다.
실시 예에 의하면, 성장기판을 이용하여 품질이 좋은 반도체층을 형성할 수 있으며, 지지기판을 이용하여 트랜스퍼(transfer) 공정을 적용함으로써 전자 이동도가 우수한 박막 트랜지스터 기판을 제공할 수 있게 된다.
따라서, 실시 예에 따른 박막 트랜지스터 기판, 이를 포함하는 표시패널 및 표시장치에 의하면, 높은 캐리어 이동도를 제공할 수 있게 되므로, 고해상도를 구현하고 부드러운 동화상을 재생할 수 있게 된다.
도 37은 본 발명의 실시 예에 따른 박막 트랜지스터 기판을 포함하는 표시장치의 예를 나타낸 블록도이다.
실시 예에 따른 표시장치는, 도 37에 도시된 바와 같이, 표시패널(2100)과 패널 구동부(2300)를 포함할 수 있다.
상기 표시패널(2100)은 도 28 내지 도 36을 참조하여 설명된 박막 트랜지스터 기판 중의 어느 하나를 포함할 수 있다. 상기 패널 구동부(2300)는 상기 표시패널(2100)에 구동 신호를 제공할 수 있다. 상기 패널 구동부(2300)는 상기 표시패널(2100)에 제공된 복수 화소의 광 투과율을 제어할 수 있으며, 이에 따라 상기 표시패널(2100)에 영상이 표시될 수 있게 된다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
또한, 이상에서 실시 예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시 예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시 예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10 성장기판 15 디플리션 형성층
21 제1 보호막 22 제2 보호막
23 제3 보호막 24 제4 보호막
30, 130, 230 박막 트랜지스터 31 소스 컨택부
32 드레인 컨택부 33, 233, 733, 833 게이트 전극
35 제1 게이트 전극 36 제2 게이트 전극
37, 537 제1 게이트 연결배선 38, 538 제2 게이트 연결배선
41 게이트 배선 42 소스 연결배선
43 드레인 연결배선 50 본딩층
55 지지기판 60, 260, 760, 860 채널층
61, 261, 761, 861 제1 질화물 반도체층
62, 262, 762, 862 제2 질화물 반도체층
71 소스 전극 72 드레인 전극
73 데이터 배선 80, 81, 82 화소전극
85 공통전극 91 터치패널 하부전극
92 터치패널 상부전극 330, 530, 730 스위칭 박막 트랜지스터
331 제1 소스 컨택부 332 제1 드레인 컨택부
333 제1 게이트 전극 341 제1 게이트 배선
342 제1 소스 연결배선 343 제1 드레인 연결배선
360 제1 채널층 361 제1 질화물 반도체층
362 제2 질화물 반도체층 371 제1 소스 전극
372 제1 드레인 전극 373 데이터 배선
375 제1 드레인-게이트 연결배선 430, 830 구동 박막 트랜지스터
431 제2 소스 컨택부 432 제2 드레인 컨택부
433 제2 게이트 전극 441 제2 게이트 배선
442 제2 소스 연결배선 443 제3 드레인 연결배선
460 제2 채널층 461 제1 질화물 반도체층
462 제2 질화물 반도체층 471 제2 소스 전극
472 제2 드레인 전극 474 구동 전원배선
475 제2 드레인-게이트 연결배선 486 하부 전극
487 상부 전극 488 발광층
535 제1 게이트 전극 536 이중 게이트 전극
21 제1 보호막 22 제2 보호막
23 제3 보호막 24 제4 보호막
30, 130, 230 박막 트랜지스터 31 소스 컨택부
32 드레인 컨택부 33, 233, 733, 833 게이트 전극
35 제1 게이트 전극 36 제2 게이트 전극
37, 537 제1 게이트 연결배선 38, 538 제2 게이트 연결배선
41 게이트 배선 42 소스 연결배선
43 드레인 연결배선 50 본딩층
55 지지기판 60, 260, 760, 860 채널층
61, 261, 761, 861 제1 질화물 반도체층
62, 262, 762, 862 제2 질화물 반도체층
71 소스 전극 72 드레인 전극
73 데이터 배선 80, 81, 82 화소전극
85 공통전극 91 터치패널 하부전극
92 터치패널 상부전극 330, 530, 730 스위칭 박막 트랜지스터
331 제1 소스 컨택부 332 제1 드레인 컨택부
333 제1 게이트 전극 341 제1 게이트 배선
342 제1 소스 연결배선 343 제1 드레인 연결배선
360 제1 채널층 361 제1 질화물 반도체층
362 제2 질화물 반도체층 371 제1 소스 전극
372 제1 드레인 전극 373 데이터 배선
375 제1 드레인-게이트 연결배선 430, 830 구동 박막 트랜지스터
431 제2 소스 컨택부 432 제2 드레인 컨택부
433 제2 게이트 전극 441 제2 게이트 배선
442 제2 소스 연결배선 443 제3 드레인 연결배선
460 제2 채널층 461 제1 질화물 반도체층
462 제2 질화물 반도체층 471 제2 소스 전극
472 제2 드레인 전극 474 구동 전원배선
475 제2 드레인-게이트 연결배선 486 하부 전극
487 상부 전극 488 발광층
535 제1 게이트 전극 536 이중 게이트 전극
Claims (24)
- 지지기판;
상기 지지기판 위에 배치된 본딩층;
상기 본딩층 위에 배치되며, 질화물계 반도체층을 포함하는 제1 채널층, 상기 제1 채널층의 제1 영역에 전기적으로 연결된 제1 소스 전극, 상기 제1 채널층의 제2 영역에 전기적으로 연결된 제1 드레인 전극, 상기 제1 채널층 아래에 배치된 제1 게이트 전극, 상기 제1 채널층과 상기 제1 게이트 전극 사이에 배치된 제1 디플리션 형성층, 상기 제1 채널층 위에 배치되어 샤키 접합으로 상기 제1 채널층의 질화물계 반도체층에 직접 접촉된 이중 게이트 전극을 포함하는 스위칭 박막 트랜지스터;
상기 본딩층 위에 배치되며, 질화물계 반도체층을 포함하는 제2 채널층, 상기 제2 채널층의 제1 영역에 전기적으로 연결된 제2 소스 전극, 상기 제2 채널층의 제2 영역에 전기적으로 연결된 제2 드레인 전극, 상기 제2 채널층 아래에 배치된 제2 게이트 전극, 상기 제2 채널층과 상기 제2 게이트 전극 사이에 배치된 제2 디플리션 형성층을 포함하는 구동 박막 트랜지스터;
상기 구동 박막 트랜지스터 위에 배치되며 상기 구동 박막 트랜지스터에 전기적으로 연결된 하부 전극;
상기 하부 전극 위에 배치된 발광층; 및
상기 발광층 위에 배치된 상부 전극;
을 포함하는 박막 트랜지스터 기판. - 삭제
- 제1항에 있어서,
상기 제1 채널층은 제1 GaN 반도체층과, 상기 제1 GaN 반도체층과 상기 제1 디플리션 형성층 사이에 배치된 제1 AlGaN 반도체층을 포함하고,
상기 제2 채널층은 제2 GaN 반도체층과, 상기 제2 GaN 반도체층과 상기 제2 디플리션 형성층 사이에 배치된 제2 AlGaN 반도체층을 포함하는 박막 트랜지스터 기판. - 삭제
- 삭제
- 삭제
- 삭제
- 제1항에 있어서,
상기 제1 채널층과 상기 제2 채널층 아래에 배치된 제1 보호막을 포함하고,
상기 제1 보호막을 관통하여 배치되고 상기 제1 채널층의 제1 영역에 접촉된 제1 소스 컨택부와, 상기 제1 보호막을 관통하여 배치되고 상기 제1 채널층의 제2 영역에 접촉된 제1 드레인 컨택부를 포함하고,
상기 제1 보호막을 관통하여 배치되고 상기 제2 채널층의 제1 영역에 접촉된 제2 소스 컨택부와, 상기 제1 보호막을 관통하여 배치되고 상기 제2 채널층의 제2 영역에 접촉된 제2 드레인 컨택부를 포함하는 박막 트랜지스터 기판. - 제8항에 있어서,
상기 제1 소스 컨택부 아래에 접촉되어 배치되고 상기 본딩층에 의하여 둘러 싸여진 제1 소스 연결배선과, 상기 제1 드레인 컨택부 아래에 접촉되어 배치되고 상기 본딩층에 의하여 둘러 싸여진 제1 드레인 연결배선, 상기 제1 게이트 전극 아래에 접촉되어 배치되고 상기 본딩층에 둘러 싸여진 제1 게이트 배선을 포함하고,
상기 제2 소스 컨택부 아래에 접촉되어 배치되고 상기 본딩층에 의하여 둘러 싸여진 제2 소스 연결배선과, 상기 제2 드레인 컨택부 아래에 접촉되어 배치되고 상기 본딩층에 의하여 둘러 싸여진 제2 드레인 연결배선, 상기 제2 게이트 전극 아래에 접촉되어 배치되고 상기 본딩층에 둘러 싸여진 제2 게이트 배선을 포함하는 박막 트랜지스터 기판. - 제9항에 있어서,
상기 제1 소스 연결배선의 일부 영역이 상기 제1 소스 컨택부와 상기 제1 보호막 사이에 배치되고, 상기 제1 드레인 연결배선의 일부 영역이 상기 제1 드레인 컨택부와 상기 제1 보호막 사이에 배치되고,
상기 제2 소스 연결배선의 일부 영역이 상기 제2 소스 컨택부와 상기 제1 보호막 사이에 배치되고, 상기 제2 드레인 연결배선의 일부 영역이 상기 제2 드레인 컨택부와 상기 제1 보호막 사이에 배치된 박막 트랜지스터 기판. - 삭제
- 삭제
- 삭제
- 제1항에 있어서,
상기 스위칭 박막 트랜지스터의 제1 드레인 전극과 상기 구동 박막 트랜지스터의 제2 게이트 전극이 전기적으로 연결된 박막 트랜지스터 기판. - 삭제
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|---|---|---|---|
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| JP2012114320A (ja) * | 2010-11-26 | 2012-06-14 | Nippon Telegr & Teleph Corp <Ntt> | 窒化物半導体電界効果トランジスタ |
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| KR101955337B1 (ko) * | 2011-10-19 | 2019-03-07 | 삼성전자주식회사 | 문턱전압 변동을 줄인 고 전자 이동도 트랜지스터 및 그 제조방법 |
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2015
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Patent Citations (1)
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|---|---|---|---|---|
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| Date | Code | Title | Description |
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