KR101809310B1 - 전기 저항 및 커패시턴스를 감소시킨 반도체 장치 - Google Patents

전기 저항 및 커패시턴스를 감소시킨 반도체 장치 Download PDF

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쟝 피에르 콜린지
궈 쳉 칭
타-펜 구오
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 장치는 제1 도전성 타입을 포함하는 제1 타입 영역을 포함한다. 반도체 장치는 제2 도전성 타입을 포함하는 제2 타입 영역을 포함한다. 반도체 장치는 제1 타입 영역과 제2 타입 영역 사이에 연장되는 채널 영역을 포함한다. 채널 영역은 제1 타입 영역의 제1 부분으로부터 제1 간격 떨어져 있다. 반도체 장치는 채널 영역을 둘러싸는 게이트 영역을 포함한다. 게이트 영역의 제1 부분은 제1 타입 영역의 제1 부분으로부터 제2 간격 떨어져 있다. 제2 간격는 제1 간격보다 크다.

Description

전기 저항 및 커패시턴스를 감소시킨 반도체 장치{SEMICONDUCTOR DEVICE WITH REDUCED ELECTRICAL RESISTANCE AND CAPACITANCE}
반도체 장치에서는, 장치의 게이트에 충분한 전압 또는 바이어스가 인가되면 소스 영역과 드레인 영역 사이의 채널 영역을 통해 전류가 흐르게 된다. 채널 영역에 전류가 흐를 때에, 장치는 일반적으로 '온' 상태인 것으로서 간주되고, 채널 영역에 전류가 흐를지 않을 때에, 장치는 '오프' 상태인 것으로 간주된다.
본 개요는 상세한 설명에서 또한 후술하는 개념들의 선택을 간략화한 형태로 소개하기 위해 제공된다. 본 개요는 특허청구범위의 발명의 대상에 관한 넓은 개관을 목적으로 하거나, 특허청구범위의 발명의 대상의 주요 요소 또는 본질적 특징을 확인하는 것을 목적으로 하지 않을뿐만 아니라, 특허청구범위의 발명의 대상의 범주를 한정하는데 이용될 것을 의도하지 않는다.
반도체 장치를 형성하기 위한, 하나 이상의 기술 및 그 결과의 구조체를 여기에 개시한다.
이하의 설명 및 첨부 도면은 소정의 예시적인 양태 및 구현을 개시한다. 이들은 하나 이상의 양태가 이용되는 다양한 방식 중 일부만을 나타낸다. 본 개시물의 기타 양태, 효과 및/또는 신규한 특징은 이하의 상세한 설명을 첨부 도면과 함께 참조할 때에 명백해질 것이다.
본 개시물의 양태들이 첨부 도면을 참조한 이하의 상세한 설명으로부터 이해될 것이다. 도면의 요소 및/또는 구조체가 반드시 실측으로 도시되지 않는 것은 당연하다. 따라서, 다양한 특징부의 치수는 설명의 편의상 임의대로 확대 및/또는 축소될 수 있다.
도 1은 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 2는 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 3은 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 4a는 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 4b는 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 5는 일 실시형태에 따른 반도체 장치의 형성과 연관된 게이트 영역의 형성을 도시하는 도면이다.
도 6은 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 7은 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 8은 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 9는 일 실시형태에 따른 반도체 장치의 형성과 연관된 제2 타입 영역의 형성을 도시하는 도면이다.
도 10은 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 11은 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 12는 일 실시형태에 따른 반도체 장치의 형성과 연관된 제2 타입 영역의 형성을 도시하는 도면이다.
도 13a는 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 13b는 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 14는 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 15a는 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 15b는 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 16은 일 실시형태에 따른 반도체 장치의 형성과 연관된 게이트 영역의 형성을 도시하는 도면이다.
도 17은 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 18은 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 19는 일 실시형태에 따른 반도체 장치의 일부를 도시하는 도면이다.
도 20은 일 실시형태에 따른 반도체 장치의 형성과 연관된 제2 타입 영역의 형성을 도시하는 도면이다.
도 21은 일 실시형태에 따른 반도체 장치를 도시하는 도면이다.
도 22는 일 실시형태에 따른, 반도체 장치를 형성하는 방법을 나타내하는 도면이다.
이제, 유사한 요소를 표기하기 위해 유사한 도면부호를 일반적으로 사용하는 도면을 참조하여, 특허청구범위의 발명의 대상에 대해 설명한다. 이하의 설명에서는, 설명의 목적상, 특허청구범위의 발명의 대상의 이해를 돕기 위해 다수의 특정 세부사항을 설명한다. 그렇지만, 특허청구범위의 발명의 대상은 이들 특정한 세부사항 없이 실시될 수 있는 것이 분명하다. 다른 경우에, 특허청구범위의 발명의 대상을 용이하게 설명하기 위해 구조체 및 장치를 블록도로 나타낸다.
반도체 장치를 형성하기 위한, 하나 이상의 기술 및 그 결과의 구조체를 여기에 개시한다.
도 1은 일부 실시형태에 따른 반도체 장치(100)의 일부를 도시하는 투시도이다. 일 실시형태에 있어서, 반도체 칩(100)은 도핑 영역(102) 상에 형성된다. 일부 실시형태에 따라, 도핑 영역(102)은 제1 타입 영역(104)을 형성하기 위해 도핑된다. 일부 실시형태에 있어서, 도핑 영역(102)은 p-타입 확산을 포함한다. 일부 실시형태에 있어서, 도핑 영역(102)은 n-타입 확산을 포함한다.
일부 실시형태에 있어서, 제1 타입 영역(104)의 제1 부분(112)은 도핑 영역(102)을 도핑함으로써 형성된다. 일 실시형태에 있어서, 제1 타입 영역(104)은 제1 도전성 타입을 포함한다. 일부 실시형태에 있어서, 제1 타입 영역(104)의 제1 도전성 타입은 p-타입 재료, p+ 타입 재료, p++ 타입 재료, 붕소, 갈륨, 인듐 등의 p-타입 도펀트를 단독 또는 조합으로 포함한다. 일부 실시형태에 있어서, 제1 타입 영역(104)의 제1 도전성 타입은 n-타입 재료, n+ 타입 재료, n++ 타입 재료, 인, 비소, 안티몬 등의 n-타입 도펀트를 단독 또는 조합으로 포함한다. 일부 실시형태에 있어서, 제1 타입 영역(104)은 소스 영역을 포함한다. 일부 실시형태에 있어서, 제1 타입 영역(104)은 드레인 영역을 포함한다.
일부 실시형태에 따라, 도핑 영역(102)은 기판 영역(106) 상에 또는 내에 형성된다. 기판 영역(106)은 예컨대 실리콘, 폴리실리콘, 게르마늄, SiGe, III-V 반도체 등의 임의 개의 재료를 단독 또는 조합으로 포함한다. 일부 실시형태에 따라, 기판 영역(106)은 에피택셜 층, 실린콘 온 절연체(SOI, silicon-on-insulator) 구조, 웨이퍼, 웨이퍼로부터 형성된 다이 등을 포함한다. 일부 실시형태에 있어서, 기판 영역(106)은 제1 타입 영역(104)의 제1 부분(112)과는 상이한 극성 또는 도전성 타입을 포함한다.
일 실시형태에 있어서, 반도체 장치(100)는 하나 이상의 나노와이어(110)를 포함한다. 일부 실시형태에 따라, 나노와이어(110)는 제1 타입 영역(104)으로부터 투입된다. 나노와이어(110)는 예컨대 실리콘, 폴리실리콘, 게르마늄, SiGe, III-V 반도체 등의 임의 개의 재료를 단독 또는 조합으로 포함한다. 일부 실시형태에 있어서, 제1 타입 영역(104)의 제2 부분(116)은 나노와이어(110)의 제1 단부(118)에서 형성된다. 일 실시형태에 있어서, 제1 타입 영역(104)의 제2 부분(116)은 제1 타입 영역(104)의 제1 부분(112)으로부터의 확산에 의해 형성된다.
일부 실시형태에 있어서, 예컨대 나노와이어(110)를 도핑함으로써 채널 영역(130)이 형성된다. 일부 실시형태에 있어서, 채널 영역(130)은 나노와이어를 투입시키는 기판(106) 또는 도핑 영역(102)의 상면에 대해 비수직 각도로 나노와이어(110)에 도펀트를 주입하는 경사 또는 각도 도핑 공정(tilted or angled doping process)에 의해 형성된다. 일부 실시형태에 있어서, 채널 영역(130)은 제1 타입 영역(104)과 제2 타입 영역(도 9에 도시) 사이에서 연장된다. 일 실시형태에 있어서, 채널 영역(130)은 수직 나노와이어(110) 내에 포함된다.
일부 실시형태에 따라, 채널 영역(130)은 제3 도전성 타입을 포함한다. 일부 실시형태에 있어서, 채널 영역(130)의 제3 도전성 타입은 p-타입 재료, p+ 타입 재료, p++ 타입 재료, 붕소, 갈륨, 인듐 등의 p-타입 도펀트를 단독 또는 조합으로 포함한다. 일부 실시형태에 있어서, 제1 타입 영역(130)의 제3 도전성 타입은 n-타입 재료, n+ 타입 재료, n++ 타입 재료, 인, 비소, 안티몬 등의 n-타입 도펀트를 단독 또는 조합으로 포함한다.
도 2를 참조하면, 일 실시형태에 있어서, 제1 타입 영역(104)의 제2 부분(116) 또는 나노와이어(110)의 채널 영역(130) 중 적어도 하나를 둘러싸는 스페이서(200)가 형성된다. 일부 실시형태에 있어서, 스페이서(200)는 질화물, 산화물 등의 유전체 재료를 단독 또는 조합으로 포함한다. 스페이서(200)는 예컨대 열적 성장, 화학적 성장, 원자층 적층(atomic layer deposition, ALD), 화학적 기상 증착(chemical vapor deposition, CVD), 플라즈마 강화 화학적 기상 증착(plasma-enhanced chemical vapor deposition, PECVD), 또는 기타 적절한 기술 등의 임의 개의 방식으로 형성된다. 일부 실시형태에 있어서, 스페이서(200)는, 제1 타입 영역(104)의 제1 부분(112)의 상면과 나노와이어(110)의 상단부를 그 스페이서(200)를 형성하는데 사용되는 재료로 실질적으로 덮지 않고서 에칭된다.
이제 도 3을 참조하면, 일부 실시형태에 따라, 제1 타입 영역(104)의 제1 부분(112) 위에 그리고 스페이서(200) 주위에 제1 절연체 층(300)이 형성된다. 제1 절연체 층(300)은 예컨대 적층(deposition), 화학적 기상 증착(CVD), 또는 기타 적절한 방법 등의 임의 개의 방식으로 형성된다. 제1 절연체 층(300)은 산화물, 실리콘 산화물, 질화물, 실리콘 질화물, 산질화물, SiO2 등을 포함하는 임의 개의 재료를 단독 또는 조합으로 포함한다. 일부 실시형태에 있어서, 제1 절연체 층(300)의 상면(302)은 실질적으로 평면이다.
이제 도 4a를 참조하면, 일 실시형태에 있어서, 스페이서(200)가 제거된다. 도 4b는 도 4a에서 A-A선을 따라 취한 도 4a의 실시형태의 단면도이다. 예컨대 에칭 등의 임의 개의 방식으로 스페이서(200)가 제거된다. 일부 실시형태에 따라, 스페이서(200)가 제거된 후에, 제1 타입 영역(104)의 제2 부분(116)이 노출된다. 일부 실시형태에 따라, 제1 절연체 층(300)이 제1 타입 영역(104)의 제2 부분(116)의 적어도 일부 또는 채널 영역(130)의 적어도 일부를 둘러싼다. 일부 실시형태에 있어서, 스페이서(200)의 제거 후에, 제1 타입 영역(104)의 제2 부분(116) 또는 채널 영역(130) 중 적어도 한쪽과 제1 절연체 층(300) 사이에 개구부(400)가 형성된다. 일부 실시형태에 있어서, 제1 타입 영역(104)의 제1 부분(112) 중 덮이지 않은 부분(415)이, 스페이서(200)의 제거 후에, 존재하거나 노출된다.
도 4b를 참조하면, 일부 실시형태에 따라, 채널 영역(130)은 제1 타입 영역(104)의 제1 부분(112)으로부터 제1 간격(410) 떨어져 있다. 일부 실시형태에 따라, 제1 간격(410)은 약 0 nm 내지 약 1 nm 사이이다. 일 실시형태에 있어서, 제1 타입 영역(104)의 제2 부분(116)이 형성되지 않을 경우 제1 간격(410)은 약 0 nm이다.
이제 도 5를 참조하면, 일부 실시형태에 있어서, 채널 영역(130)을 둘러싸는 게이트 영역(500)이 형성된다. 일 실시형태에 있어서, 게이트 영역(500)은 유전체 영역(510)을 포함한다. 일부 실시형태에 있어서, 제1 절연체 층(300), 제1 타입 영역(104)의 제1 부분(112)과 제2 부분(116), 및 채널 영역(130) 위에 유전체 영역(500)이 형성된다. 일 실시형태에 있어서, 유전체 영역(510)은 유전율이 비교적 높은 유전체 재료를 포함한다. 일부 실시형태에 있어서, 유전체 영역(510)은 유전율이 중간 또는 낮은 SiO2 등의 표준 유전체 재료를 포함한다. 유전체 영역(510)은 열적 성장, 화학적 성장, 원자층 적층(ALD), 화학적 기상 증착(CVD), 플라즈마 강화 화학적 기상 증착(PECVD) 등의 임의 개의 방식으로 형성된다.
일부 실시형태에 있어서, 도핑 영역(510) 위에 일함수 영역(520)이 형성된다. 일 실시형태에 있어서, 일함수 영역(520)은 p-타입 일함수 금속을 포함한다. 일 실시형태에 있어서, 일함수 영역(520)은 중간갭 일함수 금속을 포함한다. 일부 실시형태에 있어서, 일함수 영역(520)은 원자층 적층(ALD), 화학적 기상 증착(CVD), 플라즈마 강화 화학적 기상 증착(PECVD), 스퍼터링 또는 기타 적절한 공정에 의해 형성된다.
일부 실시형태에 있어서, 일함수 영역(520) 위에 금속 층(530)이 형성된다. 일 실시형태에 있어서, 일함수 영역(520)과 금속 층(530)은 서로 게이트 전극(535)을 포함한다. 일부 실시형태에 있어서, 금속 층(530)은 채널 영역(130)을 적어도 부분적으로 둘러싸게 형성된다. 금속 층(530)은 예컨대 원자층 적층(ALD), 스퍼터링, 열적 증발, e-빔 증발, 화학적 기상 증착(CVD) 등의 임의 개의 방식으로 형성된다. 일부 실시형태에 있어서, 금속 층(530)은 TiN, TaN, TaC, TaCN, 텅스텐, 알루미늄, 구리, 폴리실리콘 등의 도전성 재료를 단독 또는 조합으로 포함한다.
일부 실시형태에 있어서, 게이트 영역(500)은 제1 부분(550)과 제2 부분(560)을 포함한다. 일 실시형태에 있어서, 게이트 영역(500)의 제2 부분(560)은 게이트 영역(500)의 제1 부분(550)보다 채널 영역(130)에 인접하게 위치한다. 일부 실시형태에 따라, 게이트 영역(500)의 제1 부분(550)은 제1 타입 영역(104)의 제1 부분(112)으로부터 제2 간격(570) 떨어져 있다. 일부 실시형태에 있어서, 제2 간격(570)은 게이트 영역(500)의 제1 부분(550)에 있는 유전체 영역(510)부터 제1 타입 영역(104)의 제1 부분(112)에 있는 상면(202)까지 측정된다. 일부 실시형태에 따라, 제2 간격(570)은 제1 간격(410)보다 크다.
이제 도 6을 참조하면, 게이트 영역(500)의 금속 층(530) 위에 절연체 층(600)이 형성된다. 제1 절연체 층(600)은 예컨대 적층, 화학적 기상 증착(CVD), 또는 기타 적절한 방법 등의 임의 개의 방식으로 형성된다. 절연체 층(600)은 산화물, 실리콘 산화물, 질화물, 실리콘 질화물, 산질화물, SiO2 등을 포함하는 임의 개의 재료를 단독 또는 조합으로 포함한다. 일부 실시형태에 있어서, 절연체 층(600)의 상면(602)은 화학적 기계 연마(chemical mechanical polishing, CMP) 공정 등에 의해 평면화된다.
이제 도 7을 참조하면, 일 실시형태에 있어서, 유전체 영역(510), 일함수 영역(520), 금속 층(530), 및 절연체 층(600)의 부분이 에칭 등에 의해 제거된다. 일부 실시형태에 따라, 유전체 영역(510)의 상면(700), 일함수 영역(520)의 상면(710), 및 금속 층(530)의 상면(720)은 실질적으로 평면이다. 일부 실시형태에 있어서, 유전체 영역(510), 일함수 영역(520) 및 금속 층(530)의 일부가 제거된 후에, 채널 영역(130)은 유전체 영역(510), 일함수 영역(520) 및 금속 층(530)에 의해 실질적으로 둘러싸인다. 일부 실시형태에 있어서, 채널 영역(130)과 게이트 영역(500)의 상면(700, 710, 720) 위에 드리프트 영역(701)이 존재한다.
이제 도 8을 참조하면, 일부 실시형태에 따라, 게이트 영역(500) 위에 그리고 나노와이어(110) 주위에 제2 절연체 층(800)이 형성된다. 제2 절연체 층(800)은 예컨대 적층, 화학적 기상 증착(CVD), 또는 기타 적절한 방법 등의 임의 개의 방식으로 형성된다. 제2 절연체 층(800)은 산화물, 실리콘 산화물, 질화물, 실리콘 질화물, 산질화물, SiO2 등을 포함하는 임의 개의 재료를 단독 또는 조합으로 포함한다. 일부 실시형태에 있어서, 제2 절연체 층(800)의 상면(802)은 실질적으로 평면이다.
이제 도 9를 참조하면, 예컨대 나노와이어(110)의 제2 단부(902)를 도핑함으로써 제2 타입 영역(900)이 형성된다. 일부 실시형태에 있어서, (도시하는 바와 같이)제2 타입 영역(900)은 에피택셜 성장 공정에 의해 형성된다. 일부 실시형태에 있어서, 채널 영역(130)은 제1 타입 영역(104)의 제2 부분(116)의 상면과 드리프트 영역(701) 사이에 연장되는데, 드리프트 영역(701)은 채널 영역(130)과 제2 타입 영역(900) 사이에 연장된다. 일부 실시형태에 따라, 제2 타입 영역(900)은 제2 도전성 타입을 포함한다. 일부 실시형태에 있어서, 제2 타입 영역(900)의 제2 도전성 타입은 p-타입 재료, p+ 타입 재료, p++ 타입 재료, 붕소, 갈륨, 인듐 등의 p-타입 도펀트를 단독 또는 조합으로 포함한다. 일부 실시형태에 있어서, 제2 타입 영역(900)의 제2 도전성 타입은 n-타입 재료, n+ 타입 재료, n++ 타입 재료, 인, 비소, 안티몬 등의 n-타입 도펀트를 단독 또는 조합으로 포함한다. 일부 실시형태에 있어서, 제2 타입 영역(900)은 소스 영역을 포함한다. 일부 실시형태에 있어서, 제2 타입 영역(900)은 드레인 영역을 포함한다.
일부 실시형태에 따라, 제1 타입 영역(104)의 제1 도전성 타입은 제2 타입 영역(900)의 제2 도전성 타입과 같거나 실질적으로 유사하다. 일부 실시형태에 있어서, 제1 타입 영역(104)의 제1 도전성 타입과 제2 타입 영역(900)의 제2 도전성 타입은 p-타입 재료, p+ 타입 재료, p++ 타입 재료, 붕소, 갈륨, 인듐 등의 p-타입 도펀트를 단독 또는 조합으로 포함한다. 일부 실시형태에 있어서, 제1 타입 영역(104)의 제1 도전성 타입과 제2 타입 영역(900)의 제2 도전성 타입은 n-타입 재료, n+ 타입 재료, n++ 타입 재료, 인, 비소, 안티몬 등의 n-타입 도펀트를 단독 또는 조합으로 포함한다. 일부 실시형태에 있어서, 채널 영역(130)의 제3 도전성 타입은 제1 타입 영역(104)의 제1 도전성 타입 및 제2 타입 영역(900)의 제2 도전성 타입과 같거나 실질적으로 유사하다. 일부 실시형태에 있어서, 채널 영역(130)의 제3 도전성 타입은 제1 타입 영역(104)의 제1 도전성 타입 및 제2 타입 영역(900)의 제2 도전성 타입과는 상이하다.
일부 실시형태에 있어서, 채널 영역(500)은 게이트 영역(500)의 제2 부분(560)에 있는 유전체 영역(510)의 하면(942)부터 게이트 영역(500)의 상면(700, 710, 720)까지 측정한 게이트 영역 길이(940)를 포함한다. 일 실시형태에 있어서, 채널 영역(130)은 제1 타입 영역(104)의 제2 부분(116)의 상면부터 게이트 영역(500)의 상면(700, 710, 720)까지 측정한 채널 영역 길이(950)를 포함한다. 일 실시형태에 있어서, 제1 타입 영역(130)의 채널 영역 길이(950)는 게이트 영역(500)의 게이트 영역 길이(940) 미만이다.
도 10은 도 5와 도 6에 도시한 실시형태에 이어 게이트 영역(500)의 형성 후에 제2 반도체 장치(1000)의 형성을 도시한다. 일부 실시형태에 따라, 제2 반도체 장치(1000)는 제1 타입 영역(104), 기판 영역(106), 채널 영역(130), 제1 절연체 층(300), 게이트 영역(500), 유전체 영역(510), 일함수 영역(520), 금속 층(530) 등을 포함한다.
일부 실시형태에 있어서, 유전체 영역(510), 일함수 영역(520), 금속 층(530) 및 절연체 층(600; 도 6에 도시)의 일부가 에칭 등에 의해 제거된다. 일부 실시형태에 따라, 게이트 영역(500)의 제2 부분(560) 내에 있는 유전체 영역(510), 일함수 영역(520), 및 금속 층(530)의 상측부를 제거함으로써, 제1 개구부(1010)가 형성된다. 일부 실시형태에 있어서, 제1 개구부(1010)는 채널 영역(130)과 금속 층(530) 사이에 위치한다.
이제 도 11을 참조하면, 일부 실시형태에 따라, 게이트 영역(500) 위에 그리고 나노와이어(130) 주위에 제2 절연체 층(800)이 형성된다. 제2 절연체 층(800)은 예컨대 적층, 화학적 기상 증착(CVD), 또는 기타 적절한 방법 등의 임의 개의 방식으로 형성된다. 일 실시형태에 있어서, 제2 절연체 층(800)은 제1 부분(810)과 제2 부분(812)을 포함한다. 일부 실시형태에 있어서, 제2 절연체 층(800)의 제1 부분(810)은 제1 개구부(1010) 내에 형성된다. 일부 실시형태에 있어서, 제2 절연체 층(800)의 제1 부분(810)은 드리프트 영역(701)을 둘러싸며 드리프트 영역(701)과 게이트 영역(500)의 금속 층(530) 사이에 연장된다. (도 12 참조) 일부 실시형태에 있어서, 제2 절연체 층(800)의 제2 부분(812)은 금속 층(530)과 제2 절연체 층(800)의 제1 부분(810) 위에 형성된다. 일부 실시형태에 있어서, 제2 절연체 층(800)의 제1 부분(810)은 채널 영역(130)의 상측부는 둘러싸지만 채널 영역(130) 전체는 둘러싸지 않는다. 일 실시형태에 있어서, 제2 절연체 층(800)의 제2 부분(812)은 채널 영역(130)의 상측부 등 채널 영역(130)을 둘러싼다.
이제 도 12를 참조하면, 일부 실시형태에 따라, 예컨대 나노와이어(110)의 제2 단부(902)를 도핑함으로써 제2 타입 영역(900)이 형성된다. 일부 실시형태에 따라, 제2 타입 영역(900)의 제2 타입 영역 길이(1200)이 도 9의 실시형태에 있어서의 제2 타입 영역(900)의 제2 타입 영역 길이(1201)보다 크도록 제2 타입 영역(900)이 형성된다. 일부 실시형태에 있어서, 게이트 영역(500)의 게이트 영역 길이(940)는 채널 영역(130)의 채널 영역 길이이(950)보다 크다. 따라서, 일부 실시형태에 있어서, 채널 영역(130)의 채널 영역 길이(950)는 도 9의 실시형태에 있어서의 채널 영역 길이(950) 미만이다. 일부 실시형태에 따라, 나노와이어(110)의 제2 단부(902) 및 제2 타입 영역(900)의 적어도 일부가 에피택셜 성장에 의해 형성된다. 일부 실시형태에 있어서, 에피택셜 성장은 고상(solid-phase) 에피택시를 포함한다.
도 13a와 도 13b는 제3 반도체 장치(1300)의 실시형태를 도시하고 있다. 도 13b는 도 13a에서 13b-13b선을 따라 취한 도 13a의 실시형태의 단면도이다. 일부 실시형태에 따라, 제3 반도체 장치(1300)는 도핑 영역(102), 제1 타입 영역(104), 기판 영역(106), 나노와이어(110), 채널 영역(130) 등을 포함한다.
일부 실시형태에 있어서, 제1 타입 영역(104)의 제1 부분(112) 위에 제1 절연체 층(1310)의 제1 부분(1302)이 형성된다. 제1 절연체 층(1310)의 제1 부분(1302)은 예컨대 적층, 화학적 기상 증착(CVD), 또는 기타 적절한 방법 등의 임의 개의 방식으로 형성된다. 제1 절연체 층(1310)의 제1 부분(1302)은 산화물, 실리콘 산화물, 질화물, 실리콘 질화물, 산질화물, SiO2 등을 포함하는 임의 개의 재료를 단독 또는 조합으로 포함한다. 일부 실시형태에 있어서, 제1 절연체 층(1310)의 제1 부분(1302)의 상면(1312)은 실질적으로 평면이다. 일부 실시형태에 있어서, 제1 절연체 층(1310)의 제1 부분(1302) 위에 스페이서(200)가 형성된다.
이제 도 14를 참조하면, 일부 실시형태에 따라, 제1 절연체 층(1310)의 제1 부분(1302) 위에 그리고 스페이서(200) 주위에 제1 절연체 층(1310)의 제2 부분(1400)이 형성된다. 제1 절연체 층(1310)의 제2 부분(1400)은 예컨대 적층, 화학적 기상 증착(CVD), 또는 기타 적절한 방법 등의 임의 개의 방식으로 형성된다. 제1 절연체 층(1310)의 제2 부분(1400)은 산화물, 실리콘 산화물, 질화물, 실리콘 질화물, 산질화물, SiO2 등을 포함하는 임의 개의 재료를 단독 또는 조합으로 포함한다.
이제 도 15a를 참조하면, 일 실시형태에 있어서, 스페이서(200)가 제거된다. 도 15b는 도 15a에서 15b-15b선을 따라 취한 도 15a의 실시형태의 단면도이다. 예컨대 에칭 등의 임의 개의 방식으로 스페이서(200)가 제거된다. 일부 실시형태에 따라, 스페이서(200)가 제거된 후에, 제1 절연체 층(1310)의 제1 부분(1302) 중 덮이지 않은 부분(1500; 도 15b에 도시)이 노출된다. 일부 실시형태에 따라, 제1 절연체 층(1310)의 제1 부분(1302)이 채널 영역(130) 밑에서 제1 타입 영역(104)의 제2 부분(116)의 적어도 일부 또는 제2 드리프트 영역(1901; 도 19에 도시)의 적어도 일부를 둘러싼다. 일부 실시형태에 있어서, 스페이서(200)의 제거 후에, 제1 절연체 층(300)의 제2 부분(1400)과, 제1 타입 영역(104)의 제2 부분(116) 또는 채널 영역(130) 중 적어도 한쪽 사이에 개구부(400)가 형성된다.
이제 도 16을 참조하면, 일부 실시형태에 있어서, 채널 영역(130)을 둘러싸는 게이트 영역(500)이 형성된다. 일부 실시형태에 따라, 게이트 영역(500)은 제1 절연체 층(1310)의 제1 부분(1302) 중 덮이지 않은 부분(1500) 위에 그리고 제1 절연체 층(1310)의 제2 부분(1400) 위에 형성된다. 일부 실시형태에 있어서, 게이트 영역(500)은 유전체 영역 부분(510), 일함수 영역(520), 및 금속 층(530)을 포함한다. 일부 실시형태에 있어서, 게이트 영역(500)의 형성 후에, 제1 절연체 층(1310)의 제1 부분(1302)은 채널 영역(130) 밑에서 제2 드리프트 영역(1901; 도 19에 도시)의 적어도 일부를 둘러싸고, 제1 타입 영역(104)의 제1 부분(112)과 게이트 영역(500)의 제2 부분(560) 사이에 연장된다. 일 실시형태에 있어서, 제2 드리프트 영역(1901)을 둘러싸는 제1 절연체 층(1310)의 제1 부분(1302)은 채널 영역(130)의 채널 영역 길이(950; 도 20과 도 21에 도시)의 약 1/10 미만의 두께(1303)를 갖는다. 일부 실시형태에 있어서, 제1 절연체 층(1310)의 제1 부분(1302)은 제2 드리프트 영역(1901)은 둘러싸지만, 채널 영역(130)은 둘러싸거나 덮지 않는다. 일 실시형태에 있어서, 게이트 영역(500)의 제2 부분(560)은 제1 타입 영역(104)의 제1 부분(112)으로부터 제3 간격(1600) 떨어져 있다. 일 실시형태에 있어서, 제1 절연체 층(1310)의 제1 부분(1302)의 두께는 대체로 제3 간격(1600)에 상응한다.
도 17을 참조하면, 게이트 영역(500)의 금속 층(530) 위에 절연체 층(600)이 형성된다. 도 18에서, 일 실시형태에 있어서, 유전체 영역(510), 일함수 영역(520), 금속 층(530), 및 절연체 층(600)의 일부가 에칭 등에 의해 제거된다. 도 19에 있어서, 드리프트 영역(701) 주위 등의 나노와이어(110) 주위에 그리고 게이트 영역(500) 위에 제2 절연체 층(800)이 형성된다. 일부 실시형태에 있어서, 게이트 전극(535)은 일함수 영역(520)과 금속 층(530)을 포함한다. 일부 실시형태에 따라, 제1 타입 영역(104)의 제2 부분(116)과 채널 영역(130) 사이에 제2 드리프트 영역(1901; 도 19에 도시)이 존재한다. 일부 실시형태에 있어서, 제2 드리프트 영역(1901)은 채널 영역(130)의 재료 또는 조성과 같은 재료 또는 조성을 포함한다.
이제 도 20을 참조하면, 예컨대 나노와이어(110)의 제2 단부(902)를 도핑함으로써 제2 타입 영역(900)이 형성된다. 일부 실시형태에 있어서, 채널 영역(130)이 드리프트 영역(701)과 제2 드리프트 영역(1901) 사이에 연장된다. 일부 실시형태에 있어서, 게이트 영역(500)은 게이트 영역(500)의 제2 부분(560)에 있는 유전체 영역(510)의 하면(2010)부터 게이트 영역(500)의 상면(700, 710, 720)까지 측정한 게이트 영역 길이(2000)를 포함한다. 일 실시형태에 있어서, 채널 영역(130)의 채널 영역 길이(950)는 게이트 영역(500)의 게이트 영역 길이(2000)와 실질적으로 같다.
도 21은 제4 반도체 장치(2100)의 실시형태를 도시하고 있다. 일부 실시형태에 따라, 제4 반도체 장치(2100)는 제1 타입 영역(104), 기판 영역(106), 채널 영역(130), 게이트 영역(500), 제1 절연체 층(1310), 제2 절연체 층(800) 등을 포함한다. 일부 실시형태에 있어서, 제2 절연체 층(800)의 제1 부분(810)과 제2 부분(812)이 도 10 내지 도 12의 제2 반도체 장치(1000)에서와 실질적으로 같은 방식으로 형성된다. 일부 실시형태에 있어서, 제1 절연체 층(1300)의 제1 부분(1302)과 제2 부분(1400)이 도 13a 내지 도 20의 제3 반도체 장치(1300)에서와 실질적으로 같은 방식으로 형성된다. 일부 실시형태에 있어서, 게이트 영역(500)의 게이트 영역 길이(2000)는 채널 영역(130)의 채널 영역 길이(950)보다 크다.
일부 실시형태에 따라, 반도체 장치(100, 1000, 1300, 2100)는 제1 타입 영역(104)의 제1 부분(112)으로부터 제1 간격(410) 떨어진 채널 영역(130)을 포함한다. 일부 실시형태에 있어서, 게이트 영역(500)의 제1 부분(550)은 제1 타입 영역(104)의 제1 부분(112)으로부터 제2 간격(570) 떨어져 있다. 일부 실시형태에 따라, 제2 간격(570)은 제1 간격(410)보다 크다. 일부 실시형태에 따라, 제1 타입 영역(104)의 제1 부분(112)과 채널 영역(130) 간의 전기 저항은 제1 간격(410)이 비교적 짧기 때문에 비교적 낮다.
일부 실시형태에 있어서, 게이트 영역(500)의 제1 부분(550)과 제1 타입 영역(104)의 제1 부분(112) 간의 전기 커패시턴스는, 제2 간격(570)이 제1 간격(410)보다 크고 또 제1 절연체 층(300, 1310)의 존재로 비교적 낮다. 부가해서, 일부 실시형태에 있어서, 게이트 영역(500)의 제2 부분(560)과 제1 타입 영역(104)의 제1 부분(112) 간의 전기 커패시턴스 역시, 게이트 영역(500)의 제2 부분(560)의 풋프린트 영역이 비교적 작기 때문에 비교적 낮다. 이와 같이, 반도체 장치(100, 1000, 1300, 2100)는 비교적 낮은 전기 저항과 비교적 낮은 전기 커패시턴스를 제공한다.
일부 실시형태에 따른, 반도체 장치(100, 1000, 1300, 2100) 등의 반도체 장치를 형성하는 예시적인 방법(2200)을 도 22에 나타낸다. 2202에서, 제1 도전성 타입을 포함하는 제1 타입 영역(104)이 형성된다. 2204에서, 채널 영역(130)이 형성된다. 2206에서, 제2 도전성 타입을 포함하는 제2 타입 영역(900)이 형성된다. 채널 영역(130)은 제1 타입 영역(104)과 제2 타입 영역(900) 사이에서 연장된다. 일 실시형태에 있어서, 채널 영역(130)은 제1 타입 영역(104)의 제1 부분(112)으로부터 제1 간격(410) 떨어져 있다. 2208에서, 채널 영역(130)을 둘러싸는 게이트 영역(500)이 형성된다. 일 실시형태에 있어서, 게이트 영역(500)의 제1 부분(550)은 제1 타입 영역(104)의 제1 부분(112)으로부터 제2 간격(570) 떨어져 있다. 일 실시형태에 있어서, 제2 간격(570)은 제1 간격(410)보다 크다.
일 실시형태에 있어서, 반도체 장치는 제1 도전성 타입을 포함하는 제1 타입 영역을 포함한다. 일 실시형태에 있어서, 반도체 장치는 제2 도전성 타입을 포함하는 제2 타입 영역을 포함한다. 일 실시형태에 있어서, 채널 영역은 제1 타입 영역과 제2 타입 영역 사이에 연장된다. 일 실시형태에 있어서, 채널 영역은 제1 타입 영역의 제1 부분으로부터 제1 간격 떨어져 있다. 일 실시형태에 있어서, 게이트 영역이 채널 영역을 둘러싸는데, 게이트 영역의 제1 부분은 제1 타입 영역의 제1 부분으로부터 제2 간격 떨어져 있다. 일 실시형태에 있어서, 제2 간격은 제1 간격보다 크다.
일 실시형태에 있어서, 반도체 장치는 제1 도전성 타입을 포함하는 제1 타입 영역을 포함한다. 일 실시형태에 있어서, 반도체 장치는 제2 도전성 타입을 포함하는 제2 타입 영역을 포함한다. 일 실시형태에 있어서, 반도체 장치는 제1 타입 영역과 제2 타입 영역 사이에 연장되는 채널 영역을 포함한다. 일 실시형태에 있어서, 채널 영역은 제1 타입 영역의 제1 부분으로부터 제1 간격 떨어져 있다. 일 실시형태에 있어서, 반도체 장치는 채널 영역을 둘러싸는 게이트 영역을 포함한다. 일 실시형태에 있어서, 게이트 영역의 제1 부분은 제1 타입 영역의 제1 부분으로부터 제2 간격 떨어져 있다. 일 실시형태에 있어서, 제2 간격은 제1 간격보다 크다. 일 실시형태에 있어서, 반도체 장치는, 채널 영역 밑에서 제2 드리프트 영역을 둘러싸고 제1 타입 영역의 제1 부분과 게이트 영역의 제2 부분 사이에 연장되는 제1 절연체 층의 제1 부분을 포함한다.
일 실시형태에 있어서, 반도체 장치를 형성하는 방법은 제1 도전성 타입을 포함하는 제1 타입 영역을 형성하는 단계를 포함한다. 일 실시형태에 있어서, 이 방법은 제2 도전성 타입을 포함하는 제2 타입 영역을 형성하는 단계를 포함한다. 일 실시형태에 있어서, 방법은 제1 타입 영역과 제2 타입 영역 사이에 연장되고 제1 타입 영역의 제1 부분으로부터 제1 간격 떨어져 있는 채널 영역을 형성하는 단계를 포함한다. 일 실시형태에 있어서, 방법은 채널 영역을 둘러싸는 게이트 영역을 형성하는 단계를 포함한다. 일 실시형태에 있어서, 게이트 영역의 제1 부분은 제1 타입 영역의 제1 부분으로부터 제2 간격 떨어져 있다. 일부 실시형태에 따라, 제2 간격은 제1 간격보다 크다.
청구 대상을 구조적 특징 또는 방법론적 단계 특유의 언어로 기술하였지만, 첨부하는 특허청구범위의 청구 대상은 전술한 특정 특징 또는 단계에 꼭 제한되는 것이 아니라고 생각된다. 오히려, 전술한 특정 특징 및 단계는 특허청구범위의 적어도 일부를 구현하기 위한 실시형태로서 기술된 것이다.
본 명세서에는 실시형태들의 다양한 작업이 제공된다. 작업의 일부 또는 전부를 기술한 순서는 이들 작업이 반드시 순서에 종속된다고 암시하는 것으로 해석되어서는 안된다. 본 설명의 효과를 갖고 있다면 다른 순서를 고려할 수도 있다. 또한, 본 명세서에 제공하는 각 실시형태에서 반드시 모든 작업이 제공되지 않는다고 생각된다. 또한, 일부 실시형태에 모든 작업이 필요하지는 않다고 생각된다.
본 명세서에 설명한 층, 영역, 특징부, 요소 등은 예컨대 이해의 편의상 구조적 치수 및/또는 방위 등, 서로에 대해 특정 치수로 도시하고, 동일한 것의 실제 치수가 일부 실시형태에서 본 명세서에 설명한 것과 실질적으로 다르다고 생각된다. 또한, 예컨대 주입 기술, 도핑 기술, 스핀온 기술, 스퍼터링 기술, 열적 성장 등의 성장 기술, 및/또는 화학적 기상 증착(CVD) 등의 적층 기술 등의, 본 명세서에 설명한 층, 영역, 특징부, 요소 등을 형성하기 위한 다양한 기술이 있다.
더욱이, 본 명세서에 사용되는 "예시적인(exemplary)"이란, 예, 경우, 실례 등으로서 기능하는 것을 의미하며, 반드시 효과적인 것은 아니다. 본원에 사용되는 것으로서 "또는(or)"은 배타적인 "또는"이 아니라 포괄적인 "또는"을 의미하는 것으로 의도된다. 또한, 본원 및 첨부하는 특허청구범위에 사용되는 "하나의(a, an)"란 다른식으로 특정하지 않는 한 또는 단수 형태로 되는 문맥에서 분명하지 않는 한 일반적으로 "하나 이상의"를 의미하는 것으로 해석된다. 또한, A와 B 중 적어도 하나 및/또는 등등은 일반적으로 A 또는 B, 또는 A와 B 둘다를 의미한다. 더욱이, "포함하다(includes)", "갖는(having)", "갖는다(has)", "구비한(with)", 또는 그 변화형이 사용되는 범위에 있어서, 그러한 용어는 "포함하는(comprising)"과 마찬가지로 포괄적인 것으로 의도된다. 또한, 다르게 특정되지 않는 한, "제1", "제2" 등은 시간적인 양태, 공간적인 양태, 정렬(ordering) 등을 암시하는 것으로 의도되지 않는다. 그보다는 그러한 용어는 특징, 요소, 항목 등에 대한 식별자, 명칭, 등으로서 이용될 뿐이다. 예를 들어, 제1 타입 영역과 제2 타입 영역은 일반적으로 제1 타입 영역 A와 제2 타입 영역 B 또는 2개의 상이하거나 2개의 같은 영역 또는 똑같은 영역에 해당한다.
또한, 본원이 하나 이상의 구현예에 대해서 나타내고 설명하였지만, 본 명세서 및 첨부 도면을 읽고 이해하는 것에 따라 동류의 대안예 및 변형예가 당업자에게 발상될 것이다. 본원은 이러한 변형예 및 대안예를 모두 포함하며 이어지는 특허청구범위의 범주에 의해서만 제한된다. 전술한 구성요소(예컨대, 요소, 리소스 등)에 의해 수행되는 다양한 기능에 대한 특별한 사항에 있어서, 그러한 구성요소를 설명하는데 사용된 용어는 다른식으로 표기하지 않는 한, 개시한 구조와 구조적으로 동등하지 않더라도, 전술한 구성요소(즉, 기능적으로 동류)의 특정 기능을 수행하는 임의의 구성요소에 대응하는 것으로 의도된다. 또한, 본원의 특정 특징을 여러 구현 중 하나에 대해서만 설명하였지만, 그러한 특징은 임의의 주어진 또는 특정 적용에 바람직하고 효과적일 수 있다면 다른 구현의 하나 이상의 다른 특징과 조합될 수 있다.

Claims (10)

  1. 반도체 장치에 있어서,
    제1 도전성 타입을 포함하는 제1 타입 영역 - 상기 제1 타입 영역은 제1 부분과 상기 제1 타입 영역의 제1 부분에 의해 둘러싸인 제2 부분을 포함함 - 과,
    제2 도전성 타입을 포함하는 제2 타입 영역과,
    상기 제1 타입 영역과 상기 제2 타입 영역 사이에 연장되고, 상기 제1 타입 영역의 제2 부분 위에 있는 채널 영역과,
    상기 제1 타입 영역의 제1 부분 위에 있으며, 상기 채널 영역을 둘러싸는 게이트 영역 - 상기 게이트 영역은 게이트 전극과 유전체층을 포함하며, 상기 유전체층은 제1 부분 및 상기 채널 영역을 둘러싸는 제2 부분을 포함하고, 상기 유전체층의 제1 부분은 상기 유전체층의 제2 부분을 둘러쌈 -
    을 포함하고, 상기 유전체층의 제1 부분의 바닥면과 상기 제1 타입 영역의 제1 부분의 상면 간의 간격인 제1 간격은 상기 유전체층의 제2 부분의 바닥면과 상기 제1 타입 영역의 제1 부분의 상면 간의 간격인 제2 간격보다 큰 것인 반도체 장치.
  2. 제1항에 있어서, 상기 채널 영역은 상기 제1 타입 영역의 제1 부분으로부터 제3 간격 떨어져 있으며, 상기 제3 간격은 상기 제1 간격보다 작은 것인 반도체 장치.
  3. 제2항에 있어서, 제1 절연체 층을 더 포함하고,
    상기 제1 절연체 층의 제1 부분은, 상기 채널 영역과 상기 제1 타입 영역 사이에 형성된 제2 드리프트 영역을 둘러싸고, 상기 제1 타입 영역의 제1 부분과 상기 유전체층의 제2 부분 사이에 연장되는 것인 반도체 장치.
  4. 제2항에 있어서, 상기 제3 간격은 0 nm 내지 1 nm 사이인 것인 반도체 장치.
  5. 제1항에 있어서, 상기 게이트 영역의 게이트 영역 길이는 상기 채널 영역의 채널 영역 길이보다 큰 것인 반도체 장치.
  6. 제1항에 있어서, 제2 절연체 층을 더 포함하고,
    상기 제2 절연체 층의 제1 부분은, 상기 채널 영역과 상기 제2 타입 영역 사이에 형성된 제1 드리프트 영역을 둘러싸고, 상기 제1 드리프트 영역과 상기 게이트 영역의 금속 층 사이에 연장되는 것인 반도체 장치.
  7. 제1항에 있어서, 상기 채널 영역은 수직 나노와이어 내에 포함되는 것인 반도체 장치.
  8. 제1항에 있어서, 상기 제1 타입 영역은 소스 영역과 드레인 영역 중 한쪽을 포함하고, 상기 제2 타입 영역은 소스 영역과 드레인 영역 중 나머지 다른 한쪽을 포함하는 것인 반도체 장치.
  9. 반도체 장치에 있어서,
    제1 도전성 타입을 포함하는 제1 타입 영역 - 상기 제1 타입 영역은 제1 부분과 상기 제1 타입 영역의 제1 부분에 의해 둘러싸인 제2 부분을 포함함 - 과,
    제2 도전성 타입을 포함하는 제2 타입 영역과,
    상기 제1 타입 영역과 상기 제2 타입 영역 사이에 연장되고, 상기 제1 타입 영역의 제2 부분 위에 있는 채널 영역과,
    상기 제1 타입 영역의 제1 부분 위에 있으며, 상기 채널 영역을 둘러싸는 게이트 영역 - 상기 게이트 영역은 게이트 전극과 유전체층을 포함하며, 상기 유전체층은 제1 부분 및 상기 채널 영역을 둘러싸는 제2 부분을 포함하고, 상기 유전체층의 제1 부분은 상기 유전체층의 제2 부분을 둘러쌈 - 으로서, 상기 유전체층의 제1 부분의 바닥면과 상기 제1 타입 영역의 제1 부분의 상면 간의 간격인 제1 간격은 상기 유전체층의 제2 부분의 바닥면과 상기 제1 타입 영역의 제1 부분의 상면 간의 간격인 제2 간격보다 큰 것인 게이트 영역과,
    상기 채널 영역과 상기 제1 타입 영역 사이에 형성된 제2 드리프트 영역을 둘러싸고, 상기 제1 타입 영역의 제1 부분과 상기 유전체층의 제2 부분 사이에 연장되는 제1 절연체 층의 제1 부분
    을 포함하는 반도체 장치.
  10. 반도체 장치를 형성하는 방법에 있어서,
    제1 도전성 타입을 포함하는 제1 타입 영역 - 상기 제1 타입 영역은 제1 부분과 상기 제1 타입 영역의 제1 부분에 의해 둘러싸인 제2 부분을 포함함 - 을 형성하는 단계와,
    상기 제1 타입 영역의 제2 부분 위에 채널 영역을 형성하는 단계와,
    상기 제1 타입 영역의 제1 부분 위에 상기 채널 영역을 둘러싸는 게이트 영역을 형성하는 단계와,
    제2 도전성 타입을 포함하는 제2 타입 영역을 형성하는 단계로서, 상기 채널 영역은 상기 제1 타입 영역과 상기 제2 타입 영역 사이에 연장되는 것인, 상기 제2 타입 영역을 형성하는 단계
    를 포함하고,
    상기 게이트 영역은 게이트 전극과 유전체층을 포함하며, 상기 유전체층은 제1 부분 및 상기 채널 영역을 둘러싸는 제2 부분을 포함하고, 상기 유전체층의 제1 부분은 상기 유전체층의 제2 부분을 둘러싸며,
    상기 유전체층의 제1 부분의 바닥면과 상기 제1 타입 영역의 제1 부분의 상면 간의 간격인 제1 간격은 상기 유전체층의 제2 부분의 바닥면과 상기 제1 타입 영역의 제1 부분의 상면 간의 간격인 제2 간격보다 큰 것인 반도체 장치 형성 방법.
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