CN102832221B - 具有竖直装置和非竖直装置的半导体装置及其形成方法 - Google Patents

Abstract

一种半导体装置包括延伸在水平方向上的基板和位于基板上的竖直晶体管。竖直晶体管包括：第一扩散区域，位于基板上；沟道区域，位于第一扩散区域上并在相对于基板的水平延伸方向的竖直方向上延伸；第二扩散区域，位于沟道区域上；以及栅极电极，位于沟道区域的侧壁且与其绝缘。水平晶体管设置在基板，该水平晶体管包括：第一扩散区域和第二扩散区域，位于基板上并彼此分隔开；沟道区域，位于基板上并位于第一扩散区域和第二扩散区域之间；以及栅极电极，位于沟道区域上并且与沟道区域隔离。竖直晶体管的栅极电极的一部分和水平晶体管的栅极电极的一部分在相对于基板的竖直方向上位于相同的竖直位置。

Description

具有竖直装置和非竖直装置的半导体装置及其形成方法

技术领域

本发明的实施例涉及具有竖直晶体管和非竖直晶体管的半导体装置及该半导体装置的形成方法。v背景技术

人们在实施低功率半导体装置的各方法上进行了大量的研究。随着MOSFET具有约100nm或更小的沟道长度的发展趋势，具有高驱动电流和低截止泄漏电流二者的半导体装置的制造由于行业中已知的短沟道效应现象而变得日益困难。为了克服这些限制，已经采用了一些制造技术，通过控制沟道区域的掺杂分布使具有不同阈值电压的装置形成在同一半导体基板上。然而，由于装置的操作电压变为约1V或更低，低阈值电压（V_T)装置的泄漏电流可能大大提高，导致不可靠和低效率的运行。

发明内容

本发明的实施例提供适合于增加集成密度且降低功耗的半导体装置及该半导体装置的形成方法。

本发明的其它实施例提供适合于提高集成密度且降低功耗的静态随机存取存储器（SRAM）单元。

本发明的各方面不限于上面的描述，通过这里描述的示例性实施例本领域的普通技术人员也可清楚理解其它未叙及的方面。

在一个方面中，一种半导体装置包括：基板，延伸在水平方向上；竖直晶体管，位于基板上；以及水平晶体管，位于基板上。竖直晶体管包括：第一扩散区域，位于基板上；沟道区域，位于第一扩散区域上并在相对于基板的水平延伸方向的竖直方向上延伸；第二扩散区域，位于沟道区域上；以及栅极电极，位于沟道区域的侧壁上且与其绝缘。水平晶体管包括：第一扩散区域和第二扩散区域，位于基板上并且彼此分隔开；沟道区域，位于基板上并位于第一扩散区域和第二扩散区域之间；以及栅极电极，位于沟道区域上并且与沟道区域隔离。其中竖直晶体管的栅极电极的一部分和水平晶体管的栅极电极的一部分在相对于基板的竖直方向上位于相同的竖直位置处。

在一个实施例中，半导体装置还包括位于水平晶体管和竖直晶体管上的材料层，竖直晶体管的栅极电极和水平晶体管的栅极电极二者与材料层直接接触。

在一个实施例中，材料层包括蚀刻停止层。

在一个实施例中，材料层包括绝缘层。

在一个实施例中，竖直晶体管的栅极电极和水平晶体管的栅极电极包括相同的材料层部分。

在一个实施例中，水平晶体管的第一扩散区域与竖直晶体管的第一扩散区域邻接。

在一个实施例中，相对于基板的上表面，水平晶体管的第一扩散区域的下边界在竖直位置上高于竖直晶体管的第一扩散区域的下边界，并且水平晶体管的第一扩散区域与竖直晶体管的第一扩散区域邻接。

在一个实施例中，相对于基板的上表面，水平晶体管的第一扩散区域的下边界在竖直位置上低于竖直晶体管的第一扩散区域的下边界，并且水平晶体管的第一扩散区域与竖直晶体管的第一扩散区域邻接。

在一个实施例中，相对于基板的上表面，水平晶体管的第一扩散区域的下边界与竖直晶体管的第一扩散区域的下边界处于相同的竖直位置，并且水平晶体管的第一扩散区域与竖直晶体管的第一扩散区域邻接。

在一个实施例中，竖直晶体管的第一扩散区域包括竖直晶体管的漏极；竖直晶体管的第二扩散区域包括竖直晶体管的源极；水平晶体管的第一扩散区域包括水平晶体管的漏极和源极中的一个；水平晶体管的第二扩散区域包括水平晶体管的漏极和源极中的另一个。

在一个实施例中，竖直晶体管的第一扩散区域以及水平晶体管的第一扩散区域和第二扩散区域相对于基板位于相同的竖直位置处。

在一个实施例中，竖直晶体管的第一扩散区域包括在竖直方向上延伸的竖直凸起，并且其中竖直沟道区域位于竖直凸起上。

在一个实施例中，竖直晶体管还包括位于第二扩散区域上的硅化物区域。

在一个实施例中，竖直晶体管还包括位于硅化物区域上的金属图案。

在一个实施例中，竖直晶体管的第二扩散区域包括与竖直晶体管的竖直沟道区域直接接触的硅化物区域。

在一个实施例中，水平晶体管的第一扩散区域和竖直晶体管的第一扩散区域二者具有位于其上的硅化物区域。

在一个实施例中，半导体装置还包括位于竖直晶体管的栅极电极的侧壁以及水平晶体管的栅极电极的侧壁的绝缘间隔物。

在一个实施例中，半导体装置还包括位于竖直晶体管的栅极电极上和水平晶体管的栅极电极上的硅化物区域。

在一个实施例中，竖直晶体管的第二扩散区域在水平方向上的宽度大于竖直晶体管的沟道区域在水平方向上的宽度。

在一个实施例中，水平晶体管的栅极电极的底部位于低于水平晶体管的第一和第二扩散区域的下边界的位置处。

在一个实施例中，半导体装置还包括与竖直晶体管的第二扩散区域的顶部直接接触的层间通孔。

在一个实施例中，半导体装置还包括位于基板上的掩埋氧化物层，并且其中竖直晶体管和水平晶体管位于该掩埋氧化物层上。

在一个实施例中，竖直晶体管的沟道区域包括单晶材料。

在一个实施例中，竖直晶体管包括第一竖直晶体管，并且还包括：第二竖直晶体管，位于基板上。第二竖直晶体管包括：第一扩散区域，位于基板上；沟道区域，位于第一扩散区域上并且在相对于基板的水平延伸方向的竖直方向上延伸；第二扩散区域，位于第一竖直沟道区域上；以及栅极电极，位于竖直沟道区域的侧壁且与其绝缘。

在一个实施例中，第一竖直晶体管和第二竖直晶体管包括反相器对。

在一个实施例中，第一竖直晶体管包括p型沟道晶体管和n型沟道晶体管中的一种，并且其中第二竖直晶体管包括p型沟道晶体管和n型沟道晶体管中的另一种。

在一个实施例中，基板包括块基板和绝缘体上硅（SOI）基板中的一种。

在另一方面中，半导体装置包括：基板，延伸在水平方向上；竖直晶体管，位于基板上；以及水平晶体管，位于基板上。竖直晶体管包括：第一扩散区域，位于基板上；沟道区域，位于第一扩散区域上并且在相对于基板的水平延伸方向的竖直方向上延伸；第二扩散区域，位于沟道区域上；以及栅极电极，位于沟道区域的侧壁且与其绝缘。水平晶体管包括：第一扩散区域和第二扩散区域，位于基板上并且彼此分隔开；沟道区域，位于基板上并位于第一扩散区域和第二扩散区域之间；以及栅极电极，位于沟道区域上并且与沟道区域隔离。其中该半导体装置还包括材料层，位于水平晶体管和竖直晶体管上，竖直晶体管的栅极电极和水平晶体管的栅极电极二者与材料层直接接触。

在一个实施例中，材料层包括蚀刻停止层。

在一个实施例中，材料层包括绝缘层。

在一个实施例中，竖直晶体管的栅极电极的一部分和水平晶体管的栅极电极的一部分在相对于基板的竖直方向上处于相同的竖直位置。

在一个实施例中，竖直晶体管的栅极电极和水平晶体管的栅极电极包括相同的材料层部分。

在一个实施例中，水平晶体管的第一扩散区域与竖直晶体管的第一扩散区域邻接。

在一个实施例中，相对于基板的上表面，水平晶体管的第一扩散区域的下边界在竖直位置上高于竖直晶体管的第一扩散区域的下边界，并且水平晶体管的第一扩散区域与竖直晶体管的第一扩散区域邻接。

在一个实施例中，相对于基板的上表面，水平晶体管的第一扩散区域的下边界在竖直位置上低于竖直晶体管的第一扩散区域的下边界，并且水平晶体管的第一扩散区域与竖直晶体管的第一扩散区域邻接。

在一个实施例中，相对于基板的上表面，水平晶体管的第一扩散区域的下边界与竖直晶体管的第一扩散区域的下边界处于相同的竖直位置，并且水平晶体管的第一扩散区域与竖直晶体管的第一扩散区域邻接。

在一个实施例中，竖直晶体管的第一扩散区域包括竖直晶体管的漏极；竖直晶体管的第二扩散区域包括竖直晶体管的源极；水平晶体管的第一扩散区域包括水平晶体管的漏极和源极中的一个；水平晶体管的第二扩散区域包括水平晶体管的漏极和源极中的另一个。

在一个实施例中，竖直晶体管的第一扩散区域以及水平晶体管的第一扩散区域和第二扩散区域相对于基板位于相同的竖直位置。

在一个实施例中，竖直晶体管的第一扩散区域包括在竖直方向上延伸的竖直凸起，并且其中竖直沟道区域位于竖直凸起上。

在一个实施例中，竖直晶体管还包括位于第二扩散区域上的硅化物区域。

在一个实施例中，竖直晶体管还包括位于硅化物区域上的金属图案。

在一个实施例中，竖直晶体管的第二扩散区域包括与竖直晶体管的竖直沟道区域直接接触的硅化物区域。

在一个实施例中，水平晶体管的第一扩散区域和竖直晶体管的第一扩散区域二者具有位于其上的硅化物区域。

在一个实施例中，半导体装置还包括位于竖直晶体管的栅极电极的侧壁以及水平晶体管的栅极电极的侧壁的绝缘间隔物。

在一个实施例中，半导体装置还包括位于竖直晶体管的栅极电极上和水平晶体管的栅极电极上的硅化物区域。

在一个实施例中，竖直晶体管的第二扩散区域在水平方向上的宽度大于竖直晶体管的沟道区域在水平方向上的宽度。

在一个实施例中，水平晶体管的栅极电极的底部位于比水平晶体管的第一和第二扩散区域的下边界低的位置处。

在一个实施例中，半导体装置还包括与竖直晶体管的第二扩散区域的顶部直接接触的层间通孔。

在一个实施例中，半导体装置还包括位于基板上的掩埋氧化物层，并且其中竖直晶体管和水平晶体管位于掩埋氧化物层上。

在一个实施例中，竖直晶体管的沟道区域包括单晶材料。

在一个实施例中，竖直晶体管包括第一竖直晶体管，并且还包括位于基板上的第二竖直晶体管。第二竖直晶体管包括：第一扩散区域，位于基板上；沟道区域，位于第一扩散区域上并且在相对于基板的水平延伸方向的竖直方向上延伸；第二扩散区域，位于第一竖直沟道区域上；以及栅极电极，位于竖直沟道区域的侧壁且与其绝缘。

在一个实施例中，第一竖直晶体管和第二竖直晶体管包括反相器对。

在一个实施例中，第一竖直晶体管包括p型沟道晶体管和n型沟道晶体管中的一种，并且其中第二竖直晶体管包括p型沟道晶体管和n型沟道晶体管中的另一种。

在一个实施例中，基板包括块基板和绝缘体上硅（SOI）基板中的一种。

在另一个方面中，半导体装置包括：基板，延伸在水平方向上；竖直晶体管，位于基板上；以及水平晶体管，位于基板上。竖直晶体管包括：第一扩散区域，位于基板上；沟道区域，位于第一扩散区域上并且在相对于基板的水平延伸方向的竖直方向上延伸；第二扩散区域，位于沟道区域上；以及栅极电极，位于沟道区域的侧壁且与其绝缘。水平晶体管包括：第一扩散区域和第二扩散区域，位于基板上并且彼此分隔开；沟道区域，位于基板上并位于第一扩散区域和第二扩散区域之间；以及栅极电极，位于沟道区域上并且与沟道区域隔离。其中竖直晶体管的栅极电极和水平晶体管的栅极电极包括相同的材料层部分。

在一个实施例中，竖直晶体管的栅极电极的一部分和水平晶体管的栅极电极的一部分在相对于基板的竖直方向上位于相同的竖直位置。

在一个实施例中，半导体装置还包括位于水平晶体管和竖直晶体管上的材料层，竖直晶体管的栅极电极和水平晶体管的栅极电极二者与材料层直接接触。

在一个实施例中，材料层包括蚀刻停止层。

在一个实施例中，材料层包括绝缘层。

在一个实施例中，水平晶体管的第一扩散区域与竖直晶体管的第一扩散区域邻接。

在一个实施例中，相对于基板的上表面，水平晶体管的第一扩散区域的下边界在竖直位置上高于竖直晶体管的第一扩散区域的下边界，并且水平晶体管的第一扩散区域与竖直晶体管的第一扩散区域邻接。

在一个实施例中，相对于基板的上表面，水平晶体管的第一扩散区域的下边界在竖直位置上低于竖直晶体管的第一扩散区域的下边界，并且水平晶体管的第一扩散区域与竖直晶体管的第一扩散区域邻接。

在一个实施例中，相对于基板的上表面，水平晶体管的第一扩散区域的下边界与竖直晶体管的第一扩散区域的下边界处于相同的竖直位置，并且水平晶体管的第一扩散区域与竖直晶体管的第一扩散区域邻接。

在一个实施例中，竖直晶体管的第一扩散区域包括竖直晶体管的漏极；竖直晶体管的第二扩散区域包括竖直晶体管的源极；水平晶体管的第一扩散区域包括水平晶体管的漏极和源极中的一个；水平晶体管的第二扩散区域包括水平晶体管的漏极和源极中的另一个。

在一个实施例中，竖直晶体管的第一扩散区域以及水平晶体管的第一扩散区域和第二扩散区域相对于基板位于相同的竖直位置。

在一个实施例中，竖直晶体管的第一扩散区域包括在竖直方向上延伸的竖直凸起，并且其中竖直沟道区域位于竖直凸起上。

在一个实施例中，竖直晶体管还包括位于第二扩散区域上的硅化物区域。

在一个实施例中，竖直晶体管还包括位于硅化物区域上的金属图案。

在一个实施例中，竖直晶体管的第二扩散区域包括与竖直晶体管的竖直沟道区域直接接触的硅化物区域。

在一个实施例中，水平晶体管的第一扩散区域和竖直晶体管的第一扩散区域二者具有位于其上的硅化物区域。

在一个实施例中，半导体装置还包括位于竖直晶体管的栅极电极的侧壁以及水平晶体管的栅极电极的侧壁的绝缘间隔物。

在一个实施例中，半导体装置还包括位于竖直晶体管的栅极电极上和水平晶体管的栅极电极上的硅化物区域。

在一个实施例中，竖直晶体管的第二扩散区域在水平方向上的宽度大于竖直晶体管的沟道区域在水平方向上的宽度。

在一个实施例中，水平晶体管的栅极电极的底部位于比水平晶体管的第一和第二扩散区域的下边界低的位置处。

在一个实施例中，半导体装置还包括与竖直晶体管的第二扩散区域的顶部直接接触的层间通孔。

在一个实施例中，半导体装置还包括位于基板上的掩埋氧化物层，并且其中竖直晶体管和水平晶体管位于掩埋氧化物层上。

在一个实施例中，竖直晶体管的沟道区域包括单晶材料。

在一个实施例中，竖直晶体管包括第一竖直晶体管，并且还包括位于基板上的第二竖直晶体管。第二竖直晶体管包括：第一扩散区域，位于基板上；沟道区域，位于第一扩散区域上并且在相对于基板的水平延伸方向的竖直方向上延伸；第二扩散区域，位于第一竖直沟道区域上；以及栅极电极，位于竖直沟道区域的侧壁且与其绝缘。

在一个实施例中，第一竖直晶体管和第二竖直晶体管包括反相器对。

在一个实施例中，第一竖直晶体管包括p型沟道晶体管和n型沟道晶体管中的一种，并且其中第二竖直晶体管包括p型沟道和n型沟道晶体管中的另一个。

在一个实施例中，基板包括块基板和绝缘体上硅（SOI）基板中的一种。

在另一个方面中，存储装置的存储单元包括：第一上拉晶体管和第一下拉晶体管，在第一节点处连接并且串联地连接在第一电压源和第二电压源之间，该第一上拉晶体管的栅极和该第一下拉晶体管的栅极在第二节点处连接；第一存取晶体管，连接在第一节点和存储装置的第一位线之间，该第一存取晶体管的栅极连接到存储装置的字线；第二上拉晶体管和第二下拉晶体管，在第二节点处连接并且串联地连接在第一电压源和第二电压源之间，该第二上拉晶体管的栅极和该第二下拉晶体管的栅极连接到第一节点；以及第二存取晶体管，连接在第二节点和存储装置的第二位线之间，该第二存取晶体管的栅极连接到存储装置的字线；其中第一上拉晶体管、第一下拉晶体管、第二上拉晶体管和第二下拉晶体管的每一个包括竖直沟道晶体管，该竖直沟道晶体管具有在相对于存储装置的基板的竖直方向上延伸的沟道区域，并且第一上拉晶体管、第一下拉晶体管、第二上拉晶体管和第二下拉晶体管的每一个包括位于竖直延伸的沟道区域的侧壁的栅极电极；其中第一存取晶体管和第二存取晶体管的每一个包括水平沟道晶体管，该水平沟道晶体管具有在基板的水平方向上延伸的沟道区域，并且第一存取晶体管和第二存取晶体管每一个包括位于沟道区域上的栅极电极；并且其中第一上拉晶体管的栅极电极、第一下拉晶体管的栅极电极、第二上拉晶体管的栅极电极和第二下拉晶体管的栅极电极以及第一存取晶体管的栅极电极和第二存取晶体管的栅极电极包括相同的材料层部分。

在一个实施例中，竖直沟道晶体管的每一个包括：第一扩散区域，位于基板上；沟道区域，位于第一扩散区域上并且在相对于基板的水平延伸方向的竖直方向上延伸；第二扩散区域，位于沟道区域上；以及栅极电极，位于沟道区域的侧壁且与其绝缘。并且其中水平沟道晶体管的每一个包括：第一扩散区域和第二扩散区域，位于基板上并且彼此分隔开；沟道区域，位于基板上并位于第一扩散区域和第二扩散区域之间；以及栅极电极，位于沟道区域上并且与沟道区域隔离。

在一个实施例中，水平晶体管的每一个的第一扩散区域与一个竖直沟道晶体管的第一扩散区域邻接。

在一个实施例中，相对于基板的上表面，每个水平晶体管的第一扩散区域的下边界在竖直位置上高于竖直晶体管的第一扩散区域的下边界，并且每个水平晶体管的第一扩散区域与一个竖直晶体管的第一扩散区域邻接。

在一个实施例中，相对于基板的上表面，每个水平晶体管的第一扩散区域的下边界在竖直位置上低于竖直晶体管的第一扩散区域的下边界，并且每个水平晶体管的第一扩散区域与一个竖直晶体管的第一扩散区域邻接。

在一个实施例中，相对于基板的上表面，每个水平晶体管的第一扩散区域的下边界与竖直晶体管的第一扩散区域的下边界处于相同的竖直位置，并且每个水平晶体管的第一扩散区域与一个竖直晶体管的第一扩散区域邻接。

在一个实施例中，每个竖直晶体管的第一扩散区域包括竖直晶体管的漏极；每个竖直晶体管的第二扩散区域包括竖直晶体管的源极；每个水平晶体管的第一扩散区域包括水平晶体管的漏极和源极中的一个；每个水平晶体管的第二扩散区域包括水平晶体管的漏极和源极中的另一个。

在一个实施例中，竖直晶体管的第一扩散区域和水平晶体管的第一扩散区域和第二扩散区域相对于基板位于相同的竖直位置处。

在一个实施例中，每个竖直晶体管的第一扩散区域包括延伸在竖直方向上的竖直凸起。并且其中竖直沟道区域位于竖直凸起上。

在一个实施例中，竖直晶体管的每一个还包括位于第二扩散区域上的硅化物区域。

在一个实施例中，竖直晶体管的每一个还包括位于硅化物区域上的金属图案。

在一个实施例中，每个竖直晶体管的第二扩散区域包括与竖直晶体管的竖直沟道区域直接接触的硅化物区域。

在一个实施例中，水平晶体管的第一扩散区域和竖直晶体管的第一扩散区域二者具有位于其上的硅化物区域。

在一个实施例中，竖直晶体管的第二扩散区域在水平方向上的宽度大于竖直晶体管的沟道区域在水平方向上的宽度。

在一个实施例中，水平晶体管的栅极电极的底部位于比水平晶体管的第一和第二扩散区域的下边界低的位置处。

在一个实施例中，存储单元还包括与竖直晶体管的第二扩散区域的顶部直接接触的层间通孔。

在一个实施例中，第一上拉晶体管、第一下拉晶体管、第二上拉晶体管和第二下拉晶体管的栅极电极的一部分以及第一存取晶体管和第二存取晶体管的栅极电极的一部分在相对于基板的竖直方向上位于相同的竖直位置。

在一个实施例中，存储单元还包括位于水平晶体管和竖直晶体管上的材料层，第一上拉晶体管、第一下拉晶体管、第二上拉晶体管和第二下拉晶体管的栅极电极以及第一存取晶体管和第二存取晶体管的栅极电极与材料层直接接触。

在一个实施例中，材料层包括蚀刻停止层。

在一个实施例中，材料层包括绝缘层。

在一个实施例中，存储单元还包括位于基板上的掩埋氧化物层，并且其中竖直晶体管和水平晶体管位于掩埋氧化物层上。

在一个实施例中，竖直晶体管的沟道区域包括单晶材料。

在一个实施例中，基板包括块基板和绝缘体上硅（SOI）基板中的一种。

在另一方面中，形成半导体装置的方法包括：在基板上形成第一扩散区域；在第一扩散区域上形成竖直晶体管的沟道区域，其在相对于基板的竖直方向上延伸；以及在竖直晶体管的沟道区域的侧壁上提供竖直晶体管的栅极电极，并且同时在基板上在与竖直晶体管分隔开的位置处提供水平晶体管的栅极电极。

在一个实施例中，形成竖直晶体管的沟道区域包括：在基板中形成第一阱；通过用第一极性的掺杂元素掺杂第一扩散区域而在第一阱的一部分中形成第一扩散区域；在第一扩散区域上外延生长第一沟道层；用第二极性的掺杂元素掺杂第一沟道层的上部；图案化第一沟道层以形成竖直晶体管的沟道区域，沟道区域延伸在第一扩散区域和第二扩散区域之间，第二扩散区域包括第一沟道层的图案化的上部。

在一个实施例中，在竖直晶体管的沟道区域的侧壁上提供竖直晶体管的栅极电极且同时在基板上在与竖直晶体管分隔开的位置处提供水平晶体管栅极电极包括：在竖直晶体管的沟道区域上以及第一阱上提供栅极绝缘层；在栅极绝缘层上提供栅极电极层；图案化栅极电极层以形成竖直晶体管的栅极电极并在第一阱的与第一扩散区域分隔开的部分上形成水平晶体管的栅极电极。

在一个实施例中，该方法还包括在基板中在水平晶体管的栅极电极的侧壁处形成水平晶体管的第三扩散区域和第四扩散区域。

在一个实施例中，水平晶体管的第四扩散区域与竖直晶体管的第一扩散区域邻接。

在一个实施例中，提供竖直晶体管的栅极电极且同时提供水平晶体管的栅极电极包括：在竖直晶体管的沟道区域的侧壁上以及基板上提供栅极绝缘层；提供栅极电极层以覆盖栅极绝缘层；图案化栅极电极层以形成竖直晶体管的栅极电极并且同时形成水平晶体管的栅极电极。

在一个实施例中，该方法还包括：在竖直晶体管的沟道区域上形成第二扩散区域；在基板中在水平栅极电极的与竖直晶体管沟道区域相反的侧形成第三扩散区域；在基板中在水平栅极电极的与第三扩散区域相反的侧形成第四扩散区域，其中第四扩散区域和第一扩散区域彼此邻接。

在一个实施例中，该方法还包括在竖直晶体管的栅极电极上以及水平晶体管的栅极电极上形成材料层，该材料层与竖直晶体管的栅极电极上以及水平晶体管的栅极电极直接接触。

在另一方面中，形成半导体装置的方法包括：在包括非晶材料的第一区域和单晶材料的第二区域的基板上外延形成外延材料层；并且蚀刻外延材料层以在第二区域上形成竖直晶体管的沟道区域，该沟道区域在相对于基板的竖直方向上延伸。

在一个实施例中，非晶材料的第一区域包括位于基板中的绝缘结构。

在一个实施例中，该方法还包括：在形成竖直晶体管的沟道区域前，在基板上在低于竖直晶体管的沟道区域的位置处形成第一扩散区域；在竖直晶体管的沟道区域上形成第二扩散区域。

在一个实施例中，该方法还包括：在竖直晶体管的沟道区域的侧壁提供竖直晶体管的栅极电极，并且同时在基板上在与竖直晶体管分隔开的位置处提供水平晶体管的栅极电极。

在另一方面中，存储系统包括：存储器控制器，产生指令和寻址信号；以及存储模块，包括多个存储装置，存储模块接收指令和寻址信号并且作为响应将数据存储到存储装置中的至少一个以及从存储装置中的至少一个获取数据。其中每个存储装置包括：基板，延伸在水平方向上；竖直晶体管，位于该基板上；水平晶体管，位于该基板上。该竖直晶体管包括：第一扩散区域，位于基板上；沟道区域，位于第一扩散区域上并且在相对于基板的水平延伸方向的竖直方向上延伸；第二扩散区域，位于该沟道区域上；以及栅极电极，位于沟道区域的侧壁并与沟道区域绝缘。水平晶体管包括：第一扩散区域和第二扩散区域，位于基板上并且彼此分隔开；沟道区域，位于基板上并位于第一扩散区域和第二扩散区域之间；以及栅极电极，位于沟道区域上并且与沟道区域隔离。其中竖直晶体管的栅极电极的一部分和水平晶体管的栅极电极的一部分在相对于该基板的竖直方向上位于相同的竖直位置处。

根据本发明的一个方面，半导体装置包括设置在基板上的第一竖直晶体管和非竖直晶体管。第一竖直晶体管包括：第一漏极区域，设置在基板上；第一竖直沟道区域，从第一漏极区域突出；第一源极区域，设置在第一竖直沟道区域上；以及第一栅极电极，覆盖第一竖直沟道区域的侧壁。非竖直晶体管包括：沟道区域，设置在基板上；第二栅极电极，设置在沟道区域上；以及非竖直漏极区域和非竖直源极区域，设置为相邻于第二栅极电极的两侧。第一漏极区域、非竖直漏极区域和非竖直源极区域设置在相同的层级。非竖直漏极区域和非竖直源极区域之一与第一漏极区域连续。

在一个实施例中，第一漏极区域、沟道区域、非竖直漏极区域和非竖直源极区域可包括单晶半导体。

在一个实施例中，第一竖直沟道区域可具有鳍结构、柱形结构或线结构。

在一个实施例中，第一漏极区域可包括凸起，该凸起可与第一竖直沟道区域对齐。第一竖直沟道区域的水平宽度可小于竖直高度。

在一个实施例中，第一竖直沟道区域可具有第一水平宽度，第一源极区域可具有第二水平宽度，并且第一水平宽度可小于第二水平宽度。

在一个实施例中，第一源极区域可包括金属硅化物图案。金属硅化物图案可与第一竖直沟道区域直接接触。

在一个实施例中，非竖直晶体管可包括平面晶体管或凹陷沟道晶体管。第二栅极电极的底部可位于比非竖直漏极区域和非竖直源极区域低的层级。第二栅极电极的顶部可位于比非竖直漏极区域和非竖直源极区域的顶表面的低层级。

在一个实施例中，第一栅极电极和第二栅极电极可包括同时形成的相同材料层。

在一个实施例中，半导体装置还可包括与第一竖直晶体管和非竖直晶体管相邻设置的隔离层。第一漏极区域、非竖直漏极区域和非竖直源极区域的顶表面可位于比隔离层的顶表面低的层级。

在一个实施例中，半导体装置还可包括插设在第一竖直沟道区域和第一栅极电极之间的第一栅极介电层以及插设在沟道区域和第二栅极电极之间的第二栅极介电层。第一和第二栅极介电层可包括同时形成的相同材料层。

在一个实施例中，半导体装置还可包括设置在基板上的第二竖直晶体管。第二竖直晶体管可包括设置在基板上的第二漏极区域、从第二漏极区域突出的第二竖直沟道区域、设置在第二竖直沟道区域上的第二源极区域以及覆盖第二竖直沟道区域侧壁的第三栅极电极。第二漏极区域连接到第一漏极区域。第二竖直沟道区域与第一竖直沟道区域可具有不同的导电类型。

根据本发明的另一个方面，半导体装置包括设置在基板上的掩埋氧化物层。第一竖直晶体管、非竖直晶体管和第二竖直晶体管设置在掩埋氧化物层上。第一竖直晶体管包括设置在掩埋氧化物层上的n型漏极区域、设置在n型漏极区域上的p型竖直沟道区域、设置在p型竖直沟道区域上的n型源极区域以及覆盖p型竖直沟道区域侧壁的第一栅极电极。非竖直晶体管包括设置在掩埋氧化物层上的沟道区域、设置在沟道区域上的第二栅极电极以及设置为相邻于第二栅极电极两侧的非竖直漏极区域和非竖直源极区域。第二竖直晶体管包括设置在掩埋氧化物层上的p型漏极区域、设置在p型漏极区域上的n型竖直沟道区域、设置在n型竖直沟道区域上的p型源极区域以及覆盖n型竖直沟道区域侧壁的第三栅极电极。n型漏极区域、p型漏极区域、非竖直漏极区域和非竖直源极区域设置在相同的层级上。非竖直漏极区域和非竖直源极区域之一与n型漏极区域连续。p型漏极区域与n型漏极区域、非竖直漏极区域和非竖直源极区域的至少之一接触。

在一个实施例中，p型竖直沟道区域和n型竖直沟道区域的每一个可具有鳍结构、柱形结构或线结构。

在一个实施例中，n型漏极区域可包括第一凸起，其可与p型竖直沟道区域对齐。p型漏极区域可包括第二凸起，其可与n型竖直沟道区域对齐。

在一个实施例中，n型源极区域可包括第一金属硅化物图案，并且p型源极区域可包括第二金属硅化物图案。第一金属硅化物图案可与p型竖直沟道区域接触，并且第二金属硅化物图案可与n型竖直沟道区域接触。

在一个实施例中，半导体装置还可包括插设在p型竖直沟道区域和第一栅极电极之间的第一栅极介电层、插设在沟道区域和第二栅极电极之间的第二栅极介电层以及插设在n型竖直沟道区域和第三栅极电极之间的第三栅极介电层。第一、第二和第三栅极介电层可包括同时形成的相同材料层。

根据本发明的另一个方面，静态随机存取存储器（SRAM）单元包括设置在基板上的第一和第二上拉晶体管。第一下拉晶体管连接到第一上拉晶体管，并且第二下拉晶体管连接到第二上拉晶体管。第一存取晶体管连接到设置在基板上的第一位线，并且第二存取晶体管连接到设置在基板上的第二位线。第一存取晶体管连接在第一上拉晶体管和第一下拉晶体管之间，并且第二存取晶体管连接在第二上拉晶体管和第二下拉晶体管之间。这里，第一下拉晶体管是第一竖直晶体管，并且第一存取晶体管是非竖直晶体管。第一竖直晶体管包括设置在基板上的n型漏极区域、p型竖直沟道区域、n型源极区域和第一栅极电极。非竖直晶体管包括设置在基板上的沟道区域、第二栅极电极、非竖直漏极区域和非竖直源极区域。n型漏极区域、非竖直漏极区域和非竖直源极区域设置在相同的层级。非竖直漏极区域和非竖直源极区域之一与n型漏极区域连续。

在一个实施例中，第一上拉晶体管可为第二竖直晶体管。第二竖直晶体管包括设置在基板上的p型漏极区域、从p型漏极区域突出的n型竖直沟道区域、设置在n型竖直沟道区域上的p型源极区域以及覆盖n型竖直沟道区域侧壁的第三栅极电极。p型漏极区域可连接到n型漏极区域。

根据本发明的另一个方面，SRAM包括设置在基板上的掩埋氧化物层。第一和第二上拉晶体管设置在掩埋氧化物层上。第一下拉晶体管连接到第一上拉晶体管，并且第二下拉晶体管连接到第二上拉晶体管。第一存取晶体管连接到设置在基板上的第一位线，并且第二存取晶体管连接到设置在基板上的第二位线。这里，第一存取晶体管连接在第一上拉晶体管和第一下拉晶体管之间，并且第二存取晶体管连接在第二上拉晶体管和第二下拉晶体管之间。第一下拉晶体管是第一竖直晶体管，第一存取晶体管是非竖直晶体管，并且第一上拉晶体管是第二竖直晶体管。第一竖直晶体管包括设置在掩埋氧化物层上的n型漏极区域、p型竖直沟道区域、n型源极区域以及第一栅极电极。非竖直晶体管包括设置在掩埋氧化物层上的沟道区域、第二栅极电极、非竖直漏极区域和非竖直源极区域。第二竖直晶体管包括设置在掩埋氧化物层上的p型漏极区域、n型竖直沟道区域、p型源极区域和第三栅极电极。n型漏极区域、p型漏极区域、非竖直漏极区域和非竖直源极区域设置在相同的层级上。非竖直漏极区域和非竖直源极区域之一与n型漏极区域连续，并且p型漏极区域与n型漏极区域、非竖直漏极区域和非竖直源极区域的至少之一接触。

根据本发明的另一个方面，形成半导体装置的方法包括在基板上形成第一竖直晶体管。第一竖直晶体管包括设置在基板上的第一漏极区域、从第一漏极区域突出的第一竖直沟道区域、设置在第一竖直沟道区域上的第一源极区域以及覆盖第一竖直沟道区域侧壁的第一栅极电极。非竖直晶体管形成在基板上。非竖直晶体管包括设置在基板上的沟道区域、设置在沟道区域上的第二栅极电极以及设置为与第二栅极电极两侧相邻的非竖直漏极区域和非竖直源极区域。第一竖直晶体管和非竖直晶体管的形成包括采用外延生长技术在基板上形成半导体层，并且通过图案化半导体层和基板形成第一竖直沟道区域和沟道区域。非竖直漏极区域和非竖直源极区域之一与第一漏极区域连续。

在一个实施例中，第一漏极区域、非竖直漏极区域和非竖直源极区域可形成在相同的层级上。

在一个实施例中，该方法还可包括形成相邻于第一竖直晶体管和非竖直晶体管的隔离层。第一漏极区域、非竖直漏极区域和非竖直源极区域的顶表面可形成在比隔离层的顶表面低的层级上。

在一个实施例中，第一漏极区域可包括凸起，其可与第一竖直沟道区域对齐。

在一个实施例中，第一竖直沟道区域可具有鳍结构、柱形结构或线结构。

在一个实施例中，该方法还可包括在第一竖直沟道区域和第一栅极电极之间形成第一栅极介电层以及在沟道区域和第二栅极电极之间形成第二栅极介电层。第一和第二栅极介电层可包括同时形成的相同材料层。

在一个实施例中，该方法还可包括在基板上形成第二竖直晶体管。第二竖直晶体管可包括设置在基板上的第二漏极区域、从第二漏极区域突出的第二竖直沟道区域、第二竖直沟道区域上设置的第二源极区域、以及覆盖第二竖直沟道区域侧壁的第三栅极电极。第二竖直沟道区域与第一竖直沟道区域可具有不同的导电类型，并且第二漏极区域可连接到第一漏极区域。

根据本发明的另一个方面，形成半导体装置的方法包括在基板上形成掩埋氧化物层。第一竖直晶体管形成在掩埋氧化物层上。第一竖直晶体管包括设置在掩埋氧化物层上的n型漏极区域、设置在n型漏极区域上的p型竖直沟道区域、设置在p型竖直沟道区域上的n型源极区域以及覆盖p型竖直沟道区域侧壁的第一栅极电极。非竖直晶体管形成在掩埋氧化物层上。非竖直晶体管包括掩埋氧化物层上设置的沟道区域、沟道区域上设置的第二栅极电极以及相邻于第二栅极电极两侧设置的非竖直漏极区域和非竖直源极区域。第二竖直晶体管形成在掩埋氧化物层上。第二竖直晶体管包括掩埋氧化物层上设置的p型漏极区域、p型漏极区域上设置的n型竖直沟道区域、n型竖直沟道区域上设置的p型源极区域以及覆盖n型竖直沟道区域侧壁的第三栅极电极。第一竖直晶体管、非竖直晶体管和第二竖直晶体管的形成包括采用外延生长技术在基板上形成半导体层以及通过图案化半导体层和基板形成p型竖直沟道区域、沟道区域和n型竖直沟道区域。非竖直漏极区域和非竖直源极区域之一与n型漏极区域连续。p型漏极区域与n型漏极区域、非竖直漏极区域和非竖直源极区域的至少一个接触。

在一个实施例中，n型漏极区域、p型漏极区域、非竖直漏极区域和非竖直源极区域可形成在相同的层级上。

在一个实施例中，该方法还可包括在掩埋氧化物层上形成隔离层以限定n型漏极区域、p型漏极区域、沟道区域、非竖直漏极区域和非竖直源极区域。n型漏极区域、p型漏极区域、沟道区域、非竖直漏极区域和非竖直源极区域的顶部表面可形成在比隔离层的顶表面低的层级上。

在一个实施例中，n型漏极区域可包括第一凸起，其可与p型竖直沟道区域对齐，并且p型漏极区域可包括第二凸起，其可与n型竖直沟道区域对齐。

在一个实施例中，该方法还可包括在p型竖直沟道区域和第一栅极电极之间形成第一栅极介电层，在沟道区域和第二栅极电极之间形成第二栅极介电层，以及在n型竖直沟道区域和第三栅极电极之间形成第三栅极介电层。第一、第二和第三栅极介电层可包括同时形成的相同材料层。

其它的实施例细节包括在具体的描述和附图中。

附图说明

本发明的前面的和其它的特征通过本发明优选实施例的具体描述将更加明显易懂，如附图所示，相同的参考标号在不同的视图中指代相同的部分。附图不必按比例，重点放在示出本发明的原理。附图中：

图1是根据本发明实施例的包括互补金属氧化物半导体（CMOS）反相器的电子电路的等效电路图；

图2是示出根据本发明第一实施例的半导体装置的布局图；

图3A至3H是沿着图2的I-I'线剖取的截面图，示出了图2的半导体装置；

图4是根据本发明第二实施例的半导体装置的截面图；

图5是根据本发明第三实施例的半导体装置的截面图；

图6是示出根据本发明第四实施例的半导体装置的布局图；

图7A和7B是图6的半导体装置的截面图；

图8是示出根据本发明第五实施例的半导体装置的布局图；

图9A至9C是图8的半导体装置的截面图；

图10是示出根据本发明第六实施例的半导体装置的布局图；

图11A至12D是图10的半导体装置的截面图；

图13至24是示出根据本发明第七实施例的形成半导体装置的方法的截面图；

图25至31是示出根据本发明第八实施例的形成半导体装置的方法的截面图；

图32至39是示出根据本发明第九实施例的形成半导体装置的方法的截面图；

图40A至43C是示出根据本发明第十实施例的形成半导体装置的方法的截面图；

图44A和44B是示出根据本发明的实验示例的漏极电流特性的电流-电压（IV）图线；

图45是根据本发明第十一实施例的CMOS静态随机存取存储器（SRAM）单元的等效电路图；以及

图46和47分别为根据本发明第十二实施例的电子系统的示意图和模块图。

具体实施方式

现在将参考其中示出某些示例性实施例的附图更加全面地描述各示例性实施例。然而，本发明可以不同的形式来实施，而不应解释为局限于这里所阐述的实施例。相反，这些实施例提供为使本公开透彻、完整，并且全面地向本领域的技术人员传达本发明的范围。附图中，为了清楚起见，层和区域的厚度可能被夸大。还应理解的是，当描述一层在另一层或基板“上”时，它可以直接在该另一层或基板上，或者也可以存在插入层。相同的参考标号通篇指代相同的元件。

应当理解的是，尽管词语第一、第二等在这里可用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分应当不受这些词语的限制。因此，下面讨论的第一元件、部件、区域、层或部分可称为第二元件、部件、区域、层或部分，而不脱离本发明的教导。

为了描述方便，在这里可以使用空间相对词语，例如“顶端”、“底端”、“顶表面”、“底表面”、“上方”、“下方”等，以描述如附图所示的一个元件或特征相对于另一个元件或特征或另一些元件或特征的关系。应当理解的是，除了图中示出的方位外，空间相对词语旨在包括装置在使用或运行中的不同方位。例如，如果图中的装置颠倒过来，则描述为“在另外元件或特征下方”的装置取向为“在该另外的元件或特征上方”。因此，示例性词语“在下方”可包括上方和下方两个方位。另外，装置可转向（旋转90度或以其它方位旋转），并且这里使用的空间相对描述符可进行相应的解释。

这里使用的术语仅是处于描述特定实施例的目的，而不意味着对本发明的限制。这里所使用的单数形式“一”、“一个”和“所述”旨在也包括复数形式，除非上下文中清楚地另外表述。还应当理解的是，词语“包括”和/或“包含”当在该说明书中使用时，表示所述特征、整体、步骤、操作、元件和/或部件的存在，而不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或其组合的存在或添加。

除非另有规定，这里所用的所有词语（包括科技词语）具有与本发明所属技术领域的普通技术人员的常规理解相同的意义。还应当理解的是，词语例如通常使用词典中定义的词语，应当解释为具有与它们在相关技术和本说明书的上下文中的意义相一致的意义，而不应理想化地或过于形式化地解释，除非这里有特别限定。

[实施例1]

在被期待未来用于亚20nm（sub-20nm）装置的超薄体（UTB）SOI装置或纳米线装置中，因为沟道区域的掺杂剂几乎不影响所形成的装置的阈值电压V_T，所以这样的装置仍然不能解决高泄漏电流的问题。此外，通过改变沟道长度控制装置阈值电压的方法在耐久性上受限，因为阈值电压仅可控制在有限的范围内，并且这样的沟道长度变化在集成密度方面也不令人满意。

为了获得低功率、高速度的电路，本发明提供实施为多阈值电压V_T结构的半导体装置和制造方法，该多阈值电压V_T结构具有泄漏电流相对低的特性。

图1是根据本发明实施例的包括互补金属氧化物半导体（CMOS）反相器的电子电路的等效电路图。图2是示出根据本发明第一实施例的半导体装置的布局图。图3A至3H是沿着图2的I-I'线剖取的截面图，示出了图2的半导体装置。

参见图1，可提供上拉晶体管TU、下拉晶体管TD和存取晶体管TA。在实施例中，上拉晶体管TU可为P型MOS晶体管，并且下拉晶体管TD和存取晶体管TA可为N型MOS晶体管。上拉晶体管TU和下拉晶体管TD可彼此连接并构成CMOS反相器。上拉晶体管TU的源极可连接到电源VDD，并且下拉晶体管TD的源极可连接到接地GND。上拉晶体管TU和下拉晶体管TD的栅极电极可彼此连接。上拉晶体管TU和下拉晶体管TD的漏极电极可彼此连接并构成节点N1。可选择存取晶体管TA的源极和漏极电极之一连接到节点N1。负载电容器C_L可提供在节点N1和接地GND之间。存取晶体管TA的栅极电极可连接到字线WL。

图1的每个箭头（→）是指电流流动的方向。如图1所示，电流可在一个方向上或单向地流过上拉晶体管TU和下拉晶体管TD，而电流可在两个相反的方向上或双向地流过存取晶体管TA。在优化的构造中，上拉晶体管TU和下拉晶体管TD可能需要低泄漏电流特性，并且存取晶体管TA可能需要高驱动电流特性。为了便于形成低功率装置，上拉晶体管TU和下拉晶体管TD可形成为具有比存取晶体管TA低的阈值电压V_T。

参见图2和3A，p型阱24、n型阱25和隔离层23可形成在半导体基板21中。n型漏极区域26、第一源极/漏极区域27和第二源极/漏极区域29可形成在p型阱24上。p型竖直沟道区域31P和n型源极区域33S可形成在n型漏极区域26上。n型漏极区域26可包括n型凸起26P。n型凸起26P可设置在p型竖直沟道区域31P下方，并且n型凸起26P可具有与p型竖直沟道区域31P的侧壁对齐的侧壁。第一栅极电极43A可形成在p型竖直沟道区域31P的侧壁上。第一栅极介电层41A可设置在第一栅极电极43A与p型竖直沟道区域31P之间以及第一栅极电极43A与n型漏极区域26和n型凸起26P之间。

沟道区域28可限定在第一源极/漏极区域27和第二源极/漏极区域29之间。第二栅极电极43B可形成在沟道区域28上。第二栅极介电层41B可插设在第二栅极电极43B和沟道区域28之间。

p型漏极区域36可形成在n型阱25上。n型竖直沟道区域32N和p型源极区域34S可形成在p型漏极区域36上。p型漏极区域36可包括p型凸起36P。p型凸起36P可设置在n型竖直沟道区域32N下方，并且p型凸起36P可具有与n型竖直沟道区域32N对齐的侧壁。第三栅极电极43C可形成在n型竖直沟道区域32N的侧壁上。第三栅极介电层41C可插设在第三栅极电极43C与n型竖直沟道区域32N之间以及第三栅极电极43C与p型漏极区域36与p型凸起36P之间。

栅极焊盘43P可形成在隔离层23上。第一和第三栅极电极43A和43C可连接到栅极焊盘43P。栅极焊盘43P、第一栅极电极43A和第三栅极电极43C可具有一体化的结构。蚀刻停止层48可形成为覆盖半导体基板21的整个表面。蚀刻停止层48可用作应力诱导层。层间绝缘层49可形成在蚀刻停止层48上。

第一插塞51、第二插塞52、第三插塞53、第四插塞54、第五插塞55和第六插塞56可形成为贯通层间绝缘层49和蚀刻停止层48。第一和第二互连线57和59可形成在层间绝缘层49上。第一插塞51可连接到n型漏极区域26和第一源极/漏极区域27中的至少一个。第二插塞52可连接到p型漏极区域36。第一互连线57可与第一和第二插塞51和52接触。第二互连线59可与第三插塞53接触。第三插塞53可连接到第二源极/漏极区域29。第四插塞54可连接到n型源极区域33S。第五插塞55可连接到p型源极区域34S。第六插塞56可连接到栅极焊盘43P。

n型漏极区域26、第一源极/漏极区域27、第二源极/漏极区域29、沟道区域28和p型漏极区域36可相对于基板21而形成在相同的层级上。n型漏极区域26、第一源极/漏极区域27、第二源极/漏极区域29、沟道区域28和p型漏极区域36的顶表面可形成在比隔离层23的顶表面低的层级上。第一源极/漏极区域27可与n型漏极区域26连续。此外，第一源极/漏极区域27和n型漏极区域26可具有一体化的结构，或者彼此邻接。n型漏极区域26和第一源极/漏极区域27可包括包含n型杂质的单晶半导体材料。第一源极/漏极区域27和第二源极/漏极区域29的底部层级可如图3A所示高于n型漏极区域26的底部层级，或者可选择地如图3B所示形成为低于n型漏极区域26的底部层级，或者可选择地如图3C所示形成为与n型漏极区域26的底部在相同的层级。

p型竖直沟道区域31P和n型竖直沟道区域32N的每一个可具有鳍结构、柱形结构或线结构。p型竖直沟道区域31P的水平宽度可小于其竖直高度。n型竖直沟道区域32N的水平宽度可小于其竖直高度。在某些实施例中，p型竖直沟道区域31P可竖直地突出超过n型漏极区域26，并且n型竖直沟道区域32N可竖直地突出超过p型漏极区域36。在某些实施例中，p型竖直沟道区域31P和n型竖直沟道区域32N的每一个可包括采用外延生长技术形成的单晶半导体材料。在某些实施例中，p型竖直沟道区域31P和n型竖直沟道区域32N的每一个的水平宽度可为20nm或更小。

n型源极区域33S可设置在p型竖直沟道区域31P上且与p型竖直沟道区域31P对齐，并且n型源极区域33S接触p型竖直沟道区域31P。p型源极区域34S可设置在n型竖直沟道区域32N上且与n型竖直沟道区域32N对齐，并且p型源极区域34S接触n型竖直沟道区域32N。在某些实施例中，n型源极区域33S和p型源极区域34S的每一个可包括采用外延生长技术形成的单晶半导体材料。

在某些实施例中，第一、第二和第三栅极介电层41A、41B和41C可包括同时形成的相同材料层。第一至第三栅极介电层41A、41B和41C可具有基本上相同的厚度。第一至第三栅极介电层41A、41B和41C可包括氧化硅层、氮化硅层、氮氧化硅层、高k介电层或它们的组合层。

第一栅极电极43A可覆盖p型竖直沟道区域31P的两个相对侧壁。第三栅极电极43C可覆盖n型竖直沟道区域32N的两个相对侧壁。第一、第二和第三栅极电极43A、43B和43C可包括同时形成的相同材料层。在各种实施例中，第一至第三栅极电极43A、43B和43C可包括导电层，例如金属层、金属氮化物层、金属硅化物层、多晶硅（多晶Si）层或它们组合层，或其它适当的导电材料层。

返回来参见图1、2和3A，n型漏极区域26、p型竖直沟道区域31P、n型源极区域33S、第一栅极介电层41A和第一栅极电极43A可对应于下拉晶体管TD。在此情况下，下拉晶体管TD可称为第一竖直晶体管。第四插塞54可连接到接地GND。

p型漏极区域36、n型竖直沟道区域32N、p型源极区域34S、第三栅极介电层41C和第三栅极电极43C可对应于上拉晶体管TU。上拉晶体管TU可称为第二竖直晶体管。第五插塞55可连接到电源VDD。

第一源极/漏极区域27、第二源极/漏极区域29、沟道区域28、第二栅极介电层41B和第二栅极电极43B可对应于存取晶体管TA。存取晶体管TA可称为平面晶体管。平面晶体管可归类为非竖直或水平晶体管。在此情况下，第一源极/漏极区域27可称为非竖直漏极区域，而第二源极/漏极区域29可称为非竖直源极区域。在另一种情况下，第一源极/漏极区域27可称为非竖直源极区域，而第二源极/漏极区域29可称为非竖直漏极区域。

n型漏极区域26、第一插塞51、第一互连线57、第二插塞52、p型漏极区域36和第一源极/漏极区域27可构成节点N1。如上所述，第一源极/漏极区域27可与n型漏极区域26连续或邻接。因此，节点N1的电阻可大大减小。此外，第一源极/漏极区域27和n型漏极区域26的尺寸可最小化。就是说，第一源极/漏极区域27和n型漏极区域26在相同层级上彼此连续的结构可非常有利于高集成度的半导体装置。

再者，由图3A、3B和3C的实施例可见，第一竖直晶体管的栅极电极43A的一部分和水平晶体管的栅极电极43B的一部分在相对于基板21的竖直方向上处于相同的竖直位置。

再者，在本实施例中，第一竖直晶体管的栅极电极43A和水平晶体管的栅极电极43B由相同的材料层形成。这简化了制造最终装置所需的工艺步骤数。

第一和第二竖直晶体管可具有比平面晶体管低的阈值电压。就是说，具有不同阈值电压水平的半导体装置可实施在同一基板上，并且由相同的制造工艺步骤来实施，而不要求附加的、不必要的工艺步骤。再者，第一和第二竖直晶体管可显示出增强的阈下特性和低泄漏电流特性。此外，包括第一和第二竖直晶体管以及平面晶体管的组合的电路构造可显著地降低半导体装置的功耗。

参见图3B，在该实施例中，第一和第二源极/漏极区域27和29的底部可形成在比n型漏极区域26的底部低的层级上。

参见图3C，在该实施例中，n型漏极区域26、第一源极/漏极区域27A和第二源极/漏极区域29A可形成在p型阱24上。轻掺杂区域47可形成在第一和第二源极/漏极区域27A和29A之间。沟道区域28可限定在轻掺杂区域47之间。第一源极/漏极区域27A的顶表面可形成在与n型漏极区域26的顶表面相同的层级上，同时第一源极/漏极区域27A的底部表面可形成在与n型漏极区域26的底部表面相同的层级上。

参见图3D，在该实施例中，第一金属硅化物图案35S可形成在n型源极区域33S上，而第二金属硅化物图案38S可形成在p型源极区域34S上。

参见图3E，在该实施例中，第一金属硅化物图案35S可与p型竖直沟道区域31P直接接触，而第二金属硅化物图案38S可与n型竖直沟道区域32N直接接触。

参见图3F，在该实施例中，第一金属硅化物图案35S和第一金属图案61可顺序堆叠在n型源极区域33S上，而第二金属硅化物图案38S和第二金属图案62可顺序堆叠在p型源极区域34S上。

在这里所述的各实施例中，第一和第二金属图案61和62可包括的材料包括钨（W）、氮化钨（WN）、钛（Ti）、氮化钛（TiN）、钽（Ta）、氮化钽（TaN）、钴（Co）、镍（Ni）、钌（Ru）、铂（Pt）、钛铝氮化物（TiAlN）、钽铝氮化物（TaAlN）、钛硅氮化物（TiSiN）、钽硅氮化物（TaSiN）或它们的组合。第一和第二金属硅化物图案35S和38S可包括的材料包括WSi、TiSi、TaSi、CoSi、NiSi或它们的组合。

参见图3G，在该实施例中，绝缘间隔物81、82和83可分别形成在第一、第二和第三栅极电极43A、43B和43C的侧壁上。第一金属硅化物图案35S可形成在p型竖直沟道区域31P上，第二金属硅化物图案38S可形成在n型竖直沟道区域32N上，第三金属硅化物图案35A可形成在n型漏极区域26和第一源极/漏极区域27上，第四金属硅化物图案35B可形成在第二源极/漏极区域29上，并且第五金属硅化物图案38A可形成在p型漏极区域36上。第一至第五金属硅化物图案35S、38S、35A、35B和38A可被蚀刻停止层48覆盖。第一金属硅化物图案35S可与p型竖直沟道区域31P接触，而第二金属硅化物图案38S可与n型竖直沟道区域32N接触。

参见图3H，在该实施例中，绝缘间隔物81、82和83可分别形成在第一至第三栅极电极43A、43B和43C的侧壁上。第一金属硅化物图案35S可形成在n型源极区域33S上，而第二金属硅化物图案38S可形成在p型源极区域34S上。再者，第三金属硅化物图案35A可形成在n型漏极区域26和第一源极/漏极区域27上，第四金属硅化物图案35B可形成在第二源极/漏极区域29上，并且第五金属硅化物图案38A可形成在p型漏极区域36上。此外，栅极硅化物图案43S可形成在第一至第三栅极电极43A、43B和43C上。

在某些实施例中，包括上述结合图3A-3H公开的实施例以及下面描述的实施例（下面描述的实施例包括结合图4、5、7A、7B、9A-9C、11A-11C和12A-12D公开的实施例），可以看出水平晶体管和竖直晶体管的栅极电极二者与水平晶体管和竖直晶体管上设置的同一材料层直接接触。例如，在图3A的实施例中，竖直晶体管的栅极电极43A与蚀刻停止层48直接接触。这对水平晶体管的栅极电极43B也一样。在各实施例中，与水平和竖直晶体管二者接触的材料层包括蚀刻停止层或绝缘层。

[实施例2]

图4是根据本发明第二实施例的半导体装置的截面图。

参见图4，在该实施例中，p型竖直沟道区域31P和n型源极区域33S可形成在n型漏极区域26上。第一绝缘间隔物63可形成在n型源极区域33S的侧壁上。n型漏极区域26可包括延伸在竖直方向上的n型凸起26P。第一栅极介电层41A和第一栅极电极43A可形成在p型竖直沟道区域31P的侧壁上。

p型竖直沟道区域31P的水平方向上的宽度小于n型源极区域33S的水平方向上的宽度。n型凸起26P的水平方向上的宽度可与p型竖直沟道区域31P的水平方向上的宽度基本上相同。

n型竖直沟道区域32N和p型源极区域34S可形成在p型漏极区域36上。第二绝缘间隔物64可形成在p型源极区域34S的侧壁上。p型漏极区域36可包括延伸在竖直方向上的p型凸起36P。第三栅极介电层41C和第三栅极电极43C可形成在n型竖直沟道区域32N的侧壁上。

n型竖直沟道区域32N的水平方向上的宽度可小于p型源极区域34S的水平方向上的宽度。p型凸起36P可与n型竖直沟道区域32N具有基本上相同的水平宽度。

[实施例3]

图5是根据本发明第三实施例的半导体装置的截面图。

参见图5，轻掺杂区域67可形成在n型漏极区域26、第一源极/漏极区域27和第二源极/漏极区域29下方。轻掺杂杂质区域67可包括与n型漏极区域26、第一源极/漏极区域27和第二源极/漏极区域29相同导电类型的杂质。轻掺杂区域67可包括n型杂质。第二栅极电极66可形成在第一和第二源极/漏极区域27和29之间。栅极介电层65可形成在第二栅极电极66和p型阱24之间。沟道区域68可由第一和第二源极/漏极区域27和29、轻掺杂区域67和第二栅极电极66限定在p型阱24中。

第二栅极电极66的底部可形成在比第一和第二源极/漏极区域27和29以及轻掺杂区域67低的层级上。第二栅极电极66的顶部可形成在比第一和第二源极/漏极区域27和29的顶表面低的层级上。第二栅极电极66、第二栅极介电层65、沟道区域68、第一和第二源极/漏极区域27和29以及轻掺杂区域67可构成凹陷沟道晶体管。凹陷沟道晶体管可归类为非竖直晶体管。在此情况下，尽管第二栅极电极66与第一栅极电极43A位于不同的竖直位置，但是第一和第二栅极电极43A、66仍可由相同的材料层形成。再者，可见第一和第二栅极电极43A、66二者均与水平晶体管和竖直晶体管上设置的相同材料层（即蚀刻停止层48）直接接触。

[实施例4]

图6是示出根据本发明第四实施例的半导体装置的布局图，并且图7A和7B是沿着图6的II-II’线剖取的半导体装置的截面图。

参见图6和7A，p型阱24、n型阱25和隔离层23可形成在半导体基板21中。n型漏极区域26、第一源极/漏极区域27和第二源极/漏极区域29可形成在p型阱24上。p型竖直沟道区域71P和n型源极区域73S可形成在n型漏极区域26上。n型漏极区域26可包括n型凸起26P。第一栅极介电层41A和第一栅极电极43A可形成在p型竖直沟道区域71P的侧壁上。

沟道区域28可限定在第一和第二源极/漏极区域27和29之间。第二栅极电极43B可形成在沟道区域28上。第二栅极介电层41B可插设在第二栅极电极43B和沟道区域28之间。

p型漏极区域36可形成在n型阱25上。n型竖直沟道区域72N和p型源极区域74S可形成在p型漏极区域36上。p型漏极区域36可包括p型凸起36P。第三栅极介电层41C和第三栅极电极43C可形成在n型竖直沟道区域72N的侧壁上。

栅极焊盘43P可形成在隔离层23上。第一和第三栅极电极43A和43C可连接到栅极焊盘43P。栅极焊盘43P和第一和第三栅极电极43A和43C可具有一体化的结构。蚀刻停止层48和层间绝缘层49可形成为覆盖半导体基板21的整个表面。

第一插塞51、第二插塞52、第三插塞53、第四插塞54、第五插塞55和第六插塞56可形成为贯通层间绝缘层49和蚀刻停止层48。第一至第四互连线57、59、77和79可形成在层间绝缘层49上。第一插塞51可连接到n型漏极区域26和第一源极/漏极区域27中的至少一个。第二插塞52可连接到p型漏极区域36。第一互连线57可与第一和第二插塞51和52接触。第二互连线59可与第三插塞53接触。第三插塞53可连接到第二源极/漏极区域29。第四插塞54可连接到n型源极区域73S。第五插塞55可连接到p型源极区域74S。第六插塞56可连接到栅极焊盘43P。

在本实施例中，p型竖直沟道区域71P和n型竖直沟道区域72N的每一个可具有柱形结构。p型竖直沟道区域71P和n型竖直沟道区域72N的每一个都可具有圆柱形状、正方形截面的柱形形状、矩形截面的柱形形状或多边形截面的柱形形状。p型竖直沟道区域71P可在n型漏极区域26上沿竖直方向突出，而n型竖直沟道区域72N可在p型漏极区域36上沿竖直方向突出。p型竖直沟道区域71P和n型竖直沟道区域72N的每一个可包括采用外延生长技术形成的单晶半导体材料。

在其它实施例中，p型竖直沟道区域71P和n型竖直沟道区域72N的每一个可包括线结构或纳米线结构。

n型源极区域73S可设置在p型竖直沟道区域71P上，具有与p型竖直沟道区域71P的侧壁对齐的侧壁，并且接触p型竖直沟道区域71P。p型源极区域74S可设置在n型竖直沟道区域72N上，具有与n型竖直沟道区域72N的侧壁对齐的侧壁，并接触n型竖直沟道区域72N。n型源极区域73S和p型源极区域74S的每一个可包括采用外延生长技术形成的单晶半导体材料。

在某些实施例中，第一栅极电极43A可形成为完全围绕p型竖直沟道区域71P的侧壁，而第三栅极电极43C可形成为完全围绕n型竖直沟道区域72N的侧壁。

参见图7B，p型竖直沟道区域71P和n型源极区域73S可形成在n型漏极区域26上。第一绝缘间隔物63可形成在n型源极区域73S的侧壁上。n型漏极区域26可包括n型凸起26P。n型凸起26P可设置在p型竖直沟道区域71P下，并具有与p型竖直沟道区域71P的侧壁对齐的侧壁。第一栅极介电层41A和第一栅极电极43A可形成在p型竖直沟道区域71P的侧壁上。

p型竖直沟道区域71P在水平方向上的宽度可小于n型源极区域73S在水平方向上的宽度。n型凸起26P在水平方向上的宽度可与p型竖直沟道区域71P在水平方向上的宽度基本上相同。

n型竖直沟道区域72N和p型源极区域74S可形成在p型漏极区域36上。第二绝缘间隔物64可形成在p型源极区域74S的侧壁上。p型漏极区域36可包括凸起36P。第三栅极介电层41C和第三栅极电极43C可形成在n型竖直沟道区域72N的侧壁上。

n型竖直沟道区域72N在水平方向上的宽度可小于p型源极区域74S在水平方向上的宽度。p型凸起36P在水平方向上的宽度可与n型竖直沟道区域72N在水平方向上的宽度基本上相同。

[实施例5]

图8是示出根据本发明第五实施例的半导体装置的布局图。图9A至9C分别为沿着图8的III-III’、IV-IV’和V-V’线剖取的半导体装置的截面图。

参见图8和9A至9C，掩埋氧化物层（buried oxide layer）122可形成在半导体基板121上。隔离层123可形成在掩埋氧化物层122上以限定n型漏极区域126、第一源极/漏极区域127、第二源极/漏极区域129、沟道区域128和p型漏极区域136。

p型竖直沟道区域131P和n型源极区域133S可形成在n型漏极区域126上。n型漏极区域126可包括n型凸起126P。第一栅极介电层141A和第一栅极电极143A可形成在p型竖直沟道区域131P的侧壁上。

第二栅极电极143B可形成在沟道区域128上。第二栅极介电层141B可插设在第二栅极电极143B和沟道区域128之间。

n型竖直沟道区域132N和p型源极区域134S可形成在p型漏极区域136上。p型漏极区域136可包括p型凸起136P。第三栅极介电层141C和第三栅极电极143C可形成在n型竖直沟道区域132N的侧壁上。

栅极焊盘143P可形成在隔离层123上。第一和第三栅极电极143A和143C可连接到栅极焊盘143P。蚀刻停止层148和层间绝缘层149可形成为覆盖半导体基板121的整个表面。

第一插塞151、第二插塞153、第三插塞154、第四插塞155和第五插塞156可形成为贯通层间绝缘层149和蚀刻停止层148。第一和第二互连线157和159可形成在层间绝缘层149上。第一插塞151可连接到n型漏极区域126、p型漏极区域136和第一源极/漏极区域127的中至少一个。第一互连线157可与第一插塞151接触。第二互连线159可与第二插塞153接触。

n型漏极区域126、第一源极/漏极区域127、第二源极/漏极区域129、沟道区域128和p型漏极区域136可相对于基板形成在相同的层级上。n型漏极区域126、第一源极/漏极区域127、第二源极/漏极区域129、沟道区域128和p型漏极区域136的顶表面可形成在比隔离层123的顶表面低的层级上。第一源极/漏极区域127可与n型漏极区域126连续，或者换言之，与n型漏极区域126邻接。此外，第一源极/漏极区域127和n型漏极区域126可彼此成为一体。p型漏极区域136可与n型漏极区域126和第一源极/漏极区域127中的至少一个接触。n型漏极区域126和第一源极/漏极区域127的每一个可包括具有n型杂质的单晶半导体材料。p型漏极区域136可包括具有p型杂质的单晶半导体材料。

n型漏极区域126、p型漏极区域136和第一源极/漏极区域127可构成节点（参见图1中的N1）。在某些实施例中，节点N1的电阻可显著减小。第一源极/漏极区域127和n型漏极区域126可相对于基板在相同的竖直层级上彼此连续或邻接。p型漏极区域136与n型漏极区域126和第一源极/漏极区域127接触的结构具有很大的优势，因为它导致自身具有高度集成的构造。

[实施例6]

图10是示出根据本发明第六实施例的半导体装置的布局图。图11A、12A和12D是沿着图10的VI-VI'线剖取的截面图，图11B和12B是沿着图10的VII-VII'线剖取的截面图，而图11C和12C是沿着图10的VIII-VIII'线剖取的截面图。

参见图10、11A、11B和11C，掩埋氧化物层122可形成在半导体基板121上。隔离层123可形成在掩埋氧化物层122上以限定n型漏极区域126、第一源极/漏极区域127、第二源极/漏极区域129、沟道区域128和p型漏极区域136。

p型竖直沟道区域171P和n型源极区域173S可形成在n型漏极区域126上。n型漏极区域126可包括n型凸起126P。第一栅极介电层141A和栅极电极143A可形成在p型竖直沟道区域171P的侧壁上。

沟道区域128可限定在第一和第二源极/漏极区域127和129之间。第二栅极电极143B可形成在沟道区域128上。第二栅极介电层141B可插设在第二栅极电极143B和沟道区域128之间。

n型竖直沟道区域172N和p型源极区域174S可形成在p型漏极区域136上。p型漏极区域136可包括p型凸起136P。第三栅极介电层141C和第三栅极电极143C可形成在n型竖直沟道区域172N的侧壁上。

栅极焊盘143P可形成在隔离层123上。第一和第三栅极电极143A和143C可连接到栅极焊盘143P。蚀刻停止层148和层间绝缘层149可形成为覆盖半导体基板121的整个表面。

第一插塞151、第二插塞153、第三插塞154、第四插塞155和第五插塞156可形成为贯通层间绝缘层149和蚀刻停止层148。第一至第四互连线157、159、177和179可形成在层间绝缘层149上。第一插塞151可连接到n型漏极区域126、p型漏极区域136和第一源极/漏极区域127中的至少一个。第一互连线157可与第一插塞151接触。第二互连线159可与第二插塞153接触。

p型竖直沟道区域171P和n型竖直沟道区域172N的每一个可具有柱形结构。在其它实施例中，p型竖直沟道区域171P和n型竖直沟道区域172N的每一个可具有线结构或纳米线结构。

第一栅极电极143A可形成为完全围绕p型竖直沟道区域171P的侧壁，并且第三栅极电极143C可形成为完全围绕n型竖直沟道区域172N的侧壁。

参见图10、12A、12B和12C，p型竖直沟道区域171P和n型源极区域173S可形成在n型漏极区域126上。第一绝缘间隔物163可形成在n型源极区域173S的侧壁上。n型漏极区域126可包括n型凸起126P。第一栅极介电层141A和第一栅极电极143A可形成在p型竖直沟道区域171P的侧壁上。

p型竖直沟道区域171P在水平方向上的宽度可小于n型源极区域173S在水平方向上的宽度。n型凸起126P在水平方向上的宽度可与p型竖直沟道区域171P在水平方向上基本上相同。

n型竖直沟道区域172N和p型源极区域174S可形成在p型漏极区域136上。第二绝缘间隔物164可形成在p型源极区域174S的侧壁上。p型漏极区域136可包括p型凸起136P。第三栅极介电层141C和第三栅极电极143C可形成在n型竖直沟道区域172N的侧壁上。

n型竖直沟道区域172N的水平宽度可小于p型源极区域174S的水平宽度。p型凸起136P在水平方向上的宽度可与n型竖直沟道区域172N在水平方向上的宽度基本上相同。

参见图10和12D，杂质区域147A可形成为相邻于第二栅极电极143B的两侧。杂质区域147可与第二栅极电极143B的侧壁对齐。由于第二栅极电极143B在其形成期间存在的对齐误差，杂质区域147A可能具有不同的宽度。沟道区域128可限定在杂质区域147A之间。

[实施例7]

图13至24是沿着图2的I-I'线剖取的截面图，示出了根据本发明第七实施例的形成半导体装置的方法。

参见图2和13，p型阱24、n型阱25和隔离层23可形成在半导体基板21中。在某些实施例中，半导体基板21可包括由单晶材料形成的半导体晶片。例如，半导体基板21可为具有p型杂质的硅晶片。p型阱24可包括具有p型杂质的单晶硅，而n型阱25可包括具有n型杂质的单晶硅。隔离层23可为绝缘层，采用浅沟槽隔离（STI）技术由氧化硅、氮化硅、氮氧化硅或它们的组合形成。p型阱24和n型阱25可由隔离层23彼此电隔离。隔离层23、p型阱24和n型阱25的顶表面可位于基本上相同的平面上。

参见图2和14A，第一掩模图案26M可形成为覆盖n型阱25，并且部分地暴露p型阱24。N型杂质可采用第一掩模图案26M作为离子注入掩模而注入到p型阱24中，因此形成n型漏极区域26。沟道区域28可限定为相邻于n型漏极区域26。沟道区域28可包括具有p型杂质的单晶硅材料。去除第一掩模图案26M。

参见图14B，在应用的实施例中，第一掩模图案26M可形成为覆盖n型阱25且部分地暴露p型阱24。N型杂质可采用第一掩模图案26M作为离子注入掩模而注入到p型阱24中，因此形成n型漏极区域26、第一源极/漏极区域27A和第二源极/漏极区域29A。沟道区域28可限定在第一和第二源极/漏极区域27A和29A之间。沟道区域28可包括具有p型杂质的单晶硅。去除第一掩模图案26M。

参见图2和15，第二掩模图案36M可形成为覆盖p型阱24且暴露n型阱25。P型杂质可采用第二掩模图案36M作为离子注入掩模而注入到n型阱25中，因此形成p型漏极区域36。可去除第二掩模图案36M，由此暴露n型漏极区域26和p型漏极区域36的顶表面。

参见图2和16，第一半导体层31可形成在半导体基板21上。第一半导体层31可与n型漏极区域26和p型漏极区域36的顶表面接触。在某些实施例中，第一半导体层31可采用外延生长技术形成。第一半导体层31可包括n型半导体、p型半导体或本征半导体。

在下文，假设第一半导体层31是第一p型半导体层。例如，第一p型半导体层31可包括具有p型杂质的单晶硅。

参见图2和17，第三掩模图案32M可形成在第一p型半导体层31上。第一n型半导体层32和第二p型半导体层34可采用第三掩模图案32M作为离子注入掩模通过执行离子注入工艺而形成在第一p型半导体层31中。去除第三掩模图案32M。第一n型半导体层32可与p型漏极区域36接触。第二p型半导体层34可形成在第一n型半导体层32上。结果，第一p型半导体层31可限定在p型阱24上。

参见图2和18，第四掩模图案33M可形成为覆盖第二p型半导体层34且暴露第一p型半导体层31。第二n型半导体层33可采用第四掩模图案33M作为离子注入掩模通过执行离子注入工艺而形成。去除第四掩模图案33M。第一p型半导体层31可因此限定在第二n型半导体层33和n型漏极区域26之间。

参见图2、19和20，第五掩模图案37M可形成在第二n型半导体层33和第二p型半导体层34上。第二n型半导体层33、第一p型半导体层31、n型漏极区域26、沟道区域28、第二p型半导体层34、第一n型半导体层32和p型漏极区域36可采用第五掩模图案37M作为蚀刻掩模而被各向异性蚀刻，因此形成n型源极区域33S、p型竖直沟道区域31P、p型源极区域34S和n型竖直沟道区域32N。

可使n型漏极区域26、沟道区域28和p型漏极区域36部分地凹进，并保持在比隔离层23的顶表面低的层级。n型漏极区域26可因此包括n型凸起26P，并且p型漏极区域36可因此包括p型凸起36P。n型凸起36可设置在p型竖直沟道区域31P下方并且具有与p型竖直沟道区域31P的侧壁对齐的侧壁，而p型凸起36P可设置在n型竖直沟道区域32N下方并具有与n型竖直沟道区域32N的侧壁对齐的侧壁。

参见图2和21，栅极介电层41A、41B和41C可形成为覆盖半导体基板21的所得到的表面。栅极导电层43可形成在栅极介电层41A、41B和41C上。栅极介电层41A、41B和41C可包括覆盖p型竖直沟道区域31P侧壁的第一栅极介电层部分41A、覆盖沟道区域28的第二栅极介电层部分41B以及覆盖n型竖直沟道区域32N侧壁的第三栅极介电层部分41C。

栅极介电层41A、41B和41C可包括氧化硅层、氮化硅层、氮氧化硅层、高k介电层或它们的组合。第一栅极介电层部分41A、第二栅极介电层41B部分和第三栅极介电层41C部分可采用相同的材料同时形成。栅极导电层43可包括金属层、金属氮化物层、金属硅化物层、多晶硅（多晶Si）层、导电碳层或它们的组合。

参见图2和22，第六掩模图案45M可形成在栅极导电层43上。栅极导电层43可采用第六掩模图案45M作为蚀刻掩模而被各向异性蚀刻，因此形成第一栅极电极43A、第二栅极电极43B和第三栅极电极43C。第六掩模图案45M可覆盖第二栅极电极43B。此外，第六掩模图案45M可覆盖栅极焊盘43P。

参见图2和23，第七掩模图案47M可形成为覆盖n型阱25和n型漏极区域26。N型杂质可采用第七掩模图案47M作为离子注入掩模而注入到相邻于第二栅极电极43B两侧的沟道区域28中，因此形成第一和第二源极/漏极区域27和29。其后，第七掩模图案47M可去除。结果，沟道区域28可限定在第一和第二源极/漏极区域27和29之间。

随后，第六和第五掩模图案45M和37M可去除。栅极介电层部分41A、41B和41C也可局部去除。

参见图2和24，蚀刻停止层48可形成为覆盖半导体基板21的所得到的表面。层间绝缘层49可形成在蚀刻停止层48上。层间绝缘层49的顶表面可以是平坦化的。

返回来参见图2和3A，第一插塞51、第二插塞52、第三插塞53、第四插塞54、第五插塞55和第六插塞56可形成为贯通层间绝缘层49和蚀刻停止层48。第一和第二互连线57和59可形成在层间绝缘层49上以形成最终的半导体装置。

[实施例8]

图25至31是示出根据本发明第八实施例的形成半导体装置的方法的截面图。

参见图25，p型阱24、n型阱25、隔离层23、n型漏极区域26、沟道区域28、p型漏极区域36、第一p型半导体层31、第一n型半导体层32、n型源极区域33S、p型源极区域34S和第五掩模图案37M可形成在半导体基板21上。

参见图26，第一绝缘间隔物63可形成在第五掩模图案37M和n型源极区域33S的侧壁上，并且第二绝缘间隔物64可形成在第五掩模图案37M和p型源极区域34S的侧壁上。

参见图27，第一p型半导体层31和第一n型半导体层32可采用第五掩模图案37M以及第一和第二绝缘间隔物63和64作为蚀刻掩模而被各向异性蚀刻，因此形成p型竖直沟道区域31P和n型竖直沟道区域32N。

参见图28，p型竖直沟道区域31P和n型竖直沟道区域32N在水平方向上的厚度可采用回拉（pullback）工艺减小。p型竖直沟道区域31P在水平方向上的宽度可比n型源极区域33S在水平方向上的宽度小。n型竖直沟道区域32N在水平方向上的宽度可比p型源极区域34S在水平方向上的宽度小。

回拉工艺可包括各向同性蚀刻p型竖直沟道区域31P和n型竖直沟道区域32N。在回拉工艺中，n型漏极区域26、沟道区域28和p型漏极区域36可变得部分地凹进并且保持在比隔离层23的顶表面低的层级上。n型漏极区域26可包括n型凸起26P，而p型漏极区域36可包括p型凸起36P。n型凸起26P可设置在p型竖直沟道区域31P下方且具有与p型竖直沟道区域31P的侧壁对齐的侧壁，而p型凸起36P可设置在n型竖直沟道区域32N下方且具有与n型竖直沟道区域32N的侧壁对齐的侧壁。

参见图29，栅极介电层41A、41B和41C可形成为覆盖半导体基板21的表面。栅极导电层43可形成在栅极介电层41A、41B和41C上。栅极介电层41A、41B和41C可包括覆盖p型竖直沟道区域31P侧壁的第一栅极介电层41A部分、覆盖沟道区域28的第二栅极介电层41B部分以及覆盖n型竖直沟道区域32N侧壁的第三栅极介电层41C部分。

参见图30，第六掩模图案45M可形成在栅极导电层43上。栅极导电层43可采用第六掩模图案45M作为蚀刻掩模而被各向异性蚀刻，因此形成第一栅极电极43A、第二栅极电极43B和第三栅极电极43C。第六掩模图案45M可覆盖第二栅极电极43B。去除第六和第五掩模图案45M和37M。栅极介电层41A、41B和41C以及第一和第二绝缘间隔物63和64也可局部去除。

参见图31，n型杂质可注入相邻于第二栅极电极43B两侧的沟道区域28中，因此形成第一源极/漏极区域27和第二源极/漏极区域29。沟道区域28可限定在第一和第二源极/漏极区域27和29之间。蚀刻停止层48可形成为覆盖半导体基板21的表面。层间绝缘层49可形成在蚀刻停止层48上。

返回来参见图4，第一插塞51、第二插塞52和第三插塞53可形成为贯通层间绝缘层49和蚀刻停止层48。第一和第二互连线57和59可形成在层间绝缘层49上以形成最终的半导体装置。

[实施例9]

图32至39是示出根据本发明第九实施例的形成半导体装置的方法的截面图。

参见图32，p型阱24、n型阱25和隔离层23可形成在半导体基板21中。第一掩模图案26M可形成为覆盖n型阱25且暴露p型阱24。N型杂质可采用第一掩模图案26M作为离子注入掩模而注入到p型阱24中，因此形成n型漏极区域26、第一源极/漏极区域27、第二源极/漏极区域29和轻掺杂区域67。轻掺杂区域67可形成在n型漏极区域26、第一源极/漏极区域27和第二源极/漏极区域29下方。然后去除第一掩模图案26M。

参见图33，第二掩模图案36M可形成为覆盖p型阱24且暴露n型阱25。P型杂质可采用第二掩模图案36M作为离子注入掩模而注入到n型阱25中，因此形成p型漏极区域36。去除第二掩模图案36M，以暴露n型漏极区域26和p型漏极区域36的顶表面。

参见图34，可形成第一p型半导体层31、第一n型半导体层32、第二n型半导体层33、第二p型半导体层34和第五掩模图案37M。第一p型半导体层31和第二n型半导体层33可顺序堆叠在n型漏极区域26与第一和第二源极/漏极区域27和29上。第一n型半导体层32和第二p型半导体层34可顺序堆叠在p型漏极区域36上。

参见图35，第二n型半导体层33、第一p型半导体层31、n型漏极区域26、第一源极/漏极区域27、第二源极/漏极区域29、第二p型半导体层34、第一n型半导体层32和p型漏极区域36可采用第五掩模图案37M作为蚀刻掩模而被各向异性蚀刻，因此形成n型源极区域33S、p型竖直沟道区域31P、p型源极区域34S和n型竖直沟道区域32N。n型漏极区域26、第一源极/漏极区域27、第二源极/漏极区域29和p型漏极区域36可部分地凹进并且保持在比隔离层23的顶表面低的层级。n型漏极区域26可包括n型凸起26P，而p型漏极区域36可包括p型凸起36P。

参见图36，第六掩模图案66M可形成在半导体基板21上。第一源极/漏极区域27、第二源极/漏极区域29、轻掺杂区域67和p型阱24可采用第六掩模图案66M作为蚀刻掩模而被各向异性蚀刻，因此形成栅极沟槽66T。栅极沟槽66T不仅可穿透第一和第二源极/漏极区域27和29之间的区域，而且可穿透轻掺杂区域67。轻掺杂区域67可被栅极沟槽66T分成两个区域。沟道区域68可由栅极沟槽66T限定在p型阱24中。去除第六掩模图案66M。

参见图37，栅极介电层41A、65和41C可形成为覆盖半导体基板21的表面。栅极导电层43可形成在栅极介电层41A、65和41C上。栅极导电层43可完全填充栅极沟槽66T。

参见图38，栅极导电层43可被各向异性蚀刻，因此形成第一栅极电极43A、第二栅极电极66和第三栅极电极43C。第二栅极电极66可保持在栅极沟槽66T内。第一栅极介电层41A可保持在第一栅极电极43A和p型竖直沟道区域31P之间，并且第二栅极介电层65可保持在第二栅极电极66和沟道区域68之间。再者，第三栅极介电层41C可保持在第三栅极电极43C和n型竖直沟道区域32N之间。

第二栅极电极66的底部可形成在比第一和第二源极/漏极区域27和29以及轻掺杂区域67低的层级上。第二栅极电极66的顶部可形成在比第一和第二源极/漏极区域27和29的顶表面低的层级上。第二栅极电极66、第二栅极介电层65、沟道区域68、第一源极/漏极区域27、第二源极/漏极区域29和轻掺杂区域67可构成凹陷沟道晶体管。凹陷沟道晶体管可归类为非竖直或水平晶体管。

随后，栅极介电层41A、65和41C被局部蚀刻，并且去除第五掩模图案37M。

参见图39，蚀刻停止层48可形成为覆盖半导体基板21的表面。层间绝缘层49可形成在蚀刻停止层48上。蚀刻停止层48可覆盖第二栅极电极66。

返回来参见图5，第一插塞51、第二插塞52和第三插塞53可形成为贯通层间绝缘层49和蚀刻停止层48。第一和第二互连线57和59可形成在层间绝缘层49上以形成最终的半导体装置。

[实施例10]

图40A至43C是沿着图8的III-III'、IV-IV'和V-V'线剖取的截面图，示出了根据本发明第十实施例的形成半导体装置的方法。

参见图8、40A、40B和40C，掩埋氧化物层122形成在半导体基板121上。有源区域124和隔离层123可形成在掩埋氧化物层122上。有源区域124和隔离层123的顶表面可基本上在相同的平面上暴露。第一掩模图案126M可形成在有源区域124和隔离层123上。n型漏极区域126可采用第一掩模图案126M作为离子注入掩模通过离子注入工艺而形成在有源区域124中。

掩埋氧化物层122可为绝缘层，例如氧化硅层。在此情况下，半导体基板121可为绝缘体上硅（SOI）晶片。有源区域124可包括具有p型杂质的单晶半导体。隔离层123可穿透有源区域124并且接触掩埋氧化物层122。

参见图8、41A、41B和41C，第二掩模图案136M可形成在n型漏极区域126、有源区域124和隔离层123上。P型杂质可采用第二掩模图案136M作为离子注入掩模而注入到有源区域124中，因此形成p型漏极区域136。

参见图8、42A、42B和42C，第一p型半导体层131可形成在n型漏极区域126和有源区域124上，并且第一n型半导体层132可形成在p型漏极区域136上。第二n型半导体层133可形成在第一p型半导体层131上，并且第二p型半导体层134可形成在第一n型半导体层132上。

参见图8、43A、43B和43C，p型竖直沟道区域131P和n型源极区域133S可以与前述实施例中相同的方式形成在n型漏极区域126上。n型漏极区域126可包括n型凸起126P。第一栅极电极143A可形成在p型竖直沟道区域131P的侧壁上。第一栅极介电层141A可形成在第一栅极电极143A和p型竖直沟道区域131P之间。

第二栅极电极143B可形成在有源区域124上。第一源极/漏极区域127和第二源极/漏极区域129可相邻于第二栅极电极143B的两侧而形成在有源区域124中。沟道区域128可限定在第一和第二源极/漏极区域127和129之间的有源区域124中。第二栅极介电层141B可形成在第二栅极电极143B和沟道区域128中。

n型竖直沟道区域132N和p型源极区域134S可形成在p型漏极区域136上。p型漏极区域136可包括p型凸起136P。第三栅极电极143C可形成在n型竖直沟道区域132N的侧壁上。第三栅极介电层141C可形成在第三栅极电极143C和n型竖直沟道区域132N之间。

栅极焊盘143P可形成在隔离层123上。蚀刻停止层148可形成为覆盖半导体基板121的整个表面。层间绝缘层149可形成在蚀刻停止层148上。

参见图8、9A、9B和9C，第一插塞151、第二插塞153、第三插塞154、第四插塞155和第五插塞156可形成为贯通层间绝缘层149和蚀刻停止层148。第一和第二互连线157和159可形成在层间绝缘层149上以形成最终的半导体装置。

[实验示例]

图44A和44B是示出根据本发明的实验示例的漏极电流特性的电流-电压（IV）图线。在图44A和44B中，水平轴表示栅极偏压，以伏特（V）为单位表示。图44A的竖直轴表示漏极电流，以A/μm为单位且以对数的方式表示，而图44B的竖直轴表示漏极电流，以μA/μm为单位且以线性方式表示。

参见图44A，曲线L1示出了结构类似于图3A的第二栅极电极43B的平面晶体管的漏极电流特性，并且曲线L2至L5示出了结构类似于图3A的p型竖直沟道区域31P和第一栅极电极43A的竖直晶体管的漏极电流特性。在此情况下，竖直晶体管的每一个可看作双栅极晶体管。在曲线L1中，第二栅极电极43B具有约16nm的水平宽度Lg。在曲线L2中，p型竖直沟道区域31P具有约28nm的水平宽度DGt和约16nm的竖直高度Lg。在曲线L3中，p型竖直沟道区域31P具有约22nm的水平宽度DGt和约16nm的竖直高度Lg。在曲线L4中，p型竖直沟道区域31P具有约16nm的水平宽度DGt和约16nm的竖直高度Lg。在曲线L5中，p型竖直沟道区域31P具有约16nm的水平宽度DGt和约74nm的竖直高度Lg。

如图44A所示，可见竖直晶体管的每一个可显示比平面晶体管低的泄漏电流特性。再者，可推断出随着p型竖直沟道区域31P的水平宽度DGt的减小，阈下电流可能增加，并且截止电流可能减小。

参见图44B，由曲线L11至L51可见，每个竖直晶体管可显示出比平面晶体管高的导通电流特性。此外，可推断出随着p型竖直沟道区域31P的水平宽度DGt的减小，导通电流可增加。

[实施例11]

图45是根据本发明第十一实施例的CMOS SRAM单元的等效电路图。

参见图45，CMOS SRAM单元可包括一对下拉晶体管TD1和TD2、一对存取晶体管TA1和TA2以及一对上拉晶体管TU1和TU2。下拉晶体管TD1和TD2二者以及存取晶体管TA1和TA2二者可为N型MOS晶体管，并且上拉晶体管TU1和TU2二者可为P型MOS晶体管。

第一下拉晶体管TD1和第一存取晶体管TA1可彼此串联连接。第一下拉晶体管TD1的源极可电连接到接地GND，而第一存取晶体管TA1的漏极可电连接到第一位线BL1。类似地，第二下拉晶体管TD2和第二存取晶体管TA2可彼此串联连接。第二下拉晶体管TD2的源极可电连接到接地GND，并且第二存取晶体管TA2的漏极可电连接到第二位线BL2。

同样，第一上拉晶体管TU1的源极和漏极可分别电连接到电源VDD和第一下拉晶体管TD1的漏极。类似地，第二上拉晶体管TU2的源极和漏极可分别电连接到电源VDD和第二下拉晶体管TD2的漏极。第一上拉晶体管TU1的漏极、第一下拉晶体管TD1的漏极以及第一存取晶体管TA1的源极可对应于第一节点N1。再者，第二上拉晶体管TU2的漏极、第二下拉晶体管TD2的漏极以及第二存取晶体管TA2的源极可对应于第二节点N2。第一下拉晶体管TD1的栅极电极和第一上拉晶体管TU1的栅极电极可电连接到第二节点N2，而第二下拉晶体管TD2的栅极电极和第二上拉晶体管TU2的栅极电极可电连接到第一节点N1。再者，第一和第二存取晶体管TA1和TA2的栅极电极可电连接到字线WL。

图45的每个箭头（→）表示电流流动的方向。如图45所示，电流可在一个方向上流动通过上拉晶体管TU1和TU2以及下拉晶体管TD1和TD2，而存取晶体管TA1和TA2可操作为具有在相反方向上流动的电流。

参考图1至43C描述的半导体装置及其形成方法可以各种各样的方式应用于CMOS SRAM单元。例如，如参考图2和3A所描述的，n型漏极区域26、p型竖直沟道区域31P、n型源极区域33S、第一栅极介电层41A和第一栅极电极43A可对应于第一下拉晶体管TD1。p型漏极区域36、n型竖直沟道区域32N、p型源极区域34S、第三栅极介电层41C和第三栅极电极43C可对应于第一上拉晶体管TU1。再者，第一源极/漏极区域27、第二源极/漏极区域29、沟道区域28、第二栅极介电层41B和第二栅极电极43B可对应于第一存取晶体管TA1。

n型漏极区域26、第一插塞51、第一互连线57、第二插塞52、p型漏极区域36和第一源极/漏极区域27可构成第一节点N1。如上所述，第一源极/漏极区域27可与n型漏极区域26邻接。结果，第一节点N1的电阻可显著降低。此外，第一源极/漏极区域27和n型漏极区域26的尺寸可相对最小化。就是说，第一源极/漏极区域27和n型漏极区域26彼此连续且位于同一层级上的结构可大大有利于CMOS SRAM单元集成密度的提高。第一下拉晶体管TD1和第一上拉晶体管TU1可具有增强的阈下特性（subthresholdcharacteristics）和低泄漏电流特性。另外，包括第一下拉晶体管TD1、第一上拉晶体管TU1和第一存取晶体管TA1的组合的电路构造可显示出CMOSSRAM单元中显著地降低的功耗。

[实施例12]

图46和47分别为根据本发明第十二实施例的电子系统的透视图和框图。

参见图46，参考图1至45描述的半导体装置及其形成方法可有效地应用于电子系统1900，例如便携式电话、网络书刊、膝上计算机或写字板个人计算机（PC）。

参见图47，根据图1至45中的实施例构造的半导体装置可应用于电子系统2100。电子系统2100可包括主体2110、微处理单元（MPU）2120、供电单元2130、功能单元2140和显示控制单元2150。主体2110可为包括印刷电路板（PCB）的母板。MPU 2120、供电单元2130、功能单元2140和显示控制单元2150可安装在主体2110上。显示单元2160可设置在主体2110的内部或外部。例如，显示单元2160可设置在主体2110的表面上，并且显示由显示控制单元2150处理的图像。

供电单元2130可从外部电池（未示出）接收预定的电压，将电压分成具有所需电压水平的电压，并且将所分成的电压提供到MPU 2120、功能单元2140和显示控制单元2150。MPU 2120可接收来自供电单元2130的电压，并且控制功能单元2140和显示单元2160。功能单元2140可执行电子系统2100的各种功能。例如，当电子系统2100为便携式电话时，功能单元2140可包括通过拨号或与外部设备2170的通讯而能够实现便携式电话功能的几个部分，便携式电话的功能例如为输出图像到显示单元2160，或者输出声音到扬声器。再者，当电子系统2100包括照相机时，电子系统2100可用作照相机的图像处理器。

在所应用的实施例中，当电子系统2100连接到存储卡以提高其容量时，功能单元2140可为存储卡控制器。功能单元2140可通过有线或无线通讯单元2180向外部设备2170发射信号或从其接收信号。此外，当电子系统2100需要通用串行总线（USB）来扩展其功能时，功能单元2140可用作接口控制器。

根据图1至45描述的实施例构造的半导体装置可应用于MPU 2120和功能单元2140中的至少一个。例如，MPU 2120或功能单元2140可包括下拉晶体管TD、上拉晶体管TU和存取晶体管TA。在此情况下，电子系统2100可有效地制作为更轻、更薄、更简单且更小，并且显示出低功耗的特性。

根据本发明的实施例，可提供包括第一竖直晶体管、第二竖直晶体管和非竖直晶体管的半导体装置。第一竖直晶体管的第一漏极区域、第二竖直晶体管的第二漏极区域、非竖直晶体管的非竖直漏极区域以及非竖直晶体管的非竖直源极区域可形成在相同的层级上。非竖直漏极区域和非竖直源极区域之一可与第一漏极区域邻接。第二漏极区域可连接到第一漏极区域。结果，可得到集成密度提高且功耗降低的半导体装置。

前面所述的内容是对实施例的示例性说明，而不意味着对实施例的限制。尽管已经描述了几个实施例，但是本领域的技术人员明显可见，在实施例中可进行很多修改，而不实质性地脱离新颖性教导和优点。因此，所有这样的修改旨在包括在如权利要求所限定的本发明的范围内。因此，应当理解的是，前面所述的内容是对各种实施例的示例性说明，而不应解释为限于所公开的特定实施例，并且所公开的实施例的修改以及其它实施例旨在包括在权利要求的范围内。

Claims (25)

1.一种半导体装置，包括：

基板，延伸在水平方向上；

竖直晶体管，位于该基板上，该竖直晶体管包括：

第一扩散区域，位于该基板上；

沟道区域，位于该第一扩散区域上并且在相对于该基板的水平延伸方向的竖直方向上延伸；

第二扩散区域，位于该沟道区域上；以及

栅极电极，位于该沟道区域的侧壁并与该沟道区域绝缘；以及

水平晶体管，位于该基板上，该水平晶体管包括：

第一扩散区域和第二扩散区域，位于该基板上，并且彼此分隔开；

沟道区域，位于该基板上并位于该第一扩散区域和该第二扩散区域之间；以及

栅极电极，位于该沟道区域上并与该沟道区域隔离；

其中该竖直晶体管的栅极电极的一部分和该水平晶体管的栅极电极的一部分在相对于该基板的竖直方向上位于相同竖直位置处，

其中该水平晶体管的第一扩散区域与该竖直晶体管的第一扩散区域邻接，和相对于该基板的上表面，该水平晶体管的第一扩散区域的下边界在竖直位置上高于该竖直晶体管的第一扩散区域的下边界。

2.如权利要求1所述的半导体装置，还包括位于该水平晶体管和该竖直晶体管上的材料层，该竖直晶体管的栅极电极和该水平晶体管的栅极电极二者与该材料层直接接触。

3.如权利要求2所述的半导体装置，其中该材料层包括蚀刻停止层。

4.如权利要求2所述的半导体装置，其中该材料层包括绝缘层。

5.如权利要求1所述的半导体装置，其中该竖直晶体管的栅极电极和该水平晶体管的栅极电极包括相同的材料层部分。

6.如权利要求1所述的半导体装置，其中：

该竖直晶体管的第一扩散区域包括该竖直晶体管的漏极；

该竖直晶体管的第二扩散区域包括该竖直晶体管的源极；

该水平晶体管的第一扩散区域包括该水平晶体管的漏极和源极中的一个；并且

该水平晶体管的第二扩散区域包括该水平晶体管的漏极和源极中的另一个。

7.如权利要求1所述的半导体装置，其中该竖直晶体管的第一扩散区域与该水平晶体管的第一扩散区域和第二扩散区域相对于该基板而位于相同的竖直位置。

8.如权利要求1所述的半导体装置，其中该竖直晶体管的第一扩散区域包括在该竖直方向上延伸的竖直凸起，并且其中该竖直晶体管的沟道区域位于该竖直凸起上。

9.如权利要求1所述的半导体装置，其中该竖直晶体管还包括位于该第二扩散区域上的硅化物区域。

10.如权利要求9所述的半导体装置，其中该竖直晶体管还包括位于该硅化物区域上的金属图案。

11.如权利要求1所述的半导体装置，其中该竖直晶体管的第二扩散区域包括与该竖直晶体管的竖直沟道区域直接接触的硅化物区域。

12.如权利要求1所述的半导体装置，其中该水平晶体管的第一扩散区域和该竖直晶体管的第一扩散区域二者具有位于它们之上的硅化物区域。

13.如权利要求1所述的半导体装置，还包括位于该竖直晶体管的栅极电极的侧壁和该水平晶体管的栅极电极的侧壁的绝缘间隔物。

14.如权利要求1所述的半导体装置，还包括位于该竖直晶体管的栅极电极上和该水平晶体管的栅极电极上的硅化物区域。

15.如权利要求1所述的半导体装置，其中该竖直晶体管的第二扩散区域在该水平方向上的宽度大于该竖直晶体管的沟道区域在该水平方向上的宽度。

16.如权利要求1所述的半导体装置，还包括与该竖直晶体管的第二扩散区域的顶部直接接触的层间通孔。

17.如权利要求1所述的半导体装置，还包括位于该基板上的掩埋氧化物层，并且其中该竖直晶体管和该水平晶体管位于该掩埋氧化物层上。

18.如权利要求1所述的半导体装置，其中该竖直晶体管的沟道区域包括单晶材料。

19.如权利要求1所述的半导体装置，其中该竖直晶体管包括第一竖直晶体管，并且还包括第二竖直晶体管，该第二竖直晶体管位于该基板上并包括：

第一扩散区域，位于该基板上；

第一竖直沟道区域，位于该第一扩散区域上并且在相对于该基板的水平延伸方向的竖直方向上延伸；

第二扩散区域，位于该第一竖直沟道区域上；以及

栅极电极，位于该第一竖直沟道区域的侧壁且与该第一竖直沟道区域绝缘。

20.如权利要求19所述的半导体装置，其中该第一竖直晶体管和第二竖直晶体管包括反相器对。

21.如权利要求19所述的半导体装置，其中该第一竖直晶体管包括p型沟道晶体管和n型沟道晶体管中的一种，并且其中该第二竖直晶体管包括p型沟道晶体管和n型沟道晶体管中的另一种。

22.如权利要求1所述的半导体装置，其中该基板包括块基板和绝缘体上硅(SOI)基板中的一种。

23.一种半导体装置，包括：

基板，延伸在水平方向上；

竖直晶体管，位于该基板上，该竖直晶体管包括：

第一扩散区域，位于该基板上；

沟道区域，位于该第一扩散区域上并在相对于该基板的水平延伸方向的竖直方向上延伸；

第二扩散区域，位于该沟道区域上；以及

栅极电极，位于该沟道区域的侧壁并与该沟道区域绝缘；

水平晶体管，位于该基板上，该水平晶体管包括：

第一扩散区域和第二扩散区域，位于该基板上并彼此分隔开；

沟道区域，位于该基板上并位于该第一扩散区域和该第二扩散区域之间；以及

栅极电极，位于该沟道区域上并与该沟道区域隔离；以及

材料层，位于该水平晶体管和该竖直晶体管上，该竖直晶体管的栅极电极和该水平晶体管的栅极电极二者直接与该材料层接触，

其中该水平晶体管的第一扩散区域与该竖直晶体管的第一扩散区域邻接，和相对于该基板的上表面，该水平晶体管的第一扩散区域的下边界在竖直位置上高于该竖直晶体管的第一扩散区域的下边界。

24.一种半导体装置，包括：

基板，延伸在水平方向上；

竖直晶体管，位于该基板上，该竖直晶体管包括：

第一扩散区域，位于该基板上；

沟道区域，位于该第一扩散区域上并在相对于该基板的水平延伸方向的竖直方向上延伸；

第二扩散区域，位于该沟道区域上；以及

栅极电极，位于该沟道区域的侧壁并与该沟道区域绝缘；以及

水平晶体管，位于该基板上，该水平晶体管包括：

第一扩散区域和第二扩散区域，位于该基板上并且彼此分隔开；

沟道区域，位于该基板上并位于该第一扩散区域和该第二扩散区域之间；以及

栅极电极，位于该沟道区域上并且与该沟道区域隔离，

其中该竖直晶体管的栅极电极和该水平晶体管的栅极电极包括相同的材料层部分，

其中该水平晶体管的第一扩散区域与该竖直晶体管的第一扩散区域邻接，和相对于该基板的上表面，该水平晶体管的第一扩散区域的下边界在竖直位置上高于该竖直晶体管的第一扩散区域的下边界。

25.一种存储系统，包括：

存储器控制器，产生指令和寻址信号；以及

存储模块，包括多个存储装置，该存储模块接收该指令和寻址信号，并且作为响应将数据存储到该存储装置中的至少一个以及从该存储装置中的至少一个获取数据，

其中每个存储装置包括：

基板，延伸在水平方向上；

竖直晶体管，位于该基板上，该竖直晶体管包括：

第一扩散区域，位于该基板上；

沟道区域，位于该第一扩散区域上并且在相对于该基板的水平延伸方向的竖直方向上延伸；

第二扩散区域，位于该沟道区域上；以及

栅极电极，位于该沟道区域的侧壁并与该沟道区域绝缘；以及

水平晶体管，位于该基板上，该水平晶体管包括：

第一扩散区域和第二扩散区域，位于该基板上并且彼此分隔开；

沟道区域，位于该基板上并位于该第一扩散区域和该第二扩散区域之间；以及

栅极电极，位于该沟道区域上并且与该沟道区域隔离；

其中该竖直晶体管的栅极电极的一部分和该水平晶体管的栅极电极的一部分在相对于该基板的竖直方向上位于相同的竖直位置处，

其中该水平晶体管的第一扩散区域与该竖直晶体管的第一扩散区域邻接，和相对于该基板的上表面，该水平晶体管的第一扩散区域的下边界在竖直位置上高于该竖直晶体管的第一扩散区域的下边界。