CN108110059B - 半导体器件及其制造方法及包括该器件的电子设备 - Google Patents

半导体器件及其制造方法及包括该器件的电子设备 Download PDF

Info

Publication number
CN108110059B
CN108110059B CN201711452695.7A CN201711452695A CN108110059B CN 108110059 B CN108110059 B CN 108110059B CN 201711452695 A CN201711452695 A CN 201711452695A CN 108110059 B CN108110059 B CN 108110059B
Authority
CN
China
Prior art keywords
layer
stack
source
drain
semiconductor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201711452695.7A
Other languages
English (en)
Other versions
CN108110059A (zh
Inventor
朱慧珑
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
Original Assignee
Institute of Microelectronics of CAS
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS filed Critical Institute of Microelectronics of CAS
Priority to CN201711452695.7A priority Critical patent/CN108110059B/zh
Priority to DE112018006629.0T priority patent/DE112018006629T5/de
Priority to US16/958,594 priority patent/US11756956B2/en
Priority to PCT/CN2018/088391 priority patent/WO2019128076A1/zh
Publication of CN108110059A publication Critical patent/CN108110059A/zh
Application granted granted Critical
Publication of CN108110059B publication Critical patent/CN108110059B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/45—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66356—Gated diodes, e.g. field controlled diodes [FCD], static induction thyristors [SITh], field controlled thyristors [FCTh]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66977—Quantum effect devices, e.g. using quantum reflection, diffraction or interference effects, i.e. Bragg- or Aharonov-Bohm effects
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7391—Gated diode structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7843—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being an applied insulating layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

公开了一种半导体器件，包括：衬底；在衬底上形成的竖直有源区，包括沿竖直方向依次设置的第一源/漏区、沟道区和第二源/漏区，所述第一源/漏区包括延伸超出其上方的有源区部分的横向延伸部分；绕沟道区的外周形成的栅堆叠，所述栅堆叠包括横向延伸部分；第一源/漏区横向延伸部分上方到第一源/漏区横向延伸部分的堆叠接触部，所述堆叠接触部包括沿竖直方向依次设置的三层结构：下层部分、中层部分和上层部分；其中，所述下层部分至少包括与形成所述第一源/漏区的元素相同的元素，所述中层部分至少包括与形成所述沟道区的元素相同的元素，所述上层部分至少包括与形成所述第二源/漏区的元素相同的元素。

Description

半导体器件及其制造方法及包括该器件的电子设备
技术领域
本公开涉及半导体领域，具体地，涉及竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，缩小水平型器件所占的面积，一般要求源极、漏极和栅极所占的面积缩小，使器件性能变差(例如，功耗和电阻增加)，故水平型器件的面积不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件所占的面积更容易缩小。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种具有改进性能的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
根据本公开的一个方面，提供了一种半导体器件，包括：衬底；在衬底上形成的竖直有源区，包括沿竖直方向依次设置的第一源/漏区、沟道区和第二源/漏区，所述第一源/漏区包括延伸超出其上方的有源区部分的横向延伸部分；绕沟道区的外周形成的栅堆叠，所述栅堆叠包括横向延伸部分；第一源/漏区横向延伸部分上方到第一源/漏区横向延伸部分的堆叠接触部。
根据本公开的一个方面，提供了一种制造半导体器件的方法，包括：在衬底上设置有源区材料层；对有源区材料层进行构图，从而限定竖直有源区和第二接触部；在对有源区材料层进行构图时，对有源区材料层的构图在进行到有源区材料层的底面之前停止，于是有源区材料层被构图为用作竖直有源区的第一堆叠以及与用作第二接触部的第二堆叠，且第一堆叠和第二堆叠在底部连接在一起。
根据本公开的另一方面，提供了一种电子设备，包括由上述半导体器件形成的集成电路。
根据本公开的实施例，第二接触部形成为与竖直有源区并列的柱体，由此避免形成高深度的接触孔，增加了集成密度且减少了形成接触部的难度，由此可以形成具有高深宽比的金属接触部(避免了例如使用等离子刻蚀法刻蚀接触孔并用诸如金属之类的材料重新填充接触孔的工艺难度)，并且由于减小了光刻步骤而减小了光刻未对准的风险，从而进一步增加了集成密度。此外，由于没有采用双构图，减小了制造成本。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至12示出了根据本公开实施例的制造半导体器件的流程的示意图；
图13至25示出了根据本公开另一实施例的制造半导体器件的流程的示意图；
图26至31示出了根据本公开又一实施例的制造半导体器件的流程的示意图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的竖直型半导体器件可以包括在衬底上依次叠置的第一源/漏层、沟道层和第二源/漏层。各层之间可以彼此邻接，当然中间也可能存在其他半导体层，例如泄漏抑制层和/或开态电流增强层(带隙比相邻层大或小的半导体层)。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。根据本公开的实施例，这种半导体器件可以是常规场效应晶体管(FET)。在FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，这种半导体器件可以是隧穿FET。在隧穿FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有不同导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规FET和隧穿FET中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区之间导通与否的电学性能。因此，对于常规FET和随穿FET，统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿FET中并不存在通常意义上的“沟道”。
栅堆叠可以绕沟道层的外周形成。于是，栅长可以由沟道层自身的厚度来确定，而不是如常规技术中那样依赖于耗时刻蚀来确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。沟道层的外周可以相对于第一、第二源/漏层的外周向内凹入。这样，所形成的栅堆叠可以嵌于沟道层相对于第一、第二源/漏层的凹入中。优选地，栅堆叠在第一源/漏层、沟道层和第二源/漏层的叠置方向(竖直方向，例如大致垂直于衬底表面)上的范围处于所述凹入在该方向上的范围之内。于是，可以减少或甚至避免与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。
沟道层可以由诸如单晶硅的单晶半导体材料或者硅锗(SiGe)构成，以改善器件性能。当然，第一、第二源/漏层也可以由单晶半导体材料构成。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以是共晶体。沟道层单晶半导体材料的电子或空穴迁移率可以大于第一、第二源/漏层的电子或空穴迁移率。另外，第一、第二源/漏层的禁带宽度可以大于沟道层单晶半导体材料的禁带宽度。
根据本公开的实施例，沟道层单晶半导体材料与第一、第二源/漏层可以具有相同的晶体结构。在这种情况下，第一、第二源/漏层在没有应变的情况下的晶格常数可以大于沟道层单晶半导体材料在没有应变的情况下的晶格常数。于是，沟道层单晶半导体材料的载流子迁移率可以大于其在没有应变的情况下的载流子迁移率，或沟道层单晶半导体材料的载流子的有效质量可以小于其在没有应变的情况下的载流子的有效质量，或沟道层单晶半导体材料的较轻载流子的浓度可以大于其在没有应变的情况下的较轻载流子的浓度。备选地，第一、第二源/漏层在没有应变的情况下的晶格常数可以小于沟道层单晶半导体材料在没有应变的情况下的晶格常数。于是，当沟道层单晶半导体材料的<110>方向与源漏之间的电流密度矢量平行时，沟道层单晶半导体材料的电子迁移率大于其在没有应变的情况下的电子迁移率，或沟道层单晶半导体材料的电子的有效质量小于其在没有应变的情况下的电子的有效质量。
根据本公开的实施例，对于源/漏区的掺杂可以部分地进入沟道层靠近第一源/漏层和第二源/漏层的端部。由此，在沟道层靠近第一源/漏层和第二源/漏层的端部形成掺杂分布，这有助于降低器件导通时源/漏区与沟道区之间的电阻，从而提升器件性能。
根据本公开的实施例，沟道层可以包括与第一、第二源/漏层不同的半导体材料。这样，有利于对沟道层进行处理例如选择性刻蚀，以使之相对于第一、第二源/漏层凹入。另外，第一源/漏层和第二源/漏层可以包括相同的半导体材料。
例如，第一源/漏层可以是半导体衬底自身。这种情况下，沟道层可以是在衬底上外延生长的半导体层，第二源/漏层可以是在沟道层上外延生长的半导体层。备选地，第一源/漏层可以是在衬底上外延生长的半导体层。这种情况下，沟道层可以是在第一源/漏层上外延生长的半导体层，第二源/漏层可以是在沟道层上外延生长的半导体层。
根据本公开的实施例，还可以在第一源/漏层和第二源/漏层的表面上设置应力衬层。对于n型器件，应力衬层可以带压应力，以在沟道层中产生拉应力；对于p型器件，应力衬层可以带拉应力，以在沟道层中产生压应力。因此，可以进一步改善器件性能。
根据本公开的实施例，堆叠接触部的位置分别与组成竖直有源区的第一源/漏区、沟道区和第二源/漏区的位置在水平方向上基本自动对准。
根据本公开的实施例，组成堆叠接触部的部分元素与组成第一源/漏区或沟道区或第二源/漏区中的元素相同。堆叠接触部可以包括金属元素和半导体元素组成的化合物材料，半导体元素之一至少与第一源/漏区或沟道区或第二源/漏区中的半导体元素之一相同。
根据本公开的实施例，堆叠接触部和/或第一源/漏区横向延伸部分可以包括掺杂半导体。
根据本公开的实施例，堆叠接触部可以包括沿竖直方向依次设置的三层结构：下层部分、中层部分和上层部分；其中，下层部分至少包括与形成第一源/漏区的元素相同的元素，中层部分至少包括与形成沟道区的元素相同的元素，上层部分至少包括与形成第二源/漏区的元素相同的元素。下层部分可以包括第一金属元素和半导体元素组成的化合物，中层部分可以包括第二金属元素和半导体元素组成的化合物，上层部分可以包括第三金属元素和半导体元素组成的化合物。下层部分的化合物中的半导体元素之一与第一源/漏区中的半导体元素之一可以相同，中层部分的化合物中的半导体元素之一与沟道区中的半导体元素之一可以相同，上层部分的化合物中的半导体元素之一与第二源/漏区中的半导体元素之一可以相同。化合物材料可以包括金属硅化物材料或金属硅锗化物材料或者它们的组合。
根据本公开的一个实施例，下层部分的化合物与第一源/漏区在相同层级上，中层部分的化合物与沟道区在相同层级上，上层部分的化合物与第二源/漏区在相同层级上。
根据本公开的一个实施例，堆叠接触部外部至少部分包有金属层。并且金属层包括以下中的任何一个：钨、钴、钛、镍、铜、钼、铝、银、铍、钌、钙，或其组合。
根据本公开的一个实施例，该器件还包括堆叠接触部上方到堆叠接触部的第二接触插塞；该器件还可以包括到栅堆叠的横向延伸部分中的栅导体层的第三接触插塞，用作第三接触部。
根据本公开的一个实施例，堆叠接触部还包括虚设栅堆叠结构，虚设栅堆叠结构形成在环绕与沟道区在相同层级上的中层部分的凹入中；虚设栅堆叠结构包括在凹入中依次层叠地形成的绝缘层和导电层；其中绝缘层可以包括低K电介质材料。导电层与所述栅堆叠的横向延伸部分中的一部分可以形成电连接。
根据本公开的一个实施例，该器件还可以包括另一个电极通过导电层与栅堆叠的横向延伸部分形成电连接；这个电极可以是该器件中的其他电极或者其他器件中的电极。
这种半导体器件例如可以如下制造。具体地，可以在衬底上设置第一源/漏层、沟道层和第二源/漏层的叠层。如上所述，可以通过衬底自身或者通过在衬底上外延生长来设置第一源/漏层。接着，可以在第一源/漏层上外延生长沟道层，并可以在沟道层上外延生长第二源/漏层。在外延生长时，可以控制所生长的沟道层的厚度。由于分别外延生长，至少一些相邻层之间可以具有清晰的晶体界面。另外，各层可以分别不同地掺杂，因此至少一些相邻层之间可以具有掺杂浓度界面。
对于叠置的第一源/漏层、沟道层和第二源/漏层，可以在其中限定有源区。例如，可以将它们依次选择性刻蚀为所需的形状。通常，有源区可以呈柱状(例如，圆柱状)。为了便于在后续工艺中连接第一源/漏层中形成的源/漏区，对第一源/漏层的刻蚀可以只针对第一源/漏层的上部，从而第一源/漏层的下部可以延伸超出其上部的外周。然后，可以绕沟道层的外周形成栅堆叠。
另外，可以使沟道层的外周相对于第一、第二源/漏层的外周向内凹入，以便限定容纳栅堆叠的空间。例如，这可以通过选择性刻蚀来实现。这种情况下，栅堆叠可以嵌入该凹入中。
在第一、第二源/漏层中可以形成源/漏区。例如，这可以通过对第一、第二源/漏层掺杂来实现。例如，可以进行离子注入、等离子体掺杂，或者在生长第一、第二源/漏层时原位掺杂。根据一有利实施例，可以在沟道层的外周相对于第一、第二源/漏层的外周形成的凹入中，形成牺牲栅，然后在第一、第二源/漏层的表面上形成掺杂剂源层，并通过例如退火使掺杂剂源层中的掺杂剂经第一、第二源/漏层进入有源区中。牺牲栅可以阻止掺杂剂源层中的掺杂剂直接进入沟道层中。但是，可以有部分掺杂剂经由第一、第二源/漏层而进入沟道层靠近第一源/漏层和第二源/漏层的端部。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1至12示出了根据本公开实施例的制造半导体器件的流程图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001上，可以通过例如外延生长，依次形成沟道层1003、另一半导体层1005。例如，沟道层1003可以包括不同于衬底1001、半导体层1005的半导体材料如SiGe(Ge的原子百分比可以为约10-40％)，厚度为约10-100nm；半导体层1005可以包括与衬底1001相同的半导体材料如Si，厚度为约20-50nm。当然，本公开不限于此。例如，沟道层1003可以包括与衬底1001或半导体层1005相同的构成组分，但是组分含量不同的半导体材料(例如，都是SiGe，但是其中Ge的原子百分比不同)，只要沟道层1003相对于之上的衬底1001以及之上的半导体层1005具备刻蚀选择性。
接下来，可以限定器件的有源区和第二接触部。例如，这可以如下进行。具体地，如图2(a)和2(b)(图2(a)是截面图，图2(b)是俯视图，其中的AA′线示出了截面的截取位置)所示，可以在图1所示的衬底1001、沟道层1003和半导体层1005的叠层上形成光刻胶(未示出)，通过光刻(曝光和显影)将光刻胶构图为两个所需形状(在该示例中，大致为圆形，也可采用其它形状，例如长方形)，并以构图后的光刻胶为掩模，依次对半导体层1005、沟道层1003和衬底1001进行选择性刻蚀如反应离子刻蚀(RIE)。刻蚀进行到衬底1001中，但并未进行到衬底1001的底面处。于是，刻蚀后半导体层1005、沟道层1003以及衬底1001的上部形成两个柱状体(在本示例中，圆柱状)。对应地，半导体层1005和沟道层1003分别形成为两个部分第一半导体层1005-1、第二半导体层1005-2、第一沟道层1003-1、第二沟道层1003-2。由于对有源区材料层的构图在进行到衬底1001的底面之前停止，于是有源区材料层被构图为用作有源区的第一堆叠(即左侧柱体)以及用作第二接触部的第二堆叠(即右侧柱体)，且第一堆叠和第二堆叠在底部连接在一起。RIE例如可以按大致垂直于衬底表面的方向进行，从而第一堆叠和第二堆叠也大致垂直于衬底表面。之后，可以去除光刻胶。
可以在第一堆叠(有源区)和第二堆叠的周围形成第一隔离层如浅沟槽隔离层1033，以实现电隔离。例如，如图2(a)所示，可以在结构上构图沟槽，淀积氧化物，并对其回蚀至衬底1001底部的上表面的位置，以形成第一隔离层1033。在回蚀之前，可以对淀积的氧化物进行平坦化处理如化学机械抛光(CMP)或溅射。在此，第一隔离层1033的顶面可以靠近沟道层1003与衬底1001之间的界面。
然后，如图3所示，可以使第一沟道层1003-1的外周相对于衬底1001和第一半导体层1005-1的外周凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)。例如，这可以通过相对于衬底1001和第一半导体层1005-1，进一步选择性刻蚀沟道层1003-1来实现。例如，可以使用原子层刻蚀(Atomic Layer Etch)或数字化刻蚀(Digital Etch)来进行选择性刻蚀。例如，首先通过例如淀积在右侧柱体(由第二半导体层1005-2、第二沟道层1003-2和衬底1001的一部分构成)上方覆盖一层氮氧化物，其次例如热处理，使衬底1001的另一部分、第一沟道层1003-1和第一半导体层1005-1的表面氧化，且然后去除它们各自的表面氧化层。在第一沟道层1003-1是SiGe且衬底1001和第一半导体层1005-1为Si的情况下，SiGe的氧化速率高于Si的氧化速率，且SiGe上的氧化物更易于去除。可以重复氧化-去除氧化物的步骤，以实现所需的凹入。相比于选择性刻蚀，这种方式可以更好地控制凹入的程度。
这样，就限定了该半导体器件的有源区(刻蚀后的衬底1001尤其是其上部、第一沟道层1003-1和第一半导体层1005-1，如图3所示的左侧柱体)。在该示例中，有源区大致呈柱状。在有源区中，衬底1001的上部和第一半导体层1005-1的外周实质上对准，而第一沟道层1003-1的外周相对凹入。该凹入的上下侧壁分别由第一沟道层1003-1与第一半导体层1005-1以及第一沟道层1003-1与衬底1001之间的界面限定。
当然，有源区和第二接触部的形状不限于此，而是可以根据设计布局形成其他形状。例如，在俯视图中，有源区和第二接触部可以呈椭圆形、方形、矩形等。
在第一沟道层1003-1相对于衬底1001的上部和第一半导体层1005-1的外周而形成的凹入中，随后将形成栅堆叠。为避免后续处理对于沟道层1003造成影响或者在该凹入中留下不必要的材料从而影响后续栅堆叠的形成，可以在该凹入中填充一材料层以占据栅堆叠的空间(因此，该材料层可以称作“牺牲栅”)。例如，这可以通过在图3所示的结构上淀积氮氧化物，然后对淀积的氧氮化物进行回蚀如RIE。可以以大致垂直于衬底表面的方向进行RIE，去除多余的氮氧化物，同时去除了之前工艺形成在右侧柱体上的氮氧化物，使氮氧化物可仅留在凹入内，形成牺牲栅1007，如图4所示。这种情况下，牺牲栅1007可以基本上填满上述凹入。
接下来，可以在衬底1001和第一半导体层1005-1中形成源/漏区。这可以通过对衬底1001和第一半导体层1005-1进行掺杂来形成。例如，这可以如下进行。
具体地，如图5所示，可以在图4所示的结构上形成掺杂剂源层1009。例如，掺杂剂源层1009可以包括氧化物如氧化硅，其中含有掺杂剂。对于n型器件，可以包含n型掺杂剂；对于p型器件，可以包含p型掺杂剂。在此，掺杂剂源层1009可以是一薄膜，从而可以通过例如化学气相淀积(CVD)或原子层淀积(ALD)等大致共形地淀积在图4所示结构的表面上。
接着，如图6所示，可以通过例如退火，使掺杂剂源层1009中包含的掺杂剂进入有源区以及作为第二堆叠的左侧柱体中，从而在其中形成掺杂区，如图中的阴影部分所示。更具体地，可以在衬底1001中形成源/漏区之一1011-1，且在第一半导体层1005-1中形成另一源/漏区1011-2。此外，掺杂剂还进入构成第二堆叠的衬底1001的一部分、第二沟道层1003-2和第二半导体层1005-2中。且从图6可知，掺杂剂源层1009包括沿衬底1001的水平表面延伸的部分，从而衬底1001中形成的掺杂区延伸超出柱状体的外周。作为柱状体的第一堆叠和第二堆叠通过掺杂的衬底1001的水平延伸部分在底部导电地连接在一起，之后，可以去除掺杂剂源层1009。
另外，尽管有牺牲栅1007存在，但是掺杂剂也可以经由衬底1001和第一半导体层1005-1而进入第一沟道层1003-1中，从而在第一沟道层1003-1的上下两端处形成一定的掺杂分布，如图中的椭圆虚线圈所示。这种掺杂分布可以降低器件导通时源漏区之间的电阻，从而提升器件性能。
在以上示例中，通过从掺杂剂源层向有源区中驱入(drive in)掺杂剂来形成源/漏区，但是本公开不限于此。例如，可以通过离子注入、等离子体掺杂(例如，沿着图4中结构的表面进行共形掺杂)等方式，来形成源/漏区。或者，在以上结合图1描述的处理中，可以在衬底1001中形成阱区，然后在之上生长沟道层1003，接着在沟道层1003上生长半导体层1005上对其进行原位掺杂。在生长沟道层1003时，也可以对其进行原位掺杂，以便调节器件的阈值电压(Vt)。
另外，为了降低接触电阻，还可以对源/漏层以及第二堆叠进行硅化处理。如图7(a)所示，例如，可以在图6所示的结构上淀积一层NiPt(或者Co或Ti)，例如，Pt含量为约2-10％，厚度为约2-10nm，并在约200-900℃的温度下退火，使NiPt与Si(在源/漏层)或SiGe(1003-2中)发生反应，从而生成金属半导体化合物如SiNiPt或SiGeNiPt。之后，可以去除未反应的剩余NiPt。
值得注意的是，由于第二堆叠(即，右侧柱体)不用作有源区，而仅仅用作第二接触部，因此，在另一实施例中，如图7(b)所示，可以使淀积在第二堆叠(即，右侧柱体)上的NiPt与第二堆叠的材料(例如，Si和SiGe)充分反应，在右侧柱体较细的情况下，衬底的一部分和第二半导体层1005-2中的半导体材料如掺杂硅和第二沟道层1006-2中的硅锗可以与淀积在右侧柱体上的NiPt(或者Co或Ti)充分反应以完全生成金属半导体化合物(所述金属半导体化合物包括金属硅化物和/或金属硅锗化物)，由此形成整体的金属半导体化合物。之后，可以去除未反应的剩余NiPt。
可以在衬底和浅沟槽隔离层上方形成第二隔离层，具体地，如图8所示，在衬底1001和浅沟槽隔离层1033的上方淀积氧化物，并对其回蚀至沟道层1003-1和1003-2与衬底1001之间的界面(例如，SiGe层与Si层之间的界面)的位置，以形成第二隔离层1013。在回蚀之前，可以对淀积的氧化物进行平坦化处理如化学机械抛光(CMP)或溅射。
可以在凹入中形成栅介质层和栅导体层。具体地，如图9所示，可以在图8所示的结构上去除牺牲栅1007，依次淀积栅介质层1015和栅导体层1017，并对所淀积的栅导体层1017进行回蚀。例如，栅介质层1015可以包括高K栅介质如HfO2；栅导体层1017可以包括金属栅导体。另外，在栅介质层1015和栅导体层1017之间，还可以形成功函数调节层，函数调节层可以包括阈值电压Vt调节金属。在形成栅介质层1015之前，还可以形成例如氧化物的界面层。
这样，栅介质层1015和栅导体层1017可以嵌入到凹入中，并且栅介质层1015和栅导体层1017的顶面在凹入的上表面以下。
可以将对栅导体层进行构图，以形成栅堆叠，具体地，如图10所示，可以在图9所示的结构上涂覆光刻胶，对光刻胶进行构图以形成光刻胶层1039，然后以光刻胶1039为掩模，对栅导体层1017进行选择性刻蚀如RIE。这样，栅导体层1017除了留于凹入之内的部分和光刻胶1019遮挡的部分之外，栅导体层1017的其余部分都被刻蚀掉。如图11所示，去除光刻胶，栅导体层仅仅形成在作为有源区的第一堆叠周围，而在第二堆叠周围没有栅导体层。此时，栅导体层1017和栅介质层1015形成栅堆叠。该栅堆叠具有横向延伸部分。
然后，可以如图12所示，在图11所示的结构上形成层间电介质层1021。具体地，例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层1021，层间电介质层1021被平坦化。层间电介质层1021可以形成在第二隔离层1013上方的栅介质层1015、栅导体层1017和金属半导体化合物(例如，金属硅化物)层上。也可以在形成层间电介质层1021之前去除第二隔离层1013上的未与栅导体层1017形成栅堆叠的栅介质层1015部分，由此，层间电介质层1021形成在第二隔离层1013、栅导体层1017和金属半导体化合物层上。
然后，如图12所示，分别在两个金属半导体化合物层的顶表面和栅导体层的横向延伸部分上方的层间电介质层1021中形成三个接触孔：第一接触孔、第二接触孔和第三接触孔，所述三个接触孔露出两个金属半导体化合物层的顶表面和栅导体层的横向延伸部分的顶表面。在三个接触孔中填充导电材料，由此形成分别与两个金属半导体化合物层的顶表面和栅导体层的横向延伸部分的顶表面接触的三个接触插塞：第一接触插塞1031-1、第二接触插塞1031-2和第三接触插塞1031-3。
第一接触插塞1031-1通过第一半导体层1005-1上方形成的金属半导体化合物层到达第一半导体层1005-1(用作第二源/漏区)，由此形成了到达第二源/漏区的第一接触部。第一接触插塞1031-2通过左侧柱体(第二堆叠)和掺杂的衬底横向延伸部分到达用作第一源/漏区的掺杂衬底部分，由此形成了到达第一源/漏区的第二接触部，第三接触插塞1031-3与栅导体层的横向延伸部分接触，用作第三接触部。
由此，图12示出了根据本发明的实施例的竖直型半导体器件，其中，利用导电的堆叠柱体形成了具有高深宽比的导电接触，从而增加了集成密度且减少了形成接触部的难度(避免了例如使用等离子刻蚀法刻蚀接触孔并用诸如金属之类的材料重新填充接触孔的工艺难度)。同时也减小了掩模步骤，从而减少了制造成本。
图13至25示出了根据本公开另一实施例的制造半导体器件的流程的示意图。
与图1类似，图13示出了衬底1001以及在其上依次外延生长的沟道层1003和另一半导体层1005。衬底1001包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。例如，沟道层1003可以包括不同于衬底1001、半导体层1005的半导体材料如SiGe(Ge的原子百分比可以为约10-40％)，厚度为约10-100nm；半导体层1005可以包括与衬底1001相同的半导体材料如Si，厚度为约20-50nm。当然，本公开不限于此。例如，沟道层1003可以包括与衬底1001或半导体层1005相同的构成组分，但是组分含量不同的半导体材料。
接下来，可以限定器件的有源区和第二接触部。与图2(a)和图(b)类似，如图14(a)和14(b)(图14(a)是截面图，图14(b)是俯视图，其中的AA′线示出了截面的截取位置)所示，可以在图13所示的衬底1001、沟道层1003和半导体层1005的叠层上形成光刻胶(未示出)，通过光刻(曝光和显影)将光刻胶构图为两个所需形状(在该示例中，大致为圆形，也可采用其它形状，例如长方形)，并以构图后的光刻胶为掩模，依次对半导体层1005、沟道层1003和衬底1001进行选择性刻蚀如反应离子刻蚀(RIE)。刻蚀进行到衬底1001中，但并未进行到衬底1001的底面处。于是，刻蚀后半导体层1005、沟道层1003以及衬底1001的上部形成两个柱状体(在本示例中，圆柱状)。对应地，半导体层1005和沟道层1003分别形成为两个部分第一半导体层1005-1、第二半导体层1005-2、第一沟道层1003-1、第二沟道层1003-2。由于对有源区材料层的构图在进行到衬底1001的底面之前停止，于是有源区材料层被构图为用作有源区的第一堆叠(即左侧柱体)以及用作第二接触部的第二堆叠(即右侧柱体)，且第一堆叠和第二堆叠在底部连接在一起。RIE例如可以按大致垂直于衬底表面的方向进行，从而第一堆叠和第二堆叠也大致垂直于衬底表面。之后，可以去除光刻胶。
可以在第一堆叠(有源区)和第二堆叠的周围形成第一隔离层如浅沟槽隔离层1033，以实现电隔离。例如，如图14(a)所示，可以在结构上构图沟槽，淀积氧化物，并对其回蚀至衬底1001底部的上表面的位置，以形成第一隔离层1033。在回蚀之前，可以对淀积的氧化物进行平坦化处理如化学机械抛光(CMP)或溅射。在此，第一隔离层1033的顶面可以靠近沟道层1003与衬底1001之间的界面。
然后，如图15所示，可以使第一沟道层1003-1和第二沟道层1003-2的外周分别相对于衬底1001以及第一半导体层1005-1和第二半导体层1005-2的外周凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)。例如，这可以通过相对于衬底1001以及第一半导体层1005-1和第二半导体层1005-2，进一步选择性刻蚀沟道层1003-1和1003-2来实现。例如，可以使用原子层刻蚀(Atomic Layer Etch)或数字化刻蚀(Digital Etch)来进行选择性刻蚀。例如，首先例如热处理，使衬底1001、沟道层1003-1和1003-2以及半导体层1005-1和1005-2的表面氧化，且然后去除它们各自的表面氧化层。在沟道层1003-1和1003-2是SiGe且衬底1001和半导体层1005-1和1005-2为Si的情况下，SiGe的氧化速率高于Si的氧化速率，且SiGe上的氧化物更易于去除。可以重复氧化-去除氧化物的步骤，以实现所需的凹入。相比于选择性刻蚀，这种方式可以更好地控制凹入的程度。
这样，就限定了该半导体器件的有源区(刻蚀后的衬底1001尤其是其上部、第一沟道层1003-1和第一半导体层1005-1，如图3所示的左侧柱体)，同时也限定了中层部分凹入的第二堆叠。在该示例中，有源区大致呈柱状。在有源区中，衬底1001的上部和第一半导体层1005-1的外周实质上对准，而第一沟道层1003-1的外周相对凹入。该凹入的上下侧壁分别由第一沟道层1003-1与第一半导体层1005-1以及第一沟道层1003-1与衬底1001之间的界面限定。类似地，第二堆叠大致呈柱状，在第二堆叠中，衬底1001的上部(第二堆叠的下端部分)和第二半导体层1005-2(第二堆叠的上端部分)的外周实质上对准，而第二沟道层1003-2(第二堆叠的中层部分)的外周相对凹入。该凹入的上下侧壁分别由第二堆叠的中层部分1003-2与上端部分1005-2以及中层部分1003-2与衬底1001(下端部分)之间的界面限定
当然，有源区和第二堆叠的形状不限于此，而是可以根据设计布局形成其他形状。例如，在俯视图中，有源区和/或第二堆叠可以呈椭圆形、方形、矩形等。
然后在凹入中填充材料层以用作牺牲材料。这可以通过在图15所示的结构上淀积氮氧化物，然后对淀积的氧氮化物进行回蚀如RIE。可以以大致垂直于衬底表面的方向进行RIE，去除多余的氮氧化物，同时去除了之前工艺形成在右侧柱体上的氮氧化物，使氮氧化物可仅留在凹入内，形成牺牲材料1007，如图16所示。这种情况下，牺牲材料1007可以基本上填满上述凹入。
接下来，可以覆盖用作有源区的第一堆叠，并去除用作第二接触部的第二堆叠的凹入中的牺牲材料1007。由此得到如图17所示的结构。在去除第二堆叠的凹入中的牺牲材料1007之后，可以选择性地进一步刻蚀SiGe或Si材料以调节第二堆叠的凹入的深度，即调节第二堆叠的中层部分的粗细(例如，当中层部分为圆柱体形状时，调节圆柱体的直径大小)。
接下来，可以在衬底1001和第一半导体层1005-1中形成源/漏区，。这可以通过对衬底1001和第一半导体层1005-1进行掺杂来形成。与此同时，对第二堆叠整体进行掺杂。例如，这可以如下进行。
具体地，如图18所示，可以在图17所示的结构上形成掺杂剂源层1009。例如，掺杂剂源层1009可以包括氧化物如氧化硅，其中含有掺杂剂。对于n型器件，可以包含n型掺杂剂；对于p型器件，可以包含p型掺杂剂。在此，掺杂剂源层1009可以是一薄膜，从而可以通过例如化学气相淀积(CVD)或原子层淀积(ALD)等大致共形地淀积在图17所示结构的表面上。
接着，如图19所示，可以通过例如退火，使掺杂剂源层1009中包含的掺杂剂进入有源区以及第二堆叠中，从而在其中形成掺杂区，如图中的阴影部分所示。更具体地，可以在衬底1001中形成源/漏区之一1011-1，且在第一半导体层1005-1中形成另一源/漏区1011-2。此外，掺杂剂还进入构成第二堆叠的衬底1001的一部分、第二沟道层1003-2和第二半导体层1005-2中。且从图19可知，掺杂剂源层1009包括沿衬底1001的水平表面延伸的部分，从而衬底1001中形成的掺杂区延伸超出柱状体的外周。作为柱状体的第一堆叠和第二堆叠通过掺杂的衬底1001的水平延伸部分在底部导电地连接在一起，之后，可以去除掺杂剂源层1009。
另外，尽管有牺牲材料1007存在，但是掺杂剂也可以经由衬底1001和第一半导体层1005-1而进入第一沟道层1003-1中，从而在第一沟道层1003-1的上下两端处形成一定的掺杂分布。这种掺杂分布可以降低器件导通时源漏区之间的电阻，从而提升器件性能。
在以上示例中，通过从掺杂剂源层向有源区中驱入(drive in)掺杂剂来形成源/漏区，但是本公开不限于此。例如，可以通过离子注入、等离子体掺杂(例如，沿着图4中结构的表面进行共形掺杂)等方式，来形成源/漏区。或者，在以上结合图1描述的处理中，可以在衬底1001中形成阱区，然后在之上生长沟道层1003，接着在沟道层1003上生长半导体层1005上对其进行原位掺杂。在生长沟道层1003时，也可以对其进行原位掺杂，以便调节器件的阈值电压(Vt)。
另外，为了降低接触电阻，还可以对源/漏层以及第二堆叠进行硅化处理。如图20(a)所示，例如，可以在图19所示的结构上淀积一层NiPt(或者Co或Ti)，例如，Pt含量为约2-10％，厚度为约2-10nm，并在约200-900℃的温度下退火，使NiPt与Si(在源/漏层)或SiGe(1003-2中)发生反应，从而生成金属半导体化合物如SiNiPt或SiGeNiPt。之后，可以去除未反应的剩余NiPt。
值得注意的是，由于第二堆叠(即，右侧柱体)不用作有源区，而仅仅用作第二接触部，因此，在另一实施例中，如图20(b)所示，可以使淀积在第二堆叠(即，右侧柱体)上的NiPt与第二堆叠的材料(例如，Si和SiGe)充分反应，在右侧柱体较细的情况下，衬底的一部分和第二半导体层1005-2中的半导体材料如掺杂硅和第二沟道层1006-2中的硅锗可以与淀积在右侧柱体上的NiPt(或者Co或Ti)充分反应以完全生成金属半导体化合物(所述金属半导体化合物包括金属硅化物和/或金属硅锗化物)，由此形成整体的金属半导体化合物。之后，可以去除未反应的剩余NiPt。
接下来，在用作有源区的第一堆叠的凹入中填充有牺牲层的情况下，在用作第二接触部的第二堆叠的凹入中淀积低K电介质层。所述低K电介质层由此可以形成在用作第二接触部的第二堆叠与后续形成的栅介质层和栅导体层之间，从而可以减小寄生电容。在凹入内淀积低K电介质层之后，在凹入中填充牺牲材料1007，所述牺牲材料与前述的牺牲材料相同，例如氮化物。并对牺牲材料进行RIE，然后对低K电介质层进行回蚀，由此仅仅保留在凹入的低K电介质层1035和牺牲层，如图20(a)和20(b)所示。
可以在衬底和浅沟槽隔离层上方形成第二隔离层，具体地，如图21所示，在衬底1001和浅沟槽隔离层1033的上方淀积氧化物，并对其回蚀至沟道层1003-1和1003-2与衬底1001之间的界面(例如，SiGe层与Si层之间的界面)的位置，以形成第二隔离层1013。在回蚀之前，可以对淀积的氧化物进行平坦化处理如化学机械抛光(CMP)或溅射。
可以在凹入中形成栅介质层和栅导体层。具体地，如图22所示，可以在图21所示的结构上去除牺牲材料1007，依次淀积栅介质层1015和栅导体层1017，并对所淀积的栅导体层1017进行回蚀。例如，栅介质层1015可以包括高K栅介质如HfO2；栅导体层1017可以包括金属栅导体。另外，在栅介质层1015和栅导体层1017之间，还可以形成功函数调节层，函数调节层可以包括阈值电压Vt调节金属。在形成栅介质层1015之前，还可以形成例如氧化物的界面层。
这样，栅介质层1015和栅导体层1017可以嵌入到第一堆叠和第二堆叠的凹入中，并且栅介质层1015和栅导体层1017的顶面在凹入的上表面以下。
可以将对栅导体层进行构图，以分别形成栅堆叠和虚设栅堆叠，具体地，如图23所示，可以在图22所示的结构上涂覆光刻胶，对光刻胶进行构图以形成光刻胶层1039，光刻胶层1039覆盖第一堆叠和第二堆叠。然后如图24(a)所示，以光刻胶1039为掩模，对栅导体层1017进行选择性刻蚀如RIE。这样，栅导体层1017除了留于凹入之内的部分和光刻胶1019遮挡的部分之外，栅导体层1017的其余部分都被刻蚀掉。另外，可以选择进一步刻蚀未被栅导体层覆盖的栅介质层，也可以保留这部分栅介质层。由此，栅导体层形成在作为有源区的第一堆叠和用作第二接触部的第二堆叠的周围。此时，在第一堆叠周围的栅导体层1017和栅介质层1015形成栅堆叠，该栅堆叠具有横向延伸部分。在第二堆叠周围的栅导体层1017和栅介质层1015形成虚设栅堆叠，该虚设栅堆叠同样具有向两侧的横向延伸部分。且如图24(b)所示，在虚设栅堆叠向两侧的横向延伸部分通过在中层部分的凹入中的栅导体层彼此连接，并且在虚设栅堆叠向外侧的横向延伸部分可以与另一器件连接。
然后，可以如图25所示，在图24(a)所示的结构上形成层间电介质层1021。具体地，例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层1021，层间电介质层1021被平坦化。层间电介质层1021可以形成在第二隔离层1013上方的栅介质层1015、栅导体层1017和金属半导体化合物层上。也可以在形成层间电介质层1021之前去除第二隔离层1013上的未与栅导体层1017形成栅堆叠的栅介质层1015部分，由此，层间电介质层1021形成在第二隔离层1013、栅导体层1017和金属半导体化合物层上。
然后，如图25所示，分别在两个金属半导体化合物层的顶表面和栅导体层的横向延伸部分上方的层间电介质层1021中形成三个接触孔：第一接触孔、第二接触孔和第三接触孔，所述三个接触孔露出两个金属半导体化合物层的顶表面和栅导体层的横向延伸部分的顶表面。在三个接触孔中填充导电材料，由此形成分别与两个金属半导体化合物层的顶表面和栅导体层的横向延伸部分的顶表面接触的三个接触插塞：第一接触插塞1031-1、第二接触插塞1031-2和第三接触插塞1031-3。
第一接触插塞1031-1通过第一半导体层1005-1上方形成的金属半导体化合物层到达第一半导体层1005-1(用作第二源/漏区)，由此形成了到达第二源/漏区的第一接触部。第一接触插塞1031-2通过第左侧柱体(第二堆叠)和掺杂的衬底横向延伸部分到达用作第一源/漏区的掺杂衬底部分，由此形成了到达第一源/漏区的第二接触部，第三接触插塞1031-3与栅导体层的横向延伸部分接触，用作第三接触部。
由此，图25示出了根据本发明的另一实施例的竖直型半导体器件。其与前一实施例的区别在于用作形成第二接触部的第二堆叠上设置有虚设栅堆叠结构，且在虚设栅堆叠与导电接触部之间形成有低K电介质层，由此减小了寄生电容。
在进一步的实施例中，为了增加导电性，即为了降低各个接触部的接触电阻，在前述的工艺中增加形成导电金属的工艺步骤。具体地，图26至30示出了根据本公开另一实施例的制造半导体器件的流程的示意图。
由于根据本公开的另一实施例的制造半导体器件的流程的前半部分与前述实施例的制造半导体器件的流程的前半部分(具体参见图1至7(a)或7(b)的相关描述部分)相同，因此，为了简要目的，在此不再赘述。
如图26所示，在图7(a)所示的结构上淀积金属层材料，所述金属层材料包括以下中的任何一个：钨、钴、钛、镍、铜、钼、铝、银、铍、钌、钙，或其中任意几个的组合。然后，按需要淀积阻挡层/STI氧化蚀刻停止层(未示出)。采用光刻胶1042对金属层材料进行构图并蚀刻掉未被光刻胶1042覆盖的金属，由此形成构图的金属层1041。金属层1041用作金属线或金属接触。
如图27所示，在衬底1001和浅沟槽隔离层1033的上方淀积氧化物，并对其回蚀至沟道层1003-1和1003-2与衬底1001之间的界面(例如，SiGe层与Si层之间的界面)的位置，以形成第二隔离层1013。在回蚀之前，可以对淀积的氧化物进行平坦化处理如化学机械抛光(CMP)或溅射。
如图28所示，可以在凹入中形成栅介质层和栅导体层。具体地，可以在图27所示的结构上去除牺牲栅1007，依次淀积栅介质层1015和栅导体层1017，并对所淀积的栅导体层1017进行回蚀。例如，栅介质层1015可以包括高K栅介质如HfO2；栅导体层1017可以包括金属栅导体。另外，在栅介质层1015和栅导体层1017之间，还可以形成功函数调节层，函数调节层可以包括阈值电压Vt调节金属。在形成栅介质层1015之前，还可以形成例如氧化物的界面层。
这样，栅介质层1015和栅导体层1017可以嵌入到凹入中，并且栅介质层1015和栅导体层1017的顶面在凹入的上表面以下。
如图29所示，可以将对栅导体层进行构图，以形成栅堆叠，具体地，可以在图28所示的结构上涂覆光刻胶，对光刻胶进行构图以形成光刻胶层1039，然后以光刻胶1039为掩模，对栅导体层1017进行选择性刻蚀如RIE。这样，栅导体层1017除了留于凹入之内的部分和光刻胶1019遮挡的部分之外，栅导体层1017的其余部分都被刻蚀掉。然后，如图30所示，去除光刻胶，栅导体层仅仅形成在作为有源区的第一堆叠周围，而在第二堆叠周围没有栅导体层。此时，栅导体层1017和栅介质层1015形成栅堆叠。该栅堆叠具有横向延伸部分。
在图30所示的结构上形成层间电介质层1021。具体地，例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层1021，层间电介质层1021被平坦化。层间电介质层1021可以形成在第二隔离层1013上方的栅介质层1015、栅导体层1017和金属半导体化合物(例如，金属硅化物)层上。也可以在形成层间电介质层1021之前去除第二隔离层1013上的未与栅导体层1017形成栅堆叠的栅介质层1015部分，由此，层间电介质层1021形成在第二隔离层1013、栅导体层1017和金属半导体化合物层上。
然后，如图31所示，分别在两个金属半导体化合物层的顶表面和栅导体层的横向延伸部分上方的层间电介质层1021中形成三个接触孔：第一接触孔、第二接触孔和第三接触孔，所述三个接触孔露出两个金属半导体化合物层的顶表面和栅导体层的横向延伸部分的顶表面。在三个接触孔中填充导电材料，由此形成分别与两个金属半导体化合物层的顶表面和栅导体层的横向延伸部分的顶表面接触的三个接触插塞：第一接触插塞1031-1、第二接触插塞1031-2和第三接触插塞1031-3。
第一接触插塞1031-1通过第一半导体层1005-1上方形成的金属半导体化合物层到达第一半导体层1005-1(用作第二源/漏区)，由此形成了到达第二源/漏区的第一接触部。第一接触插塞1031-2通过左侧柱体(第二堆叠)和掺杂的衬底横向延伸部分到达用作第一源/漏区的掺杂衬底部分，由此形成了到达第一源/漏区的第二接触部，第三接触插塞1031-3与栅导体层的横向延伸部分接触，用作第三接触部。由于在第二接触插塞1031-2与金属半导体化合物层之间预先形成有金属层1041，因此有助于实现第二接触部的更好的导电接触，增加导电性。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、人工智能、可穿戴设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (38)

1.一种半导体器件，包括：
衬底；
在衬底上形成的竖直有源区，包括沿竖直方向依次设置的第一源/漏区、沟道区和第二源/漏区，所述第一源/漏区包括延伸超出其上方的有源区部分的横向延伸部分；
绕沟道区的外周形成的栅堆叠，所述栅堆叠包括横向延伸部分；
第一源/漏区横向延伸部分上方到第一源/漏区横向延伸部分的堆叠接触部；
其中，所述堆叠接触部包括沿竖直方向依次设置的三层结构：下层部分、中层部分和上层部分；所述中层部分的材料至少与所述上层部分或下层部分之一不同；
其中，所述堆叠接触部的下层部分、中层部分和上层部分所处位置分别与组成竖直有源区的所述第一源/漏区、所述沟道区和所述第二源/漏区的位置在水平方向上基本自动对准；
所述堆叠接触部包括金属元素和半导体元素组成的化合物材料；
其中，所述上层部分中的半导体元素与所述第二源/漏区所包含的半导体元素相同。
2.根据权利要求1所述的半导体器件，其中，组成所述堆叠接触部的部分元素与组成所述第一源/漏区或所述沟道区或所述第二源/漏区中的元素相同。
3.根据权利要求1所述的半导体器件，其中，还包括第二源/漏区上方到第二源/漏区的第一接触插塞。
4.根据权利要求1所述的半导体器件，其中，所述第一源/漏区横向延伸部分包括金属元素和半导体元素组成的化合物材料，所述第一源/漏区横向延伸部分中的半导体元素之一至少与所述第一源/漏区或所述沟道区中的半导体元素之一相同。
5.根据权利要求1所述的半导体器件，其中，所述堆叠接触部和/或所述第一源/漏区横向延伸部分包括掺杂半导体。
6.根据权利要求1所述的半导体器件，
其中，所述下层部分至少包括与形成所述第一源/漏区的元素相同的元素，所述中层部分至少包括与形成所述沟道区的元素相同的元素，所述上层部分至少包括与形成所述第二源/漏区的元素相同的元素。
7.根据权利要求6所述的半导体器件，其中，所述下层部分包括第一金属元素和半导体元素组成的化合物，所述中层部分包括第二金属元素和半导体元素组成的化合物，以及所述上层部分包括第三金属元素和半导体元素组成的化合物，所述下层部分的化合物中的半导体元素之一与所述第一源/漏区中的半导体元素之一相同，或所述中层部分的化合物中的半导体元素之一与所述沟道区中的半导体元素之一相同，或所述上层部分的化合物中的半导体元素之一与所述第二源/漏区中的半导体元素之一相同。
8.根据权利要求1所述的半导体器件，其中，所述化合物材料包括金属硅化物材料和/或金属硅锗化物材料。
9.根据权利要求7所述的半导体器件，其中，所述下层部分的化合物与所述第一源/漏区在相同层级上，所述中层部分的化合物与所述沟道区在相同层级上，所述上层部分的化合物与所述第二源/漏区在相同层级上。
10.根据权利要求1所述的半导体器件，其中，所述堆叠接触部外部至少部分包有金属层。
11.根据权利要求10所述的半导体器件，其中，所述金属层包括以下中的任何一个：钨、钴、钛、镍、铜、钼、铝、银、铍、钌、钙，或其中任意几个的组合。
12.根据权利要求1所述的半导体器件，还包括所述堆叠接触部上方到所述堆叠接触部的第二接触插塞。
13.根据权利要求1所述的半导体器件，还包括：
到栅堆叠的横向延伸部分中的栅导体层的第三接触插塞，用作第三接触部。
14.根据权利要求6所述的半导体器件，
所述堆叠接触部还包括虚设栅堆叠结构，所述虚设栅堆叠结构环绕形成在与所述沟道区在相同层级上的中层部分的凹入中。
15.根据权利要求14所述的半导体器件，其中，所述虚设栅堆叠结构包括在所述凹入中依次层叠地形成的绝缘层和导电层。
16.根据权利要求15所述的半导体器件，其中，所述绝缘层包括低K电介质材料。
17.根据权利要求15所述的半导体器件，其中，所述导电层与所述栅堆叠的横向延伸部分中的一部分形成电连接。
18.根据权利要求17所述的半导体器件，还包括另一个电极通过所述导电层与所述栅堆叠的横向延伸部分形成电连接。
19.一种制造半导体器件的方法，包括：
在衬底上设置有源区材料层，所述有源区材料层包括三层，其中中间层的材料至少与上层或者下层之一不同；
对有源区材料层进行构图，从而限定竖直有源区和第二接触部；在对有源区材料层进行构图时，对有源区材料层的构图在进行到有源区材料层的底面之前停止，于是有源区材料层被构图为用作竖直有源区的第一堆叠以及与用作第二接触部的第二堆叠，且第一堆叠和第二堆叠在底部连接在一起，
对第一堆叠的下端部分和上端部分进行掺杂以分别形成第一源/漏区和第二源/漏区；
其中，第一堆叠包括依次叠置的第一源/漏层、沟道层和第二源/漏层，第二堆叠包括依次叠置的下层部分、中层部分和上层部分，
其中，所述第二堆叠的下层部分、中层部分和上层部分所处位置分别与所述第一源/漏层、所述沟道层和所述第二源/漏层的位置在水平方向上基本自动对准；
其中，所述上层部分中的半导体元素与所述第二源/漏层所包含的半导体元素相同。
20.根据权利要求19所述的方法，所述对有源区材料层进行构图包括同时构图第一堆叠和第二堆叠。
21.根据权利要求20所述的方法，所述同时构图第一堆叠和第二堆叠包括使用同一光刻掩模。
22.根据权利要求19所述的方法，形成第一堆叠和第二堆叠之后，该方法还包括：
在衬底上形成层间电介质层，并对其进行平坦化处理；
以光刻胶为掩模，对层间电介质层进行构图，以在层间电介质层中形成分别到达第一堆叠顶部和第二堆叠顶部的第一接触孔和第二接触孔；
在第一接触孔和第二接触孔中填充导电材料，以分别形成第一接触插塞和第二接触插塞，从而分别形成第一接触部和第二接触部。
23.根据权利要求22所述的方法，其中，对第一堆叠的下端部分和上端部分进行掺杂以分别形成第一源/漏区和第二源/漏区包括：
在第一堆叠中将要形成沟道区的部分外周形成第一阻挡层；
在第一堆叠和第二堆叠的表面上形成掺杂剂源层；
使掺杂剂源层中的掺杂剂进入第一堆叠的下端部分和上端部分以分别形成第一源/漏区和第二源/漏区，并进入整个第二堆叠中。
24.根据权利要求23所述的方法，形成第一源/漏区和第二源/漏区之后，还包括：
在第一堆叠和第二堆叠的外表面上形成金属半导体化合物层。
25.根据权利要求23所述的方法，其中，
形成第一阻挡层包括：
选择性刻蚀沟道层，使得沟道层的外周相对于第一源/漏层和第二源/漏层的外周凹入；
在沟道层的外周相对于第一、第二源/漏层的外周形成的凹入中，形成所述第一阻挡层。
26.根据权利要求19至25中任一项所述的方法，还包括：
在衬底上形成隔离层，并对隔离层进行回刻至有源区中用作沟道区的部分露出；
在隔离层上绕有源区中用作沟道区的部分的外周形成栅堆叠。
27.根据权利要求26从属于权利要求25时的方法，其中，形成栅堆叠包括：
去除第一阻挡层；
在隔离层上依次形成栅介质层和栅导体层；
回蚀栅导体层，使得栅导体层的回蚀部分的顶面低于沟道区的顶面；
回蚀栅介质层，使得栅介质层的回蚀部分位于凹入的上表面以下；
利用与第一堆叠相交迭的第一掩蔽层覆盖一部分栅导体层，继续回蚀栅导体层，其中回蚀进行至栅导体层的底面。
28.一种制造半导体器件的方法，包括：
在衬底上设置有源区材料层，所述有源区材料层包括三层，其中中间层的材料至少与上层或者下层之一不同；
对有源区材料层进行构图，从而限定竖直有源区和第二接触部；在对有源区材料层进行构图时，对有源区材料层的构图在进行到有源区材料层的底面之前停止，于是有源区材料层被构图为用作竖直有源区的第一堆叠以及与用作第二接触部的第二堆叠，且第一堆叠和第二堆叠在底部连接在一起，
其中，第一堆叠包括依次叠置的第一源/漏层、沟道层和第二源/漏层，第二堆叠包括依次叠置的下层部分、中层部分和上层部分，
其中，所述第二堆叠的下层部分、中层部分和上层部分所处位置分别与所述第一源/漏层、所述沟道层和所述第二源/漏层的位置在水平方向上基本自动对准；
其中，所述上层部分中的半导体元素与所述第二源/漏层所包含的半导体元素相同，
所述方法还包括：
在第一堆叠中将要形成沟道区的部分的外周形成第一阻挡层；
在第二堆叠的中层部分的外周形成凹入；
在第一堆叠和第二堆叠的表面上形成掺杂剂源层；
使掺杂剂源层中的掺杂剂进入第一堆叠的下端部分和上端部分以分别形成第一源/漏区和第二源/漏区，并进入整个第二堆叠中。
29.根据权利要求28所述的方法，形成第一源/漏区和第二源/漏区之后，还包括：
在第一堆叠和第二堆叠的表面上形成金属半导体化合物层。
30.根据权利要求29所述的方法，其中，
在形成有金属半导体化合物的第二堆叠的凹入中形成层叠的低K电介质层和第二阻挡层，所述第二阻挡层的材料与第一堆叠中的第一阻挡层的材料相同。
31.根据权利要求30所述的方法，还包括：
在衬底上形成隔离层，并对隔离层进行回刻至第一堆叠中将要形成沟道区的部分和第二堆叠的中层部分露出；
在隔离层上绕第一堆叠中用作沟道区的部分的外周形成栅堆叠，且在隔离层上绕第二堆叠的中层部分形成虚设栅堆叠。
32.根据权利要求28-31中任一项所述的方法，其中，
第一堆叠包括依次叠置的第一源/漏区、沟道区和第二源/漏区，
在第一堆叠中将要形成沟道区的部分的外周形成第一阻挡层包括：
选择性刻蚀沟道区，使得沟道区的外周相对于第一源/漏区和第二源/漏区的外周凹入；
在沟道区的外周相对于第一、第二源/漏区的外周形成的凹入中，形成所述第一阻挡层；
在第二堆叠的中层部分的外周形成凹入包括：
在选择性刻蚀沟道区的同时选择性刻蚀第二堆叠的中层部分，使得第二堆叠的中层部分的外周相对于上端部分和下端部分的外周凹入；
在形成所述第一阻挡层的同时，在第二堆叠的中层部分的外周相对于上端部分和下端部分的外周形成的凹入中填充第一阻挡层；
利用与第一堆叠相交迭的第二掩蔽层覆盖，去除第二堆叠的凹入中的第一阻挡层，以形成凹入。
33.根据权利要求32从属于权利要求31时的方法，其中，所述形成栅堆叠和所述形成虚设栅堆叠包括：
在所述形成层叠的低K电介质层和第二阻挡层之后，去除第一堆叠的凹入中的第一阻挡层和第二堆叠的凹入中的第二阻挡层；
在隔离层上依次形成栅介质层和栅导体层；
回蚀栅导体层，使得栅导体层的回蚀部分的顶面低于沟道区的顶面；
回蚀栅介质层，使得栅介质层的回蚀部分位于第一堆叠的凹入和第二堆叠的凹入的上表面以下；
利用与第一堆叠和第二堆叠相交迭的第一掩蔽层覆盖一部分栅导体层，继续回蚀栅导体层，其中回蚀进行至栅导体层的底面。
34.根据权利要求27所述的方法，其中，
回蚀后的栅导体层具备横向延伸部分，
在形成第一接触孔和第二接触孔的同时，形成到达栅导体层的横向延伸部分的第三接触孔；
在第一接触孔和第二接触孔中填充导电材料的同时，在第三接触孔中填充导电材料以形成第三接触插塞，从而形成第三接触部。
35.根据权利要求19或24或29所述的方法，在形成第二堆叠之后，该方法还包括：
在第二堆叠的外表面上形成金属层。
36.一种电子设备，包括由如权利要求1至18中任一项所述的半导体器件形成的集成电路。
37.根据权利要求36所述的电子设备，还包括：与所述集成电路配合的显示器以及与所述集成电路配合的无线收发器。
38.根据权利要求36所述的电子设备，该电子设备包括智能电话、计算机、平板电脑、人工智能、可穿戴设备或移动电源。
CN201711452695.7A 2017-12-27 2017-12-27 半导体器件及其制造方法及包括该器件的电子设备 Active CN108110059B (zh)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201711452695.7A CN108110059B (zh) 2017-12-27 2017-12-27 半导体器件及其制造方法及包括该器件的电子设备
DE112018006629.0T DE112018006629T5 (de) 2017-12-27 2018-05-25 Halbleiterbauelement, herstellungsverfahren davon und elektronische vorrichtung mit selbiger
US16/958,594 US11756956B2 (en) 2017-12-27 2018-05-25 Semiconductor device, manufacturing method thereof, and electronic apparatus including the same
PCT/CN2018/088391 WO2019128076A1 (zh) 2017-12-27 2018-05-25 半导体器件及其制造方法及包括该器件的电子设备

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711452695.7A CN108110059B (zh) 2017-12-27 2017-12-27 半导体器件及其制造方法及包括该器件的电子设备

Publications (2)

Publication Number Publication Date
CN108110059A CN108110059A (zh) 2018-06-01
CN108110059B true CN108110059B (zh) 2023-03-14

Family

ID=62213587

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711452695.7A Active CN108110059B (zh) 2017-12-27 2017-12-27 半导体器件及其制造方法及包括该器件的电子设备

Country Status (4)

Country Link
US (1) US11756956B2 (zh)
CN (1) CN108110059B (zh)
DE (1) DE112018006629T5 (zh)
WO (1) WO2019128076A1 (zh)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11031291B2 (en) 2018-11-28 2021-06-08 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
CN109768087B (zh) * 2018-12-20 2021-04-27 中国科学院微电子研究所 半导体器件、其制造方法、集成电路及电子设备
CN111326509B (zh) * 2020-03-03 2023-06-30 中国科学院微电子研究所 包括电容器的半导体装置及其制造方法及电子设备
CN112582375B (zh) * 2020-12-11 2023-11-10 中国科学院微电子研究所 带侧壁互连结构的半导体装置及其制造方法及电子设备
CN112582464B (zh) * 2020-12-11 2024-06-14 中国科学院微电子研究所 应变竖直沟道半导体器件及其制造方法及包括其的电子设备
CN113053943B (zh) * 2021-03-18 2023-04-18 长鑫存储技术有限公司 半导体结构及其形成方法
WO2023067678A1 (ja) * 2021-10-19 2023-04-27 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 柱状半導体デバイスの製造方法
CN114256337A (zh) * 2021-12-14 2022-03-29 北京超弦存储器研究院 一种半导体器件及其制造方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499637A (zh) * 2002-10-30 2004-05-26 ������������ʽ���� 非易失半导体存储装置
US20090152611A1 (en) * 2007-12-12 2009-06-18 Elpida Memory, Inc. Semiconductor device and method for manufacturing the same
CN102832221A (zh) * 2011-06-16 2012-12-19 三星电子株式会社 具有竖直装置和非竖直装置的半导体装置及其形成方法
CN106158935A (zh) * 2014-08-29 2016-11-23 台湾积体电路制造股份有限公司 垂直晶体管及其制造方法
CN106252352A (zh) * 2016-09-30 2016-12-21 中国科学院微电子研究所 半导体设置及其制造方法及包括该设置的电子设备
US20170110559A1 (en) * 2013-01-18 2017-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US20170365714A1 (en) * 2016-06-15 2017-12-21 International Business Machines Corporation Precise junction placement in vertical semiconductor devices using etch stop layers

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5087655B2 (ja) * 2010-06-15 2012-12-05 ユニサンティス エレクトロニクス シンガポール プライベート リミテッド 半導体装置及びその製造方法
US8669601B2 (en) * 2011-09-15 2014-03-11 Unisantis Electronics Singapore Pte. Ltd. Method for producing semiconductor device and semiconductor device having pillar-shaped semiconductor
US9111780B2 (en) * 2013-03-12 2015-08-18 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for vertical tunneling field effect transistor with leveled source and drain
US9905663B2 (en) * 2016-06-24 2018-02-27 International Business Machines Corporation Fabrication of a vertical fin field effect transistor with a reduced contact resistance
CN113659012B (zh) * 2016-09-30 2023-10-31 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US10833193B2 (en) * 2016-09-30 2020-11-10 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device, method of manufacturing the same and electronic device including the device
CN108198815B (zh) 2017-12-27 2020-12-22 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
CN109285836B (zh) * 2018-08-28 2023-10-10 中国科学院微电子研究所 半导体存储设备及其制造方法及包括存储设备的电子设备

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1499637A (zh) * 2002-10-30 2004-05-26 ������������ʽ���� 非易失半导体存储装置
US20090152611A1 (en) * 2007-12-12 2009-06-18 Elpida Memory, Inc. Semiconductor device and method for manufacturing the same
CN102832221A (zh) * 2011-06-16 2012-12-19 三星电子株式会社 具有竖直装置和非竖直装置的半导体装置及其形成方法
US20170110559A1 (en) * 2013-01-18 2017-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
CN106158935A (zh) * 2014-08-29 2016-11-23 台湾积体电路制造股份有限公司 垂直晶体管及其制造方法
US20170365714A1 (en) * 2016-06-15 2017-12-21 International Business Machines Corporation Precise junction placement in vertical semiconductor devices using etch stop layers
US20170365712A1 (en) * 2016-06-15 2017-12-21 International Business Machines Corporation Precise junction placement in vertical semiconductor devices using etch stop layers
CN106252352A (zh) * 2016-09-30 2016-12-21 中国科学院微电子研究所 半导体设置及其制造方法及包括该设置的电子设备

Also Published As

Publication number Publication date
DE112018006629T5 (de) 2020-09-03
US11756956B2 (en) 2023-09-12
WO2019128076A1 (zh) 2019-07-04
CN108110059A (zh) 2018-06-01
US20200357795A1 (en) 2020-11-12

Similar Documents

Publication Publication Date Title
CN107887443B (zh) 半导体器件及其制造方法及包括该器件的电子设备
CN108110059B (zh) 半导体器件及其制造方法及包括该器件的电子设备
CN108198815B (zh) 半导体器件及其制造方法及包括该器件的电子设备
US20180096896A1 (en) Semiconductor arrangement, method of manufacturing the same electronic device including the same
US11942474B2 (en) Parallel structure, method of manufacturing the same, and electronic device including the same
US20220359301A1 (en) Dual Dopant Source/Drain Regions and Methods of Forming Same
US20240021483A1 (en) Semiconductor device, manufacturing method thereof, and electronic device including the device
CN110098250B (zh) 带体区的竖直型器件及其制造方法及相应电子设备
CN109411538B (zh) 半导体器件及其制造方法及包括该器件的电子设备
CN110993681A (zh) C形有源区半导体器件及其制造方法及包括其的电子设备
CN113659012A (zh) 半导体器件及其制造方法及包括该器件的电子设备
CN111063728A (zh) C形有源区半导体器件及其制造方法及包括其的电子设备
CN111668294B (zh) 带导电层的竖直型半导体器件及其制造方法及电子设备
CN113257918B (zh) 半导体器件及其制造方法及包括该器件的电子设备
WO2018059108A1 (zh) 半导体器件及其制造方法及包括该器件的电子设备
US11424323B2 (en) Semiconductor device with c-shaped active area and electronic apparatus including the same
US11495661B2 (en) Semiconductor device including gate barrier layer
CN109473429B (zh) 半导体器件及其制造方法及包括其的电子设备

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant