CN109411538B - 半导体器件及其制造方法及包括该器件的电子设备 - Google Patents

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Abstract

公开了一种竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。根据实施例，竖直型半导体器件可以包括：设于衬底上的竖直有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层；绕沟道层的至少部分外周形成的栅堆叠；以及以下至少之一：针对第一源/漏层的第一电连接部件，包括设于有源区顶面上方的第一接触部以及与第一接触部相接触、且从有源区顶面上方延伸至与第一源/漏层的至少部分侧壁相接触的第一导电通道；以及针对栅堆叠的第二电连接部件，包括设于有源区顶面上方的第二接触部以及与第二接触部相接触、且从有源区顶面上方延伸至与栅堆叠中栅导体层的至少部分侧壁相接触的第二导电通道。

Description

半导体器件及其制造方法及包括该器件的电子设备
技术领域
本公开涉及半导体领域，更具体地，涉及具有紧凑接触部的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
背景技术
在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。
但是，在竖直型器件中，由于源极、栅极和漏极竖直叠置，所以接触部，特别是到栅极以及位于下层的源极或漏极的接触部，需要横向上偏离有源区。这样，导致了器件面积的增大。
发明内容
有鉴于此，本公开的目的至少部分地在于提供一种节凑接触部的竖直型半导体器件及其制造方法以及包括这种半导体器件的电子设备。
根据本公开的一个方面，提供了一种竖直型半导体器件，包括：设于衬底上的竖直有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层；绕沟道层的至少部分外周形成的栅堆叠；以及以下至少之一：针对第一源/漏层的第一电连接部件，包括设于有源区顶面上方的第一接触部以及与第一接触部相接触、且从有源区顶面上方延伸至与第一源/漏层的至少部分侧壁相接触的第一导电通道；以及针对栅堆叠的第二电连接部件，包括设于有源区顶面上方的第二接触部以及与第二接触部相接触、且从有源区顶面上方延伸至与栅堆叠中栅导体层的至少部分侧壁相接触的第二导电通道。
根据本公开的另一方面，提供了一种制造竖直型半导体器件的方法，包括：在衬底上形成第一源/漏层、沟道层、第二源/漏层依次叠置而成的叠层；将所述叠层构图为预定形状；绕沟道层的至少部分外周形成栅堆叠；在所述叠层和栅堆叠的外周上形成隔离层；在所述叠层的顶部上且在隔离层的表面上形成导电通道，其中所述预定形状和/或所形成的栅堆叠使得第一源/漏层或栅堆叠穿过隔离层而与导电通道相接触；以及在所述叠层的顶部上形成与导电通道相接触的接触部。
根据本公开的另一方面，提供了一种电子设备，包括上述竖直型半导体器件。
根据本公开的实施例，可以将到第一源/漏层的第一接触部以及到栅堆叠的第二接触部中至少之一设置于有源区的顶部上，从而至少减少甚至消除接触部在横向上的偏移，并因此减小器件整体所占面积。
附图说明
通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1至17(c)示出了根据本公开实施例的制造半导体器件的流程的示意图，其中，图1、2是截面图，图3(a)是俯视图，图3(b)、4、5(a)、6(a)、7(a)、8(a)、9(a)、10(a)、11(a)、12(a)、13(a)、14(a)、15(a)、16(a)、17(a)是沿图3(a)中AA′线的截面图，图5(b)、6(b)、7(b)、8(b)、9(b)、10(b)、11(b)、12(b)、13(b)、14(b)、15(b)、16(b)、17(b)是沿图3(a)中BB′线的截面图，图5(c)、6(c)、9(c)、10(c)、17(c)是透视图。
贯穿附图，相同或相似的附图标记表示相同或相似的部件。
具体实施方式
以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。
在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。
在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。
根据本公开实施例的竖直型半导体器件可以包括设于衬底上的竖直有源区(例如，沿大致垂直于衬底表面的方向)，例如在衬底上依次叠置的第一源/漏层、沟道层和第二源/漏层。在第一源/漏层和第二源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。
根据本公开的实施例，这种半导体器件可以是常规场效应晶体管(FET)。在FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有相同导电类型(例如，n型或p型)的掺杂。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。或者，这种半导体器件可以是隧穿FET。在隧穿FET的情况下，第一源/漏层和第二源/漏层(或者说，沟道层两侧的源/漏区)可以具有不同导电类型(例如，分别为n型和p型)的掺杂。这种情况下，带电粒子如电子可以从源区隧穿通过沟道区而进入漏区，从而使源区和漏区之间形成导通路径。尽管常规FET和隧穿FET中的导通机制并不相同，但是它们均表现出可通过栅来控制源/漏区之间导通与否的电学性能。因此，对于常规FET和隧穿FET，统一以术语“源/漏层(源/漏区)”和“沟道层(沟道区)”来描述，尽管在隧穿FET中并不存在通常意义上的“沟道”。
栅堆叠可以绕沟道层的至少部分外周形成。栅堆叠可以与沟道层基本共面。例如，栅堆叠的上表面可以与沟道层的上表面基本共面，栅堆叠的下表面可以与沟道层的下表面基本共面。这样，可以减少或甚至避免栅堆叠与源/漏区的交迭，有助于降低栅与源/漏之间的寄生电容。
沟道层可以由单晶半导体材料构成，以改善器件性能。当然，第一、第二源/漏层也可以由单晶半导体材料构成。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以是共晶体。
根据本公开的实施例，沟道层可以相对于第一、第二源/漏层具有刻蚀选择性，例如具有不同的半导体材料。这样，有利于对沟道层进行处理例如选择性刻蚀。另外，第一源/漏层和第二源/漏层可以包括相同的半导体材料。
根据本公开的实施例，还可以在第一源/漏层与沟道层之间和/或在沟道层与第二源/漏层之间(在隧穿FET的情况下，特别是在构成隧穿结的两层之间)设置泄漏限制层或开态电流增强层。泄漏限制层的带隙可以大于其上方与之邻接的层和其下方与之邻接的层中至少之一的带隙。开态电流增强层的带隙可以小于其上方与之邻接的层和其下方与之邻接的层中至少之一的带隙。由于这种带隙的差异，可以抑制泄漏或增强开态电流。
根据本公开的实施例，到第一源/漏层的第一接触部以及到栅堆叠的第二接触部中至少之一可以设置在有源区的顶部上，从而至少部分地与有源区的主体(以及绕沟道层形成的栅堆叠)相交迭，以节省占用面积。例如，第一接触部和第二接触部中至少之一可以相对于有源区中各层以及绕沟道层形成的栅堆叠的外周所限定的区域至少部分地处于内侧。由于这种交迭，不希望第一接触部和/或第二接触部直接竖直延伸到相应的第一源/漏层和/或栅堆叠，因为很有可能需要穿过第二源/漏层(还有可能需要穿过沟道层、栅堆叠)，这会造成不必要的电连接。为此，第一接触部可以通过从有源区顶部延伸至与第一源/漏层相接触的第一导电通道而与第一源/漏层电连接，和/或第二接触部可以通过从有源区顶部延伸至与栅堆叠相接触的第二导电通道而与栅堆叠电连接。
根据本公开的实施例，导电通道可以在有源区的顶部上从相应接触部的位置向着有源区的外周延伸，并继而竖直(向下)延伸，以便与第一源/漏层或栅堆叠(特别是其侧壁)相接触。这样，导电通道可以绕开有源区，在有源区的外侧通过与相应层的侧壁接触而与相应层形成电连接。
根据本公开的实施例，可以在有源区和栅堆叠的外周侧壁上形成隔离层，以避免有源区中的层以及栅堆叠与导电通道之间不期望的电连接。对于不希望与导电通道电连接的层，可以使其外侧壁相对于隔离层的表面向内凹入且因此该层被隔离层所覆盖，于是隔离层可以避免该层与导电通道相接触而形成电连接。另一方面，对于要与导电通道电连接的层，可以使其在至少部分区域穿透隔离层而露出(特别是其侧壁)，并因此与导电通道相接触而形成电连接。例如，这可以通过使该层至少在该部分区域中相对于其他层伸出来形成，这种情况下，隔离层可以在覆盖其他层的同时露出该层。
在第一接触部和第二接触部均设置于有源层顶部上的情况下，它们相应的第一导电通道和第二导电通道可以在不同区域中延伸，例如分处于彼此相对的两侧，以避免相互之间干扰。根据本公开的实施例，第一导电通道和第二导电通过可以通过相同的工艺来形成，并因此可以具有例如相同的材料和/或相同的尺寸(高度、厚度或宽度等)。
类似地，可以在有源区的顶部上形成电介质层，以避免在有源区顶部上形成的接触部与作为顶层的第二源/漏层之间不期望的电连接。这种电介质层例如可以结合下述的硬掩模层来提供。例如，第一接触部和/或第二接触部可以形成在电介质层上。根据本公开的实施例，到第二源/漏层的第三接触部可以形成为贯穿该电介质层以接触第二源/漏层。
这种半导体器件例如可以如下制造。
根据本公开的实施例，可以在衬底上依次形成第一源/漏层、沟道层、第二源/漏层。例如，这些层可以通过外延生长来形成。由于分别外延生长，至少一对相邻层之间可以具有清晰的晶体界面。另外，可以对各层分别进行掺杂，于是至少一对相邻层之间可以具有掺杂浓度界面。
对于第一源/漏层、沟道层和第二源/漏层(以及泄漏限制层或开态电流增强层，如果存在的话)的叠层，可以在其中限定有源区。例如，可以将它们选择性刻蚀为所需的形状。通常，有源区可以呈柱状，各层之间可以相对凹入或伸出以便与随后形成的导电通道之间形成期望的电接触，如上所述。然后，可以绕沟道层的至少部分外周形成栅堆叠。
另外，可以使沟道层的外周相对于第一、第二源/漏层的外周向内凹入，以便限定容纳栅堆叠的空间。例如，这可以通过选择性刻蚀来实现。这种情况下，栅堆叠可以嵌入该凹入中。
可以在该叠层和栅堆叠的外周形成隔离层，以封入不需要进行电连接的侧壁，而露出需要电连接的侧壁。然后，可以形成从叠层的顶部延伸至隔离层的表面上并因此与隔离层处露出的侧壁相接触的导电通道，并可以在叠层的顶部上形成与导电通道相接触的接触部。
由于叠层中各层以及栅堆叠之间可能需要相对凹入/伸出，为便于构图，可以在叠层的顶部上设置硬掩模层。该硬掩模层可以限定有源区的主体位置。可以通过对某一层进行选择性刻蚀来使该层相对凹入(从而其他层相对于该层相对伸出)。在后继工艺中，可以该硬掩模层的外周侧壁为基准，对于不需要相对伸出的层，可以使其外周侧壁相对于硬掩模层的外周侧壁向内凹入，而对于需要相对伸出的层，可以使其外周侧壁与硬掩模的外周侧壁基本共面。在形成隔离层时，同样可以该硬掩模层为掩模。这样，隔离层的外周侧壁也可以与硬掩模层的外周侧壁基本共面，且因此可以露出相对伸出的层的外周侧壁。
例如，可以利用硬掩模层作为掩模，来对叠层进行构图。之后，可以选择性刻蚀沟道层，使其外周相对于硬掩模层的外周向内侧凹入。在沟道层相对于硬掩模层外周的凹入中可以形成牺牲栅。在到第一源/漏层的第一接触部形成于叠层顶部上的情况下，第一源/漏层的至少一部分需要相对伸出。为此，例如可以在第一区域处形成第一遮挡层，以在第一区域处遮挡第一源/漏层的侧壁。在存在第一遮挡层的情况下，选择性刻蚀第一源/漏层和第二源/漏层，使其外周相对于硬掩模层的外周向内侧凹入。这样，在第一区域处，第一源/漏层相对于第二源/漏层伸出。在此，还使第一源/漏层在第一区域之外的其余区域处向内侧凹入，这主要是为了考虑以下形成到栅堆叠的第二导电通道的方便。之后可以去除第一遮挡层。在第一源/漏层和第二源/漏层相对于硬掩模层外周的凹入中可以形成第一部分隔离层。然后，可以进行替代栅工艺，将牺牲栅替换为栅堆叠。可以选择性刻蚀栅堆叠，使其相对于硬掩模层外周向内侧凹入。这样，在第一区域处，第一源/漏层也现对于栅堆叠伸出。在栅堆叠相对于硬掩模层外周的凹入内，进一步形成第二部分隔离层。于是，隔离层(第一部分隔离层+第二部分隔离层)将叠层和栅堆叠封入，除了在第一区域处露出第一源/漏层之外。之后，可以形成第一导电通道，该第一导电通道可以通过第一区域处，从而与第一区域处露出的第一源/漏层相接触。
在到栅堆叠的第二接触部形成于叠层顶部上的情况下，在选择性刻蚀栅堆叠之前，可以在第二区域处形成第二遮挡层，以遮挡栅堆叠的侧壁。这样，在选择性刻蚀栅堆叠之后，在第二区域处，栅堆叠可以相对于第一源/漏层和第二源/漏层伸出。之后，可以形成第二导电通道，该第二导电通道可以通过第二区域处，从而与第二区域处露出的栅堆叠相接触。
本公开可以各种形式呈现，以下将描述其中一些示例。
图1至17(c)示出了根据本公开实施例的制造半导体器件的流程的示意图。
如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。
在衬底1001中，可以形成阱区1001w。如果要形成p型器件，则阱区1001w可以是n型阱；如果要形成n型器件，则阱区1001w可以是p型阱。阱区1001w例如可以通过向衬底1001中注入相应导电类型掺杂剂(p型掺杂剂如B或In，或n型掺杂剂如As或P)且随后进行热退火来形成，掺杂浓度可以为约1E17-2E19cm-3。本领域存在多种方式来设置这种阱区，在此不再赘述。
如图2所示，在衬底1001上，可以通过例如外延生长，依次形成第一源/漏层1003、沟道层1005和第二源/漏层1007。这些都是半导体材料层。例如，沟道层1005可以包括不同于第一源/漏层1003和第二源/漏层1007的半导体材料如SiGe(Ge的原子百分比可以为约10-40％)，厚度为约10-100nm；第一源/漏层1003和第二源/漏层1007可以包括相同的半导体材料如Si，厚度为约10-50nm。当然，本公开不限于此。例如，沟道层1005可以包括与第一源/漏层1003或第二源/漏层1007相同的组分，但是组分含量不同的半导体材料(例如，都是SiGe，但是其中Ge的原子百分比不同)，只要沟道层1005相对于之下的第一源/漏层1003和之上的第二源/漏层1007具备刻蚀选择性。
在生长第一源/漏层1003、沟道层1005和第二源/漏层1007时，可以对它们进行原位掺杂，以将它们掺杂为所需的导电类型和掺杂浓度。例如，在形成n型FET的情况下，可以利用As或P等n型杂质将第一源/漏层1003和第二源/漏层1007掺杂为n型，掺杂浓度可以为约1E18-1E21cm-3；在形成p型FET的情况下，可以利用B或In等p型杂质将将第一源/漏层1003和第二源/漏层1007掺杂为p型，掺杂浓度可以为约1E18-2E20cm-3。沟道层1005可以未有意掺杂，或轻掺杂以调节器件阈值电压(Vt)。在形成隧穿FET的情况下，第一源/漏层1003和第二源/漏层1007可以被掺杂为相反的导电类型。当然，掺杂方式不限于原位掺杂，也可以通过离子注入等其他方式来进行。
在第二源/漏层1007上，可以形成硬掩模层。硬掩模层可以包括叠层结构，例如刻蚀停止层1009、第一子掩模层1011和第二子掩模层1015。在此，为了以下形成导电通道的方便，在第一子掩模层1011和第二子掩模层1015之间可以插入导电材料层1013。在此，第一子掩模层1011(和刻蚀停止层1009)为电介质材料如低k电介质材料，可以在之后用于其上方形成的接触部和导电通道等电连接部件与下方的器件之间的电隔离。例如，刻蚀停止层1009可以包括氧化物(例如，氧化硅)，厚度为约2-5nm，可以通过淀积或热氧化形成；第一子掩模层1011可以包括氮化物(例如，氮化硅)或低k电介质材料(例如，碳化硅基材料)，厚度为约10-100nm，可以通过淀积形成；导电材料层1013可以包括导电材料如金属硅化物(例如，含Co、Ni或Ti的硅化物)，厚度为约5-20nm，可以通过硅化反应形成；第二子掩模层1015可以包括氮化物，厚度为约10-100nm，可以通过淀积形成。
接下来，可以限定器件的有源区。例如，这可以如下进行。
如图3(a)和3(b)所示，可以在硬掩模层上形成光刻胶1017。通过光刻(曝光和显影)将光刻胶1017构图为所需形状(在该示例中，大致矩形)。如图3(a)中的俯视图所示，光刻胶1017限定的图案处于阱区1001w的范围内。当然，光刻胶1017的图案不限于矩形，而可以是其他各种合适的形状，例如圆形、椭圆形、方形等。
可以将光刻胶1017的图案随后转移到硬掩模层中，并继而转移到下方的半导体层中。具体地，如图4所示，可以构图后的光刻胶为掩模，依次对硬掩模层、第二源/漏层1007、沟道层1005和第一源/漏层1003进行选择性刻蚀如反应离子刻蚀(RIE)。在该示例中，刻蚀进行到衬底1001中(但并未进行到阱区1001w的底面处)，以便在衬底1001中开槽，从而随后在槽中形成浅槽隔离(STI)。刻蚀后第二源/漏层1007、沟道层1005和第一源/漏层1003形成柱状(在本示例中，截面为矩形的六面体柱状)，限定了有源区。RIE例如可以按大致垂直于衬底表面的方向进行，从而该柱状也大致垂直于衬底表面。之后，可以去除光刻胶1017。当前，有源区中各层的外周侧面与硬掩模层的外周侧壁基本上共面，在后继工艺中，还可以对有源区中层的形状按照需要进行调整(例如，使其侧壁凹入)。
在衬底1001中形成的槽中，可以填充电介质材料，以形成STI。例如，如图5(a)、5(b)和5(c)所示，可以在图4所示的结构上淀积氧化物，对氧化物进行平坦化处理例如化学机械抛光(CMP)(可以硬掩模层如第二子掩模层1015为停止层)，并回蚀(例如，湿法腐蚀、气相刻蚀、气相HF等)，来形成STI 1019。所形成的STI 1019围绕有源区，实现有源区之间的电隔离。在此，回蚀后STI 1019的顶面可以低于衬底1001的顶面，从而STI 1019可以露出部分阱区1001W。
然后，如图6(a)、6(b)和6(c)所示，可以使沟道层1005的外周侧壁相对于硬掩模层的外周侧壁凹入(在该示例中，沿大致平行于衬底表面的横向方向凹入)，以便随后可以在硬掩模层限定的范围内形成栅堆叠。这是有利的，因为可以硬掩模层的外周侧壁为基准来定义有源区中各层和栅堆叠的相对凹入/伸出。在一个示例中，这可以通过相对于第一源/漏层1003和第二源/漏层1007，进一步选择性刻蚀沟道层1005来实现。如上所述，由于沟道层1005与第一源/漏层1003和第二源/漏层1007之间的刻蚀选择性，可以实现这种选择性刻蚀。选择性刻蚀可以使用原子层刻蚀(Atomic Layer Etch，ALE)或者数字化刻蚀(DigitalEtch)的方法进行精确可控的刻蚀。
沟道层1005的外周相对于第一源/漏层1003和第二源/漏层1007的外周这种凹入有利于随后栅堆叠的形成。但是，本公开不限于此。沟道层1005的外周侧壁可以相对于硬掩模层的外周侧壁凹入(以便使用硬掩模层为基准)，但并不相对于第一源/漏层1003和第二源/漏层1007的外周侧壁凹入(例如，通过对第一源/漏层1003、沟道层1005和第二源/漏层1007进行大致相同程度的刻蚀)。这种情况下，也可以绕沟道层1005的外周形成栅堆叠。对于竖直型器件的栅堆叠形成，本领域存在多种方式，在此不再赘述。
在该示例中，不考虑各向异性，假定对沟道层1005的选择性刻蚀在各方向上基本上等同地进行。于是，刻蚀后沟道层1005仍然呈现基本矩形状，例如矩形的短边长度为w1、长边长度为w2。w1可以控制器件的静电学特性如短沟道效应等，w2可以限定器件宽度或者说能导通的电流量。
在沟道层1005相对于第一源/漏层1003和第二源/漏层1007的外周形成的凹入中，随后将形成栅堆叠。为避免后继处理对于沟道层1005造成影响或者在该凹入中留下不必要的材料从而影响后继栅堆叠的形成，可以在该凹入中填充一材料层以占据栅堆叠的空间(因此，该材料层可以称作“牺牲栅”)。例如，这可以通过在图6(a)、6(b)和6(c)所示的结构上淀积氮氧化物(例如，氮氧化硅)或碳化硅(不同于硬掩模层的材料，以便于后继进行选择性刻蚀)，然后对淀积的氮氧化物或碳化硅进行回蚀如RIE。可以以大致垂直于衬底表面的方向进行RIE，氮氧化物或碳化硅可仅留在凹入内，形成牺牲栅1021，如图7(a)和7(b)所示。这种情况下，牺牲栅1021可以基本上填满上述凹入。
接下来，可以对第一源/漏层1003、第二源/漏层1007的形状进行调整。在本示例中，到第一源/漏层1003的第一接触部将形成于有源区的顶部上，故而第一源/漏层1003的至少一部分要相对伸出。
为此，如图8(a)和8(b)所示，可以在第一源/漏层1003要相对伸出的区域(称为“第一区域”)处，形成第一遮挡层1023，以便遮挡第一源/漏层1003的侧壁。例如，可以通过侧墙(spacer)形成工艺(例如，共形淀积且随后沿竖直方向进行RIE)，在图7(a)和7(b)所示的结构中，在STI 1019上，绕相对于STI 1019的突出结构(1001w、1003、1021)的侧壁形成侧墙。例如，侧墙可以包括SiGe。在此，可以控制侧墙的形成高度，使其能够覆盖第一源/漏层1003的侧壁，但露出第二源/漏层1007的侧壁，例如侧墙的顶面位于沟道层1005的顶面和底面之间。然后，可以利用光刻胶遮蔽第一区域处的侧墙，而露出其余部分的侧墙。通过选择性刻蚀如RIE去除露出的侧墙部分，从而在第一区域处留下侧墙，形成第一遮挡层1023，之后可以去除光刻胶。
在该示例中，仅在图3(a)所示俯视图的下侧边缘处形成第一遮挡层1023(从而随后第一源/漏层1003可以在该处相对伸出)。但是，本公开不限于此。第一遮挡层1023可以遮蔽第一源/漏层1003的更多侧壁甚至全部侧壁。
然后，如图9(a)、9(b)和9(c)所示，可以使第一源/漏层1003和第二源/漏层1007的外周侧壁相对于硬掩模层的外周侧壁凹入。这可以通过选择性刻蚀第一源/漏层1003和第二源/漏层1007来实现。由于第一遮挡层1023的存在，第一源/漏层1003在第一区域处的侧壁并未凹入，并因此相对伸出。
在附图中，示出了刻蚀后第一源/漏层1003和第二源/漏层1007的外周侧壁相对于沟道层1005的外周侧壁仍然相对伸出。但是，本公开不限于此。例如，刻蚀后第一源/漏层1003和第二源/漏层1007的外周侧壁可以相对于沟道层1005的外周侧壁基本上一致或者甚至相对凹入。为避免对沟道层1005的损坏，对于第一源/漏层1003和第二源/漏层1007的刻蚀配方可以选择为基本不影响沟道层1005。
另外，在该示例中，由于衬底1001与第一源/漏层1003和第二源/漏层1007包括相同的材料(Si)，因此衬底1001也可以被刻蚀。在此，刻蚀没有进行到阱区1001w的底部。
接着，如图10(a)、10(b)和10(c)所示，可以通过选择性刻蚀如RIE，去除第一遮挡层1023。可以清楚地看出，在第一区域处，第一源/漏层1003的侧壁由于仍然保持与硬掩模层的外周侧壁大致共面，从而相对于第二源/漏层1007的外周侧壁伸出。
另外，为了改善电接触特性，可以在第一源/漏层1003、第二源/漏层1007的表面上形成金属硅化物。例如，可以图10(a)、10(b)和10(c)所示的结构上，通过淀积例如化学气相淀积(CVD)、原子层外延(ALE)、物理气相淀积(PVD)等，形成金属层如Ni或NiPt，并进行退火以发生硅化反应，从而生成金属硅化物如NiPtSi。之后，可以去除未反应的金属层。
在对第一源/漏层1003、第二源/漏层1007的形状进行调整之后，可以进行替代栅工艺。为便于替代栅工艺的进行，可以将硬掩模层下方的空隙填满(避免栅堆叠形成在这些空隙中)。为此，如图11(a)和11(b)所示，可以通过在图10(a)、10(b)和10(c)所示所示的结构上，淀积电介质层，特别是低k电介质层如低k碳化硅，且然后进行回蚀来形成隔离层1025。回蚀可以通过沿竖直方向进行RIE来进行，这样隔离层1025可以留于硬掩模层下方，且外周侧壁可以与硬掩模层的外周侧壁保持基本共面。于是，第二源/漏层1007的侧壁均被隔离层1025所覆盖，第一源/漏层1003在第一区域处的侧壁露出，其余区域处的侧壁被隔离层1025所覆盖。
之后，可以进行替代栅工艺。例如，如图12(a)和12(b)所示，可以通过选择性刻蚀，去除牺牲栅1021，以释放该凹入中的空间，并在所释放的空间中形成栅堆叠。具体地，可以在图11(a)和11(b)所示的结构(去除牺牲栅1021)上依次淀积栅介质层1027和栅导体层1029，并对所淀积的栅导体层1029(以及可选地栅介质层1027)进行回蚀。回蚀可以通过沿竖直方向进行RIE来进行。于是，栅堆叠可以留于硬掩模层下方，其外周侧壁可以与硬掩模层的外周侧壁基本共面。例如，栅介质层1027可以包括高k栅介质如HfO2；栅导体层1029可以包括金属栅导体。另外，在栅介质层1027和栅导体层1029之间，还可以形成功函数调节层。在形成栅介质层1027之前，还可以形成例如氧化物的界面层。
由于当前在第一区域处第一源/漏层1003和栅堆叠特别是栅导体层1029的侧壁基本共面(参见图12(b)中左侧侧壁处)，因此在形成到第一源/漏层1003的第一导电通道时，该第一导电通道也会与栅导体层1029相接触。为避免这种情况，可以至少在第一区域处使栅堆叠特别是栅导体层1029的侧壁相对凹入。为此，如图13(a)和13(b)所示，可以形成第二遮挡层1031，该第二遮挡层1031形成在不同于第一区域的第二区域处，从而至少在第一区域处露出栅堆叠的侧壁。例如，可以通过侧墙形成工艺，在图12(a)和12(b)所示的结构中，在STI 1019上，绕相对于STI1019的突出结构(隔离层、1001w、栅堆叠、硬掩模层)的侧壁形成侧墙。例如，侧墙可以包括氮化物。另外，在形成侧墙之前，可以形成一刻蚀停止层，如氧化物薄层(图中未示出)。
在该示例中，第二遮挡层1031在第一区域处露出栅堆叠。但是，本公开不限于此。第二遮挡层1031可以露出栅堆叠的更多侧壁。
然后，如图14(a)和14(b)所示，可以使栅堆叠的外周侧壁相对于硬掩模层的外周侧壁凹入。这可以通过回蚀栅介质层1027和栅导体层1029来实现。之后，可以去除第二遮挡层1031。在此，在去除第二遮挡层1031时，可以停止于上述氧化物的刻蚀停止层，然后再去除该氧化物刻蚀停止层。这样，氮化物的第二子掩模层1015可以得到保留。
由于第二遮挡层1031的设置，至少在第一区域处，栅堆叠的侧壁凹入(参见图14(b)中虚线圈处)，从而在第一区域处，第一源/漏层1003相对于栅堆叠伸出。另外，在第二区域处，由于第二遮挡层1031的存在，栅堆叠并未凹入，并因此相对伸出，以便随后与到栅堆叠的第二导电通道相接触。
在回蚀栅堆叠之后，在由于回蚀而产生的空间(参见图14(b)中虚线圈处)中，可以进一步填充电介质材料。该电介质材料可以与隔离层1025中的电介质材料相同，因此在附图中不再区分这两者。
由于上述工艺，在隔离层1019上方形成了由硬掩模层限定的突出结构。该突出结构的外周大部分被隔离层所覆盖。在该隔离层的表面上随后可以形成导电通道。在第一区域处，第一源/漏层1003相对于第二源/漏层1007和栅堆叠伸出；而且，在第二区域处，栅堆叠相对于第一源/漏层1003和第二源/漏层1007伸出。这些伸出部分的侧壁与硬掩模层的侧壁基本共面，且露于隔离层1025的表面处。这样，随后在隔离层1025的表面处形成的导电通道可以与这些伸出部分的侧壁相接触。
如图15(a)和15(b)所示，通过导电材料如金属(例如，W和/或Co)或金属硅化物(例如，Ni和/或Pt的硅化物)，例如通过侧墙形成工艺并结合光刻，在隔离层的表面上形成导电通道1033。导电通道1033可以分别形成于第一区域处和第二区域处，以便分别与第一区域处露出的第一源/漏层1033以及第二区域处露出的栅堆叠相接触。在此，可以在图15(b)的左右两侧(对应于图3(a)的俯视图中的上下两侧边缘)处分别形成导电通道1033。这两处的导电通道分别与第一源/漏层1033、栅堆叠(特别是其中的栅导体层1029)的侧壁相接触。另外，导电通道1033与导电材料层1013的侧壁相接触。
根据其他实施例，导电通道1033可以具有应力，用于调节器件性能。例如，对于n型器件，导电通道1033可以具有压应力，以在沟道层1005中产生拉应力；对于p型器件，导电通道1033可以具有拉应力，以在沟道层1005中产生压应力。
然后，可以对导电材料层1013进行构图，以实现所需的电隔离。例如，可以在图3(a)的俯视图中，沿着AA′线，将导电材料层1013切断。这可以通过(利用切断掩模)依次对第二子掩模层1015和导电材料层1013进行选择性刻蚀如RIE来实现。如图16(a)和16(b)所示，通过这种切断，导电材料层1013和导电通道1033分别形成彼此分离开的两个导电通道：其中之一与第一源/漏层1003相接触，另一个与栅堆叠(特别是其中的栅导体层1029)相接触。
然后，可以如图17(a)、17(b)和17(c)所示，在图16(a)和16(b)所示的结构上形成层间电介质层1035(图17(c)中为清楚起见，并未示出所有的层，特别是层间电介质层1035)。例如，可以淀积氧化物并对其进行平坦化如CMP来形成层间电介质层1021。在层间电介质层1021中，可以形成接触部1035、1037和1039。这些接触部可以通过刻蚀孔洞，并在其中填充导电材料如金属来形成。接触部1035竖直延伸至第二源/漏层1007，以形成到第二源/漏层1007的电连接。接触部1037通过导电材料层1013和导电通道1033而与第一源/漏层1003电连接，接触部1039通过导电材料层1013和导电通道1033而与栅堆叠(特别是其中的栅导体层1029)电连接。
在该示例中，接触部1035、1037和1039大致沿着有源区的纵向(矩形有源区的长边方向)排列成一行，以便在保证它们间距的同时尽量多地与有源区的主体相交迭从而更多地节省面积。
在该示例中，接触部1037和1039均形成于有源区的顶部上。但是，本公开不限于此。例如，接触部1037和1039中仅一个形成于有源区的顶部上，另一个可以如常规技术中那样在横向上偏移。当然，接触部1035一般地均形成在第二源/漏层1007上方。
另外，在上述实施例中，分别形成到第一源/漏层、第二源/漏层和栅堆叠的电连接。但是，本公开不限于此。某些层可以共享电连接。例如，栅堆叠可以与第一源/漏层、第二源/漏层之一连接在一起(此种情况下该器件可以用作二极管)。例如，当栅堆叠可以与第一源/漏层电连接时，没有必要进行以上结合图13(a)-14(b)描述的操作。总之，可以根据所要形成的电连接，适当地调整层的侧壁之间的相对凹入/伸出关系。这种相对凹入/伸出的调整，可以通过遮蔽一部分侧壁(从而相对伸出)，并选择性刻蚀另一部分侧壁(从而相对凹入)来进行。
根据本公开实施例的半导体器件可以应用于各种电子设备。例如，通过集成多个这样的半导体器件以及其他器件(例如，其他形式的晶体管等)，可以形成集成电路(IC)，并由此构建电子设备。因此，本公开还提供了一种包括上述半导体器件的电子设备。电子设备还可以包括与集成电路配合的显示屏幕以及与集成电路配合的无线收发器等部件。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。
根据本公开的实施例，还提供了一种芯片系统(SoC)的制造方法。该方法可以包括上述制造半导体器件的方法。具体地，可以在芯片上集成多种器件，其中至少一些是根据本公开的方法制造的。
在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。
以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。

Claims (24)

1.一种竖直型半导体器件，包括：
设于衬底上的竖直有源区，包括依次叠置的第一源/漏层、沟道层和第二源/漏层；
绕沟道层的至少部分外周形成的栅堆叠；以及
以下中的至少一个：
针对第一源/漏层的第一电连接部件，包括设于有源区顶面上方的第一接触部以及与第一接触部相接触、且从有源区顶面上方延伸至与第一源/漏层的至少部分侧壁相接触的第一导电通道，其中，在竖直方向上，第一接触部与第二源/漏层至少部分地交迭；以及
针对栅堆叠的第二电连接部件，包括设于有源区顶面上方的第二接触部以及与第二接触部相接触、且从有源区顶面上方延伸至与栅堆叠中栅导体层的至少部分侧壁相接触的第二导电通道，其中，在竖直方向上，第二接触部与第二源/漏层至少部分地交迭。
2.根据权利要求1所述的竖直型半导体器件，还包括：
设于有源区顶部上的针对第二源/漏层的第三接触部，其中第三接触部竖直延伸以与第二源/漏层相接触。
3.根据权利要求1或2所述的竖直型半导体器件，还包括：
在有源区顶部形成的电介质层，其中第一电连接部件和第二电连接部件中所述至少一个的相应第一接触部和/或第二接触部形成在电介质层上，第三接触部形成为贯穿电介质层。
4.根据权利要求3所述的竖直型半导体器件，其中，第一电连接部件和第二电连接部件中所述至少一个的相应第一导电通道和/或第二导电通道在电介质层上延伸。
5.根据权利要求2所述的竖直型半导体器件，其中，第一电连接部件和第二电连接部件中所述至少一个的相应第一接触部和/或第二接触部以及第三接触部在有源区的顶部上沿着有源区的纵向延伸方向排列。
6.根据权利要求1或2所述的竖直型半导体器件，还包括：
在第一源/漏层、第二源/漏层以及栅堆叠的外周侧壁上设置的隔离层，
其中，以下至少之一成立：
第一导电通道从有源区顶面上方延伸至隔离层上，其中，在第一区域中，第一源/漏层穿过隔离层而与第一导电通道相接触；以及
第二导电通道从有源区顶面上方延伸至隔离层上，其中，在第二区域中，栅堆叠穿过隔离层而与第二导电通道相接触。
7.根据权利要求6所述的竖直型半导体器件，其中，
隔离层被形成为在竖直方向上具有平坦的表面，以及
以下至少之一成立：
在第一区域处，第一源/漏层的外周相对于第二源/漏层的外周以及栅堆叠的外周向外侧伸出，以便在隔离层的所述表面处露出；以及
在第二区域处，栅堆叠的外周相对于第一源/漏层的外周以及第二源/漏层的外周向外侧伸出，以便在隔离层的所述表面处露出。
8.根据权利要求7所述的竖直型半导体器件，其中，在竖直方向上，第一区域处露出的第一源/漏层的侧壁和/或第二区域处露出的栅堆叠的侧壁与所述表面共面。
9.根据权利要求1所述的竖直型半导体器件，其中，第一电连接部件和第二电连接部件中所述至少一个的相应第一导电通道和/或第二导电通道各自包括：
设于有源层顶部上的水平导电通道部分；以及
与水平导电通道部分相接触的竖直导电通道部分。
10.根据权利要求9所述的竖直型半导体器件，其中，竖直导电通道部分呈侧墙形式。
11.根据权利要求9所述的竖直型半导体器件，其中，第一导电通道的竖直导电通道部分与第二导电通道的竖直导电通道部分分别设置于有源区外周的相对两侧上。
12.根据权利要求6所述的竖直型半导体器件，其中，隔离层包括低k材料。
13.根据权利要求6所述的竖直型半导体器件，其中，隔离层包括含碳的硅化物或碳化硅。
14.根据权利要求1所述的竖直型半导体器件，其中，第一电连接部件和第二电连接部件中所述至少一个的相应第一导电通道和/或第二导电通道包括金属硅化物。
15.根据权利要求1或2所述的竖直型半导体器件，其中，第一导电通道和/或第二导电通道为包含W和/或Co的金属或包含Ni和/或Pt的硅化物。
16.根据权利要求1或2所述的竖直型半导体器件，其中，第一导电通道和/或第二导电通道具有应力。
17.根据权利要求16所述的竖直型半导体器件，其中，所述竖直型半导体器件是n型FET，第一导电通道和/或第二导电通道具有压应力；或者，所述竖直型半导体器件是p型FET，第一导电通道和/或第二导电通道具有拉应力。
18.一种制造竖直型半导体器件的方法，包括：
在衬底上形成第一源/漏层、沟道层、第二源/漏层依次叠置而成的叠层；
将所述叠层构图为预定形状；
绕沟道层的至少部分外周形成栅堆叠；
在所述叠层和栅堆叠的外周上形成隔离层；
在所述叠层的顶部上且在隔离层的表面上形成导电通道，其中所述预定形状和/或所形成的栅堆叠使得第一源/漏层或栅堆叠穿过隔离层而与导电通道相接触；以及
在所述叠层的顶部上形成与导电通道相接触的接触部。
19.根据权利要求18所述的方法，其中，形成两个导电通道，即第一导电通道和第二导电通道，其中所述预定形状和/或所形成的栅堆叠使得在第一区域处第一源/漏层穿过隔离层而与第一导电通道相接触，且在第二区域处栅堆叠穿过隔离层而与第二导电通道相接触。
20.根据权利要求18所述的方法，其中，
将所述叠层构图为预定形状包括至少对第二源/漏层进行选择性刻蚀使得至少在第一区域处第一源/漏层相对于第二源/漏层伸出，且形成栅堆叠包括将栅堆叠构图为至少在第一区域处第一源/漏层相对于栅堆叠伸出；或者
形成栅堆叠包括将栅堆叠构图为至少在第二区域处相对于第一源/漏层和第二源/漏层伸出。
21.根据权利要求18所述的方法，其中，形成导电通道包括：
在所述叠层的顶部上形成水平导电通道部分；以及
以侧墙的形式，在隔离层的侧壁上形成与水平导电通道部分相接触的竖直导电通道部分。
22.根据权利要求19所述的方法，其中，
形成所述叠层还包括在第二源/漏层上设置硬掩模层，
隔离层的侧壁与硬掩模层的外周表面共面，
在第一区域处，第一源/漏层的侧壁与硬掩模层的外周表面共面，且栅堆叠和第二源/漏层的侧壁相对于硬掩模层的外周表面凹进，
在第二区域处，栅堆叠的侧壁与硬掩模层的外周表面共面，且第二源/漏层的侧壁和第一源/漏层的侧壁相对于硬掩模层的外周表面凹进。
23.一种电子设备，包括如权利要求1至17中任一项所述的竖直型半导体器件。
24.根据权利要求23所述的电子设备，其中，所述电子设备包括智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源。
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