KR102422240B1 - 집적회로 소자 및 그 제조 방법 - Google Patents

집적회로 소자 및 그 제조 방법 Download PDF

Info

Publication number
KR102422240B1
KR102422240B1 KR1020160064936A KR20160064936A KR102422240B1 KR 102422240 B1 KR102422240 B1 KR 102422240B1 KR 1020160064936 A KR1020160064936 A KR 1020160064936A KR 20160064936 A KR20160064936 A KR 20160064936A KR 102422240 B1 KR102422240 B1 KR 102422240B1
Authority
KR
South Korea
Prior art keywords
section
compound semiconductor
integrated circuit
circuit device
layer
Prior art date
Application number
KR1020160064936A
Other languages
English (en)
Other versions
KR20170133749A (ko
Inventor
미르코 칸토로
루케 마리아 톨레다누
허연철
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020160064936A priority Critical patent/KR102422240B1/ko
Priority to US15/350,686 priority patent/US10020396B2/en
Priority to CN201710383517.7A priority patent/CN107437543B/zh
Publication of KR20170133749A publication Critical patent/KR20170133749A/ko
Priority to US16/003,959 priority patent/US10461187B2/en
Application granted granted Critical
Publication of KR102422240B1 publication Critical patent/KR102422240B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02603—Nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/30604—Chemical etching
    • H01L21/30612—Etching of AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0676—Nanowires or nanotubes oriented perpendicular or at an angle to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/0843—Source or drain regions of field-effect devices
    • H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1037—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure and non-planar channel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/207—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds further characterised by the doping material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/413—Nanosized electrodes, e.g. nanowire electrodes comprising one or a plurality of nanowires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66522—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with an active layer made of a group 13/15 material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

집적회로 소자는 기판의 주면으로부터 주면에 수직인 제1 방향으로 연장되고 제1 섹션 및 제2 섹션이 제1 방향을 따라 교대로 배열된 화합물 반도체 나노와이어와, 제1 섹션을 덮는 게이트 전극과, 제1 섹션과 게이트 전극과의 사이에 개재된 게이트 유전막을 포함한다. 화합물 반도체 나노와이어에서 제1 섹션 및 제2 섹션은 조성은 동일하고 결정 상은 서로 다르다.

Description

집적회로 소자 및 그 제조 방법 {Integrated circuit device and method of manufacturing the same}
본 발명의 기술적 사상은 집적회로 소자 및 그 제조 방법에 관한 것으로, 특히 화합물 반도체 나노와이어를 포함하는 집적회로 소자 및 그 제조 방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 스트레인드 채널, 고유전막, 금속 게이트 등 다양한 재료를 사용하여 트랜지스터의 성능을 향상시키기 위한 노력이 있어 왔다. 그러나, 트랜지스터의 게이트 길이가 점차 짧아지면서 보다 정밀하게 제어된 게이트 길이를 제공함으로써 최적의 신뢰성 및 성능을 구현할 수 있는 새로운 구조를 가지는 집적회로 소자를 개발할 필요가 있다.
본 발명의 기술적 사상이 이루고자 하는 기술적 과제는 정밀하게 제어된 게이트 길이를 가지는 트랜지스터를 제공함으로써 최적의 신뢰성 및 성능을 구현할 수 있는 집적회로 소자를 제공하는 것이다.
본 발명의 기술적 사상이 이루고자 하는 다른 기술적 과제는 정밀하게 제어된 게이트 길이를 가지는 트랜지스터를 저단가의 단순화된 공정으로 제조할 수 있는 집적회로 소자의 제조 방법을 제공하는 것이다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자는 주면을 가지는 기판과, 상기 주면으로부터 상기 주면에 수직인 제1 방향으로 연장된 화합물 반도체 나노와이어로서, 조성은 동일하고 결정 상(crystal phase)은 서로 다른 제1 섹션(section) 및 제2 섹션이 상기 제1 방향을 따라 교대로 배열된 상기 화합물 반도체 나노와이어와, 상기 제1 섹션을 덮는 게이트 전극과, 상기 제1 섹션과 상기 게이트 전극과의 사이에 개재된 게이트 유전막을 포함한다.
본 발명의 기술적 사상에 의한 일 양태에 따른 집적회로 소자의 제조 방법에서는 기판의 주면으로부터 상기 주면에 수직인 제1 방향으로 연장되고, 서로 동일한 조성 및 서로 다른 결정 상을 가지는 제1 섹션 및 제2 섹션이 상기 제1 방향을 따라 교대로 배열된 화합물 반도체 나노와이어를 형성한다. 상기 화합물 반도체 나노와이어에서 상기 제1 섹션 및 상기 제2 섹션 중 상기 제1 섹션만을 선택적으로 식각하여 폭이 감소된 제1 섹션을 형성하는 동시에 상기 폭이 감소된 제1 섹션을 중심으로 그 양 끝에 하나씩 접해 있는 한 쌍의 제2 섹션에 의해 수직 길이가 한정되는 공간을 마련한다. 상기 공간 내에 게이트 유전막 및 게이트 전극을 형성한다.
본 발명의 기술적 사상에 의한 집적회로 소자는 숏 채널 효과 및 소비 전력을 크게 줄일 수 있는 화합물 반도체 나노와이어를 채널로 이용하는 트랜지스터를 포함한다. 따라서, 빠른 캐리어 이동 속도로 인해 실리콘 반도체의 한계를 뛰어넘을 수 있는 차세대 집적회로 소자를 제공할 수 있다. 또한, 나노와이어 내에서 ZB (zinc-blende) 결정 상 (crystal phase) 및 WZ (wurtzite) 결정 상이 규칙적으로 배열된 결정 상 초구조(crystal phase superstructure)를 이용하여 자기정렬 방식으로 정밀하게 제어된 게이트 길이를 제공함으로써, 집적회로 소자 내에서 게이트 길이의 산포에 따른 성능 열화 등과 같은 문제를 방지할 수 있고, 최적의 신뢰성 및 성능을 구현할 수 있다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 2a 내지 도 2c는 본 발명의 기술적 사상에 의한 예시적인 실시예들에 따른 집적회로 소자의 일부 구성들에 대한 다양한 변형예들을 설명하기 위한 단면도들이다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 7a는 집적회로 소자의 주요 구성을 도시한 레이아웃이고, 도 7b는 도 7a의 B - B' 선 단면도이고, 도 7c는 도 7a의 C - C' 선 단면도이다.
도 8a 내지 도 8i는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 10a 내지 도 15b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 10a, 도 11a, ..., 도 15a는 도 7a의 B - B' 선 단면에 대응하는 부분의 단면도들이고, 도 10b, 도 11b, ..., 도 15b는 도 7a의 C - C' 선 단면에 대응하는 부분의 단면도들이다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 전자 시스템의 블록 다이어그램이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예들을 상세히 설명한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고, 이들에 대한 중복된 설명은 생략한다.
도 1은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 1을 참조하면, 집적회로 소자(100)는 주면(110M)을 가지는 기판(110)과, 상기 기판(110)의 주면(110M)으로부터 상기 주면(110M)에 수직인 제1 방향 (Z 방향)으로 길게 연장된 화합물 반도체 나노와이어(120)를 포함한다. 본 명세서에서, "나노와이어(nanowire)"라 함은 약 10 nm 이하의 직경을 가지는 3 차원 구조체를 의미할 수 있다.
상기 기판(110)의 주면(110M)은 {111} 결정 면 (crystal plane)을 가진다.
상기 화합물 반도체 나노와이어(120)는 기판(110)으로부터 제1 섹션(section)(122) 및 제2 섹션(126)이 제1 방향 (Z 방향)을 따라 교대로 배열된 구조를 가진다. 상기 제1 섹션(122) 및 제2 섹션(126)은 조성은 서로 동일하고, 결정 상(crystal phase)은 서로 다르다.
상기 화합물 반도체 나노와이어(120)는 III-V 족 물질로 이루어질 수 있다. 일부 실시예들에서, 상기 화합물 반도체 나노와이어(120)는 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물 반도체로 이루어질 수 있다. 상기 제1 섹션(122) 및 제2 섹션(126)은 동일한 조성을 가지는 III-V 족 물질로 이루어지되, 결정 상이 서로 다른 구조를 가질 수 있다.
상기 화합물 반도체 나노와이어(120)는 ZB 결정 상 및 WZ 결정 상이 교대로 규칙적으로 배열된 결정상 초구조 (crystal phase superstructure)로 이루어질 수 있다. 일부 실시예들에서, 상기 제1 섹션(122) 및 제2 섹션(126)은 ZB (zinc-blende) 결정 상 및 WZ (wurtzite) 결정 상 중에서 선택되는 서로 다른 결정 상을 가질 수 있다. 일 예에서, 상기 제1 섹션(122)은 WZ 결정 상을 가지고, 상기 제2 섹션(126)은 ZB 결정 상을 가질 수 있다. 다른 예에서, 상기 제1 섹션(122)은 ZB 결정 상을 가지고, 상기 제2 섹션(126)은 WZ 결정 상을 가질 수 있다.
일부 실시예들에서, 상기 화합물 반도체 나노와이어(120)는 GaAs, GaP, InP, InAs, InSb, GaSb, InGaP, InGaAs, InGaSb, GaAsSb, 또는 GaAsP로 이루어질 수 있다.
도 1에는 상기 화합물 반도체 나노와이어(120)가 1 개의 제1 섹션(122)과, 상기 제1 섹션(122)을 중심으로 상기 제1 섹션(122)의 양 끝에 하나씩 접해 있는 한 쌍의 제2 섹션(126)을 포함하는 것으로 예시되었으나, 본 발명의 기술적 사상은 도 1에 예시한 바에 한정되지 않는다. 예를 들면, 상기 화합물 반도체 나노와이어(120)는 복수의 제1 섹션(122) 및 복수의 제2 섹션(126)을 포함할 수 있으며, 상기 복수의 제1 섹션(122) 및 복수의 제2 섹션(126)은 상기 화합물 반도체 나노와이어(120)의 길이 방향 (Z 방향)을 따라 1 개씩 교대로 배치될 수 있다.
상기 화합물 반도체 나노와이어(120)에서, 상기 제1 섹션(122)은 기판(110)의 주면(110M)과 평행한 제2 방향, 예를 들면 X 방향을 따라 제1 폭(W1)을 가질 수 있다. 그리고, 상기 제2 섹션(126)은 상기 제2 방향을 따라 상기 제1 폭(W1)보다 더 큰 제2 폭(W2)을 가질 수 있다. 일부 실시예들에서, 상기 제1 폭(W1)은 약 5 ∼ 10 nm일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상기 제1 섹션(122)의 주위에는 상기 제1 섹션(122)을 포위하는 게이트 전극(GE1)이 형성되어 있다. 상기 화합물 반도체 나노와이어(120)에서, 제1 섹션(122)과 상기 게이트 전극(GE1)과의 사이에는 게이트 유전막(134)이 개재되어 있다. 상기 제1 섹션(122)은 상기 게이트 전극(GE1)을 포함하는 트랜지스터(TR1)의 수직 채널 영역(CH1)을 제공할 수 있다.
도 2a 내지 도 2c는 본 발명의 기술적 사상에 의한 예시적인 실시예들에 따른 집적회로 소자의 일부 구성들에 대한 다양한 변형예들을 설명하기 위한 도면들로서, 도 1의 II - II' 선 단면에 대응하는 부분의 예시적인 구성들을 도시한 확대 단면도들이다.
일부 실시예들에서, 도 2a에 예시한 바와 같이, 집적회로 소자(100)에서 트랜지스터(TR1)의 수직 채널 영역(CH1)을 제공하는 제1 섹션(122)은 단면 형상이 원형일 수 있다. 이에 따라, 상기 제1 섹션(122)을 포위하는 게이트 유전막(122) 및 게이트 전극(GE1)은 각각 환형(annular)의 단면 형상을 가질 수 있으며, 이에 따라 GAA (Gate-All-Around) 구조의 트랜지스터를 제공할 수 있다.
다른 일부 실시예들에서, 도 2b 및 도 2c에 예시한 바와 같이, 집적회로 소자(100)에서 트랜지스터(TR1)의 수직 채널 영역(CH1)을 제공하는 제1 섹션(122)은 단면 형상이 다양한 육각형 형상을 가질 수 있다. 이에 따라, 상기 제1 섹션(122)을 포위하는 게이트 유전막(122) 및 게이트 전극(GE1)은 각각 상기 제1 섹션(122)의 단면 형상에 대응하는 육각형 단면 형상을 가질 수 있으며, 이에 따라 GAA 구조의 트랜지스터를 제공할 수 있다.
도 2a 내지 도 2c에서는 수직 채널 영역(CH1)을 제공하는 제1 섹션(122)의 단면 형상이 원형 또는 육각형 형상을 가지는 경우를 예시하였으나, 본 발명의 기술적 사상은 이들에 한정되지 않는다. 예를 들면, 상기 제1 섹션(122)은 사각형 등 다양한 다각형 형상을 가지거나 타원형 형상을 가질 수도 있다.
다시 도 1을 참조하면, 기판(110)에는 주면(110M)으로부터 기판(110) 내부에 형성된 소스 영역(110S)을 포함한다. 상기 소스 영역(110S)은 제1 도판트로 도핑된 불순물 영역으로 이루어질 수 있다.
상기 화합물 반도체 나노와이어(120)에 포함된 복수의 제2 섹션(126) 중 기판(110)으로부터 더 먼 제2 섹션(126)의 적어도 일부 영역에는 드레인 영역(126D)이 형성되어 있다. 상기 드레인 영역(126D)은 제2 도판트로 도핑된 불순물 영역으로 이루어질 수 있다.
일부 실시예들에서, 상기 소스 영역(110S) 및 드레인 영역(126D)은 각각 약 1017 원자/cm3 이상의 도핑 농도를 갖는 불순물 영역으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 일부 실시예들에서, 상기 소스 영역(110S) 및 드레인 영역(126D)은 N 형 도핑 영역 또는 P 형 도핑 영역일 수 있다.
상기 소스 영역(110S) 내에 도핑된 제1 도판트와 상기 드레인 영역(126D) 내에 도핑된 제2 도판트는 기판(110) 및 제2 섹션(126) 각각의 구성 물질에 따라 다양하게 선택될 수 있다. 일부 실시예들에서, 기판(110) 및 제2 섹션(126) 각각의 구성 물질에 따라, 제1 도판트 및 제2 도판트는 각각 도너(donor) 또는 억셉터(acceptor)로서 작용할 수 있는 원소들, 예를 들면 Be, Mg, Zn, Cd, C, Si, Ge, Sn, S, Se 및 Te 중에서 선택될 수 있다.
일부 실시예들에서, 상기 소스 영역(110S) 내에 도핑된 제1 도판트와 상기 드레인 영역(126D) 내에 도핑된 제2 도판트는 서로 다른 원소로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 소스 영역(110S) 내에 도핑된 제1 도판트와 상기 드레인 영역(126D) 내에 도핑된 제2 도판트는 서로 동일한 원소로 이루어질 수 있다.
일부 실시예들에서, 상기 수직 채널 영역(CH1)을 제공하는 제1 섹션(122)은 상기 소스 영역(110S) 및 드레인 영역(126D)에서의 도핑 타입과 반대의 도핑 타입을 가질 수 있다. 예를 들면, 상기 소스 영역(110S) 및 드레인 영역(126D)의 도핑 타입이 N 형인 경우, 상기 제1 섹션(122)의 도핑 타입은 P 형일 수 있다. 또는, 상기 소스 영역(110S) 및 드레인 영역(126D)의 도핑 타입이 P 형인 경우, 상기 제1 섹션(122)의 도핑 타입은 N 형일 수 있다. 다른 일부 실시예들에서, 상기 수직 채널 영역(CH1)을 제공하는 제1 섹션(122)은 도핑되지 않은 재료로 이루어질 수 있다.
상기 기판(110)은 Si 또는 Ge와 같은 반도체, 또는 SiGe, SiC, GaAs, InAs, 또는 InP와 같은 화합물 반도체를 포함할 수 있다. 일부 실시예들에서, 상기 기판(110)은 III-V 족 물질 및 IV 족 물질 중 적어도 하나로 이루어질 수 있다. 상기 III-V 족 물질은 적어도 하나의 III 족 원소와 적어도 하나의 V족 원소를 포함하는 2 원계, 3 원계, 또는 4 원계 화합물일 수 있다. 상기 III-V 족 물질은 III 족 원소로서 In, Ga 및 Al 중 적어도 하나의 원소와, V 족 원소로서 As, P 및 Sb 중 적어도 하나의 원소를 포함하는 화합물일 수 있다. 예를 들면, 상기 III-V 족 물질은 InP, InzGa1 - zAs (0 ≤ z ≤ 1), 및 AlzGa1 - zAs (0 ≤ z ≤ 1)로부터 선택될 수 있다. 상기 2 원계 화합물은, 예를 들면 InP, GaAs, InAs, InSb 및 GaSb 중 어느 하나일 수 있다. 상기 3 원계 화합물은 InGaP, InGaAs, AlInAs, InGaSb, GaAsSb 및 GaAsP 중 어느 하나일 수 있다. 상기 IV 족 물질은 Si 또는 Ge일 수 있다. 그러나, 본 발명의 기술적 사상에 의한 집적회로 소자에서 사용 가능한 III-V 족 물질 및 IV 족 물질이 상기 예시한 바에 한정되는 것은 아니다.
일부 실시예들에서, 상기 게이트 유전막(134)은 수직 채널 영역(CH1)을 제공하는 제1 섹션(122)에 접하는 인터페이스막(interfacial layer)과, 상기 인터페이스막을 덮는 고유전막을 포함할 수 있다. 상기 인터페이스막은 상기 제1 섹션(122)의 표면을 산화시켜 얻어질 수 있다. 상기 인터페이스막은 유전율이 9 이하인 저유전 물질층, 예를 들면 실리콘 산화막, 실리콘 산질화막, Ga 산화막, Ge 산화막, 또는 III-V 족 물질의 산화물로 이루어질 수 있다. 일부 실시예들에서, 상기 인터페이스막은 생략될 수 있다. 이 경우, 상기 게이트 유전막(134)은 고유전막 만으로 이루어질 수 있다.
일부 실시예들에서, 상기 게이트 유전막(134)을 구성하는 고유전막은 실리콘 산화막보다 유전 상수가 더 큰 물질로 이루어질 수 있다. 예를 들면, 상기 고유전막(134)은 약 10 내지 25의 유전 상수를 가질 수 있다. 상기 고유전막은 하프늄 산화물 (hafnium oxide), 하프늄 산질화물 (hafnium oxynitride), 하프늄 실리콘 산화물 (hafnium silicon oxide), 란타늄 산화물 (lanthanum oxide), 란타늄 알루미늄 산화물 (lanthanum aluminum oxide), 지르코늄 산화물 (zirconium oxide), 지르코늄 실리콘 산화물 (zirconium silicon oxide), 탄탈륨 산화물 (tantalum oxide), 티타늄 산화물 (titanium oxide), 바륨 스트론튬 티타늄 산화물 (barium strontium titanium oxide), 바륨 티타늄 산화물 (barium titanium oxide), 스트론튬 티타늄 산화물 (strontium titanium oxide), 이트륨 산화물 (yttrium oxide), 알루미늄 산화물 (aluminum oxide), 납 스칸듐 탄탈륨 산화물 (lead scandium tantalum oxide), 및 납 아연 니오브산염 (lead zinc niobate), 및 이들의 조합 중에서 선택되는 물질로 이루어질 수 있으나, 상기 고유전막을 구성하는 물질이 상기 예시된 바에 한정되는 것은 아니다.
상기 게이트 전극(GE1)은 일함수 조절용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 게이트 전극(GE1)은 상기 일함수 조절용 금속 함유층의 상부에 형성된 공간을 채우는 갭필용 금속 함유층을 더 포함할 수 있다. 일부 실시예들에서, 상기 게이트 전극(GE1)은 금속 질화물층 또는 금속층을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 일부 실시예들에서, 상기 게이트 전극(GE1)은 TiAlC/TiN의 적층 구조, TiN/TaN/TiAlC/TiN의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN의 적층 구조를 포함할 수 있다. 상기 적층 구조들에서, TiAlC 층 또는 TiN 층은 일함수 조절용 금속 함유층의 역할을 할 수 있다.
도 3은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다.
도 3을 참조하면, 집적회로 소자(100A)는 도 1에 예시한 집적회로 소자(100)와 대체로 동일한 구성을 가진다. 단, 상기 집적회로 소자(100A)는 게이트 전극(GE1)에 접하고 기판(110) 상의 상기 제1 섹션(122)과 동일 레벨에서 기판(110)의 주면(110M)에 평행하게 연장되는 배선층(150)을 더 포함한다. 상기 배선층(150)은 게이트 콘택 배선층으로서 기능할 수 있다.
상기 화합물 반도체 나노와이어(120)의 길이 방향 (Z 방향)에서, 상기 기판(110)과 상기 게이트 전극(GE1)과의 사이의 제1 최단 거리(L1)는 상기 기판(110)과 상기 배선층(150)과의 사이의 제2 최단 거리(L2)보다 더 작을 수 있다. 상기 제1 최단 거리(L1)와 상기 제2 최단 거리(L2)와의 사이의 거리 차이(ΔD1)는 0 보다 더 클 수 있다. 예를 들면, 상기 거리 차이(ΔD1)는 약 0.1 ∼ 3 nm 일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
또한, 상기 화합물 반도체 나노와이어(120)의 길이 방향 (Z 방향)에서, 상기 게이트 전극(GE1)의 최상면은 상기 배선층(150)의 최상면보다 기판(110)으로부터 더 멀 수 있다. 상기 게이트 전극(GE1) 중 기판(110)으로부터 가장 먼 표면과 상기 배선층(150) 중 기판(110)으로부터 가장 먼 표면과의 사이의 거리 차이(ΔD2)는 0 보다 더 클 수 있다. 예를 들면, 상기 거리 차이(ΔD2)는 약 0.1 ∼ 3 nm 일 수 있으나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
상기 거리 차이(ΔD1, ΔD2)가 각각 0 보다 더 큰 값을 가지도록 함으로써, 상기 화합물 반도체 나노와이어(120)의 길이 방향 (Z 방향)에서 상기 배선층(150)의 형성 영역이 상기 게이트 전극(GE1)의 수직 길이 범위를 벗어나지 않도록 할 수 있다. 상기 거리 차이(ΔD1, ΔD2)는 상기 배선층(150)과 상기 게이트 전극(GE1)과의 사이의 정렬 마진을 제공할 수 있다. 즉, 상기 배선층(150)의 형성 공정시 상기 배선층(150)의 형성 위치를 제어하기 위한 공정 마진이 상기 거리 차이(ΔD1, ΔD2) 만큼 증가할 수 있다.
일부 실시예들에서, 상기 배선층(150)은 금속층으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 배선층(150)은 도전성 배리어막과 금속층의 적층 구조로 이루어질 수 있다. 상기 도전성 배리어막은 TiN, TaN, AlN, WN, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속층은 W, Cu, Al, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 그러나, 상기 도전성 배리어막 및 금속층의 구성 물질이 상기 예시한 바에 한정되는 것은 아니다.
상기 기판(110)과 상기 배선층(150)과의 사이에는 절연 마스크층(112) 및 하부 절연 스페이서(142)가 차례로 적층되어 있다.
상기 절연 마스크층(112)은 기판(110) 상에서 한 쌍의 제2 섹션(126) 중 기판(110)에 가장 가까운 제2 섹션(126)의 측벽 중 일부를 덮을 수 있다. 일부 실시예들에서, 상기 절연 마스크층(112)은 실리콘 질화물(SiN) 또는 이산화 실리콘(SiO2)으로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
상기 하부 절연 스페이서(142)는 게이트 전극(GE1)의 하측 일부와, 게이트 유전막(134)의 일부와, 한 쌍의 제2 섹션(126) 중 기판(110)에 가장 가까운 제2 섹션(126)의 측벽을 덮을 수 있다.
상기 배선층(150) 위에는 상부 절연 스페이서(152)가 형성되어 있다. 상기 상부 절연 스페이서(152)는 게이트 전극(GE1)의 상측 일부와, 게이트 유전막(134)의 일부와, 상기 한 쌍의 제2 섹션(126) 중 기판(110)으로부터 더 먼 제2 섹션(126)의 측벽을 덮을 수 있다.
상기 배선층(150)은 상기 하부 절연 스페이서(142)와 상기 상부 절연 스페이서(152)와의 사이에서 상기 기판(110)의 주면(110M)에 평행하게 연장되는 판형(plate type) 도전층으로 이루어질 수 있다.
일부 실시예들에서, 상기 하부 절연 스페이서(142) 및 상부 절연 스페이서(152)는 각각 SiN, SiCN, SiOCN, SiO2, 및 이들의 조합으로부터 선택되는 물질로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 1 내지 도 3을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(100, 100A)는 숏 채널 효과 및 소비 전력을 크게 줄일 수 있는 화합물 반도체 나노와이어를 채널로 이용하는 트랜지스터(TR1)를 포함한다. 따라서, 빠른 캐리어 이동 속도로 인해 실리콘 반도체의 한계를 뛰어넘을 수 있는 차세대 집적회로 소자를 제공할 수 있다. 또한, 나노와이어 내에서 ZB 결정 상 및 WZ 결정 상이 규칙적으로 배열된 결정 상 초구조를 이용하여 자기정렬 방식으로 정밀하게 제어된 게이트 길이(LG1)(도 1 참조)를 제공함으로써, 집적회로 소자(100, 100A) 내에서 게이트 길이의 산포에 따른 성능 열화 등과 같은 문제를 방지할 수 있고, 최적의 신뢰성 및 성능을 구현할 수 있다.
도 4는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다. 도 4에 있어서, 도 1 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 4에 예시한 집적회로 소자(200)는 게이트 유전막(234)이 제1 섹션(122)의 측벽 뿐 만 아니라, 상기 제1 섹션(122)의 양 끝에 하나씩 연결되어 있는 한 쌍의 제2 섹션(126) 각각의 측벽을 덮도록 화합물 반도체 나노와이어(120)의 외부 측벽을 따라 연장되고, 게이트 전극(GE2)의 외부 측벽이 상기 게이트 유전막(234) 중 상기 제2 섹션(126)의 측벽을 덮는 부분의 외부 측벽과 일직선상에서 연장되어 있는 것을 제외하고, 도 3에 예시한 집적회로 소자(100A)와 대체로 동일한 구성을 가진다.
상기 게이트 유전막(234) 및 게이트 전극(GE2)에 대한 보다 상세한 구성은 도 1 내지 도 3을 참조하여 게이트 유전막(134) 및 게이트 전극(GE1)에 대하여 설명한 바와 같다.
도 4를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(200)는 숏 채널 효과 및 소비 전력을 크게 줄일 수 있는 화합물 반도체 나노와이어를 채널로 이용하는 트랜지스터(TR2)를 포함한다. 따라서, 빠른 캐리어 이동 속도로 인해 실리콘 반도체의 한계를 뛰어넘을 수 있는 차세대 집적회로 소자를 제공할 수 있다. 또한, 나노와이어 내에서 ZB 결정 상 및 WZ 결정 상이 규칙적으로 배열된 결정 상 초구조를 이용하여 자기정렬 방식으로 정밀하게 제어된 게이트 길이(LG2)를 제공할 수 있다. 또한, 게이트 유전막(234)이 제1 섹션(122)의 측벽으로부터 그 양 끝에 연결되어 있는 한 쌍의 제2 섹션(126) 각각의 측벽까지 덮도록 화합물 반도체 나노와이어(120)의 외벽을 따라 연장됨으로써, 상기 게이트 유전막(234)이 배선층(150)과 화합물 반도체 나노와이어(120)와의 사이에서 배리어막 역할을 할 수 있다. 따라서, 상기 배선층(150)을 형성하는 동안 상기 배선층(150) 또는 그 원료와 상기 화합물 반도체 나노와이어(120)와의 사이에 원하지 않는 반응이 일어나는 것을 방지할 수 있으며, 소자의 집적도를 향상시키는 데 유리하게 작용할 수 있다.
도 5는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다. 도 5에 있어서, 도 1 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 5에 예시한 집적회로 소자(300)는 도 3에 예시한 집적회로 소자(100A)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(300)에서, 제1 섹션(122)의 양 끝에 하나씩 접해 있는 한 쌍의 제2 섹션(126)은 각각 상기 제1 섹션(122)에 접하는 단부에서 상기 제1 섹션(122)에 가까워짐에 따라 점차 작은 단면적을 가지도록 폭이 감소되는 뿔대 형상부(326T)를 가진다. 상기 뿔대 형상부(326T)는 원뿔대 (truncated circular cone), 육각뿔대 (truncated haxagonal pyramid) 등 다양한 형상을 가질 수 있다.
또한, 상기 집적회로 소자(300)에서, 게이트 유전막(334)은 제1 섹션(122)의 측벽 뿐 만 아니라, 상기 제2 섹션(126)의 뿔대 형상부(326T)의 측벽을 덮도록 연장되고, 게이트 전극(GE3)은 상기 한 쌍의 제2 섹션(126) 사이에서 제1 섹션(122)의 주위의 공간, 특히 상기 게이트 유전막(334)에 의해 한정되는 공간을 채우도록 형성된다.
상기 게이트 유전막(334) 및 게이트 전극(GE3)에 대한 보다 상세한 구성은 도 1 내지 도 3을 참조하여 게이트 유전막(134) 및 게이트 전극(GE1)에 대하여 설명한 바와 같다.
도 5를 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(300)는 숏 채널 효과 및 소비 전력을 크게 줄일 수 있는 화합물 반도체 나노와이어를 채널로 이용하는 트랜지스터(TR3)를 포함한다. 따라서, 빠른 캐리어 이동 속도로 인해 실리콘 반도체의 한계를 뛰어넘을 수 있는 차세대 집적회로 소자를 제공할 수 있다. 또한, 나노와이어 내에서 ZB 결정 상 및 WZ 결정 상이 규칙적으로 배열된 결정 상 초구조를 이용하여 자기정렬 방식으로 정밀하게 제어된 게이트 길이(LG3)를 제공할 뿐 만 아니라, 제2 섹션(126)에 포함된 뿔대 형상부(326T)를 이용하여 더욱 증가된 게이트 길이(LG3)를 제공함으로써 트랜지스터(TR3)의 퍼포먼스를 더욱 향상시킬 수 있다. 또한, 게이트 길이(LG3)가 증가됨에 따라, 배선층(150)과 상기 게이트 전극(GE3)과의 사이의 정렬 마진이 더욱 증가할 수 있다.
도 6은 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 주요 구성을 도시한 단면도이다. 도 6에 있어서, 도 1 내지 도 5에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 6에 예시한 집적회로 소자(400)는 도 4에 예시한 집적회로 소자(200)와 대체로 동일한 구성을 가진다. 단, 집적회로 소자(400)에서, 제1 섹션(122)의 양 끝에 하나씩 접해 있는 한 쌍의 제2 섹션(126)은 각각 상기 제1 섹션(122)에 접하는 단부에서 상기 제1 섹션(122)에 가까워짐에 따라 점차 작은 단면적을 가지도록 폭이 감소되는 뿔대 형상부(426T)를 가진다. 상기 뿔대 형상부(426T)는 원뿔대, 육각뿔대 등 다양한 형상을 가질 수 있다.
또한, 상기 집적회로 소자(400)에서, 게이트 유전막(334)은 제1 섹션(122)의 측벽 뿐 만 아니라, 상기 제1 섹션(122)의 양 끝에 하나씩 연결되어 있는 한 쌍의 제2 섹션(126) 각각의 측벽을 덮도록 화합물 반도체 나노와이어(120)의 외벽을 따라 연장되고, 게이트 전극(GE4)은 제1 섹션(122)을 포위하는 부분과, 상기 뿔대 형상부(326T)을 포위하는 부분을 포함할 수 있다. 그리고, 상기 게이트 전극(GE4)의 외부 측벽이 상기 게이트 유전막(434) 중 상기 제2 섹션(126)의 측벽을 덮는 부분의 외부 측벽과 일직선상에서 연장될 수 있다.
상기 게이트 유전막(434) 및 게이트 전극(GE4)에 대한 보다 상세한 구성은 도 1 내지 도 3을 참조하여 게이트 유전막(134) 및 게이트 전극(GE1)에 대하여 설명한 바와 같다.
도 6을 참조하여 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자(400)는 숏 채널 효과 및 소비 전력을 크게 줄일 수 있는 화합물 반도체 나노와이어를 채널로 이용하는 트랜지스터(TR4)를 포함한다. 따라서, 빠른 캐리어 이동 속도로 인해 실리콘 반도체의 한계를 뛰어넘을 수 있는 차세대 집적회로 소자를 제공할 수 있다. 또한, 나노와이어 내에서 ZB 결정 상 및 WZ 결정 상이 규칙적으로 배열된 결정 상 초구조를 이용하여 자기정렬 방식으로 정밀하게 제어된 게이트 길이(LG4)를 제공할 수 있다. 또한, 제2 섹션(126)에 포함된 뿔대 형상부(426T)를 이용하여 더욱 증가된 게이트 길이(LG4)를 제공함으로써 트랜지스터(TR4)의 퍼포먼스를 더욱 향상시킬 수 있으며, 게이트 길이(LG4)가 증가됨에 따라, 배선층(150)과 상기 게이트 전극(GE4)과의 사이의 정렬 마진이 더욱 증가할 수 있다. 그리고, 게이트 유전막(434)이 제1 섹션(122)의 측벽으로부터 그 양 끝에 연결되어 있는 한 쌍의 제2 섹션(126) 각각의 측벽까지 덮도록 화합물 반도체 나노와이어(120) 상에 연장됨으로써, 상기 게이트 유전막(434)이 배선층(150)과 화합물 반도체 나노와이어(120)와의 사이에서 배리어막 역할을 할 수 있다. 따라서, 상기 배선층(150)을 형성하는 동안 상기 배선층(150) 또는 그 원료와 상기 화합물 반도체 나노와이어(120)와의 사이에 원하지 않는 반응이 일어나는 것을 방지할 수 있으며, 소자의 집적도를 향상시키는 데 유리하게 작용할 수 있다.
도 7a 내지 도 7c는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자를 설명하기 위한 도면들로서, 도 7a는 집적회로 소자(500)의 주요 구성을 도시한 레이아웃이다. 도 7b는 도 7a의 B - B' 선 단면도이다. 도 7c는 도 7a의 C - C' 선 단면도이다. 도 7a 내지 도 7c에 있어서, 도 1 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 7a 내지 도 7c를 참조하면, 집적회로 소자(500)는 소자분리막(502)에 의해 활성 영역(AC)이 정의된 기판(110)을 포함한다. 상기 활성 영역(AC) 내에는 소스 영역(110S)이 형성되어 있고, 상기 소스 영역(110S)의 표면은 금속 실리사이드막(514)으로 덮여 있다. 일부 실시예들에서, 상기 금속 실리사이드막(514)은 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, Pd, 또는 이들의 조합으로부터 선택되는 적어도 하나의 금속을 포함할 수 있다.
상기 기판(110)의 활성 영역(AC) 상에는 복수의 화합물 반도체 나노와이어(120)가 제1 방향 (Z 방향)으로 돌출되어 있다. 도 7a에는 1 개의 활성 영역(AC)에 4 개의 화합물 반도체 나노와이어(120)가 형성된 경우를 예시하였으나, 본 발명의 기술적 사상은 첨부 도면에 예시한 바에 한정되지 않는다.
상기 복수의 화합물 반도체 나노와이어(120)의 제1 섹션(122)의 주위에는 상기 제1 섹션(122)을 포위하는 게이트 유전막(134) 및 게이트 전극(GE1)이 형성되어 있다.
배선층(150)은 상기 복수의 화합물 반도체 나노와이어(120)의 제1 섹션(122)과 동일 레벨에서 기판(110)의 주면(110M)에 평행하게 연장될 수 있다. 상기 활성 영역(AC) 상에서 복수의 화합물 반도체 나노와이어(120)의 제1 섹션(122)을 포위하는 복수의 게이트 전극(GE1)은 1 개의 배선층(150)에 연결될 수 있다.
상기 배선층(150)에는 제1 도전성 콘택 플러그(554)가 연결될 수 있다. 상기 제1 도전성 콘택 플러그(554)는 제1 도전성 배리어막(554A) 및 제1 도전성 플러그(554B)를 포함할 수 있다. 상기 제1 도전성 콘택 플러그(554)는 게이트 콘택으로 이용될 수 있다. 상기 제1 도전성 배리어막(554A)은 TiN, TaN, AlN, WN, 또는 이들의 조합으로 이루어지고, 상기 제1 도전성 플러그(554B)는 W, Cu, Al, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시된 물질들에 한정되는 것은 아니다.
상기 소스 영역(110S)에는 제2 도전성 콘택 플러그(556)가 연결될 수 있다. 상기 제2 도전성 콘택 플러그(556)는 제2 도전성 배리어막(556A) 및 제2 도전성 플러그(556B)를 포함할 수 있다. 상기 제2 도전성 콘택 플러그(556)는 소스 콘택으로 이용될 수 있다. 상기 제2 도전성 배리어막(556A)는 TiN, TaN, AlN, WN, 또는 이들의 조합으로 이루어지고, 상기 제2 도전성 플러그(556B)는 W, Cu, Al, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시된 물질들에 한정되는 것은 아니다.
상기 제1 도전성 콘택 플러그(554) 및 제2 도전성 콘택 플러그(556)는 각각 상기 복수의 화합물 반도체 나노와이어(120)와 평행하게 제1 방향 (Z 방향)으로 연장될 수 있다.
상기 복수의 화합물 반도체 나노와이어(120) 각각의 제2 섹션(126)에 형성된 드레인 영역(126D)은 탑 콘택 도전층(558)에 연결되어 있다. 1 개의 활성 영역(AC) 상에 형성된 복수의 트랜지스터(TR1)의 복수의 드레인 영역(126D)이 1 개의 탑 콘택 도전층(558)에 연결될 수 있다. 상기 탑 콘택 도전층(558)은 드레인 콘택으로 이용될 수 있다. 상기 탑 콘택 도전층(558)은 탑 배리어막(558A) 및 탑 도전막(558B)을 포함할 수 있다. 상기 탑 배리어막(558A)은 TiN, TaN, AlN, WN, 또는 이들의 조합으로 이루어지고, 상기 탑 도전막(558B)은 W, Cu, Al, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있으나, 본 발명의 기술적 사상이 상기 예시된 물질들에 한정되는 것은 아니다.
상기 탑 콘택 도전층(558)은 상부 절연 스페이서(152)를 덮는 상부 절연막(540)을 관통하도록 형성될 수 있다.
상기 배선층(150)의 수평 방향의 폭과, 상기 상부 절연 스페이서(152)의 수평 방향의 폭과, 상기 상부 절연막(540)의 수평 방향의 폭은 각각 매몰 절연막(560)에 의해 한정될 수 있다.
상기 제1 도전성 콘택 플러그(554)는 배선층(150)으로부터 상기 상부 절연 스페이서(152) 및 상부 절연막(540)을 관통하여 제1 방향 (Z 방향)으로 연장될 수 있다. 상기 제2 도전성 콘택 플러그(556)는 상기 소스 영역(110S)의 표면에 형성된 금속 실리사이드막(514)으로부터 절연 마스크층(112), 하부 절연 스페이서(142), 및 매몰 절연막(560)을 관통하여 제1 방향 (Z 방향)으로 연장될 수 있다.
상기 상부 절연막(540) 및 매몰 절연막(560)은 각각 산화막, 질화막, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
다음에, 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들의 제조 방법에 대하여 상세히 설명한다.
도 8a 내지 도 8i는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 8a 내지 도 8i를 참조하여, 도 3에 예시한 집적회로 소자(100A)의 예시적인 제조 방법을 설명한다. 도 8a 내지 도 8i에 있어서, 도 1 내지 도 3에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 8a를 참조하면, {111} 결정 면인 주면(110M)을 가지는 기판(110)을 준비하고, 상기 기판(110)의 주면(110M)으로부터 기판(110) 내에 제1 도판트를 주입하여 소스 영역(110S)을 형성한다.
상기 제1 도판트는 상기 기판(110)의 구성 물질에 따라 다양하게 선택될 수 있다. 상기 제1 도판트에 대한 보다 상세한 구성은 도 1을 참조하여 설명한 바를 참조한다.
그 후, 상기 기판(110) 상에 상기 주면(110M)을 노출시키는 홀(112H)을 가지는 절연 마스크층(112)을 형성한다.
도 8b를 참조하면, 홀(112H)을 통해 노출되는 기판(110)의 주면(110M)으로부터 III-V 족 물질로 이루어지는 화합물 반도체 나노와이어(120)를 성장시킨다.
상기 화합물 반도체 나노와이어(120)는 서로 동일한 조성을 가지되 서로 다른 결정 상을 가지는 제1 섹션(122) 및 제2 섹션(126)이 제1 방향 (Z 방향)을 따라 1 개씩 교대로 배열되도록 형성될 수 있다. 상기 제1 섹션(122) 및 제2 섹션(126)은 ZB (zinc-blende) 결정 상 및 WZ (wurtzite) 결정 상 중에서 선택되는 서로 다른 결정 상을 가질 수 있다. 일 예에서, 상기 제1 섹션(122)은 WZ 결정 상을 가지고, 상기 제2 섹션(126)은 ZB 결정 상을 가질 수 있다. 다른 예에서, 상기 제1 섹션(122)은 ZB 결정 상을 가지고, 상기 제2 섹션(126)은 WZ 결정 상을 가질 수 있다. 상기 제1 섹션(122) 및 제2 섹션(126) 각각의 제1 방향 (Z 방향)에서의 길이는 필요에 따라 다양하게 선택될 수 있다.
도 8b에는 상기 화합물 반도체 나노와이어(120)가 기판(110) 상에 1 개의 제1 섹션(122)과, 상기 제1 섹션(122)을 중심으로 상기 제1 섹션(122)의 양 끝에 하나씩 접해 있는 한 쌍의 제2 섹션(126)을 포함하는 경우를 예시하였다. 그러나, 도 8b에서 점선으로 표시한 바와 같이 상기 화합물 반도체 나노와이어(120)는 제1 섹션(122)을 덮는 제2 섹션(126) 위에 더미 섹션(120D)을 더 포함할 수 있다. 일부 실시예들에서, 상기 더미 섹션(120D)은 제1 섹션(122)과 동일한 조성을 가지고 동일한 결정 상을 가지는 물질로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 더미 섹션(120D)은 제2 섹션(126)과 동일한 조성을 가지고 동일한 결정 상을 가지는 물질로 이루어질 수 있다.
일부 실시예들에서, 상기 화합물 반도체 나노와이어(120)를 성장시키기 위하여 에피택셜 성장 공정을 이용할 수 있다. 상기 에피택셜 성장 공정은 MBE (molecular beam epitaxy), MOVPE (metal-organic vapor phase epitaxy), MOCVD (metal-organic chemical vapor deposition), RTCVD (rapid thermal chemical vapor deposition), LEPD (low-energy plasma deposition), UHVCVD (ultra-high vacuum chemical vapor deposition), 또는 APCVD (atmospheric pressure chemical vapor deposition) 공정을 이용할 수 있다.
일부 실시예들에서, 상기 화합물 반도체 나노와이어(120)를 구성하는 제1 섹션(122) 및 제2 섹션(126)의 결정 상을 서로 다르게 제어하기 위하여, 에피택셜 성정 공정시의 공정 온도, 반응 가스, 챔버 압력 등을 제어할 수 있다.
에피택셜 성정 공정시의 공정 온도를 이용하여 상기 화합물 반도체 나노와이어(120)의 제1 섹션(122) 및 제2 섹션(126)의 결정 상을 서로 다르게 제어하는 경우, 에피팩셜 성장시 공정 온도를 약 400 ∼ 480 ℃의 범위 내에서 선택되는 서로 다른 온도 조건으로 상기 제1 섹션(122) 및 제2 섹션(126)을 성장시킬 수 있다. 일부 실시예들에서, 약 400 ∼ 480 ℃의 범위 내에서 선택되는 비교적 낮은 온도 범위, 예를 들면 약 400 ∼ 420 ℃의 범위 내에서 선택되는 온도 조건 하에서는 WZ 결정 상을 가지는 InAs, InP, 또는 GaAs 나노와이어 섹션이 형성될 수 있다. 그리고, 비교적 높은 온도 범위, 예를 들면 약 450 ∼ 480 ℃의 범위 내에서 선택되는 온도 조건 하에서는 ZB 결정 상을 가지는 InAs, InP, 또는 GaAs 나노와이서 섹션이 형성될 수 있다. 상기한 온도 범위들은 단지 예시에 불과하며, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경이 가능하다. 예를 들면, 에피팩셜 성장시 공정 온도는 약 300 ∼ 550 ℃의 범위 내에서 다양하게 선택될 수 있다. 상기한 바와 같이, 에피택셜 성정 공정시의 공정 온도를 원하는 바에 따라 적절히 변화시킴으로써 원하는 결정 상을 가지는 나노와이어 섹션들을 정밀하게 제어된 길이로 형성할 수 있다.
에피택셜 성정 공정시의 공정 가스 및 압력을 이용하여 상기 화합물 반도체 나노와이어(120)의 제1 섹션(122) 및 제2 섹션(126)의 결정 상을 서로 다르게 제어할 수 있다. 이 경우, 에피팩셜 성장에 의해 형성하고자 하는 화합물의 소스 가스들 외에, Zn을 더 첨가하고 압력을 적절히 제어함으로써 ZB 결정 상을 유도할 수 있다. 예를 들면, InP 또는 GaP로 이루어지는 화합물 반도체 나노와이어(120)를 WZ 결정 상으로 성장시키는 도중에 약 4.6 × 10-5 mbar의 압력 하에서 충분한 양의 Zn을 InP 성장을 위한 소스 가스들과 함께 공급함으로써, WZ 결정 상이 ZB 결정 상으로 전환(transition)될 수 있다. 이 경우, 상기 화합물 반도체 나노와이어(120)의 제1 섹션(122) 및 제2 섹션(126) 중 ZB 결정 상을 가지는 섹션은 Zn으로 도핑된 구조를 가질 수 있다. 상기 예시한 압력은 단지 예시에 불과한 것으로, 본 발명의 기술적 사상이 이에 한정되는 것은 아니다. 예를 들면, 상기 화합물 반도체 나노와이어(120)의 제1 섹션(122) 및 제2 섹션(126)의 결정 상을 서로 다르게 제어하기 위하여 필요에 따라 약 1 × 10-2 ∼ 1 × 10-7 mbar의 범위 내에서 선택되는 다양한 압력 범위를 적용할 수 있다.
에피택셜 성정 공정시의 공정 가스를 이용하여 상기 화합물 반도체 나노와이어(120)의 제1 섹션(122) 및 제2 섹션(126)의 결정 상을 서로 다르게 제어하기 위한 다른 예에서, 에피택셜 성정 공정시 사용되는 공정 가스들 중 어느 하나의 공정 가스의 공급 유지 및 공급 차단을 선택적으로 제어할 수 있다. 예를 들면, III-V 족 물질로 이루어지는 화합물 반도체 나노와이어(120)를 성장시키는 동안 III 족 원소의 소스 가스의 공급 유지 및 공급 차단을 반복적으로 수행할 수 있다. 상기 화합물 반도체 나노와이어(120)의 성장 과정에서 III 족 원소의 소스 가스의 공급이 차단되는 동안 <111> 성장 방향에 수직한 방향으로 비교적 고밀도의 적층 결함면 (stacking faults)이 형성될 수 있다. 이러한 적층 결함면들이 규칙적으로 형성되도록 함으로써 ZB 결정 상 및 WZ 결정 상이 규칙적으로 배열된 결정상 초구조 (crystal phase superstructure)를 가지는 화합물 반도체 나노와이어(120)가 얻어질 수 있다. 예를 들면, InAs로 이루어지는 화합물 반도체 나노와이어(120)를 형성하는 데 있어서, MOVPE 시스템을 이용하여 LP-MOVPE (low-pressure MOVPE) 공정을 수행할 수 있다. 이 때, III 족 원소의 소스 가스로서 TMI (trimethyl indium)을 사용하고, V 족 원소의 소스 가스로서 AsH3 (arsine)을 사용하여 약 420 ∼ 460 ℃의 공정 온도 하에서 ZB 결정 상의 InAs 나노와이어를 성장시키다가, 원하는 시점에 TMI 공급을 차단하고 공정 온도를 약 380 ℃로 하강하여 WZ 결정 상의 InAs 나노와이어를 성장시킬 수 있다. 이와 같이, III 족 원소의 소스 가스 공급의 온(ON) 시간 및 오프(OFF) 시간을 원하는 바에 따라 적절히 변화시킴으로써 원하는 결정 상을 가지는 나노와이어 섹션들을 정밀하게 제어된 길이로 형성할 수 있다.
도 8c를 참조하면, 화합물 반도체 나노와이어(120)에서 제1 섹션(122) 및 제2 섹션(126) 중 제1 섹션(122)만을 선택적으로 식각하여 폭이 감소된 제1 섹션(122)을 형성하는 동시에 상기 폭이 감소된 제1 섹션(122)을 중심으로 그 양측에 있는 한 쌍의 제2 섹션(126)에 의해 수직 길이가 한정되는 공간(SP)을 마련한다.
제1 섹션(122) 및 제2 섹션(126) 중 제1 섹션(122)만을 선택적으로 식각하기 위하여 결정 상에 따른 식각율 차이를 이용할 수 있다. 예를 들면, 제1 섹션(122) 및 제2 섹션(126) 중 제1 섹션(122)만을 선택적으로 식각하기 위하여 피라나 용액 (Piranha solution)을 이용한 식각, 갈바닉 (galvanic) 식각, 또는 암모늄 폴리설파이드 (ammonium polysulfide)와 같은 염기성 용액을 이용한 식각 (alkaline etching)을 이용할 수 있으나, 본 발명의 기술적 사상이 상기 예시한 바에 한정되는 것은 아니다.
상기 더미 섹션(120D)이 제1 섹션(122)과 동일한 결정 상을 가지는 경우, 상기 제1 섹션(122)만을 선택적으로 식각하는 동안 상기 더미 섹션(120D)도 상기 제1 섹션(122)과 함께 폭이 감소될 수 있다. 본 예에서는 화합물 반도체 나노와이어(120)에 포함되는 복수의 제1 섹션(122) 중 1 개의 제1 섹션(122)에 대하만 도시 및 설명하지만, 본 발명의 기술적 사상이 첨부 도면에 도시한 바에 한정되는 것은 아니다.
도 8d를 참조하면, 상기 공간(SP)을 통해 노출되는 폭이 감소된 제1 섹션(122)의 표면을 포함하여 화합물 반도체 나노와이어(120) 전체의 노출 표면을 덮는 게이트 유전막(134)을 형성한다.
상기 게이트 유전막(134)은 제1 섹션(122)에 접하는 인터페이스막과, 상기 인터페이스막을 덮는 고유전막을 포함할 수 있다. 상기 인터페이스막은 상기 제1 섹션(122)의 표면을 산화시켜 얻어질 수 있다. 상기 고유전막은 ALD (atomic layer deposition) 또는 CVD (chemical vapor deposition) 공정에 의해 형성될 수 있다. 상기 게이트 유전막(134)은 화합물 반도체 나노와이어(120)의 노출 표면을 균일한 두께로 덮도록 형성될 수 있다.
도 8e를 참조하면, 폭이 감소된 제1 섹션(122) 주위의 공간(SP)(도 8d 참조)이 완전히 채워지도록 게이트 유전막(134) 위에 게이트 전극 형성용 도전층(GEL)을 형성한다.
상기 도전층(GEL)은 일함수 조절용 금속 함유층을 포함할 수 있다. 일부 실시예들에서, 상기 도전층(GEL)은 금속 질화물층 또는 금속층을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 Ti, W, Ru, Nb, Mo, Hf, Ni, Co, Pt, Yb, Tb, Dy, Er, 및 Pd 중에서 선택되는 적어도 하나의 금속을 포함할 수 있다. 상기 금속 질화물층 및 금속층은 각각 ALD, MOALD (metal organic ALD), 또는 MOCVD (metal organic CVD) 공정에 의해 형성될 수 있다. 일부 실시예들에서, 상기 도전층(GEL)은 TiAlC/TiN의 적층 구조, TiN/TaN/TiAlC/TiN의 적층 구조, 또는 TiN/TaN/TiN/TiAlC/TiN의 적층 구조를 포함할 수 있다.
도 8f를 참조하면, 화합물 반도체 나노와이어(120)의 형상을 이용한 자기정렬 방식으로 도전층(GEL) 및 게이트 유전막(134)을 이방성 건식 식각하여, 상기 도전층(GEL) 및 게이트 유전막(134) 중 폭이 감소된 제1 섹션(122) 주위의 공간(SP)(도 8d 참조)의 외부에 있는 부분들을 제거하여, 절연 마스크층(112)의 상면과 복수의 제2 섹션(126)의 측벽들을 노출시킨다. 그 결과, 상기 공간(SP) 내에서 게이트 유전막(134)을 덮는 게이트 전극(GE1)이 얻어질 수 있다.
도 8g를 참조하면, 화합물 반도체 나노와이어(120)의 주위에서 게이트 전극(GE1)에 의해 포위되는 제1 섹션(122)을 사이에 두고 그 양측에 있는 한 쌍의 제2 섹션(126) 중 기판(110)에 더 가까운 제2 섹션(126)의 측벽과, 상기 게이트 전극(GE1)의 외부 측벽 중 하측부를 덮는 하부 절연 스페이서(142)를 형성한다.
일부 실시예들에서, 상기 하부 절연 스페이서(142)를 형성하기 위하여, 상기 게이트 전극(GE1)이 형성된 결과물 상에서 절연 마스크층(112) 및 화합물 반도체 나노와이어(120)를 덮는 제1 절연층을 형성한 후, 상기 제1 절연층으로부터 도 8g에 예시한 바와 같은 하부 절연 스페이서(142)가 남도록 상기 제1 절연층의 일부를 에치백할 수 있다.
상기 하부 절연 스페이서(142)는 SiN, SiCN, SiOCN, SiO2, 및 이들의 조합으로부터 선택되는 물질로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
도 8h를 참조하면, 하부 절연 스페이서(142) 위에서 게이트 전극(140)의 외부 측벽 중 중간부를 덮는 배선층(150)을 형성한다.
상기 배선층(150)은 게이트 전극(140)에 접속되어 게이트 콘택 배선층으로서 기능할 수 있다. 상기 배선층(150)을 형성하는 데 있어서, 화합물 반도체 나노와이어(120)의 길이 방향 (Z 방향)에서, 게이트 전극(GE1)의 최저부와 배선층(150)의 최저부와의 사이의 거리 차이(ΔD1)와, 게이트 전극(GE1)의 최상부와 배선층(150)의 최상부와의 사이의 거리 차이(ΔD2)가 각각 0 보다 더 크게 되도록 상기 배선층(150)의 두께를 결정할 수 있다.
상기 배선층(150)을 형성하기 위하여, 하부 절연 스페이서(142)가 형성된 도 8g의 결과물 상에서 하부 절연 스페이서(142) 및 화합물 반도체 나노와이어(120)를 덮는 배선 형성용 도전층을 형성할 수 있다. 일부 실시예들에서, 상기 배선 형성용 도전층은 금속층으로 이루어질 수 있다. 다른 일부 실시예들에서, 상기 배선 형성용 도전층은 도전성 배리어막과 금속층의 적층 구조로 이루어질 수 있다. 상기 도전성 배리어막은 TiN, TaN, AlN, WN, 또는 이들의 조합으로 이루어질 수 있다. 상기 금속층은 W, Cu, Al, 이들의 합금, 또는 이들의 조합으로 이루어질 수 있다. 그러나, 상기 도전성 배리어막 및 금속층의 구성 물질이 상기 예시한 바에 한정되는 것은 아니다. 상기 배선 형성용 도전층을 형성한 후, 상기 배선 형성용 도전층으로부터 도 8h에 예시한 배선층(150)이 남도록 상기 배선 형성용 도전층의 일부를 에치백에 의해 제거할 수 있다. 상기 배선 형성용 도전층의 일부를 에치백하는 동안, 상기 배선층(150)과 상기 게이트 전극(GE1)과의 사이의 정렬 마진이 적어도 상기 거리 차이(ΔD2) 만큼 더 확보될 수 있다. 따라서, 상기 배선층(150)의 형성 공정시 비교적 큰 공정 마진을 확보한 상태에서 상기 배선층(150)의 두께를 제어할 수 있으므로 과도하게 엄격한 공정 조건을 적용하지 않고도 상기 배선층(150)과 게이트 전극(GE1)과의 사이의 접속을 위한 정렬 정밀도를 용이하게 확보할 수 있다.
도 8i를 참조하면, 배선층(150) 위에서 게이트 전극(GE1)의 외부 측벽 중 상측부와, 화합물 반도체 나노와이어(120)의 제1 섹션(122)을 사이에 두고 그 양측에 있는 한 쌍의 제2 섹션(126) 중 기판(110)으로부터 더 먼 제2 섹션(126)의 측벽을 덮는 상부 절연 스페이서(152)를 형성한다.
일부 실시예들에서, 상기 상부 절연 스페이서(152)를 형성하기 위하여, 배선층(150)이 형성된 결과물 상에서 배선층(150) 및 화합물 반도체 나노와이어(120)를 덮는 제2 절연층을 형성한 후, 상기 한 쌍의 제2 섹션(126) 중 기판(110)으로부터 더 먼 제2 섹션(126)이 노출될 때까지 상기 제2 절연층 및 화합물 반도체 나노와이어(120)에 대하여 평탄화 공정을 수행할 수 있다. 그 결과, 상기 제2 절연층의 잔류 부분인 상기 상부 절연 스페이서(152)와 상기 화합물 반도체 나노와이어(120)의 상면이 동일 평면상에서 연장될 수 있다.
상기 상부 절연 스페이서(152)는 SiN, SiCN, SiOCN, SiO2, 및 이들의 조합으로부터 선택되는 물질로 이루어질 수 있으나, 상기 예시한 바에 한정되는 것은 아니다.
그 후, 상기 화합물 반도체 나노와이어(120)의 상면에서 노출되는 제2 섹션(126)에 제2 도판트를 주입하여 드레인 영역(126D)을 형성한다.
상기 제2 도판트는 상기 화합물 반도체 나노와이어(120)의 구성 물질에 따라 다양하게 선택될 수 있다. 상기 제2 도판트에 대한 보다 상세한 구성은 도 1을 참조하여 설명한 바를 참조한다.
도 8a 내지 도 8i를 참조하여 설명한 집적회로 소자(100A)의 제조 방법에 의하면, 나노와이어 내에서 ZB 결정 상 및 WZ 결정 상이 규칙적으로 배열된 결정 상 초구조를 이용하여 자기정렬 방식으로 정밀하게 제어된 게이트 길이를 제공함으로써, 집적회로 소자 내에서 게이트 길이의 산포에 따른 성능 열화 등과 같은 문제를 방지할 수 있고, 최적의 신뢰성 및 성능을 구현할 수 있다. 또한, 게이트 전극(GE1)에 연결되는 배선층(150)을 형성하는 데 있어서, 상기 배선층(150)과 상기 게이트 전극(GE1)과의 사이에 비교적 큰 정렬 마진을 확보함으로써, 과도하게 엄격한 공정 조건을 적용하지 않고도 상기 배선층(150)과 상기 게이트 전극(GE1)과의 사이의 접속을 위한 정렬 정밀도를 용이하게 확보할 수 있다.
도 9a 및 도 9b는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 9a 및 도 9b를 참조하여, 도 4에 예시한 집적회로 소자(200)의 예시적인 제조 방법을 설명한다. 도 9a 및 도 9b에 있어서, 도 1 내지 도 4에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 9a를 참조하면, 도 8a 내지 도 8e를 참조하여 설명한 바와 같은 공정들을 수행하여 화합물 반도체 나노와이어(120)를 덮는 게이트 유전막(134) 및 게이트 전극 형성용 도전층(GEL)을 형성한 후, 도 8를 참조하여 설명한 바와 유사하게 도전층(GEL) 및 게이트 유전막(134)을 이방성 건식 식각한다. 단, 본 예에서는 게이트 유전막(134) 중 화합물 반도체 나노와이어(120)의 제1 섹션(122) 주위의 공간(SP)의 내부에 있는 부분들 뿐 만 아니라 제2 섹션(126)의 외부 측벽을 포함하여 화합물 반도체 나노와이어(120)의 외부 측벽을 덮는 부분들이 기판(110) 상에 남아 있도록 상기 도전층(GEL) 및 게이트 유전막(134)의 이방성 건식 식각 공정을 수행한다. 그 결과, 도 9a에 예시한 바와 같이, 도 8e에 예시한 게이트 유전막(134)으로부터 화합물 반도체 나노와이어(120)의 외벽을 따라 연장되는 게이트 유전막(234)이 얻어질 수 있다. 또한, 도 8e에 예시한 도전층(GEL)으로부터 화합물 반도체 나노와이어(120)의 제1 섹션(122)을 감싸는 게이트 전극(GE2)이 얻어질 수 있다. 상기 게이트 전극(GE2)은 그 외부 측벽이 상기 게이트 유전막(234) 중 상기 제2 섹션(126)의 측벽을 덮는 부분의 외부 측벽과 일직선상에서 연장되도록 형성될 수 있다.
도 9b를 참조하면, 도 9a의 결과물에 대하여 도 8g 내지 도 8i를 참조하여 설명한 바와 유사한 공정들을 수행하여 집적회로 소자(200)을 형성할 수 있다.
이상, 도 8a 내지 도 9b를 참조하여 도 3 및 도 4에 예시한 집적회로 소자(100A, 200)의 예시적인 제조 방법을 설명하였으나, 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 도 8a 내지 도 9b를 참조하여 설명한 바로부터, 도 5 및 도 6에 예시한 집적회로 소자(300, 400), 또는 이들로부터 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
일 예에서, 도 5에 예시한 집적회로 소자(300)를 제조하기 위하여, 도 8a 내지 도 8i를 참조하여 설명한 공정들을 수행할 수 있다. 단, 도 8c를 참조하여 설명한 공정에서 폭이 감소된 제1 섹션(122) 주위에 한 쌍의 제2 섹션(126)에 의해 수직 길이가 한정되는 공간(SP)을 마련하기 위하여, 제1 섹션(122)의 일부를 식각하면서, 한 쌍의 제2 섹션(126)의 모서리 부분도 함께 제거되도록 식각 선택비를 조절할 수 있다. 그 결과, 상기 공간(SP)이 형성되면서 상기 제1 섹션(122)의 양 끝에 하나씩 접해 있는 한 쌍의 제2 섹션(126) 중 상기 제1 섹션(122)에 인접한 부분이 제거되어, 도 5에 예시한 바와 같이 한 쌍의 제2 섹션(126) 중 상기 제1 섹션(122)에 접하는 단부에서 상기 제1 섹션(122)에 가까워짐에 따라 점차 작은 단면적을 가지도록 폭이 감소되는 뿔대 형상부(326T)가 남도록 할 수 있다. 일부 실시예들에서, 상기 공간(SP)이 형성된 후, 상기 한 쌍의 제2 섹션(126)의 수평 방향 폭이 미세하게 감소될 수 있다. 그 후, 도 8d 내지 도 8i를 참조하여 설명한 공정들을 수행하여 도 5에 예시한 구조를 가지는 집적회로 소자(300)를 제조할 수 있다.
다른 예에서, 도 6에 예시한 집적회로 소자(400)를 제조하기 위하여, 도 9a 및 도 9b를 참조하여 설명한 공정들을 수행할 수 있다. 단, 도 5에 예시한 구조를 가지는 집적회로 소자(300)의 제조 공정과 유사하게, 도 8c를 참조하여 설명한 공정에서 폭이 감소된 제1 섹션(122) 주위에 한 쌍의 제2 섹션(126)에 의해 수직 길이가 한정되는 공간(SP)을 마련하기 위하여, 제1 섹션(122)의 일부를 식각하면서, 한 쌍의 제2 섹션(126)의 모서리 부분도 함께 제거되도록 식각 선택비를 조절할 수 있다. 그 결과, 상기 공간(SP)이 형성되면서 상기 제1 섹션(122)의 양 끝에 하나씩 접해 있는 한 쌍의 제2 섹션(126) 중 상기 제1 섹션(122)에 인접한 부분이 제거되어, 도 6에 예시한 바와 같이 한 쌍의 제2 섹션(126) 중 상기 제1 섹션(122)에 접하는 단부에서 상기 제1 섹션(122)에 가까워짐에 따라 점차 작은 단면적을 가지도록 폭이 감소되는 뿔대 형상부(426T)가 남도록 할 수 있다. 그 후, 도 8d 내지 도 8i를 참조하여 설명한 공정들을 수행하여 도 6에 예시한 구조를 가지는 집적회로 소자(400)를 제조할 수 있다.
도 10a 내지 도 15b는 본 발명의 기술적 사상에 의한 또 다른 실시예들에 따른 집적회로 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들로서, 도 10a, 도 11a, ..., 도 15a는 도 7a의 B - B' 선 단면에 대응하는 부분의 단면도들이고, 도 10b, 도 11b, ..., 도 15b는 도 7a의 C - C' 선 단면에 대응하는 부분의 단면도들이다. 도 10a 내지 도 15b를 참조하여 도 7a 내지 도 7c에 예시한 집적회로 소자(500)의 제조 방법에 대하여 설명한다. 도 10a 내지 도 15b에 있어서, 도 1 내지 도 9b에서와 동일한 참조 부호는 동일 부재를 나타내며, 여기서는 이들에 대한 상세한 설명을 생략한다.
도 10a 및 도 10b를 참조하면, 도 8a를 참조하여 설명한 바와 유사하게, {111} 결정 면인 주면(110M)을 가지는 기판(110)을 준비하고, 상기 기판(110)의 주면(110M)으로부터 기판(110) 내에 제1 도판트를 주입하여 소스 영역(110S)을 형성한다. 그 후, 기판(110)의 주면(110M)에 금속 실리사이드막(514)을 형성한다.
그 후, 기판(110)의 일부 영역을 식각하여 활성 영역(AC)을 정의하기 위한 소자분리용 트렌치(502T)를 형성하고, 상기 소자분리용 트렌치(502T) 내부를 절연막으로 채워 소자분리막(502)을 형성한다.
도 11a 및 도 11b를 참조하면, 기판(110) 상에 복수의 홀(112H)이 형성된 절연 마스크층(112)을 형성한 후, 도 8b를 참조하여 설명한 바와 유사한 방법으로 상기 복수의 홀(112H)을 통해 노출되는 기판(110)의 주면(110M)으로부터 III-V 족 물질로 이루어지는 복수의 화합물 반도체 나노와이어(120)를 성장시킨다.
그 후, 상기 복수의 화합물 반도체 나노와이어(120)를 포함하는 결과물에 대하여 도 8c 내지 도 8i를 참조하여 설명한 바와 유사한 공정들을 수행하여, 복수의 화합물 반도체 나노와이어(120) 주위에서 제1 섹션(122)을 차례로 감싸는 게이트 유전막(134) 및 게이트 전극(GE1)을 형성하고, 상기 복수의 화합물 반도체 나노와이어(120)의 주위에서 기판(110) 상에 차례로 적층되는 하부 절연 스페이서(142), 배선층(150), 및 상부 절연 스페이서(152)를 형성하고, 복수의 화합물 반도체 나노와이어(120) 각각의 상면에서 노출되는 제2 섹션(126)에 제2 도판트를 주입하여 드레인 영역(126D)을 형성한다.
도 12a 및 도 12b를 참조하면, 도 11a 및 도 11b의 결과물 상에 상기 상부 절연 스페이서(152) 및 드레인 영역(126D)을 덮는 상부 절연막(540)을 형성한다.
도 13a 및 도 13b를 참조하면, 상부 절연막(540) 위에 마스크 패턴(610)을 형성한 후, 상기 마스크 패턴(610)을 식각 마스크로 이용하여 상부 절연막(540), 상부 절연 스페이서(152), 및 배선층(150)을 차례로 이방성 건식 식각하여 하부 절연 스페이서(142)를 노출시킨다. 그 결과, 상기 배선층(150) 및 상부 절연 스페이서(152)의 수평 방향 폭을 한정하는 트렌치(612)가 형성될 수 있다. 기판(110) 상에 남아 있는 배선층(150)은 상기 복수의 화합물 반도체 나노와이어(120)의 주위에서 복수의 게이트 전극(GE1)에 접하면서 도 7a에 예시한 평면 형상을 가지고 기판(110)과 평행하게 연장될 수 있다.
상기 마스크 패턴(610)은 포토레지스트막, 산화막, 질화막, 산질화막, 폴리실리콘막, 또는 이들의 조합으로 이루어질 수 있다.
상기 마스크 패턴(610)을 식각 마스크로 이용하여 상부 절연막(540), 상부 절연 스페이서(152), 및 배선층(150)을 차례로 식각하는 동안 과도 식각에 의해 하부 절연 스페이서(142)가 일부 식각될 수도 있다.
도 14a 및 도 14b를 참조하면, 마스크 패턴(610)(도 13a 및 도 13b 참조)을 제거한 후, 배선층(150) 주위의 트렌치(612)를 절연 물질로 채워 매몰 절연막(560)을 형성한다.
일부 실시예들에서, 상기 매몰 절연막(560)을 형성하기 위하여, 상기 트렌치(612)를 채우기에 충분한 두께로 상기 트렌치(612) 내부를 채우면서 상부 절연막(540)을 덮는 절연막을 형성한 후, 상기 상부 절연막(540)의 상면이 노출될 때까지 상기 절연막을 연마 또는 에치백하여 평탄화된 상면을 가지는 매몰 절연막(560)을 얻을 수 있다. 상기 매몰 절연막(560)의 상면과 상기 상부 절연막(540)의 상면은 동일 레벨 상에서 연장될 수 있다.
도 15a 및 도 15b를 참조하면, 상부 절연 스페이서(152) 및 상부 절연막(540)을 관통하여 배선층(150)에 연결되는 제1 도전성 콘택 플러그(554)와, 절연 마스크층(112), 하부 절연 스페이서(142), 및 매몰 절연막(560)을 관통하고 금속 실리사이드막(514)을 통해 소스 영역(110S)에 연결되는 제2 도전성 콘택 플러그(556)와, 상부 절연막(540)을 관통하여 드레인 영역(126D)에 연결되는 탑 콘택 도전층(558)을 형성한다. 도 7a에 예시한 바와 같이, 1 개의 탑 콘택 도전층(558)이 1 개의 활성 영역(AC) 상에 형성된 복수의 드레인 영역(126D)을 모두 덮도록 형성될 수 있다.
일부 실시예들에서, 상기 제1 도전성 콘택 플러그(554), 제2 도전성 콘택 플러그(556), 및 탑 콘택 도전층(558)은 각각 별도의 포토리소그래피 공정을 통해 순차적으로 형성될 수 있다. 다른 일부 실시예들에서, 상기 제1 도전성 콘택 플러그(554), 제2 도전성 콘택 플러그(556), 및 탑 콘택 도전층(558) 중 적어도 2 개는 단일 공정의 포토리소그래피 공정을 통해 동시에 형성될 수 있다.
이상, 도 8a 내지 도 15b를 참조하여, 본 발명의 기술적 사상에 의한 실시예들에 따른 예시적인 집적회로 소자들을 제조하는 방법들에 대하여 설명하였으나, 상기 설명한 바로부터 본 발명의 기술적 사상의 범위 내에서 다양한 변형 및 변경을 가하여, 본 명세서 및 첨부 도면에 예시한 집적회로 소자들로부터 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들을 제조할 수 있음을 당업자들은 잘 알 수 있을 것이다.
본 발명의 기술적 사상에 의한 집적회로 소자의 제조 방법에 의하면, 나노와이어 내에서 ZB 결정 상 및 WZ 결정 상이 규칙적으로 배열된 결정 상 초구조를 이용하여 자기정렬 방식으로 정밀하게 제어된 게이트 길이를 제공함으로써, 집적회로 소자 내에서 게이트 길이의 산포에 따른 성능 열화 등과 같은 문제를 방지할 수 있고, 최적의 신뢰성 및 성능을 구현할 수 있다. 또한, 게이트 전극에 연결되는 배선층을 형성하는 데 있어서, 상기 배선층과 상기 게이트 전극과의 사이에 비교적 큰 정렬 마진을 확보함으로써, 과도하게 엄격한 공정 조건을 적용하지 않고도 상기 배선층과 상기 게이트 전극과의 사이의 접속을 위한 정렬 정밀도를 용이하게 확보할 수 있다.
도 16은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자를 포함하는 전자 시스템(2000)의 블록 다이어그램이다.
상기 전자 시스템(2000)은 콘트롤러(2010), 입출력 장치 (I/O)(2020), 메모리(2030), 및 인터페이스(2040)를 포함하며, 이들은 각각 버스(2050)를 통해 상호 연결되어 있다.
상기 콘트롤러(2010)는 마이크로프로세서 (microprocessor), 디지탈 신호 프로세서, 또는 이들과 유사한 처리 장치 중 적어도 하나를 포함할 수 있다. 상기 입출력 장치(2020)는 키패드 (keypad), 키보드 (keyboard), 또는 디스플레이 (display) 중 적어도 하나를 포함할 수 있다. 상기 메모리(2030)는 콘트롤러(2010)에 의해 실행된 명령을 저장하는 데 사용될 수 있다. 예를 들면, 상기 메모리(2030)는 유저 데이타 (user data)를 저장하는 데 사용될 수 있다.
상기 전자 시스템(2000)은 무선 통신 장치, 또는 무선 환경 하에서 정보를 전송 및/또는 수신할 수 있는 장치를 구성할 수 있다. 상기 전자 시스템(2000)에서 무선 커뮤니케이션 네트워크를 통해 데이타를 전송/수신하기 위하여 상기 인터페이스(2040)는 무선 인터페이스로 구성될 수 있다. 상기 인터페이스(2040)는 안테나 및/또는 무선 트랜시버 (wireless transceiver)를 포함할 수 있다. 일부 실시예들에서, 상기 전자 시스템(2000)은 제3 세대 통신 시스템, 예를 들면, CDMA(code division multiple access), GSM (global system for mobile communications), NADC (north American digital cellular), E-TDMA (extended-time division multiple access), 및/또는 WCDMA (wide band code division multiple access)와 같은 제3 세대 통신 시스템의 통신 인터페이스 프로토콜에 사용될 수 있다. 상기 전자 시스템(2000)은 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 소자들, 예를 들면 도 1 내지 도 7c에 예시한 집적회로 소자(100, 100A, 200, 300, 400, 500) 및 이들로부터 본 발명의 기술적 사상의 범위 내에서 변형 및 변경된 다양한 구조를 가지는 집적회로 소자들 중 적어도 하나를 포함한다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형 및 변경이 가능하다.
100: 집적회로 소자, 110: 기판, 110M: 주면, 110S: 소스 영역, 112: 절연 마스크층, 120: 화합물 반도체 나노와이어, 122: 제1 섹션, 126: 제2 섹션, 126D: 드레인 영역, 134: 게이트 유전막, 142: 하부 절연 스페이서, 152: 상부 절연 스페이서, 554: 제1 도전성 콘택 플러그, 556: 제2 도전성 콘택 플러그, 558: 탑 콘택 도전층, GE1: 게이트 전극.

Claims (10)

  1. 주면을 가지는 기판과,
    상기 주면으로부터 상기 주면에 수직인 제1 방향으로 연장된 화합물 반도체 나노와이어로서, 조성은 동일하고 결정 상(crystal phase)은 서로 다른 제1 섹션(section) 및 제2 섹션이 상기 제1 방향을 따라 교대로 배열된 상기 화합물 반도체 나노와이어와,
    상기 제1 섹션을 덮는 게이트 전극과,
    상기 제1 섹션과 상기 게이트 전극과의 사이에 개재된 게이트 유전막을 포함하는 것을 특징으로 하는 집적회로 소자.
  2. 제1항에 있어서,
    상기 기판은 IV 족 물질 또는 III-V 족 물질로 이루어지고,
    상기 주면은 {111} 결정 면 (crystal plane)을 가지는 것을 특징으로 하는 집적회로 소자.
  3. 제1항에 있어서,
    상기 화합물 반도체 나노와이어는 III-V 족 물질로 이루어지는 것을 특징으로 하는 집적회로 소자.
  4. 제1항에 있어서,
    상기 화합물 반도체 나노와이어는 In, Ga 및 Al 중 적어도 하나의 III 족 원소와, As, P 및 Sb 중 적어도 하나의 V 족 원소를 포함하고,
    상기 제1 섹션 및 상기 제2 섹션은 각각 ZB (zinc-blende) 결정 상 및 WZ (wurtzite) 결정 상 중에서 선택되는 서로 다른 결정 상을 가지는 것을 특징으로 하는 집적회로 소자.
  5. 제1항에 있어서,
    상기 화합물 반도체 나노와이어는 1 개의 제1 섹션과, 상기 제1 섹션을 중심으로 상기 제1 섹션의 양 끝에 하나씩 접해 있는 한 쌍의 제2 섹션을 포함하고,
    상기 제1 섹션은 상기 기판의 주면과 평행한 제2 방향을 따라 제1 폭을 가지고,
    상기 한 쌍의 제2 섹션은 상기 제2 방향을 따라 상기 제1 폭보다 더 큰 제2 폭을 가지는 것을 특징으로 하는 집적회로 소자.
  6. 제1항에 있어서,
    상기 기판 내에 형성되고 제1 도판트를 포함하는 소스(source) 영역과,
    상기 화합물 반도체 나노와이어 중 일부에 형성되고 제2 도판트를 포함하는 드레인(drain) 영역을 더 포함하고,
    상기 제1 도판트와 상기 제2 도판트는 서로 다른 원소인 것을 특징으로 하는 집적회로 소자.
  7. 기판의 주면으로부터 상기 주면에 수직인 제1 방향으로 연장되고, 서로 동일한 조성 및 서로 다른 결정 상을 가지는 제1 섹션 및 제2 섹션이 상기 제1 방향을 따라 교대로 배열된 화합물 반도체 나노와이어를 형성하는 단계와,
    상기 화합물 반도체 나노와이어에서 상기 제1 섹션 및 상기 제2 섹션 중 상기 제1 섹션만을 선택적으로 식각하여 폭이 감소된 제1 섹션을 형성하는 동시에 상기 폭이 감소된 제1 섹션을 중심으로 그 양 끝에 하나씩 접해 있는 한 쌍의 제2 섹션에 의해 수직 길이가 한정되는 공간을 마련하는 단계와,
    상기 공간 내에 게이트 유전막 및 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  8. 제7항에 있어서,
    상기 화합물 반도체 나노와이어를 형성하는 단계는 상기 기판의 주면에 III 족 원소 소스 가스 및 V 족 원소 소스 가스를 공급하면서 상기 기판의 주면으로부터 상기 화합물 반도체 나노와이어를 성장시키는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  9. 제7항에 있어서,
    상기 게이트 유전막 및 상기 게이트 전극을 형성하는 단계는
    상기 폭이 감소된 제1 섹션의 노출 표면과 상기 한 쌍의 제2 섹션의 노출 표면을 덮는 유전막을 형성하는 단계와,
    상기 공간을 채우면서 상기 유전막을 덮는 도전층을 형성하는 단계와,
    상기 유전막 및 상기 도전층 중 상기 공간의 외부에 있는 부분들을 제거하여, 상기 공간 내에서 상기 폭이 감소된 제1 섹션을 덮는 상기 게이트 유전막과, 상기 게이트 유전막 위에서 상기 공간을 채우는 상기 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
  10. 제7항에 있어서,
    상기 게이트 유전막 및 상기 게이트 전극을 형성하는 단계는
    상기 폭이 감소된 제1 섹션의 노출 표면과 상기 한 쌍의 제2 섹션의 노출 표면을 덮는 상기 게이트 유전막을 형성하는 단계와,
    상기 공간을 채우면서 상기 게이트 유전막을 덮는 도전층을 형성하는 단계와,
    상기 게이트 유전막 중 상기 한 쌍의 제2 섹션의 노출 표면을 덮는 부분들이 노출되도록 상기 도전층을 일부 제거하여, 상기 게이트 유전막 위에서 상기 공간을 채우는 상기 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 집적회로 소자의 제조 방법.
KR1020160064936A 2016-05-26 2016-05-26 집적회로 소자 및 그 제조 방법 KR102422240B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020160064936A KR102422240B1 (ko) 2016-05-26 2016-05-26 집적회로 소자 및 그 제조 방법
US15/350,686 US10020396B2 (en) 2016-05-26 2016-11-14 Integrated circuit devices and methods of manufacturing the same
CN201710383517.7A CN107437543B (zh) 2016-05-26 2017-05-26 集成电路器件及其制造方法
US16/003,959 US10461187B2 (en) 2016-05-26 2018-06-08 Integrated circuit devices and methods of manufacturing the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160064936A KR102422240B1 (ko) 2016-05-26 2016-05-26 집적회로 소자 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20170133749A KR20170133749A (ko) 2017-12-06
KR102422240B1 true KR102422240B1 (ko) 2022-07-18

Family

ID=60418299

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160064936A KR102422240B1 (ko) 2016-05-26 2016-05-26 집적회로 소자 및 그 제조 방법

Country Status (3)

Country Link
US (2) US10020396B2 (ko)
KR (1) KR102422240B1 (ko)
CN (1) CN107437543B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11081484B2 (en) 2016-09-30 2021-08-03 Institute of Microelectronics, Chinese Academy of Sciences IC unit and method of manufacturing the same, and electronic device including the same
CN106298778A (zh) 2016-09-30 2017-01-04 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US10833193B2 (en) 2016-09-30 2020-11-10 Institute of Microelectronics, Chinese Academy of Sciences Semiconductor device, method of manufacturing the same and electronic device including the device
US10658494B2 (en) * 2017-02-15 2020-05-19 Globalfoundries Inc. Transistors and methods of forming transistors using vertical nanowires
US10431695B2 (en) * 2017-12-20 2019-10-01 Micron Technology, Inc. Transistors comprising at lease one of GaP, GaN, and GaAs
US10825816B2 (en) 2017-12-28 2020-11-03 Micron Technology, Inc. Recessed access devices and DRAM constructions
US10319586B1 (en) 2018-01-02 2019-06-11 Micron Technology, Inc. Methods comprising an atomic layer deposition sequence
US10734527B2 (en) 2018-02-06 2020-08-04 Micron Technology, Inc. Transistors comprising a pair of source/drain regions having a channel there-between
JP7139705B2 (ja) * 2018-06-14 2022-09-21 富士通株式会社 ナノワイヤ装置の製造方法
CN109411538B (zh) * 2018-10-08 2020-09-11 中国科学院微电子研究所 半导体器件及其制造方法及包括该器件的电子设备
US11164809B2 (en) * 2018-12-17 2021-11-02 Intel Corporation Integrated circuits and methods for forming integrated circuits
US11799035B2 (en) * 2019-04-12 2023-10-24 The Research Foundation For The State University Of New York Gate all-around field effect transistors including quantum-based features
CN111384156B (zh) * 2020-01-21 2021-08-03 中国科学院微电子研究所 C形沟道部半导体器件及其制造方法及包括其的电子设备
US11908932B2 (en) * 2020-07-23 2024-02-20 Micron Technology, Inc. Apparatuses comprising vertical transistors having gate electrodes at least partially recessed within channel regions, and related methods and systems

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100052055A1 (en) 2008-08-27 2010-03-04 Nec Electronics Corporation Semiconductor device having vertical field effect transistor and method of manufacturing the same
US20130307053A1 (en) 2007-05-25 2013-11-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2007022359A2 (en) 2005-08-16 2007-02-22 The Regents Of The University Of California Vertical integrated silicon nanowire field effect transistors and methods of fabrication
JP4724231B2 (ja) * 2009-01-29 2011-07-13 株式会社東芝 半導体装置およびその製造方法
WO2011038228A1 (en) * 2009-09-24 2011-03-31 President And Fellows Of Harvard College Bent nanowires and related probing of species
US8890119B2 (en) * 2012-12-18 2014-11-18 Intel Corporation Vertical nanowire transistor with axially engineered semiconductor and gate metallization
US9159826B2 (en) 2013-01-18 2015-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical tunneling field-effect transistor cell and fabricating the same
US9041095B2 (en) 2013-01-24 2015-05-26 Unisantis Electronics Singapore Pte. Ltd. Vertical transistor with surrounding gate and work-function metal around upper sidewall, and method for manufacturing the same
EP2808897B1 (en) 2013-05-30 2021-06-30 IMEC vzw Tunnel field effect transistor and method for making thereof
US20150053929A1 (en) 2013-08-22 2015-02-26 Board Of Regents. The University Of Texas System Vertical iii-v nanowire field-effect transistor using nanosphere lithography
US8900951B1 (en) 2013-09-24 2014-12-02 International Business Machines Corporation Gate-all-around nanowire MOSFET and method of formation
CN105684152B (zh) * 2013-10-31 2020-02-18 国立研究开发法人科学技术振兴机构 Iii-v族化合物半导体纳米线、场效应晶体管以及开关元件
US9177924B2 (en) 2013-12-18 2015-11-03 Taiwan Semiconductor Manufacturing Company Limited Vertical nanowire transistor for input/output structure
US10026658B2 (en) 2014-04-14 2018-07-17 Taiwan Semiconductor Manufacturing Company Limited Methods for fabricating vertical-gate-all-around transistor structures
US9755033B2 (en) 2014-06-13 2017-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of forming vertical structure
US9196730B1 (en) 2014-06-20 2015-11-24 Taiwan Seminconductor Manufacturing Company Limited Variable channel strain of nanowire transistors to improve drive current
US9614091B2 (en) 2014-06-20 2017-04-04 Taiwan Semiconductor Manufacturing Company, Ltd. Gate structure and method for fabricating the same
US9786774B2 (en) 2014-06-27 2017-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Metal gate of gate-all-around transistor
US9412605B2 (en) 2014-08-07 2016-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Method of removing oxide on semiconductor surface by layer of sulfur
US9911848B2 (en) 2014-08-29 2018-03-06 Taiwan Semiconductor Manufacturing Co., Ltd. Vertical transistor and method of manufacturing the same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130307053A1 (en) 2007-05-25 2013-11-21 Cypress Semiconductor Corporation Memory transistor with multiple charge storing layers and a high work function gate electrode
US20100052055A1 (en) 2008-08-27 2010-03-04 Nec Electronics Corporation Semiconductor device having vertical field effect transistor and method of manufacturing the same

Also Published As

Publication number Publication date
KR20170133749A (ko) 2017-12-06
US10461187B2 (en) 2019-10-29
US20170345927A1 (en) 2017-11-30
US20180294353A1 (en) 2018-10-11
CN107437543A (zh) 2017-12-05
US10020396B2 (en) 2018-07-10
CN107437543B (zh) 2021-11-02

Similar Documents

Publication Publication Date Title
KR102422240B1 (ko) 집적회로 소자 및 그 제조 방법
KR102016814B1 (ko) 소스/드레인에서의 확산을 이용한 금속간 도핑 박막
US11908750B2 (en) Semiconductor device and method
US20200105606A1 (en) Fin field-effect transistor device and method of forming the same
US20050280102A1 (en) Field effect transistor and method for manufacturing the same
KR102291301B1 (ko) FinFET 디바이스 및 그 형성 방법
CN111261521B (zh) 半导体器件及其形成方法
US11217679B2 (en) Semiconductor device and method
US20220359301A1 (en) Dual Dopant Source/Drain Regions and Methods of Forming Same
KR20200050351A (ko) 반도체 디바이스 및 방법
US20190355823A1 (en) Non-conformal oxide liner and manufacturing methods thereof
US11949013B2 (en) Semiconductor device and method
US20230360974A1 (en) Silicon Phosphide Semiconductor Device
US11901218B2 (en) Shallow trench isolation forming method and structures resulting therefrom
US11735664B2 (en) Source/drain regions of FINFET devices and methods of forming same
US20230361199A1 (en) Replacement sidewall spacers
US11990511B2 (en) Source/drain device and method of forming thereof
US20220246611A1 (en) Semiconductor device and methods of forming
US20230065620A1 (en) Semiconductor device and method
US20230115763A1 (en) Gate Electrode Deposition and Structure Formed Thereby
US20220367686A1 (en) Source/Drain Structure of Semiconductor Device and Method of Forming Same
KR20210053227A (ko) 반도체 디바이스 및 방법
KR20220160469A (ko) 반도체 디바이스 상의 유전체층 및 그 형성방법
CN116364656A (zh) 半导体结构的形成方法

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant