KR20220160469A - 반도체 디바이스 상의 유전체층 및 그 형성방법 - Google Patents

반도체 디바이스 상의 유전체층 및 그 형성방법 Download PDF

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KR20220160469A
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fin
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쳉-아이 린
밍-호 린
춘-헹 첸
영-쳉 루
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타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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Abstract

반도체 디바이스를 형성하는 방법은 반도체 핀 상에 제1 층을 형성하는 단계; 상기 제1 층 상에 마스크를 형성하는 단계 - 상기 마스크는 상기 반도체 핀의 측벽을 따라서보다 상기 반도체 핀의 상부 상에서 더 두꺼움 - 를 포함한다. 상기 제1 층은 상기 마스크를 사용하여 상기 반도체 핀의 측벽을 따라 시닝된다. 상기 마스크 및 상기 제1 층을 덮는 제2 층이 상기 반도체 핀 상에 형성된다. 더미 게이트층이 상기 반도체 핀 상에 형성되고 상기 반도체 핀의 상부 표면을 노출시키도록 패터닝된다.

Description

반도체 디바이스 상의 유전체층 및 그 형성방법{DIELECTRIC LAYER ON SEMICONDUCTOR DEVICE AND METHOD OF FORMING THE SAME}
우선권 주장 및 상호 참조
본 출원은 2021년 5월 27일에 출원된 미국 임시 출원 No. 63/193,866의 이익을 주장하며, 이 출원은 여기에 참조로 편입된다.
반도체 디바이스는, 예를 들면, 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용 분야에 사용된다. 반도체 디바이스는 전형적으로 반도체 기판 위에 절연층 또는 유전체층, 전도성층 및 반도체층 재료를 순차적으로 퇴적(deposit)하고, 리소그래피를 이용하여 다양한 재료 층들을 패터닝하여 그 위에 회로 구성요소 및 소자를 형성함으로써 제조된다.
반도체 산업은 더 많은 구성요소가 주어진 면적에 집적될 수 있도록 하는 최소 피처 크기의 지속적인 감소에 의해 다양한 전자 구성요소(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있다.
본 개시의 측면들은 첨부 도면과 함께 다음의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준 실무에 따라 다양한 피처들(features)이 일정 비율로 도시된 것은 아님에 유의하여야 한다. 실제로 설명의 명확성을 위해 다양한 피처들의 크기가 임의로 확대되거나 축소되어 있을 수 있다.
도 1은 일부 실시형태에 따른 FinFET의 실시예를 3차원 뷰로 도시한다.
도 2, 3, 4, 5, 6, 7, 8, 9, 10, 11a, 11b, 12a, 12b, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 17c, 17d, 18a, 18b, 19a, 19b, 20a, 20b, 20c, 20d, 21a, 21b, 21c, 21d, 21e, 21f, 22a, 22b, 22c, 22d, 23a, 23b, 23c, 23d, 24a, 24b, 24c 및 24d는 일부 실시형태에 따른 FinFET의 제조에서 중간 단계의 단면도이다.
다음의 개시는 본 발명의 다양한 피처들을 구현하기 위한, 많은 다양한 실시형태 또는 실시예를 제공한다. 본 개시를 단순하게 하기 위해 구성요소 및 배열의 특정 실시예가 아래에 설명된다. 물론 이들은 단지 예시일 뿐이며 발명을 제한하고자 하는 것이 아니다. 예를 들면, 뒤따르는 설명에서 제1 피처를 제2 피처 위에(over) 또는 상에(on) 형성하는 것은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시형태를 포함할 수 있고, 또한 상기 제1 및 제2 피처가 직접 접촉하지 않도록 추가적인 피처가 상기 제1 피처와 제2 피처 사이에 형성될 수 있는 실시형태를 포함할 수도 있다. 또한, 본 개시는 다양한 실시예들에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 단순성과 명료성을 위한 것이며 그 자체가 설명되는 다양한 실시형태 및/또는 구성 간의 관계를 결정하는 것은 아니다.
또한, "밑에(beneath)", "아래에(below)", "하부의(lower)", "위에(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어들이, 도면에 도시된 바와 같은 한 요소 또는 피처의 다른 요소(들) 또는 피처(들)에 대한 관계를 기술하기 위한 설명의 편의를 위해 여기서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면에 도시된 방향에 부가하여, 사용 또는 동작 중인 디바이스의 다른 방향들을 포함하도록 의도된다. 장치는 달리 방향배치(90도 회전되거나 다른 방향으로)될 수 있으며, 여기서 사용된 공간적으로 상대적인 설명어구는 그에 따라 유사하게 해석될 수 있다.
일부 실시형태에 따르면, 유전체층이 반도체 피처, 예를 들어, 핀(fins) 위에 형성되되, 상기 핀 위에 더미(dummy) 게이트를 형성하기 전에 형성된다. 유전체층은 핀의 측벽 위에 보다 핀의 상부(top) 위에 더 큰 두께의 유전체 재료가 형성될 수 있게 하는 마스크층을 포함한다. 유전체층은 더미 게이트의 후속 패터닝 프로세스 동안 핀의 상부 표면으로부터 핀 손실을 감소시킬 수 있으며, 이는 접촉 저항을 감소시켜 디바이스 성능을 향상시킬 수 있다. 유전체층을 형성하기 위한 프로세스는 산화 퇴적(oxidation deposition) 프로세스와 통합될 수 있고 산화 퇴적 프로세스가 뒤따를 수 있으며, 이는 저비용이고 시간당 높은 웨이퍼 레이트(rates)을 달성한다.
도 1은 일부 실시형태에 따른 FinFET의 실시예를 3차원 뷰로 도시한다. FinFET는 기판(50)(예를 들어, 반도체 기판)으로부터 연장되는 핀(60)을 포함한다. 격리 영역(isolation region)(70)이 기판(50) 위에 배치되고 핀(60)은 이웃하는 격리 영역들(70)보다 위에 및 그 사이로부터 돌출한다. 격리 영역(70)이 기판(50)으로부터 분리된 것으로 설명/도시되지만, 본 명세서에서 사용된 용어 "기판"은 정확히 반도체 기판만을 지칭하는 데 사용될 수 있거나, 격리 영역을 포함하여 반도체 기판을 지칭하는 데 사용될 수 있다. 추가로, 핀(60)은 기판(50)과 단일의, 연속적인 재료로서 예시되어 있지만, 핀(60) 및/또는 기판(50)은 단일의 재료 또는 복수의 재료를 포함할 수 있다. 이와 관련하여, 핀(60)은 이웃하는 격리 영역들(70) 사이에서 연장되는 부분을 지칭한다.
게이트 유전체층(110)이 핀(60)의 측벽을 따라 그리고 핀(60)의 상부 표면 위에 있으며, 게이트 전극(112)은 게이트 유전체층(110) 위에 있다. 소스/드레인 영역(102)은 게이트 유전체층(110) 및 게이트 전극(112)에 대해 핀(60)의 양 측에 배치된다. 도 1은 이후 도면에서 사용되는 참조 단면을 추가로 도시한다. 단면 A-A는 게이트 전극(112)의 길이방향 축을 따라 있고, 예를 들면, FinFET의 소스/드레인 영역들(102) 사이의 전류 흐름 방향에 수직인 방향이다. 단면 B-B는 단면 A-A에 수직이고 핀(60)의 길이방향 축을 따라 있고, 예를 들면, FinFET의 소스/드레인 영역들(102) 사이의 전류 흐름 방향으로 있다. 단면 C-C는 단면 A-A와 평행하고 FinFET의 소스/드레인 영역을 통하여 연장된다. 이후의 도면들은 명확성을 위해 이러한 참조 단면을 참조한다.
본 명세서에서 설명되는 일부 실시형태는 게이트-라스트(gate-last) 프로세스를 사용하여 형성된 FinFET와 관련하여 설명된다. 다른 실시형태에서는, 게이트-퍼스트(gate-first) 프로세스가 사용될 수 있다. 또한, 일부 실시형태는 평면 FET, 나노구조체(예를 들어, 나노시트, 나노와이어, 게이트-올-어라운드(gate-all-around) 등) 전계효과 트랜지스터(NSFET) 등과 같은 평면 디바이스에 사용되는 측면을 고려한다.
도 2 내지 도 23b는 일부 실시형태에 따른 FinFET의 제조에서 중간 단계의 단면도이다. 도 2, 3, 4, 5, 6, 7, 8, 9 및 10은 다수의 핀/FinFET에 대한 것임을 제외하고, 도 1에 도시된 참조 단면 A-A를 도시한다. 도 11a, 12a, 13a, 14a, 15a, 16a, 17a, 18a, 19a, 20a, 20c, 21a, 21d, 22a, 22c, 23a, 23c, 24a 및 24c는 도 1에 도시된 참조 단면 A-A를 따라 도시된 것이고, 도 11b, 12b, 13b, 14b, 15b, 16b, 17b, 18b, 19b, 20b, 20d, 21b, 21c, 21e, 21f, 22b, 22d, 23b, 23d, 24b 및 24d는 다수의 핀/FinFET에 대한 것임을 제외하고, 도 1에 도시된 유사한 단면 B-B를 따라 도시된 것이다. 도 17c 및 도 17d는 다수의 핀/FinFET에 대한 것임을 제외하고, 도 1에 도시된 참조 단면 C/D-C/D를 따라 도시된 것이다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 (예를 들어, p-타입 또는 n-타입 도펀트로) 도핑되거나 도핑되지 않을 수 있는, 벌크 반도체, 반도체-온-절연체(SOI) 기판 등과 같은 반도체 기판일 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 위에 형성된 반도체 재료의 층이다. 절연체층은, 예를 들어, 매립 산화물(BOX)층, 실리콘 옥사이드(silicon oxide)층 등일 수 있다. 절연체층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 그래디언트(gradient) 기판과 같은 다른 기판도 사용될 수 있다. 일부 실시형태에서, 기판(50)의 반도체 재료는 실리콘; 게르마늄; 실리콘 카바이드(silicon carbide), 갈륨 아세나이드(gallium arsenide), 갈륨 포스파이드(gallium phosphide), 인듐 포스파이드(indium phosphide), 인듐 아세나이드(indium arsenide) 및/또는 인듐 안티모나이드(indium antimonide)를 포함하는 화합물 반도체; 실리콘-게르마늄(silicon-germanium), 갈륨 아세나이드 포스파이드(gallium arsenide phosphide), 알루미늄 인듐 아세나이드(aluminum indium arsenide), 알루미늄 갈륨 아세나이드(aluminum gallium arsenide), 갈륨 인듐 아세나이드(gallium indium arsenide), 갈륨 인듐 포스파이드(gallium indium phosphide) 및/또는 갈륨 인듐 아세나이드 포스파이드(gallium indium arsenide phosphide)를 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n-타입 영역(50N) 및 p-타입 영역(50P)을 갖는다. n-타입 영역(50N)은 NMOS 트랜지스터, 예를 들어 n-타입 FinFET와 같은 n-타입 디바이스를 형성하기 위한 것일 수 있다. p-타입 영역(50P)은 PMOS 트랜지스터, 예를 들어 p-타입 FinFET와 같은 p-타입 디바이스를 형성하기 위한 것일 수 있다. n-타입 영역(50N)은 (디바이더(51)에 의해 도시된 바와 같이) p-타입 영역(50P)과 물리적으로 분리될 수 있으며, 임의의 수의 디바이스 피처(features)(예를 들어, 다른 능동(active) 디바이스, 도핑된 영역, 격리 구조체 등)가 n-타입 영역(50N)과 p-타입 영역(50P) 사이에 배치될 수 있다.
적절한 웰(도시되지 않음)이 기판(50)에 형성될 수 있다. 도시된 실시형태에서, p-타입 웰은 n-타입 영역(50N)에 형성되고, n-타입 웰은 p-타입 영역(50P)에 형성된다. 웰은 n-타입 영역(50N) 및 p-타입 영역(50P)에 p-타입 및/또는 n-타입 불순물을 주입하여 형성한다. n-타입 영역(50N) 및 p-타입 영역(50P)의 주입 후에, 주입된 p-타입 및/또는 n-타입 불순물을 활성화하기 위해 어닐링이 수행될 수 있다.
상이한 웰 타입을 갖는 실시형태에서는, n-타입 영역(50N) 및 p-타입 영역(50P)에 대한 상이한 주입 단계가 포토레지스트 또는 기타 마스크(도시되지 않음)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트는 기판(50)의 n-타입 영역(50N) 위에 형성될 수 있다. 포토레지스트는 PMOS 영역과 같은 기판(50)의 p-타입 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온(spin-on) 기술을 사용하여 형성될 수 있으며 허용가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, p-타입 영역(50P)에 n-타입 불순물 주입이 수행되고, 상기 포토레지스트는 n-타입 불순물이 NMOS 영역과 같은 n-타입 영역(50N)으로 주입되는 것을 실질적으로 방지하는 마스크로서 기능할 수 있다. n-타입 불순물은 약 1017 cm-3 및 약 1018 cm-3 사이와 같이, 1018 cm-3 보다 작거나 같은 농도로 상기 영역에 주입된 인(phosphorus), 비소(arsenic), 안티몬(antimony) 등일 수 있다. 주입 후에 포토레지스트는 허용가능한 애싱(ashing) 프로세스 등에 의해 제거된다.
p-타입 영역(50P)의 주입에 이어, 기판(50)의 p-타입 영역(50P) 위에 포토레지스트가 형성된다. 포토레지스트는 NMOS 영역과 같은 기판(50)의 n-타입 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 사용하여 형성될 수 있으며 허용가능한 포토리소그래피 기술을 사용하여 패터닝될 수 있다. 포토레지스트가 패터닝되면, n-타입 영역(50N)에 p-타입 불순물 주입이 수행될 수 있으며, 포토레지스트는 p-타입 불순물이 PMOS 영역과 같은 p-타입 영역(50P)에 주입되는 것을 실질적으로 방지하는 마스크로서 기능할 수 있다. p-타입 불순물은 약 1017 cm-3 및 약 1018 cm-3 사이와 같이, 1018 cm-3 보다 작거나 같은 농도로 상기 영역에 주입된 붕소(boron), BF2, 인듐(indium) 등일 수 있다. 주입 후에, 포토레지스트는 허용가능한 애싱 프로세스 등에 의해 제거될 수 있다.
제1 반도체 영역(52)이 기판(50) 위에 형성된다. 제1 반도체 영역(52)은 실리콘, 실리콘 카바이드, III-V족 화합물 반도체, II-VI족 화합물 반도체 등과 같은 반도체 재료이다. 예를 들어, III-V족 화합물 반도체를 형성하기 위해 이용가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만 이에 제한되지는 않는다. 일부 실시형태에서, 제1 반도체 영역(52)은 실리콘이다. 제1 반도체 영역(52)은 기판(50) 상에서 에피택셜하게(epitaxially) 성장된다. 아래에서 더 설명되는 바와 같이, 제1 반도체 영역(52)은 n-타입 영역(50N)에 핀을 형성하도록 패터닝될 것이다.
도 3에서, 제2 반도체 영역(54)이 기판(50) 위에 형성된다. 제2 반도체 영역(54)은 실리콘 게르마늄(예를 들어, SixGe1-x, 여기서 x는 0 내지 1의 범위에 있을 수 있음), 순수 또는 실질적으로 순수 게르마늄, III-V족 화합물 반도체, II-VI족 화합물 반도체 등과 같은 반도체 재료이다. 예를 들어, III-V족 화합물 반도체를 형성하기 위해 이용가능한 재료는 InAs, AlAs, GaAs, InP, GaN, InGaAs, InAlAs, GaSb, AlSb, AlP, GaP 등을 포함하지만 이에 제한되지는 않는다. 일부 실시형태에서, 제2 반도체 영역(54)은 실리콘 게르마늄이다. 제2 반도체 영역(54)은 기판(50) 상에서 에피택셜하게 성장된다. 제2 반도체 영역(54)을 형성하는 실시예로서, 기판의 p-타입 영역(50P) 위의 제1 반도체 영역(52)에 개구부가 형성될 수 있다. 개구부는 포토레지스트를 에칭 마스크로 사용하여 하나 이상의 에칭 프로세스(들)에 의해 형성될 수 있다. 에칭 프로세스(들)는 습식 에칭, 건식 에칭, 반응성 이온 에칭(RIE), 중성빔 에칭(NBE), 이들의 조합 등을 포함할 수 있고, 이방성일 수 있다. 그 다음, 제2 반도체 영역이 기판(50) 상에서 개구부 내에 에피택셜하게 성장된다.
실리콘과 실리콘 게르마늄은 격자 상수가 서로 상이하다. 따라서, 제2 반도체 영역(54)과 기판(50)은 부정합된 격자 상수를 갖는다. 격자 상수 부정합(mismatch)은 제2 반도체 영역(54)의 게르마늄 농도에 의존하며, 더 높은 게르마늄 농도는 더 큰 격자 상수 부정합을 초래한다. 격자 상수 부정합은 제2 반도체 영역(54)에서 압축 변형(compressive strain)을 유도하고, 이는 제2 반도체 영역(54)의 캐리어 이동도(mobility)를 증가시킬 수 있고, 이는 후속적으로 형성되는 p-타입 디바이스의 채널 영역 이동도를 향상시킬 수 있다. 제2 반도체 영역에 형성된 채널 영역은 부분적으로 또는 완전히 변형된(strained) 채널 영역일 수 있다.
일부 실시형태에서, 제1 반도체 영역(52) 및 제2 반도체 영역(54)은 적절한 도핑 영역(예를 들어, 웰)을 갖도록 성장 동안 인 사이튜(in situ) 도핑된다. 제1 반도체 영역(52) 및 제2 반도체 영역(54)의 도핑 영역은 기판(50)의 아래에 놓인 도핑 영역과 동일한 도핑 타입일 수 있다. 제1 반도체 영역(52) 및 제2 반도체 영역(54)의 도핑 영역은 기판(50)의 아래에 놓인 도핑 영역과 동일한 도핑 농도를 가질 수 있거나, 상이한 도핑 농도를 가질 수 있다. 일부 실시형태에서, 제1 반도체 영역(52) 및 제2 반도체 영역(54)의 도핑은, 비록 인 사이튜 및 주입 도핑이 함께 사용될 수 있지만, 기판(50)에서의 주입을 필요없게 할 수 있다.
도 4에서, 트렌치(56)가 제1 반도체 영역(52) 및 제2 반도체 영역(54)(및 선택적으로 기판(50))에 형성된다. 트렌치(56)는 포토레지스트를 에칭 마스크로 사용하여, 하나 이상의 에칭 프로세스(들)에 의해 형성될 수 있다. 에칭 프로세스(들)는 습식 에칭, 건식 에칭, 반응성 이온 에칭(RIE), 중성빔 에칭(NBE), 이들의 조합 등을 포함할 수 있고, 이방성일 수 있다. 트렌치(56)는 제1 반도체 영역(52) 및 제2 반도체 영역(54) 내로 부분적으로 연장될 수 있거나, 반도체 영역을 통해 기판(50) 내로 연장될 수 있다. 트렌치들(56) 사이에 남아있는 제1 반도체 영역(52) 및 제2 반도체 영역(54)(및 선택적으로 기판(50))의 부분들은 핀(60)으로 지칭된다. 핀(60)은 각각 하부 부분(62) 및 상부 부분(64)을 포함한다. 하부 부분(62)은 하부 부분(62N, 62P)을 포함하고, 하부 부분(62N)은 기판(50)의 n-타입 영역(50N)의 나머지 부분을 포함하고 하부 부분(62P)은 기판(50)의 p-타입 영역(50P)의 나머지 부분을 포함한다. 상부 부분(64)은 상부 부분(64N, 64P)을 포함하고, 상부 부분(64N)은 제1 반도체 영역(52)의 나머지 부분을 포함하고, 상부 부분(64P)은 제2 반도체 영역(54)의 나머지 부분을 포함한다. 핀(60)은 제1 폭(W1)으로 형성된다. 일부 실시형태에서, 제1 폭(W1)은 5 nm 내지 15 nm의 범위에 있다. 이러한 핀 폭은 핀이 (아래에 설명되는) 후속 에칭 프로세스(들)후에 충분한 두께를 유지하게 할 수 있다.
핀은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(60)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함하는 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피와 자기정렬(self-aligned) 프로세스를 결합하여, 예를 들어, 단일의, 직접적인 포토리소그래피 프로세스를 사용하여 얻을 수 있는 것보다 작은 피치(pitches)를 갖는 패턴이 생성되도록 한다. 예를 들어, 일 실시형태에서, 희생층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 스페이서(spacers)는 자기정렬 프로세스를 사용하여 상기 패터닝된 희생층과 나란히 형성된다. 그 다음 희생층은 제거되고, 나머지 스페이서가 핀을 패터닝하는 데 사용될 수 있다. 일부 실시형태에서, 마스크(또는 다른 층)는 핀(60) 상에 남아 있을 수 있다.
도 5에서, 절연 재료(68)가 기판(50) 위에 그리고 이웃하는 핀들(60) 사이에 형성된다. 절연 재료(68)는 절연 재료(68)의 과잉 부분이 핀(60)을 덮도록 형성될 수 있다. 절연 재료(68)는 실리콘 옥사이드와 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 화학 기상 퇴적(HDP-CVD), 유동성 화학 기상 퇴적(FCVD)(예를 들어, 원격 플라즈마 시스템에서의 화학 기상 퇴적(CVD) 기반 재료 퇴적 및 이를 산화물과 같은 다른 재료로 변환하기 위한 사후 경화) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 도시된 실시형태에서, 절연 재료(68)는 FCVD 프로세스에 의해 형성된 실리콘 옥사이드이다. 절연 재료가 형성되면 어닐링 프로세스가 수행될 수 있다. 절연 재료(68)는 단일의 층으로 도시되어 있지만, 일부 실시형태는 다수의 층을 사용할 수 있다. 예를 들어, 일부 실시형태에서는 라이너(liner)(도시되지 않음)가 먼저 기판(50) 및 핀(62)의 표면을 따라 형성될 수 있다. 그 후, 위에 설명된 것과 같은 충전(fill) 재료가 상기 라이너 위에 형성될 수 있다.
도 6에서, 절연 재료(68)는 얕은 트렌치 격리(STI) 영역(70)을 형성하기 위해 리세싱된다. 절연 재료(68)는 핀(60)의 상부 부분(64)이 이웃하는 STI 영역들(70) 사이로부터 돌출되도록 리세싱된다. 절연 재료(68)는 평탄화 프로세스를 수행한 후 허용가능한 에칭 프로세스를 수행함으로써 리세싱될 수 있다. 일부 실시형태에서, 평탄화 프로세스는 화학적 기계적 연마(CMP), 에치 백(etch back) 프로세스, 이들의 조합 등을 포함한다. 평탄화 프로세스는 핀(60)을 노출시킨다. 핀(60) 및 절연 재료(68)의 상부 표면은 평탄화 프로세스 후에 수평(level)하다. 그 다음, STI 영역(70)은 절연 재료(68)의 재료에 선택적인 것과 같은 허용가능한 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들면, 불소 공급원(예를 들어, 삼플루오린화질소)과 함께 수소 공급원(예를 들어, 암모니아)을 사용한 화학적 산화물 제거, 또는 희석된 하이드로플루오릭(dilute hydrofluoric)(dHF) 산을 사용한 화학적 산화물 제거가 사용될 수 있다. STI 영역(70)의 상부 표면은 에칭 프로세스에 의해 평평하거나, 볼록하거나, 및/또는 오목하게 형성될 수 있다. 핀(60)의 노출된 부분은 제1 높이(H1)를 갖는다. 일부 실시형태에서, 제1 높이(H1)는 40 nm 내지 60 nm의 범위에 있다.
도시된 실시형태에서, STI 영역(70)의 상부 표면은 핀(60)의 상부 부분(64)이 완전히 노출되도록, 핀(60)의 하부 부분(62)의 상부 표면과 수평을 이룬다. 일부 실시형태에서, STI 영역(70)의 상부 표면은 핀(60)의 상부 부분(64)이 부분적으로 노출되도록, 핀(60)의 하부 부분(62)의 상부 표면보다 위에 배치된다. 일부 실시형태에서, STI 영역(70)의 상부 표면은 핀(60)의 상부 부분(64)이 완전히 노출되고 핀(60)의 하부 부분(62)이 부분적으로 노출되도록, 핀(60)의 하부 부분(62)의 상부 표면보다 아래에 배치된다.
일부 실시형태에서, 보호 캡(도시되지 않음)이 핀(60)의 노출된 부분 상에 형성된다. 게르마늄은 실리콘보다 더 쉽게 산화되고, 따라서 게르마늄을 포함할 수 있는 핀(60)의 상부 부분(64P)은 산화의 위험이 더 크다. 보호 캡을 형성하는 것은 후속 처리 중에 산화를 방지/감소하는 데 도움이 될 수 있다. 보호 캡은 실리콘, 실리콘 카바이드, III-V족 화합물 반도체, II-VI족 화합물 반도체 등과 같은 반도체 재료일 수 있다. 일부 실시형태에서, 보호 캡은 실리콘이고 핀(60)의 노출된 부분 상에서 에피택셜하게 성장된다.
도 7 내지 도 10은 일부 실시형태에 따른 핀(60) 위의 더미 유전체층(80)의 형성을 도시한다. 더미 유전체층(80)은 유전체 서브층들(sublayers)을 포함하고 핀(60)의 측벽 위에 보다 핀(60)의 상부 위에 더 큰 두께의 유전체 재료가 형성된다(아래 설명, 도 10 참조). 더미 유전체층(80)의 상부 상의 더 큰 두께는, 인접한 핀들(60) 상의 더미 유전체층(80)의 후속적으로 형성된 부분들의 바람직하지 않은 병합 및/또는 인접한 핀들(60) 사이의 더미 게이트층(아래 설명, 도 11a-11b 참조)의 후속적으로 형성된 부분들에 바람직하지 않은 공극(voids)을 초래할 수 있는, 핀(60)의 측벽 상에의 유전체 서브층(80A)의 두께를 증가시킴이 없이, 핀(60) 위에 형성되는 더미 게이트의 후속 제거 프로세스 동안 핀(60)의 상부 표면으로부터 핀 손실을 감소시킬 수 있다(아래 설명, 도 12a 및 12b 참조).
도 7에서, 제1 유전체 서브층(80A)이 핀(60)의 상부 부분(64) 위에 그리고 STI 영역(70)의 노출된 부분 위에 형성된다. 제1 유전체 서브층(80A)은 핀(60)의 상부 표면 상에 후속적으로 형성되는 더미 유전체층(80) 부분들의 대부분(bulk)을 포함할 수 있다. 제1 유전체 서브층(80A)은 하나 이상의 산화물(예를 들어, 실리콘 옥사이드) 및/또는 질화물(예를 들어, 실리콘 나이트라이드) 층을 포함할 수 있고, CVD, PECVD, PVD, ALD, PEALD 등과 같은 적절한 프로세스에 의해 형성될 수 있다. 일부 실시형태에서, 제1 유전체 서브층(80A)은 실리콘 옥사이드를 포함하고 15 W 내지 200 W 범위의 플라즈마 생성 전력으로 PEALD에 의해 형성된다. 일부 실시형태에서, 제1 유전체 서브층(80A)은 15 Å 내지 35 Å 범위의 제1 두께(T1)로 형성되며, 이는 더미 게이트의 후속 패터닝 프로세스 동안 핀 손실을 감소시키는 데 유리하다(아래 설명, 도 12a-13b 참조). 15 Å보다 작은 두께로 제1 유전체 서브층(80A)을 형성하는 것은 더미 게이트의 후속 패터닝 프로세스 동안 바람직하지 않은 핀 손실을 초래할 수 있다. 제1 유전체 서브층(80A)을 35 Å 보다 큰 두께로 형성하는 것은 인접한 핀들(60) 상의 더미 유전체층(80)의 후속적으로 형성되는 부분들의 바람직하지 않은 병합 및/또는 인접한 핀들(60) 사이의 더미 게이트층(아래 설명, 도 11a-11b 참조)의 후속적으로 형성되는 부분들에 바람직하지 않은 공극을 초래할 수 있다.
제1 유전체 서브층(80A)의 형성에 이어, 플라즈마 처리(예를 들어, O2 플라즈마 처리)가 제1 유전체 서브층(80A)에 대해 수행될 수 있다. 플라즈마 처리는 제1 유전체 서브층(80A)의 재료를 추가로 산화시킬 수 있고, 이는 더미 게이트의 후속 패터닝 프로세스 동안 핀 손실을 감소시킬 수 있다. 플라즈마 처리는 400 W 내지 600 W 범위의 플라즈마 생성 전력을 사용하여 수행될 수 있다.
도 8에서, 마스크 서브층(80B)이 핀(60) 위의 제1 유전체 서브층(80A)의 상부 표면 상에 형성된다. 마스크 서브층(80B)은 후속 에치 백 프로세스 동안 제1 유전체 서브층(80A) 부분을 보호한다(아래 설명, 도 9 참조). 마스크 서브층(80B)은 핀(60) 위의 제1 유전체 서브층(80A) 부분의 상부 표면을 덮도록 형성된다. 일부 실시형태에서, 마스크 서브층(80B)은 STI 영역(70) 상의 제1 유전체 서브층(80A) 부분의 상부 표면을 노출시킨다. 일부 실시형태에서, 마스크 서브층(80B)의 측벽 부분은 제1 유전체 서브층(80A)의 측벽의 상부 부분을 따라 연장된다. 마스크 서브층(80B)의 측벽 부분은 제1 유전체 서브층(80A)의 측벽의 상부 부분을 따르는 두께에서 테이퍼질 수 있다. 예를 들어, 도 8에 도시된 것과 같은 실시형태에서, 제1 유전체 서브층(80A)의 측벽의 하단 부분(bottom portions)은 노출될 수 있고, 마스크 서브층(80B)의 두께는, 마스크 서브층(80B)이 기판(50)으로부터 더 연장됨에 따라 두께가 증가하는 형태로, 테이퍼질 수 있다. 제1 유전체 서브층(80A)이, 예를 들어, 실리콘 옥사이드를 포함하는 일부 실시형태에서, 마스크 서브층(80B)은 탄소 및/또는 질소를 포함할 수 있고 CVD, PECVD, PVD, ALD, PEALD 등과 같은 적절한 프로세스로 형성될 수 있다. 제1 유전체 서브층(80A)이 실리콘 옥사이드를 포함하고 마스크 서브층(80B)이 질화물, 탄화물 등을 포함하는 이러한 실시형태에서, 마스크 서브층(80B)은 제1 유전체 서브층(80A)보다 낮은 에칭 속도(etch rate)를 가지며, 이에 의해 제1 유전체 서브층(80A)의 상부를 보호하면서 (예를 들어, 핀(60)의 측벽 상의) 제1 유전체 서브층(80A)의 덮이지 않은 부분이 에칭되도록 하기 위한 후속 에치 백 프로세스에서의 에칭 마스크로서 기능할 수 있다. 예를 들어, 일부 실시형태에서, 마스크 서브층(80B)은 실리콘 나이트라이드(silicon nitride), 실리콘 카보나이트라이드(silicon carbonitride), 실리콘 옥시카보나이트라이드(silicon oxycarbonitride) 등, 또는 이들의 조합이고, 비스(디에틸아미노)실란(BDEAS), SiH3-N((CH-(CH3)2)2 등, 또는 이들의 조합을 전구체로 사용하여 형성된다.
일부 실시형태에서, 마스크 서브층(80B)은 ALD와 같은 적절한 프로세스로 형성되며, 이 프로세스는 비교적 높은 압력, 짧은 퍼지(purge) 시간 및 짧은 플라즈마 처리 시간을 갖는 사이클을 가진다. 높은 압력, 짧은 퍼지 시간, 및 짧은 플라즈마 처리 시간은 제1 유전체 서브층(80A)의 측벽 상에 전구체가 덜 흡착되도록 하고 제1 유전체 서브층(80A)의 상부 표면 상에 전구체가 더 많이 흡착되게 할 수 있다. 이는 제1 유전체 서브층(80A)의 측벽 상에 보다 제1 유전체 서브층(80A)의 상부 표면 상에 더 많은 재료를 갖는 마스크 서브층(80B)의 프로파일에 이르게 할 수 있고, 예를 들어, 마스크 서브층(80B)이 기판(50)으로부터 더 연장됨에 따라 두께가 증가하는 형태로, 마스크 서브층(80B)의 두께는 테이퍼질 수 있다. 일부 실시형태에서, ALD 프로세스는 교번하는 전구체 가스의 다수의 퇴적 사이클을 사용한다. 예를 들어, ALD 프로세스는, 예를 들어, 비스(디에틸아미노)실란(BDEAS)과 같은 제1 전구체를 사용하는 제1 사이클에 이어 SiH3-N((CH-(CH3)2)2와 같은 제2 전구체를 사용하는 제2 사이클을 포함하는 순환적 퇴적(cyclic deposition)일 수 있다. 일부 실시형태에서, 제1 사이클에 의해 퇴적된 실리콘 및 산소는 제2 사이클에 의해 퇴적된 실리콘, 탄소 및 질소와 반응하여, 실리콘, 산소, 탄소 및 질소를 포함하는 물질을 형성할 수 있다. 교번하는 제1 사이클 및 제2 사이클은 마스크 서브층이, 예를 들어, 실리콘 옥시카보나이트라이드의 원하는 두께에 도달할 때까지 반복될 수 있다. 마스크 서브층(80B)은 15 W 내지 150 W 범위의 플라즈마 생성 전력으로 형성될 수 있다. 마스크 서브층(80B)은 1500 torr 내지 3500 torr 범위의 압력 하에서 형성될 수 있다. 마스크 서브층(80B)은 ALD의 각 사이클에 대해 0.05 s 내지 0.25 s 범위의 퍼지 시간 및 ALD의 각 사이클에 대해 0.05 s 내지 0.25 s 범위의 플라즈마 처리 시간으로 형성될 수 있다.
일부 실시형태에서, 마스크 서브층(80B)은 핀(60) 위의 제1 유전체 서브층(80A)의 상부 표면 위에 5 Å 내지 10 Å 범위의 제2 두께(T2)로 형성되며, 이는 제1 유전체 서브층(80A)의 상부 부분을 보호하기 위해 후속 에치 백 프로세스 후에 마스크 서브층(80B)의 충분한 두께를 유지하는 데 유리하다. 마스크 서브층(80B)을 5 Å보다 작은 두께로 형성하는 것은 제1 유전체 서브층(80A)의 상부 부분을 보호하기에 충분한 두께를 제공하지 않음으로써 불리할 수 있다. 마스크 서브층(80B)을 10 Å보다 큰 두께로 형성하는 것은 인접한 핀들(60) 상의 더미 유전체층(80)의 후속적으로 형성되는 부분들의 바람직하지 않은 병합 및/또는 인접한 핀들(60) 사이의 더미 게이트층(아래 설명, 도 11a-11b 참조)의 후속적으로 형성되는 부분들에 바람직하지 않은 공극을 초래함으로써 불리할 수 있다.
도 9에서, 에치 백 프로세스와 같은 패터닝이 핀(60)의 측벽 상의 제1 유전체 서브층(80A) 및 마스크 서브층(80B)의 부분을 제거하기 위해 수행된다. 제1 유전체 서브층(80A) 및 마스크 서브층(80B)의 측벽 부분을 제거함으로써, 에치 백 프로세스는 인접한 구조체들 사이(예를 들어, 인접한 핀들 사이)의 거리를 증가시킴으로써 핀들(60) 사이에의 더미 게이트층 형성과 같은 후속 프로세스를 위한 프로세스 윈도우를 증가시킬 수 있다. 거리를 증가시킴으로써, 인접한 핀들(60) 상의 더미 유전체층(80)의 후속적으로 형성되는 부분들의 바람직하지 않은 병합 및/또는 인접한 핀들(60) 사이의 더미 게이트층(아래 설명, 도 11a-11b 참조)의 후속적으로 형성되는 부분들에 바람직하지 않은 공극의 가능성이 감소된다. 마스크 서브층(80B)은 에치 백 프로세스로부터 핀(60)의 상부 표면 상의 제1 유전체 서브층(80A)의 상부 부분을 보호하기 위한 에칭 정지층으로서 기능한다. 에치 백 프로세스는 습식 에칭 프로세스, 건식 에칭 프로세스, 또는 이들의 조합을 포함하는 순환적 에칭일 수 있다. 일부 실시형태에서, 에치백 프로세스는 희석된 하이드로플루오릭산(dilute hydrofluoric acid), 하이드로클로릭산(hydrochloric acid) 등, 또는 이들의 조합을 에칭제로 사용하는 습식 에칭을 포함한다. 일부 실시형태에서, 에치 백 프로세스는 NH3, HF 등, 또는 이들의 조합을 에칭제로 사용하는 건식 에칭을 포함한다. 에치 백 프로세스는 제1 유전체 서브층(80A)의 측벽 부분이 제거되어, 핀(60)의 상부 부분(64)의 측벽을 노출시킬 때 정지될 수 있다.
에치 백 프로세스 후에, 제1 유전체 서브층(80A)의 상부 부분은 마스크 서브층(80B)의 나머지 부분에 의해 덮인 상태로, 핀(60)의 상부 표면 상에 남아 있다. 일부 실시형태에서, 마스크 서브층(80B)의 나머지 부분은 2 Å 내지 5 Å 범위의 제3 두께(T3)를 가지며, 이는 제1 유전체 서브층(80A) 및 마스크 서브층(80B)의 측벽 부분을 제거하는 에치 백 프로세스에 유리하다. 마스크 서브층(80B)의 나머지 부분이 2 Å보다 작은 두께를 가지면 제1 유전체 서브층(80A)이 에칭되게 할 수 있으며, 이는 바람직하지 않은 후속의 핀 손실을 초래할 수 있다. 마스크 서브층(80B)의 나머지 부분이 5 Å보다 큰 두께를 가지면 제1 유전체 서브층(80A)의 측벽 부분이 핀(60) 상에 남게 할 수 있으며, 이는 더미 게이트 형성과 같은 후속 프로세스를 위한 프로세스 윈도우를 감소시킬 수 있다.
도 10에서, 제2 유전체 서브층(80C)이 핀(60)의 상부 부분(64) 위에 그리고 STI 영역(70)의 노출된 부분 위에 형성되어, 제1 유전체 서브층(80A) 및 마스크 서브층(80B)의 나머지 부분을 덮는다. 제1 유전체 서브층(80A) 및 마스크 서브층(80B)의 나머지 부분과 제2 유전체 서브층(80C)은 함께, 핀(60)의 측벽 위에 보다 핀(60)의 상부 위에 더 큰 두께의 유전체 재료가 형성되는 상태로 더미 유전체층(80)을 형성한다. 이것은 핀(60) 위에 형성된 더미 게이트의 후속 제거 프로세스 동안 핀(60)의 상부 표면으로부터 핀 손실을 감소시킬 수 있다(아래 설명, 도 12a 및 12b 참조). 일부 실시형태에서, 제2 유전체 서브층(80C)은 제1 유전체 서브층(80A)과 유사한 재료 및 유사한 방법에 의해 형성된다(위의 설명, 도 7 참조). 제2 유전체 서브층(80C)은, 단지 예시 목적에서 STI 영역(70)을 덮는 것으로 도시되어 있음에 유의한다. 일부 실시형태에서, 제2 유전체 서브층(80C)은 핀(60)만을 덮는다.
일부 실시형태에서, 제2 유전체 서브층(80C)은 핀(60)의 측벽 상에 그리고 상부 표면 위에 15 Å 내지 35 Å 범위의 제4 두께(T4)로 형성되며, 이는 더미 게이트의 후속 패터닝 프로세스 동안 핀 손실을 감소시키는 데 유리하다(아래 설명, 도 12a-13b 참조). 15 Å보다 작은 두께로 제2 유전체 서브층(80C)을 형성하는 것은 더미 게이트의 후속 패터닝 프로세스 동안 바람직하지 않은 핀 손실을 초래할 수 있다. 35 Å보다 큰 두께로 제2 유전체 서브층(80C)을 형성하는 것은 인접한 핀들(60) 상의 제2 유전체 서브층(80C) 부분들의 바람직하지 않은 병합 및/또는 인접한 핀들(60) 사이의 더미 게이트층(아래 설명, 도 11a-11b 참조)의 후속적으로 형성되는 부분에 바람직하지 않은 공극을 초래할 수 있다.
일부 실시형태에서, 더미 유전체층(80)은 핀(60)의 상부 표면과 핀(60) 위의 더미 유전체층(80)의 상부 표면 사이에서 측정된 45 Å 내지 65 Å 범위의 제5 두께(T5)를 가지고, 이는 더미 게이트의 후속 패터닝 프로세스 동안 핀 손실을 감소시키는 데 유리하다(아래 설명, 도 12a-13b 참조). 45 Å보다 작은 제5 두께(T5)를 갖는 더미 유전체층(80)은 더미 게이트의 후속 패터닝 프로세스 동안 바람직하지 않은 핀 손실을 초래할 수 있다. 65 Å보다 큰 제5 두께(T5)를 갖는 더미 유전체층(80)은 더미 게이트 형성과 같은 후속 프로세스를 위한 프로세스 윈도우를 감소시킬 수 있다.
일부 실시형태에서, 제5 두께(T5) 대 제4 두께(T4)의 비율은 2:1 내지 5:1의 범위에 있으며, 이는 핀(60)의 상부 표면으로부터 핀 손실을 감소시키는 동시에 더미 게이트 형성과 같은 후속 프로세스를 위한 프로세스 윈도우를 증가시키는 데 유리할 수 있다. 제5 두께(T5) 대 제4 두께(T4)의 비율이 2:1 보다 작으면 핀(60)의 상부 표면으로부터 바람직하지 않은 핀 손실을 초래하거나 더미 게이트 형성과 같은 후속 프로세스를 위한 프로세스 윈도우의 감소를 초래할 수 있다. 제5 두께(T5) 대 제4 두께(T4)의 비율이 5:1보다 크면 더미 유전체층(80)의 후속의 제거 프로세스 동안 핀(60)의 측벽 상에서 바람직하지 않은 핀 손실을 초래할 수 있다(아래 설명, 도 20a-20b 참조).
도 11a 및 도 11b에서, 더미 게이트층(82)이 더미 유전체층(80) 위에 형성되고 마스크 층(84)이 더미 게이트층(82) 위에 형성된다. 더미 게이트층(82)은 더미 유전체층(80) 위에 퇴적될 수 있고, 그 다음 CMP 등에 의해 평탄화된다. 마스크층(84)은 더미 게이트층(82) 위에 퇴적될 수 있다. 더미 게이트층(82)은 전도성 또는 반도체성 재료일 수 있고 비정질 실리콘, 다결정-실리콘(폴리실리콘), 다결정 실리콘-게르마늄(poly-SiGe), 메탈 나이트라이드, 메탈 실리사이드, 메탈 옥사이드 및 메탈을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트층(82)은 물리 기상 퇴적(PVD), CVD, 스퍼터 퇴적, 또는 선택된 재료를 퇴적하기 위한 다른 기술에 의해 퇴적될 수 있다. 더미 게이트층(82)은 격리 영역, 예를 들어, STI 영역(70) 및/또는 더미 유전체층(80)의 에칭으로부터 높은 에칭 선택비(etching selectivity)를 갖는 다른 재료로 제조될 수 있다. 마스크층(84)은, 예를 들어, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등의 하나 이상의 층을 포함할 수 있다. 이 실시예에서는, 단일의 더미 게이트층(82) 및 단일의 마스크층(84)이 n-타입 영역(50N) 및 p-타입 영역(50P)에 걸쳐 형성된다.
도 12a 내지 도 23b는 실시형태 디바이스의 제조에서 다양한 추가적인 단계들을 예시한다. 도 12a 내지 도 23b는 p-타입 영역(50P)의 피처들을 도시하지만, 도시된 구조는 n-타입 영역(50N) 및 p-타입 영역(50P) 모두에 적용될 수 있음이 인식되어야 한다. n-타입 영역(50N) 및 p-타입 영역(50P) 구조에서의 차이(존재하는 경우)는 각 도면에 첨부된 텍스트에 설명된다.
도 12a 및 도 12b에서, 마스크층(84)(위의 설명, 도 11a-11b 참조)이 허용가능한 포토리소그래피 및 에칭 기술을 사용하여 패터닝되어 마스크(94)를 형성할 수 있다. 그 다음, 마스크(94)의 패턴은 더미 게이트층(82)으로 전사되어 더미 게이트(92)를 형성할 수 있다. 더미 게이트(92)는 핀(60)의 각각의 채널 영역(58)을 덮는다. 마스크(74)의 패턴은 더미 게이트(92)의 각각을 인접한 더미 게이트로부터 물리적으로 분리하는 데 사용될 수 있다. 또한, 더미 게이트(92)는 각각의 핀(60)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 13a 및 도 13b에서, 마스크(94) 및 더미 게이트(92)의 패턴이 허용가능한 에칭 기술에 의해 더미 유전체층(80)으로 전사되어 더미 게이트 유전체층(90)을 형성한다. 일부 실시형태에서, 더미 게이트 유전체층(90)은 습식 에칭 프로세스, 건식 에칭 프로세스, 또는 이들의 조합을 포함하는 에칭 프로세스에 의해 형성된다. 일부 실시형태에서, 에칭 프로세스는 희석된 하이드로플루오릭산(dilute hydrofluoric acid), 하이드로클로릭산(hydrochloric acid) 등, 또는 이들의 조합을 에칭제로 사용하는 습식 에칭을 포함한다. 일부 실시형태에서, 에칭 프로세스는 NH3, HF 등, 또는 이들의 조합을 에칭제로 사용하는 건식 에칭을 포함한다. 제1 유전체 서브층(80A), 마스크 서브층(80B), 및 제2 유전체 서브층(80C)의 각각의 재료가 상이한 에칭 선택비(etch selectivities)를 가지는 일부 실시형태에서, 에칭 프로세스는 제1 유전체 서브층(80A)의 재료를 에칭하기 위해 선택된 O2, HBr 등과 같은 제1 에칭제, 마스크 서브층(80B)의 재료를 에칭하기 위해 선택된 O2, HBr 등과 같은 제2 에칭제, 및 제2 유전체 서브층(80C)의 재료를 에칭하기 위해 선택된 O2, HBr 등과 같은 제3 에칭제를 포함할 수 있다. 일부 실시형태에서, 제1 유전체 서브층(80A)의 재료는 제2 유전체 서브층(80C)의 재료와 동일하고 제1 에칭제는 제3 에칭제와 동일하다.
핀(60)의 상부 부분(64)은 핀(60)의 상부 부분(64)을 덮는 더미 유전체층(80)의 두께(T5)(위의 설명, 도 10 참조)로 인해 1 nm 내지 2 nm 범위의 거리(D1)만큼 에칭될 수 있다. 핀(60)의 상부 부분(64) 상에 거리(D1)의 핀 손실은 핀(60)의 상부 부분(64) 위의 더미 유전체층(80)의 두께가 더 작을 때 발생하는 각각의 핀 손실보다 작을 수 있다. 이것은 접촉 저항을 줄여 디바이스 성능을 향상시킬 수 있다.
도 14a 및 도 14b에서, 게이트 실(seal) 스페이서(96)가 더미 게이트(92), 마스크(94), 더미 게이트 유전체층(90), 및/또는 핀(60)의 노출된 표면 상에 형성된다. 열 산화(thermal oxidation) 또는 퇴적에 이어 이방성 에칭이 게이트 실 스페이서(96)를 형성할 수 있다. 도시된 실시형태에서, 게이트 실 스페이서(96)는 더미 게이트(92), 마스크(94), 더미 게이트 유전체층(90), 및 핀(60)의 측벽 부분의 열 산화에 의해 형성된다. 게이트 실 스페이서(96)는 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등으로 형성될 수 있다.
도 15a 및 도 15b에서, 저농도 도핑된 소스/드레인(lightly doped source/drain, LDD) 영역(98)을 형성하기 위해 주입(implants)이 수행될 수 있다. 상이한 디바이스 타입을 갖는 실시형태에서, 도 2의 위에서 설명된 주입과 유사하게, 포토레지스트와 같은 마스크가 p-타입 영역(50P)은 노출시키는 한편 n-타입 영역(50N) 위에 형성될 수 있으며, 적절한 타입(예를 들어, p-타입)의 불순물이 p-타입 영역(50P)에서 노출된 핀(60)에 주입될 수 있다. 그 다음 마스크가 제거될 수 있다. 이어서, 포토레지스트와 같은 마스크가 n-타입 영역(50N)은 노출시키는 한편, p-타입 영역(50P) 위에 형성될 수 있으며, 적절한 타입의 불순물(예를 들어, n-타입)이 n-타입 영역(50N)에서 노출된 핀(60)에 주입될 수 있다. 그 다음 마스크가 제거될 수 있다. n-타입 불순물은 이전에 설명된 n-타입 불순물 중 임의의 것일 수 있고, p-타입 불순물은 이전에 설명된 p-타입 불순물 중 임의의 것일 수 있다. 저농도 도핑된 소스/드레인 영역은 약 1015 cm-3 내지 약 1019 cm-3의 불순물 농도를 가질 수 있다. 어닐링이 주입 손상을 회복하고 주입된 불순물을 활성화하기 위해 사용될 수 있다.
도 16a 및 도 16b에서, 게이트 스페이서(100)가 더미 게이트(92) 및 마스크(94)의 측벽을 따라 게이트 실 스페이서(96) 상에 형성된다. 게이트 스페이서(100)는 절연 재료를 컨포멀하게(conformally) 퇴적하고 이후에 상기 절연 재료를 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서(100)의 절연 재료는 실리콘 옥사이드, 실리콘 나이트라이드, 실리콘 옥시나이트라이드, 실리콘 카보나이트라이드, 이들의 조합 등일 수 있다. 게이트 스페이서(100)는 핀(60)의 상부 부분(64) 위로 연장된다.
위의 개시는 일반적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 설명한다는 점에 유의한다. 다른 프로세스 및 순서(sequences)가 사용될 수 있다. 예를 들어, 더 적거나 부가적인 스페이서가 사용될 수 있고, 상이한 순서의 단계가 사용될 수 있다(예를 들어, 게이트 실 스페이서(96)는 게이트 스페이서(100)를 형성하기 전에 에칭되지 않을 수 있고 "L-형" 게이트 실 스페이서를 생성할 수 있고, 스페이서는 형성 및 제거되고, 및/또는 기타 방식으로 형성될 수 있다). 또한, n-타입 디바이스와 p-타입 디바이스는 서로 상이한 구조 및 단계를 사용하여 형성될 수 있다. 예를 들어, p-타입 디바이스를 위한 LDD 영역은 게이트 실 스페이서(96)를 형성한 후에 형성될 수 있는 한편 n-타입 디바이스를 위한 LDD 영역은 게이트 실 스페이서(96)를 형성하기 전에 형성될 수 있다.
도 17a 및 도 17b에서, 에피택셜 소스/드레인 영역(102)이 핀(60)에 형성된다. 에피택셜 소스/드레인 영역(102)은 각각의 더미 게이트(92)가 에피택셜 소스/드레인 영역(102)의 각각의 이웃하는 쌍들 사이에 배치되도록 핀(60)에 형성된다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(102)은 핀(60)으로 연장될 수 있고, 또한 핀(60)을 관통할 수도 있다. 일부 실시형태에서, 게이트 스페이서(100)는, 에피택셜 소스/드레인 영역(102)이 결과적인 FinFET의 후속적으로 형성되는 게이트를 단락시키지(short out) 않도록, 에피택셜 소스/드레인 영역(102)을 더미 게이트(92) 및 더미 게이트 유전체층(90)으로부터 적절한 측방향 거리만큼 분리하는 데 사용된다. 에피택셜 소스/드레인 영역(102)의 재료는 각각의 채널 영역(58)에 스트레스(stress)를 가하여 성능을 향상시키도록 선택될 수 있다.
p-타입 영역(50P), 예를 들어 PMOS 영역의 에피택셜 소스/드레인 영역(102)은 n-타입 영역(50N), 예를 들어 NMOS 영역을 마스킹하고, 핀(60)에 리세스를 형성하기 위해 p-타입 영역(50P)의 핀(60)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그 다음, p-타입 영역(50P)의 에피택셜 소스/드레인 영역(102)이 리세스에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역(102)은 p-타입 FinFET에 적합한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(60)이 실리콘-게르마늄이면, p-타입 영역(50P)의 에피택셜 소스/드레인 영역(102)은 실리콘-게르마늄(silicon germanium), 붕소(boron) 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 틴 실리콘(germanium tin silicon) 등과 같은 채널 영역(58)에 인장 변형(tensile strain)을 가하는 재료를 포함할 수 있다. p-타입 영역(50P)의 에피택셜 소스/드레인 영역(102)은 핀(60)의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯(facet)을 가질 수 있다.
n-타입 영역(50N), 예를 들어 NMOS 영역의 에피택셜 소스/드레인 영역(102)은 p-타입 영역(50P), 예를 들어 PMOS 영역을 마스킹하고, 핀(60)에 리세스를 형성하기 위해 n-타입 영역(50N)의 핀(60)의 소스/드레인 영역을 에칭함으로써 형성될 수 있다. 그 다음, n-타입 영역(50N)의 에피택셜 소스/드레인 영역(102)이 리세스에서 에피택셜하게 성장된다. 에피택셜 소스/드레인 영역(102)은 FinFET에 적합한 임의의 허용가능한 재료를 포함할 수 있다. 예를 들어, 핀(60)이 실리콘이면, n-타입 영역(50N)의 에피택셜 소스/드레인 영역(102)은 실리콘 카바이드(silicon carbide), 인(phosphorous) 도핑된 실리콘 카바이드, 실리콘 포스파이드(silicon phosphide) 등과 같이 채널 영역(58)에 압축 변형(compressive strain)을 가하는 재료를 포함할 수 있다. n-타입 영역(50N)의 에피택셜 소스/드레인 영역(102)은 핀(60)의 각각의 표면으로부터 상승된 표면을 가질 수 있고, 패싯(facets)을 가질 수 있다.
에피택셜 소스/드레인 영역(102) 및/또는 핀(60)은 저농도 도핑된 소스/드레인 영역을 형성하기 위해 이전에 설명된 프로세스와 유사하게, 소스/드레인 영역을 형성하기 위해 도펀트가 주입된 후 어닐링될 수 있다. 소스/드레인 영역은 약 1019 cm-3 및 약 1021 cm-3 사이의 불순물 농도를 가질 수 있다. 소스/드레인 영역을 위한 n-타입 및/또는 p-타입 불순물은 이전에 설명된 임의의 불순물일 수 있다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(102)은 성장 동안 인 사이튜(in situ) 도핑될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)에 에피택셜 소스/드레인 영역(102)을 형성하기 위해 사용된 에피택시(epitaxy) 프로세스의 결과로서, 에피택셜 소스/드레인 영역(102)의 상부 표면은 핀(60)의 측벽을 넘어 외측으로 측방향으로(laterally) 확장되는 패싯을 갖는다. 일부 실시형태에서, 이러한 패싯은 도 17c에 도시된 바와 같이 동일한 FinFET의 인접한 소스/드레인 영역들(102)이 병합되도록 한다. 다른 실시형태에서, 인접한 소스/드레인 영역(102)은 도 17d에 도시된 바와 같이 에피택시 프로세스가 완료된 후에 분리된 상태로 남아 있다. 도 17c 및 17d에 도시된 실시형태에서, 게이트 스페이서(100)는 STI 영역(70) 위로 연장되는 핀(60)의 측벽의 일 부분을 덮도록 형성되어 에피택셜 성장을 차단한다. 일부 다른 실시형태에서, 게이트 스페이서(100)를 형성하기 위해 사용되는 스페이서 에칭이 스페이서 재료를 제거하도록 조정되어 에피택셜하게 성장된 영역이 STI 영역(70)의 표면까지 연장될 수 있도록 한다.
도 18a 및 도 18b에서, 제1 층간유전체(ILD)(106)가 도 17a 및 17b에 도시된 구조체 위에 퇴적된다. 제1 ILD(106)는 유전체 재료로 형성될 수 있으며, CVD, 플라즈마-강화 CVD(PECVD), 또는 FCVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 유전체 재료는 포스포-실리케이트 글라스(phospho-silicate glass, PSG), 보로-실리케이트 글라스(boro-silicate glass, BSG), 붕소-도핑 포스포-실리케이트 글라스(boron-doped phospho-silicate glass, BPSG), 도핑되지 않은 실리케이트 글라스(undoped silicate glass, USG) 등을 포함할 수 있다. 임의의 허용가능한 프로세스에 의해 형성된 다른 절연 재료가 사용될 수 있다. 일부 실시형태에서, 제1 ILD(106)와 에피택셜 소스/드레인 영역(102), 마스크(94), 및 게이트 스페이서(100) 사이에 콘택트 에칭 정지층(contact etch stop layer, CESL)(104)이 배치된다. CESL(104)은 위에 놓인 제1 ILD(106)의 재료보다 낮은 에칭 속도(etch rate)를 갖는, 실리콘 나이트라이드, 실리콘 옥사이드, 실리콘 옥시나이트라이드 등과 같은 유전체 재료를 포함할 수 있다.
도 19a 및 도 19b에서, 더미 게이트(92) 또는 마스크(94)의 상부 표면(위의 설명, 도 15a-15b 참조)과 제1 ILD(106)의 상부 표면을 수평으로 하기 위해 CMP와 같은 평탄화 프로세스가 수행된다. 평탄화 프로세스는 또한 더미 게이트(92) 상의 마스크(94), 및 상기 마스크(94)의 측벽을 따르는 게이트 실 스페이서(96) 및 게이트 스페이서(100)의 부분들을 제거할 수 있다. 평탄화 프로세스 후에, 더미 게이트(92), 게이트 실 스페이서(96), 게이트 스페이서(100), 및 제1 ILD(106)의 상부 표면들은 수평하다. 따라서, 더미 게이트(92)의 상부 표면은 제1 ILD(106)를 통하여 노출된다. 일부 실시형태에서는, 마스크(94)가 남아 있고, 그 경우에 평탄화 프로세스는 제1 ILD(106)의 상부 표면을 마스크(94)의 상부 표면과 수평하게 한다.
도 20a 내지 도 24d는 다이(die)의 제1 영역(500)(예를 들어, 코어 로직 영역) 및 다이의 제2 영역(600)(예를 들어, 입력/출력 영역)에서 실시형태 디바이스의 제조에서 다양한 추가 단계들을 도시한다. 도 20a, 20b, 21a, 21b, 21c, 22a, 22b, 23a, 23b, 24a 및 24b는 제1 영역(500)을 도시하고, 도 20c, 20d, 21d, 21e, 21f, 22c, 22d, 23c, 23d, 24c, 및 24d는 제2 영역(600)을 도시한다.
도 20a 내지 20d에서, 더미 게이트(92) 및 존재하는 경우 마스크(94)가 에칭 단계(들)에서 제거되어 리세스(108)가 형성된다. 리세스(108) 내의 더미 게이트 유전체층(90)의 부분도 제거될 수 있다. 일부 실시형태에서는, 더미 게이트(92)만이 제거되고, 더미 게이트 유전체층(90)은 남아있고 리세스(108)에 의해 노출된다. 일부 실시형태에서, 더미 게이트 유전체층(90)은 다이의 제1 영역(500)(예를 들어, 코어 로직 영역)에 있는 리세스(108)로부터 제거되고 다이의 제2 영역(600)(예를 들어, 입력/출력 영역)에 있는 리세스(108)에 남아있다. 일부 실시형태에서, 더미 게이트(92)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들어, 에칭 프로세스는 제1 ILD(106) 또는 게이트 스페이서(100)를 거의 또는 전혀 에칭하지 않고 더미 게이트(92)를 선택적으로 에칭하는 반응 가스(들)를 사용하는 건식 에칭 프로세스를 포함할 수 있다. 각각의 리세스(108)는 개개의 핀(60)의 채널 영역(58)을 노출하고/노출하거나 채널 영역(58) 위에 놓인다. 각각의 채널 영역(58)은 에피택셜 소스/드레인 영역(102)의 이웃하는 쌍들 사이에 배치된다. 제거 동안, 더미 게이트 유전체층(90)은 더미 게이트(92)가 에칭될 때 에칭 정지층으로 사용될 수 있다. 그 다음 더미 게이트 유전체층(90)은 도 20a-20b에 도시된 바와 같이 더미 게이트(92)의 제거 후에 제1 영역(500)에서 제거될 수 있고, 도 20c-20d에 도시된 바와 같이 제2 영역(600)에는 남을 수 있다. 별개의 프로세스를 사용할 때 다양한 마스킹 단계가 적절한 영역을 마스킹하고 노출하는 데 사용될 수 있다.
도 21a, 21b, 21d 및 21e에서, 게이트 유전체층(110) 및 게이트 전극(112)이 대체 게이트를 위해 형성된다. 도 21c는 도 21b의 영역(12)에 대한 상세도를 예시하고, 도 21f는 도 21e의 영역(14)에 대한 상세도를 예시한다. 하나 이상의 층을 포함하는 게이트 유전체층(110)이 리세스(108)에 퇴적된다. 일부 실시형태에서, 도 21a-21b에 도시된 바와 같이, 제1 영역(500)에서 게이트 유전체층(110)은 핀(60)의 상부 표면과 측벽 상에 및 게이트 실 스페이서(96)/게이트 스페이서(100)의 측벽 상에 퇴적되고, 도 21d-21e에 도시된 바와 같이, 제2 영역(600)에서 게이트 유전체층(110)은 더미 게이트 유전체층(90)의 상부 표면과 측벽 상에 및 게이트 실 스페이서(96)/게이트 스페이서(100)의 측벽 상에 퇴적된다. 또한, 게이트 유전체층(110)은 제1 ILD(106)의 상부 표면 상에 형성될 수 있다. 일부 실시형태에서, 게이트 유전체층(110)은 실리콘 옥사이드, 실리콘 나이트라이드, 메탈 옥사이드, 메탈 실리케이트 등의 하나 이상의 층과 같은 하나 이상의 유전체층을 포함한다. 예를 들어, 일부 실시형태에서, 제1 영역(500)의 게이트 유전체층(110)은 도 21a-도 21b에 도시된 바와 같이 열적 또는 화학적 산화에 의해 형성된 실리콘 옥사이드의 계면층 및 메탈 옥사이드 또는 하프늄(hafnium), 알루미늄(aluminum), 지르코늄(zirconium), 란타늄(lanthanum), 망간(manganese), 바륨(barium), 티타늄(titanium), 납(lead), 및 이들의 조합의 실리케이트(silicate)와 같은 위에 놓인 고-유전상수(high-k) 유전체 재료를 포함할 수 있고, 제2 영역(600)의 게이트 유전체층(110)은 도 21d-21e에 도시된 바와 같이 고-유전상수 유전체 재료를 포함한다. 게이트 유전체층(110)은 약 7.0보다 큰 유전상수(k) 값을 갖는 유전체층을 포함할 수 있다. 게이트 유전체층(110)의 형성 방법은 분자빔 퇴적(Molecular-Beam Deposition, MBD), ALD, PECVD 등을 포함할 수 있다.
게이트 전극(112)이 게이트 유전체층(110) 위에 각각 퇴적되고, 리세스(108)의 나머지 부분을 채운다. 게이트 전극(112)은 티타늄 나이트라이드(titanium nitride), 티타늄 옥사이드(titanium oxide), 탄탈륨 나이트라이드(tantalum nitride), 탄탈륨 카바이드(tantalum carbide), 코발트(cobalt), 루테늄(ruthenium), 알루미늄(aluminum), 텅스텐(tungsten), 이들의 조합, 또는 이들의 다수 층과 같은 메탈-함유 재료를 포함할 수 있다. 예를 들어, 단일 층 게이트 전극(112)이 도 21b 및 21e에 도시되어 있지만, 게이트 전극(112)은 도 21c 및 21f에 도시된 바와 같이 임의의 수의 라이너 층(112A), 임의의 수의 일함수 조절층(112B), 및 충전 재료(112C)를 포함할 수 있다. 리세스(108)를 채운 후에, CMP와 같은 평탄화 프로세스가 ILD(106)의 상부 표면 위에 존재하는, 게이트 유전체층(110) 및 게이트 전극(112) 재료의 과잉 부분을 제거하기 위해 수행될 수 있다. 이에 따라, 게이트 전극(112) 및 게이트 유전체층(110) 재료의 나머지 부분이 FinFET의 대체 게이트를 형성한다. 게이트 전극(112) 및 게이트 유전체층(110)은 집합적으로 "게이트 스택"으로 지칭될 수 있다. 게이트 및 게이트 스택은 핀(60)의 채널 영역(58)의 측벽을 따라 연장될 수 있다.
n-타입 영역(50N) 및 p-타입 영역(50P)에서 게이트 유전체층(110)의 형성은 각 영역의 게이트 유전체층들(110)이 동일한 재료로 형성되도록 동시에 발생할 수 있고, 게이트 전극층(112)의 형성은 각 영역의 게이트 전극층들(112)이 동일한 재료로 형성되도록 동시에 발생할 수 있다. 일부 실시형태에서, 각 영역의 게이트 유전체층들(110)은 게이트 유전체층들(110)이 상이한 재료일 수 있도록 별개의 프로세스에 의해 형성될 수 있으며, 및/또는 각 영역의 게이트 전극들(112)은 게이트 전극들(112)이 상이한 재료일 수 있도록 별개의 프로세스에 의해 형성될 수 있다. 별개의 프로세스를 사용할 때, 적절한 영역을 마스킹하고 노출하기 위해 다양한 마스킹 단계가 사용될 수 있다.
도 22a 내지 도 22d에서, 게이트 마스크(114)가 (게이트 유전체층(110) 및 대응하는 게이트 전극(112)을 포함하는) 게이트 스택 위에 형성되고, 게이트 마스크는 게이트 스페이서(100)의 대향 부분들 사이에 배치될 수 있다. 일부 실시형태에서, 게이트 마스크(114)를 형성하는 단계는 게이트 스택의 바로 위에 그리고 게이트 스페이서(100)의 대향 부분들 사이에 리세스가 형성되도록 게이트 스택을 리세싱하는 단계를 포함한다. 실리콘 나이트라이드, 실리콘 옥시나이트라이드 등과 같은 유전체 재료의 하나 이상의 층을 포함하는 게이트 마스크(114)가 리세스에 채워지고, 제1 ILD(106) 위로 연장되는 유전체 재료의 과잉 부분을 제거하기 위해 평탄화 프로세스가 뒤따른다. 게이트 마스크(114)는 선택적이며 일부 실시형태에서는 생략될 수 있다. 그러한 실시형태에서, 게이트 스택은 제1 ILD(106)의 상부 표면과 수평을 유지할 수 있다.
또한, 도 22a 내지 도 22d에 도시된 바와 같이, 제2 ILD(116)가 제1 ILD(106) 위에 퇴적된다. 일부 실시형태에서, 제2 ILD(116)는 유동성 CVD 방법에 의해 형성된 유동성 필름이다. 일부 실시형태에서, 제2 ILD(116)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD 및 PECVD와 같은 임의의 적절한 방법에 의해 퇴적될 수 있다. 후속적으로 형성되는 게이트 콘택트(118)(아래 설명, 도 23a 내지 23d 참조)가 제2 ILD(116) 및 게이트 마스크(114)(존재하는 경우)를 관통하여 리세싱된 게이트 전극(112)의 상부 표면과 접촉한다.
도 23a 내지 도 23d에서는, 일부 실시형태에 따라 게이트 콘택트(118) 및 소스/드레인 콘택트(120)가 p-타입 영역(50P)에서 제2 ILD(116) 및 제1 ILD(106)를 통하여 형성된다. 소스/드레인 콘택트(120)를 위한 개구부는 제1 및 제2 ILD(106, 116)를 통하여 형성되고, 게이트 콘택트(118)를 위한 개구부는 제2 ILD(116) 및 게이트 마스크(114)(존재하는 경우)를 통하여 형성된다. 개구부는 허용가능한 포토리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 배리어층, 접착층 등과 같은 라이너(도시되지 않음)와 전도성 재료가 개구부에 형성된다. 라이너는 티타늄, 티타늄 나이트라이드, 탄탈륨, 탄탈륨 나이트라이드 등을 포함할 수 있다. 전도성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제2 ILD(116)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 나머지 라이너 및 전도성 재료가 개구부에서 소스/드레인 콘택트(120) 및 게이트 콘택트(118)를 형성한다. 에피택셜 소스/드레인 영역(102)과 소스/드레인 콘택트(120) 사이의 계면에서 실리사이드(silicide)를 형성하기 위해 어닐링 프로세스가 수행될 수 있다. 소스/드레인 콘택트(120)는 에피택셜 소스/드레인 영역(102)에 물리적 및 전기적으로 결합되고, 게이트 콘택트(118)는 게이트 전극(112)에 물리적 및 전기적으로 결합된다. 소스/드레인 콘택트(120) 및 게이트 콘택트(118)는 상이한 프로세스에서 형성될 수 있거나, 동일한 프로세스에서 형성될 수 있다. 동일한 단면에서 형성되는 것으로 도시되어 있지만, 소스/드레인 콘택트(120) 및 게이트 콘택트(118) 각각은 콘택트들의 단락을 방지할 수 있는 상이한 단면에서 형성될 수 있다는 것이 이해되어야 한다.
도 24a 내지 도 24d는, 일부 실시형태에 따라 n-타입 영역(50N)의 제2 ILD(116) 및 제1 ILD(106)를 통하여 형성된 게이트 콘택트(118) 및 소스/드레인 콘택트(120)를 도시한다. 도 24a 내지 도 24d에 도시된 구조는, 도 12a 내지 도 23d와 관련하여 설명된 바와 같은 p-타입 영역(50P)에서의 구조를 형성하는데 사용된 것과 유사한 방법으로, n-타입 영역(50N)에서의 도 11a 및 11b에 도시된 구조로부터 형성될 수 있다.
개시된 FinFET 실시형태는 또한 나노구조체(예를 들어, 나노시트, 나노와이어, 게이트-올-어라운드 등) 전계효과 트랜지스터(NSFET)와 같은 나노구조체 디바이스에 적용될 수 있다. NSFET 실시형태에서, 핀은 채널층과 희생층의 교번하는 층들의 스택을 패터닝함으로써 형성되는 나노구조체로 대체된다. 더미 게이트 스택 및 소스/드레인 영역은 위에 설명된 실시형태와 유사한 방식으로 형성된다. 더미 게이트 스택이 제거된 후, 희생층은 채널 영역에서 부분적으로 또는 완전히 제거될 수 있다. 대체 게이트 구조체는 위에 설명된 실시형태와 유사한 방식으로 형성되며, 대체 게이트 구조체는 희생층을 제거하여 남겨진 개구부를 부분적으로 또는 완전히 채울 수 있으며, 대체 게이트 구조체는 NSFET 디바이스의 채널 영역의 채널층을 부분적으로 또는 완전히 둘러쌀 수 있다. 대체 게이트 구조체 및 소스/드레인 영역에 대한 ILD 및 콘택트는 위에 설명된 실시형태와 유사한 방식으로 형성될 수 있다. 나노구조체 디바이스는 미국 특허출원 공개 No.2016/0365414에 개시된 바와 같이 형성될 수 있으며, 이 출원은 그 전체가 본 명세서에 참조로 편입된다.
실시형태들은 이점을 달성할 수 있다. 마스크 층을 포함하는 유전체층이 핀 위에 더미 게이트를 형성하기 전에 반도체 핀 위에 형성된다. 마스크층은 핀의 측벽 위에 보다 핀의 상부 표면 위에 더 큰 두께의 유전체 재료가 형성될 수 있게 한다. 핀의 상부 표면 위의 더 큰 두께의 유전체층은 더미 게이트의 후속 패터닝 프로세스 동안 디바이스 성능을 향상시킬 수 있다. 유전체층을 형성하기 위한 프로세스가 표준 산화 퇴적 프로세스와 통합될 수 있고 표준 산화 퇴적 프로세스가 뒤따를 수 있기 때문에, 유전체층을 형성하기 위한 프로세스가 저비용이고 시간당 높은 웨이퍼 레이트를 달성할 수 있다.
일 실시형태에 따르면, 반도체 디바이스를 형성하는 방법은, 반도체 핀 및 상기 반도체 핀에 인접한 격리 영역을 형성하는 단계; 상기 반도체 핀 상에 제1 층을 형성하는 단계; 상기 제1 층 상에 마스크를 형성하는 단계 - 상기 마스크는 상기 반도체 핀의 측벽을 따라서보다 상기 반도체 핀의 상부 상에서 더 두꺼움 -; 상기 마스크를 사용하여 상기 반도체 핀의 상기 측벽을 따르는 상기 제1 층을 시닝(thinning)하는 단계 - 상기 제1 층을 시닝하는 단계는 상기 마스크의 부분들을 제거함 -; 상기 반도체 핀 상에 상기 마스크의 나머지 부분들 및 상기 제1 층의 나머지 부분들을 덮는 제2 층을 형성하는 단계; 상기 반도체 핀 상에 더미 게이트층을 형성하는 단계; 및 상기 더미 게이트층을 패터닝하는 단계 - 상기 더미 게이트층을 패터닝하는 단계는 상기 반도체 핀의 상부 표면을 노출시킴 - 를 포함한다. 일 실시형태에서, 상기 제1 층을 형성하는 단계는 상기 격리 영역 상에 상기 제1 층을 형성하는 단계를 포함하고, 상기 제1 층을 시닝하는 단계는 상기 격리 영역 상에서 상기 제1 층의 제1 부분을 제거하고, 상기 제1 층을 시닝하는 단계는 상기 반도체 핀의 측벽 상에서 상기 제1 층의 제2 부분을 추가로 제거한다. 일 실시형태에서, 상기 제1 층을 시닝하는 단계 전에, 상기 마스크는 5 Å 내지 10 Å 범위의 제1 두께를 가진다. 일 실시형태에서, 상기 제1 층을 시닝하는 단계 후에, 상기 마스크는 2 Å 내지 5 Å 범위의 제2 두께를 가진다. 일 실시형태에서, 상기 제2 층은 15 Å 내지 35 Å 범위의 두께로 형성된다. 일 실시형태에서, 상기 제2 층을 형성하는 단계 후에, 상기 제1 층, 상기 마스크 및 상기 제2 층은 45 Å 내지 65 Å 범위의 결합된 두께를 가진다. 일 실시형태에서, 상기 제2 층을 형성하는 단계 후에, 상기 제1 층, 상기 마스크 및 상기 제2 층의 결합된 두께 대 상기 제2 층의 두께의 비는 2:1 내지 5:1의 범위에 있다. 일 실시형태에서, 상기 더미 게이트층을 패터닝하는 단계는 상기 반도체 핀의 상부 부분을 2 nm 미만의 거리만큼 에칭한다. 일 실시형태에서, 상기 제1 층을 형성하는 단계는 실리콘 옥사이드(silicon oxide)의 플라즈마 강화 원자층 퇴적(plasma enhanced atomic layer deposition)을 수행하는 단계를 포함한다. 일 실시형태에서, 상기 방법은 상기 제1 층 상에 O2 플라즈마 처리를 수행하는 단계를 더 포함한다.
다른 실시형태에 따르면, 반도체 디바이스를 형성하는 방법은, 제1 반도체 핀 및 제2 반도체 핀 위에 플라즈마 강화 원자층 퇴적으로 제1 유전체층을 퇴적하는 단계 - 상기 제1 반도체 핀은 다이의 제1 영역에 있고 상기 제2 반도체 핀은 다이의 제2 영역에 있음 -; 상기 제1 유전체층 위에 마스크층을 형성하는 단계 - 상기 마스크층은 상기 제1 반도체 핀 및 상기 제2 반도체 핀 위의 상기 제1 유전체층의 일 부분의 상부 표면을 덮고, 상기 마스크층의 두께는 상기 제1 유전체층의 측벽의 상부 부분을 따라 테이퍼짐 -; 상기 제1 유전체층의 노출된 부분들을 제거하는 단계; 상기 제1 반도체 핀 및 상기 제2 반도체 핀 위의 상기 제1 유전체층의 나머지 부분들 및 상기 마스크층 위에 제2 유전체층을 퇴적하는 단계; 상기 제2 유전체 층의 제1 부분, 상기 마스크층의 제1 부분, 및 상기 제1 반도체 핀 위의 상기 제1 유전체층의 제1 부분을 제거하는 단계 - 상기 제1 유전체층의 제2 부분, 상기 마스크층의 제2 부분, 및 상기 제2 유전체층의 제2 부분은 상기 제2 반도체 핀 상에 남아있음 -; 및 상기 제1 반도체 핀 위에 제1 게이트 전극을 형성하고 상기 제2 유전체층의 상기 제2 부분 위에 제2 게이트 전극을 형성하는 단계를 포함한다. 일 실시형태에서, 상기 마스크층을 형성하는 단계는 비스(디에틸아미노)실란(BDEAS) 또는 SiH3-N((CH-(CH3)2)2를 전구체로서 사용하는 단계를 포함한다. 일 실시형태에서, 상기 마스크층을 형성하는 단계는 15 W 내지 150 W 범위의 플라즈마 생성 전력으로 원자층 퇴적을 사용하는 단계를 포함한다. 일 실시형태에서, 상기 마스크층을 형성하는 단계는 1500 torr 내지 3500 torr 범위의 압력에서 수행된다. 일 실시형태에서, 상기 마스크층을 형성하는 단계는 0.5 초 내지 0.25 초 범위의 퍼지(purge) 시간을 포함한다. 일 실시형태에서, 상기 마스크층을 형성하는 단계는 0.5 초 내지 0.25 초 범위의 플라즈마 처리 시간을 포함한다.
또 다른 실시형태에 따르면, 반도체 디바이스는, 다이의 제1 영역에 있는 제1 반도체 핀 및 상기 다이의 제2 영역에 있는 제2 반도체 핀; 상기 제1 반도체 핀 상의 제1 게이트 유전체 - 상기 제1 게이트 유전체는 상기 제1 반도체 핀의 상부 표면과 물리적으로 접촉함 -; 상기 제2 반도체 핀 상의 제1 유전체층; 상기 제1 유전체층 상의 제2 유전체층 - 상기 제2 유전체층은 탄소를 포함함 -; 상기 제2 유전체층 상의 제3 유전체층; 상기 제3 유전체층 상의 제2 게이트 유전체; 상기 제1 게이트 유전체 상의 제1 게이트 전극; 및 상기 제2 게이트 유전체 상의 제2 게이트 전극을 포함한다. 일 실시형태에서, 상기 제1 유전체층, 상기 제2 유전체층, 및 상기 제3 유전체층은 상기 제2 반도체 핀의 상부 표면 위에 45 Å 내지 65 Å 범위의 결합된 두께를 가진다. 일 실시형태에서, 상기 제3 유전체층은 상기 제2 반도체 핀의 측벽 상에 15 Å 내지 35 Å 범위의 두께를 가진다. 일 실시형태에서, 상기 제2 유전체층은 실리콘 나이트라이드(silicon nitride), 실리콘 카보나이트라이드(silicon carbonitride), 또는 실리콘 옥시카보나이트라이드(silicon oxycarbonitride)이다.
이상의 내용은 이 분야의 기술자가 본 발명의 측면을 더 잘 이해할 수 있도록 여러 실시형태의 특징의 개요를 설명한다. 이 분야의 기술자는 여기에 소개된 실시형태와 동일한 목적을 수행하고/수행하거나 동일한 이점을 달성하기 위해, 다른 프로세스 및 구조를 설계 또는 수정하기 위한 기초로서 본 개시를 쉽게 이용할 수 있다는 것을 이해하여야 한다. 이 분야의 기술자는 그러한 균등한 구성은 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않고 다양한 변경, 치환 및 개조가 만들어질 수 있음을 인식해야 한다.
<부기>
1. 반도체 디바이스를 형성하는 방법으로서,
반도체 핀 및 상기 반도체 핀에 인접한 격리 영역(isolation region)을 형성하는 단계;
상기 반도체 핀 상에 제1 층을 형성하는 단계;
상기 제1 층 상에 마스크를 형성하는 단계 - 상기 마스크는, 상기 반도체 핀의 측벽을 따라서보다 상기 반도체 핀의 상부 상에서 더 두꺼움 -;
상기 마스크를 사용하여 상기 반도체 핀의 상기 측벽을 따르는 상기 제1 층을 시닝(thinning)하는 단계 - 상기 제1 층을 시닝하는 단계는, 상기 마스크의 부분들을 제거함 -;
상기 반도체 핀 상에, 상기 마스크의 나머지 부분들 및 상기 제1 층의 나머지 부분들을 덮는 제2 층을 형성하는 단계;
상기 반도체 핀 상에 더미 게이트층을 형성하는 단계; 및
상기 더미 게이트층을 패터닝하는 단계 - 상기 더미 게이트층을 패터닝하는 단계는, 상기 반도체 핀의 상부 표면을 노출시킴 -
를 포함하는, 반도체 디바이스 형성 방법.
2. 제1 항에 있어서,
상기 제1 층을 형성하는 단계는, 상기 격리 영역 상에 상기 제1 층을 형성하는 단계를 포함하고, 상기 제1 층을 시닝하는 단계는, 상기 격리 영역 상의 상기 제1 층의 제1 부분을 제거하고, 상기 제1 층을 시닝하는 단계는, 상기 반도체 핀의 측벽들 상의 상기 제1 층의 제2 부분을 추가로 제거하는, 반도체 디바이스 형성 방법.
3. 제1 항에 있어서,
상기 제1 층을 시닝하는 단계 전에, 상기 마스크는 5 Å 내지 10 Å 범위의 제1 두께를 갖는, 반도체 디바이스 형성 방법.
4. 제1 항에 있어서,
상기 제1 층을 시닝하는 단계 후에, 상기 마스크는 2 Å 내지 5 Å 범위의 제2 두께를 갖는, 반도체 디바이스 형성 방법.
5. 제1 항에 있어서,
상기 제2 층은, 15 Å 내지 35 Å 범위의 두께로 형성되는, 반도체 디바이스 형성 방법.
6. 제1 항에 있어서,
상기 제2 층을 형성하는 단계 후에, 상기 제1 층, 상기 마스크, 및 상기 제2 층은, 45 Å 내지 65 Å 범위의 결합된 두께를 갖는, 반도체 디바이스 형성 방법.
7. 제1 항에 있어서,
상기 제2 층을 형성하는 단계 후에, 상기 제1 층, 상기 마스크, 및 상기 제2 층의 결합된 두께 대 상기 제2 층의 두께의 비는, 2:1 내지 5:1의 범위에 있는, 반도체 디바이스 형성 방법.
8. 제1 항에 있어서,
상기 더미 게이트층을 패터닝하는 단계는, 상기 반도체 핀의 상부 부분을 2 nm 미만의 거리만큼 에칭하는, 반도체 디바이스 형성 방법.
9. 제1 항에 있어서,
상기 제1 층을 형성하는 단계는, 실리콘 옥사이드(silicon oxide)의 플라즈마 강화 원자층 퇴적(plasma enhanced atomic layer deposition)을 수행하는 단계를 포함하는, 반도체 디바이스 형성 방법.
10. 제1 항에 있어서,
상기 제1 층 상에 O2 플라즈마 처리를 수행하는 단계를 더 포함하는, 반도체 디바이스 형성 방법.
11. 반도체 디바이스를 형성하는 방법으로서,
제1 반도체 핀 및 제2 반도체 핀 위에 플라즈마 강화 원자층 퇴적(plasma enhanced atomic layer deposition)으로 제1 유전체층을 퇴적(deposit)하는 단계 - 상기 제1 반도체 핀은 다이의 제1 영역에 있고, 상기 제2 반도체 핀은 상기 다이의 제2 영역에 있음 -;
상기 제1 유전체층 위에 마스크층을 형성하는 단계 - 상기 마스크층은, 상기 제1 반도체 핀 및 상기 제2 반도체 핀 위의 상기 제1 유전체층의 부분의 상부 표면을 덮고, 상기 마스크층의 두께는, 상기 제1 유전체층의 측벽들의 상부 부분들을 따라 테이퍼짐 -;
상기 제1 유전체층의 노출된 부분들을 제거하는 단계;
상기 제1 반도체 핀 및 상기 제2 반도체 핀 위의 상기 제1 유전체층의 나머지 부분들 및 상기 마스크층 위에 제2 유전체층을 퇴적하는 단계;
상기 제2 유전체 층의 제1 부분, 상기 마스크층의 제1 부분, 및 상기 제1 반도체 핀 위의 상기 제1 유전체층의 제1 부분을 제거하는 단계 - 상기 제1 유전체층의 제2 부분, 상기 마스크층의 제2 부분, 및 상기 제2 유전체층의 제2 부분은, 상기 제2 반도체 핀 상에 남아있음 -; 및
상기 제1 반도체 핀 위에 제1 게이트 전극을 형성하고, 상기 제2 유전체층의 상기 제2 부분 위에 제2 게이트 전극을 형성하는 단계
를 포함하는, 반도체 디바이스 형성 방법.
12. 제11 항에 있어서,
상기 마스크층을 형성하는 단계는, 비스(디에틸아미노)실란(BDEAS) 또는 SiH3-N((CH-(CH3)2)2를 전구체들로서 사용하는 단계를 포함하는, 반도체 디바이스 형성 방법.
13. 제11 항에 있어서,
상기 마스크층을 형성하는 단계는, 15 W 내지 150 W 범위의 플라즈마 생성 전력으로 원자층 퇴적을 사용하는 단계를 포함하는, 반도체 디바이스 형성 방법.
14. 제11 항에 있어서,
상기 마스크층을 형성하는 단계는, 1500 torr 내지 3500 torr 범위의 압력에서 수행되는, 반도체 디바이스 형성 방법.
15. 제11 항에 있어서,
상기 마스크층을 형성하는 단계는, 0.5 초 내지 0.25 초 범위의 퍼지(purge) 시간을 포함하는, 반도체 디바이스 형성 방법.
16. 제11 항에 있어서,
상기 마스크층을 형성하는 단계는, 0.5 초 내지 0.25 초 범위의 플라즈마 처리 시간을 포함하는, 반도체 디바이스 형성 방법.
17. 반도체 디바이스로서,
다이의 제1 영역에 있는 제1 반도체 핀 및 상기 다이의 제2 영역에 있는 제2 반도체 핀;
상기 제1 반도체 핀 상의 제1 게이트 유전체 - 상기 제1 게이트 유전체는, 상기 제1 반도체 핀의 상부 표면과 물리적으로 접촉함 -;
상기 제2 반도체 핀 상의 제1 유전체층;
상기 제1 유전체층 상의 제2 유전체층 - 상기 제2 유전체층은 탄소를 포함함 -;
상기 제2 유전체층 상의 제3 유전체층;
상기 제3 유전체층 상의 제2 게이트 유전체;
상기 제1 게이트 유전체 상의 제1 게이트 전극; 및
상기 제2 게이트 유전체 상의 제2 게이트 전극
을 포함하는, 반도체 디바이스.
18. 제17 항에 있어서,
상기 제1 유전체층, 상기 제2 유전체층, 및 상기 제3 유전체층은, 상기 제2 반도체 핀의 상부 표면 위에 45 Å 내지 65 Å 범위의 결합된 두께를 갖는, 반도체 디바이스.
19. 제17 항에 있어서,
상기 제3 유전체층은, 상기 제2 반도체 핀의 측벽 상에 15 Å 내지 35 Å 범위의 두께를 갖는, 반도체 디바이스.
20. 제17 항에 있어서,
상기 제2 유전체층은, 실리콘 나이트라이드(silicon nitride), 실리콘 카보나이트라이드(silicon carbonitride), 또는 실리콘 옥시카보나이트라이드(silicon oxycarbonitride)인, 반도체 디바이스.

Claims (10)

  1. 반도체 디바이스를 형성하는 방법으로서,
    반도체 핀 및 상기 반도체 핀에 인접한 격리 영역(isolation region)을 형성하는 단계;
    상기 반도체 핀 상에 제1 층을 형성하는 단계;
    상기 제1 층 상에 마스크를 형성하는 단계 - 상기 마스크는, 상기 반도체 핀의 측벽을 따라서보다 상기 반도체 핀의 상부 상에서 더 두꺼움 -;
    상기 마스크를 사용하여 상기 반도체 핀의 상기 측벽을 따르는 상기 제1 층을 시닝(thinning)하는 단계 - 상기 제1 층을 시닝하는 단계는, 상기 마스크의 부분들을 제거함 -;
    상기 반도체 핀 상에, 상기 마스크의 나머지 부분들 및 상기 제1 층의 나머지 부분들을 덮는 제2 층을 형성하는 단계;
    상기 반도체 핀 상에 더미 게이트층을 형성하는 단계; 및
    상기 더미 게이트층을 패터닝하는 단계 - 상기 더미 게이트층을 패터닝하는 단계는, 상기 반도체 핀의 상부 표면을 노출시킴 -
    를 포함하는, 반도체 디바이스 형성 방법.
  2. 제1 항에 있어서,
    상기 제1 층을 형성하는 단계는, 상기 격리 영역 상에 상기 제1 층을 형성하는 단계를 포함하고, 상기 제1 층을 시닝하는 단계는, 상기 격리 영역 상의 상기 제1 층의 제1 부분을 제거하고, 상기 제1 층을 시닝하는 단계는, 상기 반도체 핀의 측벽들 상의 상기 제1 층의 제2 부분을 추가로 제거하는, 반도체 디바이스 형성 방법.
  3. 제1 항에 있어서,
    상기 제1 층을 시닝하는 단계 전에, 상기 마스크는 5 Å 내지 10 Å 범위의 제1 두께를 갖는, 반도체 디바이스 형성 방법.
  4. 제1 항에 있어서,
    상기 제1 층을 시닝하는 단계 후에, 상기 마스크는 2 Å 내지 5 Å 범위의 제2 두께를 갖는, 반도체 디바이스 형성 방법.
  5. 제1 항에 있어서,
    상기 제2 층은, 15 Å 내지 35 Å 범위의 두께로 형성되는, 반도체 디바이스 형성 방법.
  6. 제1 항에 있어서,
    상기 제2 층을 형성하는 단계 후에, 상기 제1 층, 상기 마스크, 및 상기 제2 층은, 45 Å 내지 65 Å 범위의 결합된 두께를 갖는, 반도체 디바이스 형성 방법.
  7. 제1 항에 있어서,
    상기 제2 층을 형성하는 단계 후에, 상기 제1 층, 상기 마스크, 및 상기 제2 층의 결합된 두께 대 상기 제2 층의 두께의 비는, 2:1 내지 5:1의 범위에 있는, 반도체 디바이스 형성 방법.
  8. 제1 항에 있어서,
    상기 더미 게이트층을 패터닝하는 단계는, 상기 반도체 핀의 상부 부분을 2 nm 미만의 거리만큼 에칭하는, 반도체 디바이스 형성 방법.
  9. 반도체 디바이스를 형성하는 방법으로서,
    제1 반도체 핀 및 제2 반도체 핀 위에 플라즈마 강화 원자층 퇴적(plasma enhanced atomic layer deposition)으로 제1 유전체층을 퇴적(deposit)하는 단계 - 상기 제1 반도체 핀은 다이의 제1 영역에 있고, 상기 제2 반도체 핀은 상기 다이의 제2 영역에 있음 -;
    상기 제1 유전체층 위에 마스크층을 형성하는 단계 - 상기 마스크층은, 상기 제1 반도체 핀 및 상기 제2 반도체 핀 위의 상기 제1 유전체층의 부분의 상부 표면을 덮고, 상기 마스크층의 두께는, 상기 제1 유전체층의 측벽들의 상부 부분들을 따라 테이퍼짐 -;
    상기 제1 유전체층의 노출된 부분들을 제거하는 단계;
    상기 제1 반도체 핀 및 상기 제2 반도체 핀 위의 상기 제1 유전체층의 나머지 부분들 및 상기 마스크층 위에 제2 유전체층을 퇴적하는 단계;
    상기 제2 유전체 층의 제1 부분, 상기 마스크층의 제1 부분, 및 상기 제1 반도체 핀 위의 상기 제1 유전체층의 제1 부분을 제거하는 단계 - 상기 제1 유전체층의 제2 부분, 상기 마스크층의 제2 부분, 및 상기 제2 유전체층의 제2 부분은, 상기 제2 반도체 핀 상에 남아있음 -; 및
    상기 제1 반도체 핀 위에 제1 게이트 전극을 형성하고, 상기 제2 유전체층의 상기 제2 부분 위에 제2 게이트 전극을 형성하는 단계
    를 포함하는, 반도체 디바이스 형성 방법.
  10. 반도체 디바이스로서,
    다이의 제1 영역에 있는 제1 반도체 핀 및 상기 다이의 제2 영역에 있는 제2 반도체 핀;
    상기 제1 반도체 핀 상의 제1 게이트 유전체 - 상기 제1 게이트 유전체는, 상기 제1 반도체 핀의 상부 표면과 물리적으로 접촉함 -;
    상기 제2 반도체 핀 상의 제1 유전체층;
    상기 제1 유전체층 상의 제2 유전체층 - 상기 제2 유전체층은 탄소를 포함함 -;
    상기 제2 유전체층 상의 제3 유전체층;
    상기 제3 유전체층 상의 제2 게이트 유전체;
    상기 제1 게이트 유전체 상의 제1 게이트 전극; 및
    상기 제2 게이트 유전체 상의 제2 게이트 전극
    을 포함하는, 반도체 디바이스.
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