KR20220164405A - 반도체 게이트 및 이를 형성하는 방법 - Google Patents

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KR20220164405A
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KR
South Korea
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capping
capping material
work function
nanosheet
gate
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KR1020220038271A
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English (en)
Inventor
신이 리
청룽 훙
치온 추이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
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    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Abstract

반도체 소자는, 기판 위의 소스/드레인 영역; 소스/드레인 영역 사이의 나노시트들; 및 기판 위의 그리고 소스/드레인 영역 사이의 게이트 구조체 - 게이트 구조체는, 나노시트들의 각각 주위의 게이트 유전체 물질; 게이트 유전체 물질 주위의 일함수 물질; 일함수 물질 주위의 제1 캡핑 물질; 제1 캡핑 물질 주위의 제2 캡핑 물질 - 제2 캡핑 물질은 나노시트들 사이의 제1 위치에서 나노시트들의 측벽을 따른 제2 위치에서보다 더 두꺼움 -; 및 제2 캡핑 물질 위의 게이트 충전 물질을 포함함 - 를 포함한다.

Description

반도체 게이트 및 이를 형성하는 방법{SEMICONDUCTOR GATES AND METHODS OF FORMING THE SAME}
본 출원은, 2021년 6월 4일에 출원된, "나노시트 소자의 신규한 샌드위치 WFM 구조체"라는 명칭의 미국의 임시 특허 출원 제63/196,980의 우선권을 주장하는 바이며, 이 미국 출원은 그 전체가 참고로 본 명세서에 포함된다.
반도체 소자는, 예를 들어 개인용 컴퓨터, 휴대폰, 디지털 카메라 및 기타 전자 장비와 같은 다양한 전자 응용예에 이용된다. 반도체 소자는 반도체 기판 위에 절연체층 또는 유전체층, 도전층 및 반도체 물질층을 순차적으로 성막하고, 리소그래피를 이용하여 다양한 물질층을 패터닝하여 그 위에 회로 컴포넌트 및 구성요소를 형성함으로써 일반적으로 제조된다.
반도체 산업은 더 많은 컴포넌트가 소정의 영역에 통합될 수 있도록 하는 최소 피처 크기의 지속적인 감소에 의해 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 개선하고 있다. 그러나 최소 피처 크기가 감소함에 따라 해결해야 하는 추가 문제가 발생한다.
일 실시예 따르면, 반도체 소자는, 기판 위의 소스/드레인 영역; 소스/드레인 영역 사이의 나노시트들; 및 기판 위의 그리고 소스/드레인 영역 사이의 게이트 구조체 - 게이트 구조체는, 나노시트들의 각각 주위의 게이트 유전체 물질; 게이트 유전체 물질 주위의 일함수 물질; 일함수 물질 주위의 제1 캡핑 물질; 제1 캡핑 물질 주위의 제2 캡핑 물질 - 제2 캡핑 물질은 나노시트들 사이의 제1 위치에서 나노시트들의 측벽을 따른 제2 위치에서보다 더 두꺼움 -; 및 제2 캡핑 물질 위의 게이트 충전 물질을 포함함 - 를 포함한다. 일 실시예에서, 일함수 물질 및 제2 캡핑 물질은 각각 티타늄 질화물, 탄탈륨 질화물, 티타늄 알루미늄 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄, 탄탈륨 알루미늄, 또는 이들의 조합을 포함한다. 일 실시예에서, 일함수 물질과 제2 캡핑 물질은 서로 다르다. 일 실시예에서, 일함수 물질과 제2 캡핑 물질은 동일하다. 일 실시예에서, 제1 위치에서, 제2 캡핑 물질의 최상면 및 바닥면은 제1 캡핑 물질과 물리적으로 접촉한다. 일 실시예에서, 최상부 나노시트 위의 제1 캡핑 물질의 제2 두께에 대한 제1 위치에서의 제1 캡핑 물질의 제1 두께의 비는 0.25 내지 2의 범위이다. 일 실시예에서, 최상부 나노시트의 바닥면과 최상부 나노시트 아래의 제2 나노시트의 최상면 사이의 공간에는 게이트 충전 물질이 없다.
일 실시예에 따르면, 반도체 소자는, 반도체 기판 위의 게이트 구조체; 반도체 기판 위의 그리고 게이트 구조체의 양측 상의 소스/드레인 영역; 및 소스/드레인 영역 사이에 그리고 반도체 기판 위에 배치된 제1 채널층 및 제2 채널층 - 제1 채널층은 제2 채널층과 반도체 기판 사이에 위치하고, 게이트 구조체는, 제1 채널층 주위의 그리고 제2 채널층 주위의 게이트 유전체 물질; 게이트 유전체 물질 주위의 일함수 물질; 일함수 물질 주위의 제1 캡핑 물질 - 제1 캡핑 물질은 반도체 물질을 포함하고, 제1 캡핑 물질의 제1 부분은 제1 채널층 주위에 배치되고, 제1 캡핑 물질의 제2 부분은 제2 채널층 주위에 배치됨 -; 제1 캡핑 물질 주위의 제2 캡핑 물질 - 제2 캡핑 물질은 제1 캡핑 물질의 제1 부분을 제1 캡핑 물질의 제2 부분으로부터 물리적으로 분리함 -; 및 게이트 충전 물질을 포함함 - 을 포함한다. 일 실시예에서, 반도체 소자는 제1 채널층의 제1 단부들과 제2 채널층의 제2 단부들 사이의 내부 스페이서들을 더 포함하고, 게이트 유전체 물질, 일함수 물질, 제1 캡핑 물질 및 제2 캡핑 물질은 내부 스페이서들 사이의 공간을 완전히 충전한다. 일 실시예에서, 제1 캡핑 물질은 실리콘을 포함한다. 일 실시예에서, 제1 채널층 및 제2 채널층의 각각은 원형 단면을 갖는 나노와이어를 포함한다. 일 실시예에서, 일함수 물질은 티타늄 질화물 또는 티타늄 알루미늄을 포함하고, 제1 캡핑 물질은 실리콘을 포함하고, 제2 캡핑 물질은 티타늄 질화물 또는 티타늄 알루미늄을 포함한다. 일 실시예에서, 일함수 물질과 제2 캡핑 물질은 동일하다. 일 실시예에서, 제2 캡핑 물질은 서로 다른 적어도 3개의 물질로 이루어진다. 일 실시예에서, 반도체 소자는 게이트 유전체 물질과 제1 채널층 사이 그리고 게이트 유전체 물질과 제2 채널층 사이의 계면 유전체 물질을 더 포함하고, 계면 유전체 물질, 게이트 유전체 물질, 일함수 물질, 제1 캡핑 물질, 및 제2 캡핑 물질은 제1 채널층과 제2 채널층 사이의 공간을 충전한다.
일 실시예에 따르면, 반도체 소자를 형성하는 방법은, 기판 위에 소스/드레인 영역을 형성하는 단계; 기판 위에 제1 나노시트 및 제2 나노시트를 형성하는 단계 - 제1 나노시트는 기판과 제2 나노시트 사이에 배치됨 -; 제1 나노시트 및 제2 나노시트 주위에 게이트 유전체 물질을 성막하는 단계; 게이트 유전체 물질 주위에 일함수 물질을 성막하는 단계 - 일함수 물질의 제1 부분은 기판을 등지고 있는(face away) 제1 나노시트의 제1 표면을 따라 연장되고, 일함수 물질의 제2 부분은 기판을 마주보고 있는 제2 나노시트의 제2 표면을 따라 연장됨 -; 일함수 물질 주위에 제1 캡핑 물질을 형성하는 단계; 제1 캡핑 물질 주위에 제2 캡핑 물질을 형성하는 단계 - 제1 캡핑 물질 및 제2 캡핑 물질은 일함수 물질의 제1 부분과 제2 부분 사이의 갭을 충전함 -; 및 제1 나노시트 및 제2 나노시트 위에 게이트 충전 물질을 형성하는 단계를 포함한다. 일 실시예에서, 일함수 물질의 제1 부분과 제2 부분 사이의 갭에는 게이트 충전 물질이 없다. 일 실시예에서, 제1 캡핑 물질은 실리콘을 포함한다. 일 실시예에서, 제2 캡핑 물질은 티타늄 질화물 또는 티타늄 알루미늄을 포함한다. 일 실시예에서, 반도체 소자를 형성하는 방법은, 제1 나노시트 및 제2 나노시트의 외부 부분(exterior portion)을 열 산화 공정을 통해 산화물로 변환시켜서, 제1 나노시트 및 제2 나노시트 주위에 계면 유전체 물질을 형성하는 단계를 더 포함한다.
본 개시의 실시예는 몇 가지 유리한 피처를 갖는다. 실시예는 나노 FET의 제1 나노시트의 일함수 물질 주위에 제1 캡핑 물질의 형성 및 나노 FET의 제2 나노시트의 일함수 물질 주위에 제1 캡핑 물질의 형성을 포함한다. 이어서, 나노 FET의 제1 나노시트의 제1 캡핑 물질 주위에 제2 캡핑 물질을 형성하고, 나노 FET의 제2 나노시트의 제1 캡핑 물질 주위에 제2 캡핑 물질을 형성한다. 제1 및 제2 나노시트는 서로 인접하다. 제2 캡핑 물질은 제1 나노시트를 둘러싸는 일함수 물질 및 제1 캡핑 물질을 감싼다. 제2 캡핑 물질은 제2 나노시트를 둘러싸는 일함수 물질 및 제1 캡핑 물질을 감싼다. 나노 FET의 제1 나노시트 주위의 제2 캡핑 물질은 나노 FET의 제2 나노시트 주위의 제2 캡핑 물질과 병합된다. 본 명세서에 개시된 하나 이상의 실시예는 제1 나노시트의 일함수 물질 주위의 제1 캡핑 물질 및 제2 나노시트의 일함수 물질 주위의 제1 캡핑 물질이 함께 병합되는 것을 방지하고, 제1 캡핑 물질 및 일함수 물질이 모든 위치에서 보다 균일한 두께를 갖도록 허용할 수 있다. 또한, 개시된 방법은 문턱 전압(VTH) 변동(variation)을 감소시켜, 형성된 소자의 성능을 개선한다.
본 개시의 양태는 첨부 도면과 함께 다음의 상세한 설명을 읽으면 가장 잘 이해할 수 있다. 본 산업계에서의 표준 관행에 따라, 다양한 피처는 일정한 비율로 도시되지 않았다는 점에 유의한다. 실제로, 다양한 피처의 치수는 설명의 명료성을 위해 임의로 증가 또는 감소될 수 있다.
도 1은 일부 실시예에 따른 3차원 도면에서 나노구조체 전계-효과 트랜지스터(nanostructure Field-Effect Transistor, nano-FET)의 예를 도시한다.
도 2, 3, 4, 5, 6a, 6b, 6c, 7a, 7b, 7c, 8a, 8b, 8c, 9a, 9b, 9c, 10, 11, 12a, 12b, 12c, 12d, 13a, 13b, 14a, 14b, 15a, 15b, 16a, 16b, 17a, 17b, 17c, 17d, 17e 및 17f는 일부 실시예에 따른 나노 FET의 제조 단계에 있어서 중간 단계의 단면도이다.
도 17g는 대안적인 실시예에 따른, 나노 FET의 제조 단계에 있어서 중간 단계의 단면도이다.
도 18a, 18b, 19a, 19b, 20a, 20b, 21a 및 21b는 일부 실시예에 따른 나노 FET의 제조 단계에 있어서 중간 단계의 단면도이다.
아래의 개시는 본 개시의 다양한 피처를 구현하기 위한 많은 다양한 실시예 또는 예를 제공한다. 본 개시를 간단히 하도록, 구성 요소 및 배치에 있어서 특정 예가 이하에 설명된다. 물론, 이는 단지 예일 뿐이며, 한정하려는 의도가 아니다. 예를 들어, 다음의 설명에서 제2 피처 위의 또는 그 상의 제1 피처의 형성은, 제1 및 제2 피처가 직접 접촉하여 형성되는 실시예를 포함할 수도 있고, 또한 부가적인 피처가 제1 및 제2 피처들 사이에 형성되어 제1 및 제2 피처가 직접 접촉부하지 않는 실시예를 포함할 수도 있다. 또한, 본 개시는 다양일 예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이러한 반복은 간결성과 명료성을 위한 것이며 그 자체가 논의된 다양한 실시예 및/또는 구성 간의 관계를 지시하는 것은 아니다.
또한, "하에(beneath)", "아래에(below)", "하부의(lower)", "위의(above)", "상부의(upper)" 등과 같은 공간적으로 상대적인 용어가, 도면에 도시된 하나의 요소 또는 피처들과 다른 요소(들) 또는 피처(들) 간의 관계를 설명하는 데 있어서, 설명의 편의를 위해 이용될 수도 있다. 공간적으로 상대적인 용어는, 도면에 나타난 방향 외에도, 이용 또는 작동 중인 소자의 다른 방향을 망라한다. 장치는 다른 방향으로(90도 회전되거나 다른 방향으로 회전되어) 배치될 수 있고, 본 개시에서 이용된 공간적으로 상대적인 서술어는 이에 따라 마찬가지로 해석될 수 있다.
다양한 실시예는 개선된 성능을 갖는 반도체 소자 및 이를 형성하는 방법을 제공한다. 반도체 소자는 나노구조체 전계-효과 트랜지스터(nanostructure Field-Effect Transistor, nano-FET)일 수 있으며, 이는 또한 나노시트 전계-효과 트랜지스터(Nanosheet Field-Effect Transistor, NSFET), 나노와이어 전계-효과 트랜지스터(Nanowire Field-Effect Transistor, NWFET) 또는 게이트-올-어라운드 전계-효과 트랜지스터(Gate-All-Around Field-Effect Transistor, GAAFET)라고도 불릴 수 있다. 이들 실시예는, 나노 FET의 제1 나노시트의 일함수(work function) 물질 주위에 제1 캡핑 물질의 형성 및 나노 FET의 제2 나노시트의 일함수 물질 주위에 제1 캡핑 물질의 형성에 적용되는 방법을 포함하지만 이에 한정되는 것은 아니다. 이어서, 나노 FET의 제1 나노시트의 제1 캡핑 물질 주위에 제2 캡핑 물질을 형성하고, 나노 FET의 제2 나노시트의 제1 캡핑 물질 주위에 제2 캡핑 물질을 형성한다. 제1 및 제2 나노시트는 서로 인접하다. 제2 캡핑 물질은 제1 나노시트를 둘러싸는 일함수 물질 및 제1 캡핑 물질을 감싼다(wrap around). 제2 캡핑 물질은 제2 나노시트를 둘러싸는 일함수 물질 및 제1 캡핑 물질을 감싼다. 나노 FET의 제1 나노시트 주위의 제2 캡핑 물질은 나노 FET의 제2 나노시트 주위의 제2 캡핑 물질과 병합된다. 본 명세서에 개시된 하나 이상의 실시예의 유리한 피처는, 제1 나노시트의 일함수 물질 주위의 제1 캡핑 물질 및 제2 나노시트의 일함수 물질 주위의 제1 캡핑 물질이 함께 병합되는 것을 방지하고, 모든 위치에서 제1 캡핑 물질 및 일함수 물질의 보다 균일한 두께를 허용하는 것을 포함할 수 있다. 또한, 개시된 방법은 문턱 전압(VTH) 변동을 감소시켜서, 형성된 소자의 성능을 개선한다.
도 1은 일부 실시예에 따른 3차원 도면에서 나노 FET(예를 들어, 나노와이어 FET, 나노시트 FET 등)의 예를 도시한다. 나노 FET은 기판(50)(예를 들어, 반도체 기판) 상의 핀(66) 위의 나노구조체(55)(예를 들어, 나노시트, 나노와이어 등)를 포함하고, 여기서 나노구조체(55)는 나노 FET에 대한 채널 영역으로서 작용한다. 나노구조체(55)는 p형 나노구조체, n형 나노구조체, 또는 이들의 조합을 포함할 수 있다. 얕은 트렌치 격리(STI, Shallow Trench Isolation) 영역(68)은 인접한 핀(66) 사이에 배치되며, 핀(66)은 이웃하는 STI 영역(68) 위로 그리고 이웃하는 STI 영역(68) 사이에서 돌출할 수 있다. STI 영역(68)이 기판(50)과 별개(separate)인 것으로 설명/도시되어 있지만, 본 명세서에서, "기판"은 반도체 기판 단독 또는 반도체 기판과 STI 영역의 조합을 의미할 수 있다. 추가적으로, 핀(66)의 하단(bottom) 부분이 기판(50)과 함께 단일의 연속(continuous) 물질인 것으로 도시되어 있지만, 핀(66) 및/또는 기판(50)의 하단 부분은 단일 물질 또는 복수의 물질을 포함할 수 있다. 이와 관련하여, 핀(66)은 이웃하는 STI 영역(68) 사이에서 연장되는 부분을 지칭한다.
게이트층 스택(120)(예를 들어, 일함수 물질, 게이트 유전체 물질, 및 캡핑 물질을 포함할 수 있음)이 핀(66)의 최상면 위에 그리고 나노구조체(55)의 최상면, 측벽 및 바닥면을 따라 위치한다. 게이트 전극(102)이 게이트층 스택(120) 위에 위치한다. 에피택시 소스/드레인 영역(92)은 게이트 전극(102)의 양측 상에 위치하는 핀(66) 상에 배치된다.
도 1은 이후 도면에서 이용되는 기준 단면을 추가로 도시한다. 단면(A-A')는 게이트 전극(102)의 종축(longitudinal axis)을 따르며, 예를 들어 나노 FET의 에피택시 소스/드레인 영역(92) 사이의 전류 흐름 방향에 수직인 방향이다. 단면(B-B')는 단면(A-A')와 평행하고 다중 나노 FET의 에피택시 소스/드레인 영역(92)을 통해 연장된다. 단면(C-C')는 단면(A-A')에 수직이고, 나노 FET의 핀(66)의 종축에 평행하며, 예를 들어 나노 FET의 에피택시 소스/드레인 영역(92) 사이의 전류 흐름의 방향이다. 다음의 그림은 명확성을 위해 이러한 기준 단면을 참조한다.
본 명세서에 논의된 일부 실시예는 게이트 라스트(gate-last) 공정을 이용하여 형성된 나노 FET의 맥락에서 논의된다. 다른 실시예에서, 게이트 퍼스트(gate-first) 공정이 이용될 수 있다.
도 2 내지 도 21b는 일부 실시예에 따른 나노 FET의 제조 단계에 있어서 중간 단계의 단면도이다. 도 2 내지 5, 6a, 7a, 8a, 9a, 12a, 13a, 14a, 15a, 16a, 17a, 17b, 17c, 17d, 17f, 17g, 18a, 19a, 20a 및 21a는 도 1에 도시된 기준 단면(A-A')을 도시한다. 도 6b, 7b, 8b, 9b, 12b 및 12c는 도 1에 도시된 기준 단면(B-B')을 도시한다. 도 6c, 7c, 8c, 9c, 10, 11, 12d, 13b, 14b, 15b, 16b, 17e, 18b, 19b, 20b 및 21b는 도 1에 도시된 기준 단면(C-C')을 도시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 벌크 반도체, 반도체 온 절연체(SOI, Semiconductor-On-Insulator) 기판 등과 같은 반도체 기판일 수 있으며, (예를 들어, p형 또는 n형 도펀트로) 도핑되거나 미도핑될 수 있다. 기판(50)은 실리콘 웨이퍼와 같은 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 위에 형성된 반도체 물질의 층이다. 절연체층은 예를 들어, 매립 산화물(BOX, Buried Oxide)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 전형적으로 실리콘 또는 유리 기판 상에 제공된다. 다층 또는 구배 기판과 같은 다른 기판도 이용될 수 있다. 일부 실시예에서, 기판(50)의 반도체 물질은 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티몬화물을 포함하는 화합물 반도체; 실리콘-게르마늄, 갈륨 비소 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물 및/또는 갈륨 인듐 비소 인화물을 포함하는 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n형 영역(50N)과 p형 영역(50P)을 갖는다. n형 영역(50N)은 NMOS 트랜지스터 - 예를 들어 n형 나노 FET - 와 같은 n형 소자를 형성하기 위한 것일 수 있고, p형 영역(50P)은 PMOS 트랜지스터 - 예를 들어, p형 나노 FET - 와 같은 p형 소자를 형성하기 위한 것일 수 있다. n형 영역(50N)은 (분할기(20)에 의해 예시된 바와 같이) p형 영역(50P)으로부터 물리적으로 분리될 수 있고, 임의의 수의 소자 피처(예를 들어, 다른 활성 소자, 도핑 영역, 격리 구조체 등)가 n형 영역(50N)과 p형 영역(50P) 사이에 배치될 수 있다. 하나의 n형 영역(50N) 및 하나의 p형 영역(50P)이 도시되어 있지만, n형 영역(50N) 및 p형 영역(50P)은 임의의 개수로 제공될 수 있다.
추가로 도 2에서, 다층 스택(64)이 기판(50) 위에 형성된다. 다층 스택(64)은 제1 반도체층(51A-51D)(집합적으로 제1 반도체층(51)으로 지칭됨) 및 제2 반도체층(53A-53D)(집합적으로 제2 반도체층(53)으로 지칭됨)의 교번하는 층을 포함한다. 예시를 위해 그리고 아래에서 더 상세히 논의되는 바와 같이, 제1 반도체층(51A, 51B, 51C, 51D)은 제거될 것이고, 제2 반도체층(53A, 53B, 53C, 53D)은 n형 영역(50N) 및 p형 영역(50P)에서 나노 FET의 채널 영역을 형성하도록 패터닝될 것이다. 그러나, 일부 실시예에서, 제1 반도체층(51A, 51B, 51C, 51D)이 제거되고 제2 반도체층(53A, 53B, 53C, 53D)이 패터닝되어 n형 영역(50N)에 나노 FET의 채널 영역을 형성할 수 있고, 제2 반도체층(53A, 53B, 53C, 53D)이 제거되고 제1 반도체층(51A, 51B, 51C, 51D)이 패터닝되어 p형 영역(50P)에 나노 FET의 채널 영역을 형성할 수 있다. 일부 실시예에서, 제2 반도체층(53A, 53B, 53C, 53D)이 제거되고, 제1 반도체층(51A, 51B, 51C, 51D)이 패터닝되어 n형 영역(50N)에서 나노 FET의 채널 영역을 형성할 수 있고, 제1 반도체층(51A, 51B, 51C, 51D)이 제거되고, 제2 반도체층(53A, 53B, 53C)이 패터닝되어 p형 영역(50P)에 나노 FET의 채널 영역을 형성할 수 있다. 일부 실시예에서, 제2 반도체층(53A, 53B, 53C, 53D)이 제거되고, 제1 반도체층(51A, 51B, 51C, 51D)이 패터닝되어 n형 영역(50N)과 p형 영역(50P) 모두에서 나노 FET의 채널 영역을 형성할 수 있다.
다층 스택(64)은 예시를 위해 제1 반도체층(51)의 4개의 층 및 제2 반도체층(53)의 4개의 층을 포함하는 것으로 도시되어 있다. 일부 실시예에서, 다층 스택(64)은 임의의 수의 제1 반도체층(51) 및 제2 반도체층(53)을 포함할 수 있다. 다층 스택(64)의 각각의 층은 화학 기상 증착(Chemical Vapor Deposition, CVD), 원자층 성막(Atomic Layer Deposition, ALD), 기상 에피택시(Vapor Phase Epitaxy, VPE), 분자빔 에피택시(Molecular Beam Epitaxy, MBE) 등과 같은 공정을 이용하여 에피택시 성장될 수 있다. 다양한 실시예에서, 제1 반도체층(51)은 실리콘 게르마늄 등과 같은 p형 나노 FET에 적합한 제1 반도체 물질로 형성될 수 있고, 제2 반도체층(53)은 실리콘, 실리콘 탄소 등과 같은 n형 나노 FET에 적합한 제2 반도체 물질로 형성될 수 있다. 다층 스택(64)은 예시를 위해 p형 나노 FET에 적합한 최하단부 반도체층을 갖는 것으로 도시되어 있다. 일부 실시예에서, 다층 스택(64)은 최하단부 층이 n형 나노 FET에 적합한 반도체층이 되도록 형성될 수 있다.
제1 반도체 물질 및 제2 반도체 물질은 서로에 대해 에칭 선택성(selectivity)이 높은 물질일 수 있다. 이와 같이, 제1 반도체 물질의 제1 반도체층(51)은 제2 반도체 물질의 제2 반도체층(53)을 현저히(significantly) 제거하지 않고 제거되어, 이에 의해 제2 반도체층(53A, 53B, 53C, 53D)이 패터닝되어 나노 FET의 채널 영역을 형성하도록 할 수 있다. 유사하게, 제2 반도체층(53)이 제거되고 제1 반도체층(51A, 51B, 51C, 51D)이 패터닝되어 채널 영역이 형성되는 실시예에서, 제2 반도체 물질의 제2 반도체층(53)은 제1 반도체 물질의 제1 반도체층(51)을 현저히 제거하지 않고 제거되어, 이에 의해 제1 반도체층(51A, 51B, 51C, 51D)이 패터닝되어 나노 FET의 채널 영역을 형성하도록 할 수 있다.
이제 도 3을 참조하면, 일부 실시예에 따라 핀(66)이 기판(50)에 형성되고 나노구조체(55)가 다층 스택(64)에 형성된다. 일부 실시예에서, 나노구조체(55) 및 핀(66)은, 다층 스택(64) 및 기판(50)에서 트렌치를 에칭함으로써 다층 스택(64) 및 기판(50)에 각각 형성될 수 있다. 에칭은, 반응성 이온 에칭(Reactive Ion Etch, RIE), 중성 빔 에칭(Neutral Beam Etch, NBE) 등, 또는 이들의 조합과 같은 임의의 허용가능한 에칭 공정일 수 있다. 에칭은 이방성일 수 있다. 다층 스택(64)을 에칭하여 나노구조체(55)를 형성하는 단계는, 제1 반도체층(51)으로부터 제1 나노구조체(52A-52D)(집합적으로 제1 나노구조체(52)라고 함)를 추가로 정의하고 제2 나노구조체(54A-54D)(집합적으로 제2 나노구조체(54)라고 함)를 추가로 정의할 수 있다. 제1 나노구조체(52) 및 제2 나노구조체(54)는 집합적으로 나노구조체(55)로 지칭될 수 있다.
핀(66) 및 나노구조체(55)는 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(66) 및 나노구조체(55)는 이중 패터닝 또는 다중 패터닝 공정을 포함하는 하나 이상의 포토리소그래피 공정을 이용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 공정은 포토리소그래피와 자기-정렬(self-align) 공정을 결합하여, 예를 들어 단일, 직접 포토리소그래피 공정을 이용하여 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있도록 한다. 예를 들어, 일 실시예에서, 희생층이 기판 위에 형성되고 포토리소그래피 공정을 이용하여 패터닝된다. 스페이서는, 자기-정렬 공정을 이용하여, 패터닝된 희생층 옆에(alongside) 형성된다. 그런 다음, 희생층이 제거되고, 나머지 스페이서는 핀(66)을 패터닝하는 데 이용될 수 있다.
도 3은 예시를 위해 n형 영역(50N) 및 p형 영역(50P)의 핀(66)이 실질적으로 동일한 폭을 갖는 것으로 도시한다. 일부 실시예에서, n형 영역(50N)의 핀(66)의 폭은 p형 영역(50P)의 핀(66)보다 크거나 얇을 수 있다. 또한, 각각의 핀(66) 및 나노구조체(55)가 전체에 걸쳐 일정한 폭을 갖는 것으로 도시되어 있지만, 다른 실시예에서, 핀(66) 및/또는 나노구조체(55)는, 각각의 핀(66) 및/또는 나노구조체(55)의 폭이 기판(50)을 향하는 방향으로 연속적으로 증가하도록 테이퍼드(tapered) 측벽을 가질 수 있다. 이러한 실시예에서, 나노구조체(55)의 각각은 상이한 폭을 가질 수 있고 형상이 사다리꼴일 수 있다.
도 4에서, 얕은 트렌치 격리(Shallow Trench Isolation, STI) 영역(68)이 핀(66)에 인접하여 형성된다. STI 영역(68)은 기판(50), 핀(66), 및 나노구조체(55) 위에, 그리고 인접한 핀(66) 사이에 절연 물질을 배치하여 형성된다. 절연 물질은 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있으며, 고밀도 플라즈마 CVD(High-Density Plasma CVD, HDP-CVD), 유동성 CVD(Flowable CVD, FCVD) 등 또는 이들의 조합에 의해 형성될 수 있다. 허용되는 공정에 의해 형성된 다른 절연 물질도 이용될 수 있다. 예시된 실시예에서, 절연 물질은 FCVD 공정에 의해 형성된 실리콘 산화물이다. 절연 물질이 형성되면 어닐링 공정이 수행될 수 있다. 일 실시예에서, 절연 물질은 과잉 절연 물질이 나노구조체(55)를 덮도록 형성된다. 절연 물질이 단일 층으로 예시되어 있지만, 일부 실시예는 다중 층을 이용할 수 있다. 예를 들어, 일부 실시예에서 라이너(별도로 미도시)가 기판(50), 핀(66), 및 나노구조체(55)의 표면을 따라 먼저 형성될 수 있다. 그 후에, 전술한 바와 같은 충전 물질이 라이너 위에 형성될 수 있다.
그런 다음, 나노구조체(55) 위의 과잉 절연 물질을 제거하도록 절연 물질에 제거 공정이 적용된다. 일부 실시예에서, 화학적 기계적 연마(Chemical Mechanical Polish, CMP), 에치백(etch-back) 공정, 이들의 조합 등이 활용될 수 있다. 평탄화 공정이 나노구조체(55)를 노출시켜서, 평탄화 공정이 완료된 후 나노구조체(55)와 절연 물질의 최상면이 같은 높이가(level) 되도록 한다.
그런 다음, 절연 물질이 리세스되어 STI 영역(68)을 형성한다. 절연 물질은 리세스되어, n형 영역(50N) 및 p형 영역(50P)에서 핀(66)의 상부 부분이 이웃하는 STI 영역(68) 사이로부터 돌출되도록 한다. 또한, STI 영역(68)의 최상면은 도시된 바와 같은 평평한 표면, 볼록한 표면, 오목한 표면(예를 들어, 디싱), 또는 이들의 조합을 가질 수 있다. STI 영역(68)의 최상면은 적절한 에칭에 의해 평평하고, 볼록하고, 및/또는 오목하게 형성될 수 있다. STI 영역(68)은 절연 물질의 물질에 선택적인 것(예를 들어, 핀(66) 및 나노구조체(55)의 물질보다 더 빠른 속도로 절연 물질의 물질을 에칭한다)과 같은 허용 가능한 에칭 공정을 이용하여 리세스될 수 있다. 예를 들어, 희석된 불화수소산(dilute hydrofluoric, dHF)을 이용한 산화물 제거가 이용될 수 있다.
도 2 내지 도 4와 관련하여 전술한 공정은 핀(66) 및 나노구조체(55)가 형성될 수 있는 방법의 일례일 뿐이다. 일부 실시예에서, 핀(66) 및/또는 나노구조체(55)는 마스크 및 에피택시 성장 공정을 이용하여 형성될 수 있다. 예를 들어, 유전체층이 기판(50)의 최상면 위에 형성될 수 있고, 트렌치가 유전체층을 통해 에칭되어 하부 기판(50)이 노출될 수 있다. 에피택시 구조체가 트렌치에서 에피택시 성장될 수 있고, 에피택시 구조체가 유전체층에서 돌출되어 핀(66) 및/또는 나노구조체(55)를 형성하도록 유전체층이 리세스될 수 있다. 에피택시 구조체는 제1 반도체 물질 및 제2 반도체 물질과 같은 위에서 논의된 교번하는(alternating) 반도체 물질을 포함할 수 있다. 에피택시 구조체가 에피택시 성장되는 일부 실시예에서, 에피택시 성장 물질은 성장 동안 인-시츄(in situ) 도핑될 수 있고, 이 경우 이전 및/또는 후속 주입을 생략할 수 있지만, 인-시츄 및 주입(implant) 도핑이 함께 이용될 수도 있다.
추가로, 제1 반도체층(51)(및 생성된 제1 나노구조체(52)) 및 제2 반도체층(53)(및 생성된 제2 나노구조체(54))은, 설명의 목적으로만, p형 영역(50P) 및 n형 영역(50N) 영역에서 동일한 물질을 포함하는 것으로 여기에서 도시되고 논의된다. 이와 같이, 일부 실시예에서, 제1 반도체층(51) 및 제2 반도체층(53) 중 하나 또는 둘 모두는 p형 영역(50P) 및 n형 영역(50N)에서 상이한 물질이거나 상이한 순서로 형성될 수 있다.
추가로 도 4에서, 핀(66), 나노구조체(55), 및/또는 STI 영역(68)에 적절한 웰(well)(별도로 미도시)이 형성될 수 있다. 상이한 웰 유형을 갖는 실시예에서, n형 영역(50N) 및 p형 영역(50P)에 대한 상이한 주입 단계는 포토레지스트 또는 다른 마스크(별도로 미도시)를 사용하여 달성될 수 있다. 예를 들어, 포토레지스트가 n형 영역(50N) 및 p형 영역(50P)에서 핀(66) 및 STI 영역(68) 위에 형성될 수 있다. 포토레지스트는 p형 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 이용하여 형성할 수 있으며 허용 가능한 포토리소그래피 기술을 이용하여 패터닝할 수 있다. 포토레지스트가 패터닝되면, p형 영역(50P)에 n형 불순물 주입이 수행되고, 포토레지스트는 n형 불순물이 n형 영역(50N)으로 주입되는 것을 실질적으로 방지하는 마스크 역할을 할 수 있다. n형 불순물은 약 1013 atoms/cm3 내지 약 1014 atoms/cm3 범위의 농도로 영역에 주입된 인, 비소, 안티몬 등일 수 있다. 주입 후에, 허용 가능한 애싱(ashing) 공정과 같은 방법으로 포토레지스트를 제거한다.
p형 영역(50P)의 주입 후에 또는 그 전에, 포토레지스트 또는 다른 마스크(별도로 미도시)가 p형 영역(50P) 및 n형 영역(50N)의 핀(66), 나노구조체(55), 및 STI 영역(68) 위에 형성된다. 포토레지스트는 n형 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀-온 기술을 이용하여 형성할 수 있으며 허용 가능한 포토리소그래피 기술을 이용하여 패터닝할 수 있다. 포토레지스트가 패터닝되면, p형 불순물 주입이 n형 영역(50N)에 수행될 수 있고, 포토레지스트는 p형 불순물이 p형 영역(50P)으로 주입되는 것을 실질적으로 방지하기 위한 마스크 역할을 할 수 있다. p형 불순물은 약 1013 atoms/cm3 내지 약 1014 atoms/cm3 범위의 농도로 영역에 주입된 붕소, 붕소 불화물, 인듐 등일 수 있다. 주입 후에, 포토레지스트는 예를 들어 허용 가능한 애싱 공정에 의해 제거될 수 있다.
n형 영역(50N) 및 p형 영역(50P)의 주입 후에, 주입 손상을 복구하고 주입된 p형 및/또는 n형 불순물을 활성화하도록 어닐링이 수행될 수 있다. 일부 실시예에서, 에피택시 핀의 성장된 물질은 성장 동안 인-시츄 도핑될 수 있고, 이 경우 주입을 생략할 수 있지만, 인-시츄 및 주입 도핑이 함께 이용될 수도 있다.
도 5에서, 더미 유전체층(70)이 핀(66) 및/또는 나노구조체(55) 상에 형성된다. 더미 유전체층(70)은 예를 들어, 실리콘 산화물, 실리콘 질화물, 이들의 조합 등일 수 있고, 허용되는 기술에 따라 성막되거나 열 성장될 수 있다. 더미 게이트층(72)이 더미 유전체층(70) 위에 형성되고 마스크층(74)이 더미 게이트층(72) 위에 형성된다. 더미 게이트층(72)은 더미 유전체층(70) 위에 성막된 다음 예를 들어 CMP에 의해 평탄화될 수 있다. 마스크층(74)이 더미 게이트층(72) 위에 성막될 수 있다. 더미 게이트층(72)은 도전성 또는 비-도전성 물질일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물, 금속 규화물, 금속 산화물 및 금속을 포함하는 그룹으로부터 선택될 수 있다. 더미 게이트층(72)은 물리적 기상 증착(physical vapor deposition, PVD), CVD, 스퍼터링 성막, 또는 선택된 물질을 성막하기 위한 다른 기술에 의해 성막될 수 있다. 더미 게이트층(72)은 격리 영역의 에칭으로부터 높은 에칭 선택성을 갖는 다른 물질로 만들어질 수 있다. 마스크층(74)은 예를 들어, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 이 예에서, 단일 더미 게이트층(72) 및 단일 마스크층(74)이 n형 영역(50N) 및 p형 영역(50P)에 걸쳐 형성된다. 더미 유전체층(70)은 단지 예시의 목적으로 핀(66) 및 나노구조체(55)만을 덮는 것으로 도시되어 있음을 주목한다. 일부 실시예에서, 더미 유전체층(70)이 STI 영역(68)을 덮도록 더미 유전체층(70)이 성막되어, 더미 유전체층(70)이 더미 게이트층(72)과 STI 영역(68) 사이에서 연장되도록 할 수 있다.
도 6a 내지 도 21b는 실시예 소자의 제조 단계에 있어서 다양한 추가 단계를 도시한다. 도 6a 내지 도 21b는 n형 영역(50N) 또는 p형 영역(50P)의 피처를 도시한다. 도 6a 내지 도 6c에서, 마스크층(74)(도 5 참조)은 허용되는 포토리소그래피 및 에칭 기술을 이용하여 패터닝되어 마스크(78)를 형성할 수 있다. 그런 다음, 마스크(78)의 패턴이 더미 게이트층(72) 및 더미 유전체층(70)으로 전사되어, 더미 게이트(76) 및 더미 게이트 유전체(71)를 각각 형성할 수 있다. 더미 게이트(76)는 핀(66)의 각각의 채널 영역을 덮는다(cover). 마스크(78)의 패턴은 더미 게이트(76)의 각각을 인접한 더미 게이트(76)로부터 물리적으로 분리하는 데 이용될 수 있다. 더미 게이트(76)는 또한 각각의 핀(66)의 길이 방향에 실질적으로 수직인 길이 방향을 가질 수 있다.
도 7a 내지 도 7c에서, 제1 스페이서층(80) 및 제2 스페이서층(82)은 도 6a 내지 도 6c에 도시된 구조체 위에 형성된다. 제1 스페이서층(80) 및 제2 스페이서층(82)은 자기-정렬된 소스/드레인 영역을 형성하기 위한 스페이서로서 작용하도록 후속적으로 패터닝될 것이다. 도 7a 내지 도 7c에서, 제1 스페이서층(80)은, STI 영역(68)의 최상면; 핀(66), 나노구조체(55), 및 마스크(78)의 최상면 및 측벽; 및 더미 게이트(76) 및 더미 게이트 유전체(71)의 측벽 상에 형성된다. 제2 스페이서층(82)은 제1 스페이서층(80) 위에 성막된다. 제1 스페이서층(80)은, 열 산화와 같은 기술을 이용하거나 CVD, ALD 등에 의해 성막되어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있다. 제2 스페이서층(82)은 제1 스페이서층(80)의 물질과 상이한 에칭율을 갖는 물질, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있고, CVD, ALD 등에 의해 성막될 수 있다.
제1 스페이서층(80)이 형성된 후에 그리고 제2 스페이서층(82)을 형성하는 단계 전에, 저농도로 도핑된 소스/드레인(Lightly Doped Source/Drain, LDD) 영역(미도시)에 대한 주입이 수행될 수 있다. 도 4에서 전술한 주입과 유사하게, 상이한 소자 유형을 갖는 실시예에서, 포토레지스트와 같은 마스크가 p형 영역(50P)을 노출시키면서 n형 영역(50N) 위에 형성될 수 있고, 적절한 유형(예를 들어, p형)의 불순물이 p형 영역(50P)의 노출된 핀(66) 및 나노구조체(55)에 주입될 수 있다. 그런 다음, 마스크를 제거할 수 있다. 이어서, n형 영역(50N)을 노출시키면서, p형 영역(50P) 위에 포토레지스트와 같은 마스크를 형성하고, n형 영역(50N)의 노출된 핀(66) 및 나노구조체(55)에 적절한 유형(예를 들어, n형)의 불순물을 주입할 수 있다. 그런 다음, 마스크를 제거할 수 있다. n형 불순물은 앞서 논의한 n형 불순물 중 임의의 것일 수 있고, p형 불순물은 앞서 논의한 p형 불순물 중 임의의 것일 수 있다. 저농도로 도핑된 소스/드레인 영역은 약 1x1015 atoms/cm3 내지 약 1x1019 atoms/cm3 범위의 불순물 농도를 가질 수 있다. 주입 손상을 복구하고 주입된 불순물을 활성화하는 데 어닐링이 이용될 수 있다.
도 8a 내지 도 8c에서, 제1 스페이서층(80) 및 제2 스페이서층(82)이 제1 스페이서(81) 및 제2 스페이서(83)를 형성하도록 에칭된다. 이하에서 더 자세히 설명되는 바와 같이, 제1 스페이서층(80) 및 제2 스페이서층(82)은, 후속 처리 동안 핀(66) 및/또는 나노구조체(55)의 측벽을 보호할 뿐만 아니라, 후속적으로 형성되는 소스 드레인 영역을 자기-정렬하는 역할을 한다. 제1 스페이서층(80) 및 제2 스페이서층(82)은 등방성 에칭 공정(예를 들어, 습식 에칭 공정), 이방성 에칭 공정(예를 들어, 건식 에칭 공정) 등과 같은 적절한 에칭 공정을 이용하여 에칭된다. 일부 실시예에서, 제2 스페이서층(82)의 물질은 제1 스페이서층(80)의 물질과 상이한 에칭율(etch rate)을 가지므로, 제1 스페이서층(80)은 제2 스페이서층(82)을 패터닝할 때 에칭 정지층으로서의 역할을 할 수 있고, 제2 스페이서층(82)는 제1 스페이서층(80)을 패터닝할 때 마스크로서의 역할을 할 수 있다. 예를 들어, 제2 스페이서층(82)은 제1 스페이서층(80)이 에칭 정지층으로서의 역할을 하는 이방성 에칭 공정을 이용하여 에칭될 수 있고, 제2 스페이서층(82)의 나머지 부분은 도 8b에 도시된 바와 같이 제2 스페이서(83)를 형성한다. 이후에, 제1 스페이서층(80)의 노출된 부분을 에칭하는 동안 제2 스페이서(83)가 마스크로서의 역할을 하여, 도 8b 및 도 8c에 도시된 바와 같이 제1 스페이서(81)를 형성한다.
도 8b에 도시된 바와 같이, 제1 스페이서(81) 및 제2 스페이서(83)는 핀(66) 및/또는 나노구조체(55)의 측벽 상에 배치된다. 도 8c에 도시된 바와 같이, 일부 실시예에서, 제2 스페이서층(82)이, 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)에 인접한 제1 스페이서층(80) 위로부터 제거될 수 있고, 제1 스페이서(81)가 마스크(78), 더미 게이트(76) 및 더미 게이트 유전체(71)의 측벽 상에 배치된다. 다른 실시예에서, 제2 스페이서층(82)의 일부가 마스크(78), 더미 게이트(76), 및 더미 게이트 유전체(71)에 인접한 제1 스페이서층(80) 위에 남을 수 있다.
상기 개시 내용은 일반적으로 스페이서 및 LDD 영역을 형성하는 공정을 설명한다는 점에 유의한다. 다른 공정 및 시퀀스가 이용될 수 있다. 예를 들어, 더 적거나 추가의 스페이서가 이용될 수 있고, 상이한 순서의 단계가 이용될 수 있고(예를 들어, 제1 스페이서(81)가 제2 스페이서층(82)을 성막하기 전에 패터닝될 수 있음), 추가 스페이서가 형성 및 제거될 수 있고/있거나 등과 같다. 또한, n형 및 p형 소자는 상이한 구조체 및 단계를 이용하여 형성될 수 있다.
도 9a 내지 도 9c에서, 일부 실시예에 따라 제1 리세스(86)가 나노구조체(55)에 형성된다. 에피택시 물질 및 에피택시 소스/드레인 영역이 이후에 제1 리세스(86)에 형성될 것이다. 제1 리세스(86)는 제1 나노구조체(52) 및 제2 나노구조체(54)를 통해 연장될 수 있다. 도 9b에 도시된 바와 같이, STI 영역(68)의 최상면은 제1 리세스(86)의 바닥면과 같은 높이일 수 있다. 다양한 실시예에서, 제1 리세스(86)의 바닥면이 STI 영역(68) 등의 최상면 아래에 배치되도록 나노구조체(55)가 에칭될 수 있다. 일부 실시예에서, 제1 리세스(86)는 또한 기판(50)을 통해 부분적으로 연장될 수 있다.
제1 리세스(86)는 RIE, NBE 등과 같은 이방성 에칭 공정을 이용하여 나노구조체(55)를 에칭함으로써 형성될 수 있다. 제1 스페이서(81), 제2 스페이서(83), 및 마스크(78)는 제1 리세스(86)를 형성하는 데 이용되는 에칭 공정 동안 핀(66), 나노구조체(55), 및 기판(50)의 부분을 마스킹한다. 단일 에칭 공정 또는 다중 에칭 공정이 나노구조체(55)의 각 층을 에칭하도록 이용된다. 제1 리세스(86)가 원하는 깊이에 도달한 후 에칭을 중지하도록 시간이 지정된 에칭 공정이 이용될 수 있다.
도 10에서, 제1 리세스(86)에 의해 노출된 제1 반도체 물질(예를 들어, 제1 나노구조체(52))로 형성된 다층 스택(64)의 층의 측벽 부분이 에칭되어 측벽 리세스(88)를 형성한다. 도 10에서는 측벽 리세스(88)에 인접한 제1 나노구조체(52)의 측벽이 직선인 것으로 도시되어 있지만, 측벽은 오목하거나 볼록할 수 있다. 측벽은 습식 에칭 등과 같은 등방성 에칭 공정을 이용하여 에칭될 수 있다. 제1 나노구조체(52)가 예를 들어, SiGe를 포함하고, 제2 나노구조체(54)가 예를 들어, Si 또는 SiC를 포함하는 실시예에서, 테트라메틸암모늄 하이드록사이드(Tetramethylammonium Hydroxide, TMAH), 암모늄 하이드록사이드(NH4OH) 등을 이용한 건식 에칭 공정이 제1 나노구조체(52)의 측벽을 에칭하는 데 이용된다.
도 11에서, 제1 내부 스페이서(90)가 측벽 리세스(88)에 형성된다. 제1 내부 스페이서(90)는 도 10에 도시된 구조체 위에 내부 스페이서층(별도로 미도시)을 성막함으로써 형성될 수 있다. 제1 내부 스페이서(90)는 후속적으로 형성되는 소스/드레인 영역 및 게이트층 스택(120)(도 17e에 후속적으로 도시됨) 사이의 격리 피처로서의 역할을 한다. 이하에서 더 상세히 논의되는 바와 같이, 에피택시 소스/드레인 영역 및 에피택시 물질이 제1 리세스(86)에 형성될 것인 반면, 제1 나노구조체(52A, 52B, 52C, 52D)는 게이트층 스택(120)으로 대체될 것이다.
내부 스페이서층은 CVD, ALD 등과 같은 등각(conformal) 성막 공정에 의해 성막될 수 있다. 내부 스페이서층은 실리콘 탄질화물(SiCN) 또는 실리콘 산탄질화물(SiOCN)과 같은 물질을 포함할 수 있다. 다른 실시예에서, 실리콘 질화물 또는 실리콘 산질화물, 또는 k-값이 약 3.5 미만인 저유전율(dielectric constant)(low-k) 물질과 같은 임의의 적합한 물질이 이용될 수 있다. 그런 다음, 내부 스페이서층은 이방성으로 에칭되어 제1 내부 스페이서(90)를 형성할 수 있다. 제1 내부 스페이서(90)의 외부 측벽이 제2 나노구조체(54)의 측벽과 동일한 높이(flush)인 것으로 도시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 제2 나노구조체(54)의 측벽을 넘어 연장되거나 그로부터 리세스될 수 있다. 또한, 도 11에서는 제1 내부 스페이서(90)의 외부 측벽이 직선인 것으로 도시되어 있지만, 제1 내부 스페이서(90)의 외부 측벽은 오목하거나 볼록할 수 있다. 내부 스페이서층은 RIE, NBE 등과 같은 이방성 에칭 공정에 의해 에칭될 수 있다. 제1 내부 스페이서(90)는 게이트층 스택(120)(도 17e에 도시됨)을 형성하는 데 이용되는 에칭 공정과 같은 후속 에칭 공정에 의해 후속적으로 형성되는 소스/드레인 영역(도 12a 내지 12d에 도시됨)에 대한 손상을 방지하도록 이용될 수 있다.
도 12a 내지 도 12d에서, 에피택시 소스/드레인 영역(92)은 영역(50N) 및 영역(50P)의 리세스(86)에 형성된다. 각각의 더미 게이트(76)가 에피택시 소스/드레인 영역(92)의 각각의 이웃하는 쌍 사이에 배치되도록, 에피택시 소스/드레인 영역(92)이 리세스(86)에 형성된다. 일부 실시예에서, 제1 스페이서(81)는 더미 게이트(76)로부터 에피택시 소스 소스/드레인 영역(92)을 적절한 측방향 거리만큼 분리시켜서 에피택시 소스/드레인 영역(92)이 생성되는 나노 FET의 후속적으로 형성된 게이트를 단락시키지 않도록 하는 데 이용된다. 제1 내부 스페이서(90)는 또한 더미 게이트(76)로부터 에피택시 소스/드레인 영역(92)을 분리시키고 에피택시 소스/드레인 영역(92)과 후속적으로 형성되는 게이트층 스택(120) 사이의 단락을 방지하는 데 이용될 수 있다.
에피택시 소스/드레인 영역(92)은, 리세스(86)에서 임의의 허용 가능한 물질을 에피택시 성장함으로써 형성될 수 있다. NMOS 영역의 에피택시 소스/드레인 영역(92)은 n형 나노 FET에 적절한 것과 같은 임의의 허용 간으한 물질을 포함할 수 있다. 예를 들어, 에피택시 소스/드레인 영역(92)은, 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같은 채널층에서 인장 변형(tensile strain)을 가하는 물질을 포함할 수 있다. PMOS 영역의 에피택시 소스/드레인 영역(92)은 p형 나노 FET에 적절한 것과 같은 임의의 허용 가능한 물질을 포함할 수 있다. 예를 들어, 에피택시 소스/드레인 영역(92)은 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같은 채널층에서 압축 변형(compressive strain)을 가하는 물질을 포함할 수 있다. 에피택시 소스/드레인 영역(92)은 다층 스택(64)의 각rkrdml 표면으로부터 융기된(raised) 표면을 가질 수 있고 패싯(facet)을 가질 수 있다. 일부 실시예에서, 에피택시 소스/드레인 영역(92)의 물질은 또한 다층 스택(64)의 채널층 상에 원하는 응력(stress)을 가하여 성능을 개선하도록 선택될 수 있다. 예를 들어, n형 나노 FET의 경우 인장 응력을 가하는 물질이 유리할 수 있는 반면, p형 나노 FET의 경우 압축 응력을 가하는 물질이 유리할 수 있다는 것이 관찰되었다.
영역(50N) 및 영역(50P)에 에피택시 소스/드레인 영역(92)을 형성하도록 이용된 에피택시 공정의 결과로서, 에피택시 소스/드레인 영역(92)의 최상면은 핀의 측벽을 넘어 측방향 외측으로 확장되는 패싯을 갖는다. 일부 실시예에서, 이러한 패싯은 도 12b에 도시된 바와 같이 동일한 나노 FET의 인접한 에피택시 소스/드레인 영역(92)이 병합되도록 한다. 다른 실시예에서, 인접한 에피택시 소스/드레인 영역(92)은 도 12c에 도시된 바와 같이 에피택시 공정이 완료된 후에 분리된 상태로 유지된다. 도 12b 및 도 12c에 도시된 실시예에서, 제1 스페이서(81) 및 제2 스페이서(83)는 STI 영역(68) 위로 연장되는 핀(66)의 측벽의 일부를 덮도록 형성되어 에피택시 성장을 차단한다. 일부 다른 실시예에서, 제1 스페이서(81) 및 제2 스페이서(83)를 형성하는 데 이용되는 스페이서 에칭은, 에피택시 성장 영역이 STI 영역(68)의 표면으로 연장되도록 스페이서 물질을 제거하도록 조정될 수 있다.
에피택시 소스/드레인 영역(92) 및/또는 다층 스택(64)은 저농도로 도핑된 소스/드레인 영역을 형성하도록 이전에 논의된 공정과 유사하게 소스/드레인 영역을 형성하도록 도펀트로 주입될 수 있으며, 어닐링이 이어질 수 있다. 소스/드레인 영역은 약 1019 atoms/cm3 내지 약 1021 atoms/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역에 대한 n형 및/또는 p형 불순물은 이전에 논의된 임의의 불순물일 수 있다. 일부 실시예에서, 에피택시 소스/드레인 영역(92)은 성장 동안 인-시츄 도핑될 수 있다.
도 13a 및 도 13b에서, 제1 층간 유전체(Interlayer Dielectric, ILD)(96)가 도 12a 내지 도 12d에 도시된 구조체 위에 성막된다. 제1 ILD(96)는 유전체 물질로 형성될 수 있고, CVD, 플라즈마-강화 CVD(Plasma-Enhanced CVD, PECVD), 또는 FCVD와 같은 임의의 적절한 방법에 의해 성막될 수 있다. 유전체 물질은 포스포-실리케이트 유리(Phospho-Silicate Glass, PSG), 보로-실리케이트 유리(Boro-Silicate Glass, BSG), 붕소-도핑된 포스포-실리케이트 유리(Boron-Doped Phospho-Silicate Glass, BPSG), 미도핑된 실리케이트 유리(Undoped Silicate Glass, USG) 등을 포함할 수 있다. 허용되는 공정에 의해 형성된 다른 절연 물질도 이용할 수 있다. 일부 실시예에서, 접촉 에칭 정지층(Contact Etch Stop Layer, CESL)(94)은 제1 ILD(96)와 에피택시 소스/드레인 영역(92), 마스크(78), 제1 스페이서(81) 및 제2 스페이서(83) 사이에 배치된다. CESL(94)은, 위에 놓이는 제1 ILD(96)의 물질과 상이한 에칭율을 갖는 유전체 물질, 예를 들어 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등을 포함할 수 있다.
도 14a 및 도 14b에서, 제1 ILD(96)의 최상면의 높이와 더미 게이트(76) 또는 마스크(78)의 최상면의 높이가 동일하게 CMP와 같은 평탄화 공정이 수행될 수 있다. 평탄화 공정은 또한 더미 게이트(76) 상의 마스크(78), 및 마스크(78)의 측벽을 따라 제1 스페이서(81)의 부분을 제거할 수 있다. 평탄화 공정 후에, 더미 게이트(76), 제1 스페이서(81), 및 제1 ILD(96)의 최상면의 높이가 같게 된다. 따라서, 더미 게이트(76)의 최상면은 제1 ILD(96)를 통해 노출된다. 일부 실시예에서, 마스크(78)는 남아 있을 수 있으며, 이 경우 평탄화 공정이 제1 ILD(96)의 최상면의 높이와 마스크(78) 그리고 제1 스페이서(81)의 최상면의 높이가 동일하게 할 수 있다.
도 15a 및 도 15b에서, 더미 게이트(76) 및 마스크(78)(존재하는 경우)가 에칭 단계(들)에서 제거되어, 리세스(98)가 형성되도록 한다. 리세스(98)의 더미 게이트 유전체(71)의 부분도 제거될 수 있다. 일부 실시예에서, 더미 게이트(76)만이 제거되고 더미 게이트 유전체(71)가 남아 리세스(98)에 의해 노출된다. 일부 실시예에서, 더미 게이트 유전체(71)는 다이의 제1 영역(예를 들어, 코어 로직 영역)의 리세스(98)에서 제거되고, 다이의 제2 영역(예를 들어, 입력/출력 영역)의 리세스(98)에 유지된다. 일부 실시예에서, 더미 게이트(76)는 이방성 건식 에칭 공정에 의해 제거된다. 예를 들어, 에칭 공정은 제1 ILD(96) 및 제1 스페이서(81)를 에칭하지 않고 더미 게이트(76)를 선택적으로 에칭하는 반응 가스(들)를 이용하는 건식 에칭 공정을 포함할 수 있다. 각각의 리세스(98)는 다층 스택(64)를 노출시키고 그 위에 위치한다. 다층 스택(64)의 일부는 에피택시 소스/드레인 영역(92)의 이웃하는 쌍 사이에 배치된다. 제거 동안, 더미 게이트(76)가 에칭될 때 더미 게이트 유전체(71) 에칭 정지층으로 이용될 수 있다. 그런 다음, 더미 게이트 유전체(71)는 더미 게이트(76)의 제거 후에 선택적으로 제거될 수 있다.
도 16a 및 도 16b에서, 제1 나노구조체(52A, 52B, 52C, 52D)가 영역(50N) 및 영역(50P)에서 제거된다. 제1 나노구조체(52A, 52B, 52C, 52D)는 습식 에칭, 건식 에칭 등과 같은 등방성 에칭 공정에 의해 제거될 수 있다. 제1 나노구조체(52A, 52B, 52C, 52D)를 제거하도록 이용되는 에천트는 제2 나노구조체(54A, 54B, 54C, 54D)의 물질에 선택적일 수 있다. 제2 나노구조체(54A, 54B, 54C, 54D)는 또한 이후에 채널층(54A, 54B, 54C, 54D)으로 각각 지칭될 수 있다. 제1 나노구조체(52A, 52B, 52C, 52D)가 제1 반도체 물질(예를 들어, SiGe 등)을 포함하고 제2 나노구조체(54A, 54B, 54C, 54D)가 제2 반도체 물질(예를 들어, Si, SiC 등)을 포함하는 실시예에서, 영역(50N) 및 영역(50P)에서 다층 스택(64)의 층을 제거하는 데 수소 불화물(HF), 불소계 가스 등과 같은 불소계 에천트를 이용할 수 있다.
도 17a 내지 도 17c는 리세스(98)에 게이트층 스택(120)(이후 도 17d 내지 도 17f에 도시됨)을 등각으로(conformally) 형성하기 위한 후속 처리 단계를 나타내는 도 16a의 영역(56)을 도시한다. 게이트층 스택(120)이 각각의 제2 나노구조체(54A, 54B, 54C, 54D) 주위 및 리세스(98)의 측벽을 따라 형성될 수 있고, 여기서 게이트층 스택(120)은 계면 유전체 물질(121), 게이트 유전체 물질(123), 일함수 물질(125), 제1 캡핑 물질(127) 및 제2 캡핑 물질(129)을 포함한다. 게이트층 스택(120)의 상이한 구성 물질은 또한 핀(66)의 노출된 표면, STI 영역(68)의 상부 표면, 제1 ILD(96)의 최상면, CESL(94), 및 제1 스페이서(81)의 최상면 및 측벽 상에도 형성된다.
도 17a를 참조하면, 계면 유전체 물질(121) 및 게이트 유전체 물질(123)이 각각의 제2 나노구조체(54) 주위에 연속적으로(successively) 형성된다. 계면 유전체 물질(121)은 CVD, PVD, ALD, 열 산화 등과 같은 적절한 방법에 의해 형성된 실리콘 산화물과 같은 적절한 유전체 물질이다. 일 실시예에서, 계면 유전체 물질(121)은 열 산화 공정을 통해 제2 나노구조체(54)(예를 들어, 실리콘)의 외부(exterior) 부분을 산화물(예를 들어, 실리콘 산화물)로 변환함으로써 형성된다. 일 실시예에서, 계면 유전체 물질(121)의 두께는 5 Å 내지 25 Å의 범위일 수 있다.
계면 유전체 물질(121)의 형성 후에, 게이트 유전체 물질(123)이 각각의 제2 나노구조체(54) 주위 및 계면 유전체 물질(121) 주위에 (예를 들어, 컨포멀하게) 형성된다. 일부 실시예에 따르면, 게이트 유전체 물질(123)은 실리콘 산화물, 실리콘 질화물, 또는 이들의 다층을 포함한다. 일부 실시예에서, 게이트 유전체 물질(123)은 고-k 유전체 물질을 포함하고, 이러한 실시예에서 게이트 유전체 물질(123)은 약 7.0보다 큰 k 값을 가질 수 있고, Hf, Al, Zr, La, Mg, Ba, Ti, 또는 Pb의 금속 산화물 또는 실리케이트 또는 이들의 조합을 포함할 수 있다. 게이트 유전체 물질(123)의 형성 방법은 분자빔 성막(MBD, Molecular-Beam Deposition), ALD, PECVD 등을 포함할 수 있다. 일 실시예에서, 게이트 유전체 물질(123)은 7 Å 내지 30 Å 범위의 두께를 가질 수 있다.
도 17b에서, 일함수 물질(125)이 각각의 제2 나노구조체(54) 주위에, 그리고 계면 유전체 물질(121) 및 게이트 유전체 물질(123) 주위에 형성된다. (예를 들어, PMOS 트랜지스터와 같은) p형 소자가 형성되는 실시예에서, 일함수 물질(125)은 TiN, TaN, TiAlN, TiSiN, 기타 적절한 p형 일함수 물질, 또는 이들의 조합을 포함하는 하나 이상의 p형 일함수 물질(p형 일함수 금속이라고도 지칭될 수 있음)을 포함할 수 있다. (예를 들어, NMOS 트랜지스터와 같은) n형 소자가 형성되는 실시예에서, 일함수 물질(125)은 TiAl, TaAl, 기타 적절한 n형 일함수 물질, 또는 이들의 조합을 포함하는 하나 이상의 n형 일함수 물질(n형 일함수 금속이라고도 지칭될 수 있음)을 포함할 수 있다. 일함수 값은 일함수 물질(125)의 물질 조성과 연관되며, 따라서 일함수 물질은 목표 임계 전압(VTH)이 형성될 소자에서 달성되도록 그 일함수 값을 조정하도록 선택된다. 일함수 물질(125)은 ALD, CVD, 물리적 기상 증착(Physical Vapor Deposition, PVD), 및/또는 다른 적절한 공정에 의해 성막될 수 있다. 일부 실시예에서, 일함수 물질(125)은 전체에 걸쳐 동일한 물질 조성을 갖는 단일층일 수 있다. 예를 들어, p형 소자가 형성되는 실시예에서, 일함수 물질(125)은 3 Å 내지 25 Å 범위의 두께(T1)를 가질 수 있는 TiN, TaN, TiAlN, TiSiN 등으로 형성될 수 있다. 다른 예로서, n형 소자가 형성되는 실시예에서, 일함수 물질(125)은 10 Å 내지 50 Å 범위의 두께를 가질 수 있는 TiAl, TaAl 등을 포함할 수 있다. 일부 실시예에서, 일함수 물질(125)은 상이한 물질의 둘 이상의 층을 포함하는 다층 구조체이다. 예를 들어, 일 실시예에서, 일함수 물질(125)은 TiN, TaN, TiAlN, TiSiN, TiAl, TaAl 등의 리스트에서 둘 이상의 물질을 순차적으로 성막하여 형성할 수 있으며, 여기서 성막되는 물질은 서로 다르다. 일 실시예에서, 일함수 물질(125)은 TiN, TaN, TiAlN, TiSiN, TiAl, TaAl 등의 리스트에서 3개의 물질을 순차적으로 성막함으로써 형성될 수 있으며, 여기서 성막된 물질 각각은 성막된 다른 물질과 상이하다. 일 실시예에서, 일함수 물질(125)은 TiN, TaN, TiAlN, TiSiN, TiAl, TaAl 등의 리스트에서 제1 물질, 제2 물질, 및 제3 물질을 순차적으로 성막하여 형성될 수 있으며, 여기서 성막된 1 물질과 성막된 제3 물질은 동일하고, 성막된 제2 물질은 성막된 제1 물질 및 제3 물질과 상이하다.
여전히 도 17b를 참조하면, 일함수 물질(125)의 형성 후에, 제1 캡핑 물질(127)이 각각의 제2 나노구조체(54) 주위 및 계면 유전체 물질(121), 게이트 유전체 물질(123) 및 일함수 물질(125) 주위에 (예를 들어, 등각으로) 형성된다. 제1 캡핑 물질(127)은 실리콘 등과 같은 반도체 물질을 포함할 수 있다. ALD, PVD, CVD 등과 같은 임의의 적절한 형성 방법이 제1 캡핑 물질(127)을 형성하는 데 이용될 수 있다. 일 실시예에서, 제1 캡핑 물질(127)은 5 Å 내지 30 Å 범위의 두께(T2)를 가질 수 있다. 일 실시예에서, 실란, 디실란(disilane) 등과 같은 실리콘-함유 전구체(precursor)가 제1 캡핑 물질(127)로서 실질적으로 순수한 실리콘을 형성하도록 이용될 수 있다. 일 실시예에서, 제1 캡핑 물질(127)은 실리콘 산화물이고, 실리콘을 먼저 형성한 다음, 형성된 실리콘을 산화시켜서 제1 캡핑 물질(127)로서 실리콘 산화물을 형성함으로써 형성된다. 제1 캡핑 물질(127)의 성막 후에, 인접한 나노구조체(54) 사이의 제1 캡핑 물질(127)이 병합되어 물리적으로 접촉되는 것을 방지하는 공간이 인접한 제2 나노구조체(54) 사이에 남아 있다. 일 실시예에서, 캡핑 물질(127)은 제2 나노구조체(54)의 각각의 모든 측에서 실질적으로 균일한 두께를 갖는 상대적으로 등각인 층이다. 예를 들어, 최상부 제2 나노구조체(54) 위의 제1 캡핑 물질(127)의 제2 두께(T4)에 대한 인접한 제2 나노구조체(54) 사이의 제1 위치에서 제1 캡핑 물질(127)의 제1 두께(T3)의 비는 0.25 내지 2의 범위이다.
도 17c에서, 제2 캡핑 물질(129)은 각각의 제2 나노구조체(54) 주위 그리고 계면 유전체 물질(121), 게이트 유전체 물질(123), 일함수 물질(125) 및 제1 캡핑 물질 주위에 (예를 들어, 등각으로) 형성된다. 제2 캡핑 물질(129)은 ALD, CVD, 물리적 기상 증착(PVD), 및/또는 다른 적절한 공정에 의해 성막될 수 있다. 영역(131)에서, 제2 캡핑 물질(129)은 두께(T5)를 가질 수 있다. 일 실시예에서, 제2 캡핑 물질(129)은 TiN을 포함할 수 있고, 두께(T5)는 3 Å 내지 25 Å의 범위일 수 있다. 일 실시예에서, 제2 캡핑 물질(129)은 전체적으로 동일한 물질 조성을 갖는 단일층일 수 있으며, TaN, TiAlN, TiSiN, TiAl, TaAl 등을 포함할 수 있다. 일부 실시예에서, 제2 캡핑 물질(129)은 일함수 물질(125)와 동일한 물질 조성을 가질 수 있다. 예를 들어, 일함수 물질(125)이 TiN을 포함하는 실시예에서, 제2 캡핑 물질(129)은 마찬가지로 TiN을 포함한다. 다른 예로서, 일함수 물질(125)이 TiAl을 포함하는 실시예에서, 제2 캡핑 물질(129)은 마찬가지로 TiAl을 포함한다. 다른 실시예에서, 제2 캡핑 물질(129)은 일함수 물질(125)과 상이한 물질을 포함할 수 있다.
일부 실시예에서, 제2 캡핑 물질(129)은 상이한 물질의 둘 이상의 층을 포함하는 다층 구조체이고, TiN, TaN, TiAlN, TiSiN, TiAl, TaAl 등의 리스트에서 하나 이상의 물질을 포함할 수 있다. 예를 들어, 일 실시예에서, 제2 캡핑 물질(129)은 TiN, TaN, TiAlN, TiSiN, TiAl, TaAl 등의 리스트에서 둘 이상의 물질을 순차적으로 성막하여 형성할 수 있으며, 이때 성막되는 물질은 서로 다를 수 있다. 일 실시예에서, 제2 캡핑 물질(129)은 TiN, TaN, TiAlN, TiSiN, TiAl, TaAl 등의 리스트에서 3개의 물질을 순차적으로 성막함으로써 형성될 수 있으며, 이때 성막되는 물질 각각은 성막되는 다른 물질과 상이하다. 일 실시예에서, 제2 캡핑 물질(129)은 TiN, TaN, TiAlN, TiSiN, TiAl, TaAl 등의 리스트에서 제1 물질, 제2 물질 및 제3 물질을 순차적으로 성막함으로써 형성될 수 있으며, 여기서 성막된 제1 물질과 성막된 제3 물질은 동일하고, 성막된 제2 물질은 성막된 제1 물질 및 제3 물질과 상이하다.
여전히 도 17c를 참조하면, 인접한 제2 나노구조체(54) 사이의 제2 캡핑 물질(129)은 이들이 함께 병합될 때까지(예를 들어, 서로 물리적으로 접촉할 때까지 성막될 수 있고, 이에 의해 인접한 제2 나노구조체(54) 사이의 나머지 공간을 충전하고 이음매(seam)(135)를 형성할 수 있다. 예를 들어, 인접한 제2 나노구조체(54) 사이의 영역인 도 17c 및 17e에 도시된 영역(132)에서, 게이트 물질(120)(예를 들어, 계면 유전체 물질(121), 게이트 유전체 물질(123), 일함수 물질(125), 제1 캡핑 물질(127), 및 제2 캡핑 물질(129)로 형성됨)은 인접한 제2 나노구조체(54) 사이의 공간을 완전히 충전한다. 결과적으로, 후속하여 형성되는 충전 물질(후속하여 도 18a 및 18b에 도시됨)이 인접한 제2 나노구조체(54) 사이의 공간으로 연장되지 않는다. 다시 말해서, 인접한 제2 나노구조체(54) 사이의 공간에는, 이러한 후속하여 형성되는 게이트 전극 충전 물질이 없다. 도 17f는 도 17e와 동일한 단면에서 영역(132)의 상세도를 도시한다. 따라서 영역(132)에서 2개의 인접한 제2 나노구조체(54) 사이의 물질의 리스트는, 계면 유전체 물질(121), 게이트 유전체 물질(123), 일함수 물질(125), 제1 캡핑 물질(127), (병합된) 제2 캡핑 물질(129), 제1 캡핑 물질(127), 일함수 물질(125), 게이트 유전체 물질(123), 및 계면 유전체 물질(121)을 이 순서대로 포함한다.
추가로 도 17c에서, 영역(131)의 제2 캡핑 물질(129)은 두께(T5)를 갖는 반면, 영역(132)에서 (병합된) 제2 캡핑 물질(129)은 두께(T5)보다 더 큰 두께(T6)를 갖는다. 이는, 위에서 논의된 바와 같이, 영역(132)에서, 2개의 인접한 제2 나노구조체(54) 주위의 게이트층 스택(120)이 병합(예를 들어, 물리적으로 접촉됨)되어 더 두꺼운 (병합된) 게이트층 스택(120)을 형성하기 때문이다. 또한, 인접한 제2 나노구조체(54) 사이의 제2 캡핑 물질(129)이 함께 병합되기 때문에, (예를 들어, 영역(132)에서) 인접한 제2 나노구조체(54) 사이의 (병합된) 제2 캡핑 물질(129)이, (예를 들어, 영역(131)에서) 최상부 제2 나노구조체(54) 위 또는 제2 나노구조체(54)의 측벽을 따르는 다른 위치에서 제2 캡핑 물질(129)보다 두껍다. (병합된) 제2 캡핑 물질(129)이 하나의 제2 나노구조체(54) 주위의 제1 캡핑 물질(127) 및 일함수 물질(125)을 인접한 제2 나노구조체(54) 주위의 제1 캡핑 물질(127) 및 일함수 물질(125)로부터 분리하기 때문에, 이것은 각각의 제2 나노구조체(54) 주위의 제1 캡핑 물질(127) 및 일함수 물질(125)이 실질적으로 균일한 두께(예를 들어, 제조 공정의 제약 내에서 균일함)로 등각을 유지할 수 있도록 한다. 따라서, 영역(132)에서 일함수 물질(125)의 두께(T1) 및 제1 캡핑 물질(127)의 두께(T2)의 합은 영역(131)에서 일함수 물질(125)의 두께(T1) 및 제1 캡핑 물질(127)의 두께(T2)의 합과 실질적으로 동일하다.
2개의 인접한 제2 나노구조체(54) 각각을 둘러싸는 일함수 물질(125) 주위에 제1 캡핑 물질(127)을 형성한 다음, 제1 캡핑 물질(127) 주위에 제2 캡핑 물질(129)을 형성함으로써 이점이 달성될 수 있다. 이러한 이점은 2개의 인접한 제2 나노구조체(54) 각각의 제1 캡핑 물질(127)이 함께 병합되는 것을 방지하고, 모든 위치에서 제1 캡핑 물질(127) 및 일함수 물질(125)이 보다 균일한 두께를 갖도록 허용함으로써, 임계 전압(VTH) 변동을 감소시키고 소자 성능을 향상시키는 것을 포함한다.
도 1 내지 도 17f에 도시된 상기 실시예에서, 나노구조체(54)는 둥근(rounded), 사각형(rectangular) 단면을 갖는 나노시트일 수 있다. 도 17g에서, 제2 나노구조체(54A, 54B, 54C, 54D)가 반경(R1)을 갖는 원형 단면을 갖는 나노와이어일 수 있는 대안적인 실시예가 도시된다. 달리 명시되지 않는 한, 본 실시예에서 유사한 참조 번호는, 유사한 공정에 의해 형성된 도 17a 내지 도 17f에 도시된 실시예의 유사한 구성요소를 나타낸다. 따라서 공정 단계 및 응용 가능한 물질은 여기에서 반복되지 않을 수 있다. 게이트층 스택(120)은 도 17a 내지 도 17f에서 전술한 것과 유사한 방식으로 제2 나노구조체(54A, 54B, 54C, 54D) 각각의 주위에 형성된다. 게이트층 스택(120)은 계면 유전체 물질(121), 게이트 유전체 물질(123), 일함수 물질(125), 제1 캡핑 물질(127), 및 제2 캡핑 물질(129)를 포함한다. 추가로 도 17g에서, 영역(133)에서 제2 캡핑 물질(129)은 두께(T7)을 갖는 반면, 영역(134)에서 (병합된) 제2 캡핑 물질(129)은 두께(T7)보다 큰 두께(T8)를 갖는다. 이는, 도 17a 내지 도 17f에서 위에서 논의된 바와 같이, 2개의 인접한 제2 나노구조체(54) 주위의 게이트층 스택(120)이 병합(예를 들어, 물리적으로 접촉됨)되어 더 두꺼운 (병합된) 게이트층 스택(120)을 형성하기 때문이다. 또한, 인접한 제2 나노구조체(54) 사이의 제2 캡핑 물질(129)이 함께 병합되기 때문에, (예를 들어, 영역(134)에서) 인접한 제2 나노구조체(54) 사이의 (병합된) 제2 캡핑 물질(129)이, (예를 들어, 영역(133)에서) 최상부 제2 나노구조체(54) 위 또는 제2 나노구조체(54)의 측벽을 따르는 다른 위치에서 제2 캡핑 물질(129)보다 두껍다. (병합된) 제2 캡핑 물질(129)이 하나의 제2 나노구조체(54) 주위의 제1 캡핑 물질(127) 및 일함수 물질(125)을 인접한 제2 나노구조체(54) 주위의 제1 캡핑 물질(127) 및 일함수 물질(125)로부터 분리하기 때문에, 이것은 각각의 제2 나노구조체(54) 주위의 제1 캡핑 물질(127) 및 일함수 물질(125)이 실질적으로 균일한 두께(예를 들어, 제조 공정의 제약 내에서 균일함)로 등각을 유지할 수 있도록 한다. 따라서, 영역(133)에서 일함수 물질(125)의 두께(T9) 및 제1 캡핑 물질(127)의 두께(T10)의 합은 영역(134)에서 일함수 물질(125)의 두께(T9) 및 제1 캡핑 물질(127)의 두께(T10)의 합과 실질적으로 동일하다.
2개의 인접한 제2 나노구조체(54) 각각을 둘러싸는 일함수 물질(125) 주위에 제1 캡핑 물질(127)을 형성한 다음, 제1 캡핑 물질(127) 주위에 제2 캡핑 물질(129)을 형성함으로써 이점이 달성될 수 있다. 이러한 이점은 2개의 인접한 제2 나노구조체(54) 각각의 제1 캡핑 물질(127)이 함께 병합되는 것을 방지하고, 모든 위치에서 제1 캡핑 물질(127) 및 일함수 물질(125)이 보다 균일한 두께를 갖도록 허용하는 것을 포함한다. 또한, 개시된 방법은 임계 전압(VTH) 변동을 감소시키고, 따라서 소자 성능을 개선시킨다.
도 18a 및 도 18b에서, 게이트 전극(102)이 게이트층 스택(120) 위에 각각 성막되고, 리세스(98)의 나머지 부분을 충전한다. 게이트 전극(102)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 탄화물, 코발트, 루테늄, 알루미늄, 텅스텐, 또는 이들의 조합과 같은 금속 함유 물질, 또는 이들의 다층을 포함할 수 있다. 예를 들어, 단일층 게이트 전극(102)이 도 18a 및 18b에 도시되어 있지만, 게이트 전극(102)은 임의의 수의 라이너층 및 충전 물질을 포함할 수 있다. 게이트 전극(102)은 ALD, CVD, PVD 등, 또는 이들의 조합에 의해 형성될 수 있다. 일부 실시예에서, 게이트 전극(102)은 ALD에 이은 PVD에 의해 형성될 수 있다.
리세스(98)를 충전한 후에, CMP와 같은 평탄화 공정을 수행하여 게이트층 스택(120) 및 게이트 전극(102)의 물질의 과잉 부분을 제거할 수 있으며, 여기서 과잉 부분은 제1 ILD(96)의 최상면 위에 있다. 따라서 게이트 전극(102) 및 게이트층 스택(120)의 물질의 나머지 부분은 결과적인 나노 FET의 대체 게이트를 형성한다.
각 영역의 게이트층 스택(120)이 동일한 물질로 형성되도록, 영역(50N) 및 영역(50P)에서의 게이트층 스택(120)의 형성은 동시에(simultaneously) 일어날 수 있고, 각 영역의 게이트 전극(102)이 동일한 물질로 형성되도록, 게이트 전극(102)의 형성이 동시에 일어날 수 있다. 일부 실시예에서, 게이트층 스택(120)이 상이한 물질일 수 있도록 각 영역의 게이트층 스택(120)은 별개의 공정에 의해 형성될 수 있고, 및/또는 게이트 전극(102)이 상이한 물질일 수 있도록 각 영역의 게이트 전극(102)은 별개의 공정에 의해 형성될 수 있다. 별개의 공정을 이용할 때 다양한 마스킹 단계를 이용하여 적절한 영역을 마스킹하고 노출할 수 있다.
도 19a 및 도 19b에서, 제2 ILD(106)가 제1 ILD(96) 위에 성막된다. 일부 실시예에서, 제2 ILD(106)는 유동성 CVD 방법에 의해 형성된 유동성 막이다. 일부 실시예에서, 제2 ILD(106)는 PSG, BSG, BPSG, USG 등과 같은 유전체 물질로 형성되고, CVD, PECVD 등과 같은 임의의 적절한 방법에 의해 성막될 수 있다. 일부 실시예에 따르면, 제2 ILD(106)의 형성 전에, 게이트층 스택(120) 및 게이트 전극(102)이 리세스되어, 리세스가 제1 스페이서(81)의 대향하는 부분 사이에 직접 형성된다. 실리콘 질화물, 실리콘 산질화물 등과 같은 유전체 물질의 하나 이상의 층을 포함하는 게이트 마스크(104)가 리세스에 충전되고, 이어서 평탄화 공정이 수행되어 제1 ILD(96) 위로 연장되는 유전체 물질의 과잉 부분을 제거한다. (도 21a 및 21b와 관련하여 아래에서 논의되는 게이트 접촉부(114)와 같은) 후속하여 형성되는 게이트 접촉부(114)는 게이트 마스크(104)를 관통하여, 리세싱된 게이트 전극(102)의 최상면과 접촉한다.
도 20a 및 20b에서, 게이트 접촉부(114)를 위한 개구부(108)(후속하여 도 21a 및 21b에 도시됨)는 제2 ILD(106) 및 게이트 마스크(104)를 통해 형성되고, 소스/드레인 접촉부(112)를 위한 개구부(109)(후속하여 도 21a 및 21b에 도시됨)는 제2 ILD(106) 및 제1 ILD(96)를 통해 형성된다. 개구부(108, 109)는 허용 가능한 포토리소그래피 및 에칭 기술을 이용하여 형성될 수 있다. 개구부(108)는 게이트 구조체의 표면을 노출시킬 수 있고, 개구부(109)는 에피택시 소스/드레인 영역(92)의 표면을 노출시킬 수 있다. 실리사이드 또는 저마나이드 영역을 형성하도록 아래에 놓인 에피택시 소스/드레인 영역(92)의 반도체 물질(예를 들어, 실리콘, 실리콘 게르마늄, 게르마늄)과 반응할 수 있는 니켈, 코발트, 티타늄, 탄탈륨, 백금, 텅스텐, 기타 귀금속, 기타 내화 금속(refractory metal), 희토류 금속 또는 이들의 합금과 같은 금속(별도로 미도시)을, 에피택시 소스/드레인 영역(92)의 노출된 부분 위에 먼저 성막한 후에 열 어닐링 공정을 수행하여 제1 실리사이드 영역(110)을 형성함으로써 실리사이드 영역(110)이 에피택시 소스/드레인 영역(92) 위에 형성된다. 그런 다음, 성막된 금속의 미반응 부분이 예를 들어, 에칭 공정에 의해 제거된다.
도 21a 및 도 21b에서, 확산 방지층, 접착층 등과 같은 라이너 및 도전성 물질이 개구부(108, 109) 내에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 물질은 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. CMP와 같은 평탄화 공정이 제2 ILD(106)의 표면으로부터 과잉 물질을 제거하도록 수행될 수 있다. 나머지 라이너 및 도전성 물질은 개구부(108) 내의 게이트 접촉부(114) 및 개구부(109) 내의 소스/드레인 접촉부(112)를 형성한다. 게이트 접촉부(114)는 게이트 전극(102)에 물리적 및 전기적으로 커플링되고, 소스/드레인 접촉부(112)는 에피택시 소스/드레인 영역(92)에 물리적 및 전기적으로 커플링된다.
전술한 내용은 당업자가 본 개시의 양태를 보다 잘 이해할 수 있도록 몇몇 실시예의 피처를 개략적으로 설명한다. 당업자는 본 개시가 동일한 목적을 수행하고/수행하거나 본 명세서에 도입된 실시예의 동일한 장점을 달성하기 위한 다른 공정 및 구조체를 설계 또는 수정하기 위한 기초로서 본 개시를 용이하게 이용할 수 있음을 이해해야 한다. 당업자는 이러한 등가의 구성이 본 개시의 사상 및 범위를 벗어나지 않으며, 본 개시의 사상 및 범위를 벗어나지 않으면서 본 명세서에서 다양한 변경, 대체 및 변경을 행할 수 있음을 인식해야 한다.
실시예들
실시예 1. 반도체 소자에 있어서,
기판 위의 소스/드레인 영역들;
상기 소스/드레인 영역들 사이의 나노시트들; 및
상기 기판 위의 그리고 상기 소스/드레인 영역들 사이의 게이트 구조체
를 포함하고,
상기 게이트 구조체는,
상기 나노시트들 각각 주위의 게이트 유전체 물질;
상기 게이트 유전체 물질 주위의 일함수 물질;
상기 일함수 물질 주위의 제1 캡핑 물질;
상기 제1 캡핑 물질 주위의 제2 캡핑 물질 - 상기 제2 캡핑 물질은 상기 나노시트들의 측벽을 따른 제2 위치에서보다 상기 나노시트들 사이의 제1 위치에서 더 두꺼움 -; 및
상기 제2 캡핑 물질 위의 게이트 충전 물질
을 포함하는 것인, 반도체 소자.
실시예 2. 실시예 1에 있어서,
상기 일함수 물질과 상기 제2 캡핑 물질은 각각 티타늄 질화물, 탄탈륨 질화물, 티타늄 알루미늄 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄, 탄탈륨 알루미늄, 또는 이들의 조합을 포함하는 것인, 반도체 소자.
실시예 3. 실시예 2에 있어서,
상기 일함수 물질과 상기 제2 캡핑 물질은 상이한 것인, 반도체 소자.
실시예 4. 실시예 2에 있어서,
상기 일함수 물질과 상기 제2 캡핑 물질은 동일한 것인, 반도체 소자.
실시예 5. 실시예 1에 있어서,
상기 제1 위치에서, 상기 제2 캡핑 물질의 최상면 및 바닥면은 상기 제1 캡핑 물질과 물리적으로 접촉하는 것인, 반도체 소자.
실시예 6. 실시예 5에 있어서,
최상부 나노시트 위의 상기 제1 캡핑 물질의 제2 두께에 대한 상기 제1 위치에서의 상기 제1 캡핑 물질의 제1 두께의 비는 0.25 내지 2의 범위인 것인, 반도체 소자.
실시예 7. 실시예 1에 있어서,
최상부 나노시트의 바닥면과 상기 최상부 나노시트 아래의 제2 나노시트의 최상면 사이의 공간에는 상기 게이트 충전 물질이 없는 것인, 반도체 소자.
실시예 8. 반도체 소자에 있어서,
반도체 기판 위의 게이트 구조체;
상기 반도체 기판 위의 그리고 상기 게이트 구조체의 양측 상의 소스/드레인 영역들; 및
상기 소스/드레인 영역들 사이에 그리고 상기 반도체 기판 위에 배치된 제1 채널층 및 제2 채널층
을 포함하고,
상기 제1 채널층은 상기 제2 채널층과 상기 반도체 기판 사이에 위치하고,
상기 게이트 구조체는,
상기 제1 채널층 주위의 그리고 상기 제2 채널층 주위의 게이트 유전체 물질;
상기 게이트 유전체 물질 주위의 일함수 물질;
상기 일함수 물질 주위의 제1 캡핑 물질 - 상기 제1 캡핑 물질은 반도체 물질을 포함하고, 상기 제1 캡핑 물질의 제1 부분은 상기 제1 채널층 주위에 배치되고, 상기 제1 캡핑 물질의 제2 부분은 상기 제2 채널층 주위에 배치됨 -;
상기 제1 캡핑 물질 주위의 제2 캡핑 물질 - 상기 제2 캡핑 물질은 상기 제1 캡핑 물질의 상기 제1 부분을 상기 제1 캡핑 물질의 상기 제2 부분으로부터 물리적으로 분리함 -; 및
게이트 충전 물질
을 포함하는 것인, 반도체 소자.
실시예 9. 실시예 8에 있어서,
상기 제1 채널층의 제1 단부들과 상기 제2 채널층의 제2 단부들 사이의 내부 스페이서들
을 더 포함하고,
상기 게이트 유전체 물질, 상기 일함수 물질, 상기 제1 캡핑 물질 및 상기 제2 캡핑 물질은 상기 내부 스페이서들 사이의 공간을 완전히 충전하는 것인, 반도체 소자.
실시예 10. 실시예 8에 있어서,
상기 제1 캡핑 물질은 실리콘을 포함하는 것인, 반도체 소자.
실시예 11. 실시예 8에 있어서,
상기 제1 채널층과 상기 제2 채널층 각각은 원형 단면을 갖는 나노와이어를 포함하는 것인, 반도체 소자.
실시예 12. 실시예 8에 있어서,
상기 일함수 물질은 티타늄 질화물 또는 티타늄 알루미늄을 포함하고,
상기 제1 캡핑 물질은 실리콘을 포함하고,
상기 제2 캡핑 물질은 티타늄 질화물 또는 티타늄 알루미늄을 포함하는 것인, 반도체 소자.
실시예 13. 실시예 8에 있어서,
상기 일함수 물질과 상기 제2 캡핑 물질은 동일한 것인, 반도체 소자.
실시예 14. 실시예 8에 있어서,
상기 제2 캡핑 물질은 서로 상이한 적어도 3개의 물질들을 포함하는 것인, 반도체 소자.
실시예 15. 실시예 8에 있어서,
상기 게이트 유전체 물질과 상기 제1 채널층 사이 그리고 상기 게이트 유전체 물질과 상기 제2 채널층 사이의 계면 유전체 물질
을 더 포함하고,
상기 계면 유전체 물질, 상기 게이트 유전체 물질, 상기 일함수 물질, 상기 제1 캡핑 물질, 및 상기 제2 캡핑 물질은 상기 제1 채널층과 상기 제2 채널층 사이의 공간을 충전하는 것인, 반도체 소자.
실시예 16. 반도체 소자를 형성하는 방법에 있어서,
기판 위에 소스/드레인 영역들을 형성하는 단계;
상기 기판 위에 있는 제1 나노시트 및 제2 나노시트를 형성하는 단계 - 상기 제1 나노시트는 상기 기판과 상기 제2 나노시트 사이에 배치됨 -;
상기 제1 나노시트 및 상기 제2 나노시트 주위에 게이트 유전체 물질을 성막하는 단계;
상기 게이트 유전체 물질 주위에 일함수 물질을 성막하는 단계 - 상기 일함수 물질의 제1 부분은 상기 기판을 등지고 있는(face away) 상기 제1 나노시트의 제1 표면을 따라 연장되고, 상기 일함수 물질의 제2 부분은 상기 기판을 마주보고 있는 상기 제2 나노시트의 제2 표면을 따라 연장됨 -;
상기 일함수 물질 주위에 제1 캡핑 물질을 형성하는 단계;
상기 제1 캡핑 물질 주위에 제2 캡핑 물질을 형성하는 단계 - 상기 제1 캡핑 물질 및 상기 제2 캡핑 물질은 상기 일함수 물질의 상기 제1 부분과 상기 제2 부분 사이의 갭을 충전함 -; 및
상기 제1 나노시트 및 상기 제2 나노시트 위에 게이트 충전 물질을 형성하는 단계
를 포함하는, 반도체 소자를 형성하는 방법.
실시예 17. 실시예 16에 있어서,
상기 일함수 물질의 상기 제1 부분과 상기 제2 부분 사이의 상기 갭에는 상기 게이트 충전 물질이 없는 것인, 반도체 소자를 형성하는 방법.
실시예 18. 실시예 16에 있어서,
상기 제1 캡핑 물질은 실리콘을 포함하는 것인, 반도체 소자를 형성하는 방법.
실시예 19. 실시예 16에 있어서,
상기 제2 캡핑 물질은 티타늄 질화물 또는 티타늄 알루미늄을 포함하는 것인, 반도체 소자를 형성하는 방법.
실시예 20. 실시예 16에 있어서,
상기 제1 나노시트 및 상기 제2 나노시트의 외부 부분(exterior portion)을 열 산화 공정을 통해 산화물로 변환시켜서, 상기 제1 나노시트 및 상기 제2 나노시트 주위에 계면 유전체 물질을 형성하는 단계
를 더 포함하는 반도체 소자를 형성하는 방법.

Claims (10)

  1. 반도체 소자에 있어서,
    기판 위의 소스/드레인 영역들;
    상기 소스/드레인 영역들 사이의 나노시트들; 및
    상기 기판 위의 그리고 상기 소스/드레인 영역들 사이의 게이트 구조체
    를 포함하고,
    상기 게이트 구조체는,
    상기 나노시트들 각각 주위의 게이트 유전체 물질;
    상기 게이트 유전체 물질 주위의 일함수 물질;
    상기 일함수 물질 주위의 제1 캡핑 물질;
    상기 제1 캡핑 물질 주위의 제2 캡핑 물질 - 상기 제2 캡핑 물질은 상기 나노시트들의 측벽을 따른 제2 위치에서보다 상기 나노시트들 사이의 제1 위치에서 더 두꺼움 -; 및
    상기 제2 캡핑 물질 위의 게이트 충전 물질
    을 포함하는 것인, 반도체 소자.
  2. 제1항에 있어서,
    상기 일함수 물질과 상기 제2 캡핑 물질은 각각 티타늄 질화물, 탄탈륨 질화물, 티타늄 알루미늄 질화물, 티타늄 실리콘 질화물, 티타늄 알루미늄, 탄탈륨 알루미늄, 또는 이들의 조합을 포함하는 것인, 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 위치에서, 상기 제2 캡핑 물질의 최상면 및 바닥면은 상기 제1 캡핑 물질과 물리적으로 접촉하는 것인, 반도체 소자.
  4. 제1항에 있어서,
    최상부 나노시트의 바닥면과 상기 최상부 나노시트 아래의 제2 나노시트의 최상면 사이의 공간에는 상기 게이트 충전 물질이 없는 것인, 반도체 소자.
  5. 반도체 소자에 있어서,
    반도체 기판 위의 게이트 구조체;
    상기 반도체 기판 위의 그리고 상기 게이트 구조체의 양측 상의 소스/드레인 영역들; 및
    상기 소스/드레인 영역들 사이에 그리고 상기 반도체 기판 위에 배치된 제1 채널층 및 제2 채널층
    을 포함하고,
    상기 제1 채널층은 상기 제2 채널층과 상기 반도체 기판 사이에 위치하고,
    상기 게이트 구조체는,
    상기 제1 채널층 주위의 그리고 상기 제2 채널층 주위의 게이트 유전체 물질;
    상기 게이트 유전체 물질 주위의 일함수 물질;
    상기 일함수 물질 주위의 제1 캡핑 물질 - 상기 제1 캡핑 물질은 반도체 물질을 포함하고, 상기 제1 캡핑 물질의 제1 부분은 상기 제1 채널층 주위에 배치되고, 상기 제1 캡핑 물질의 제2 부분은 상기 제2 채널층 주위에 배치됨 -;
    상기 제1 캡핑 물질 주위의 제2 캡핑 물질 - 상기 제2 캡핑 물질은 상기 제1 캡핑 물질의 상기 제1 부분을 상기 제1 캡핑 물질의 상기 제2 부분으로부터 물리적으로 분리함 -; 및
    게이트 충전 물질
    을 포함하는 것인, 반도체 소자.
  6. 제5항에 있어서,
    상기 제1 채널층의 제1 단부들과 상기 제2 채널층의 제2 단부들 사이의 내부 스페이서들
    을 더 포함하고,
    상기 게이트 유전체 물질, 상기 일함수 물질, 상기 제1 캡핑 물질 및 상기 제2 캡핑 물질은 상기 내부 스페이서들 사이의 공간을 완전히 충전하는 것인, 반도체 소자.
  7. 제5항에 있어서,
    상기 제1 채널층과 상기 제2 채널층 각각은 원형 단면을 갖는 나노와이어를 포함하는 것인, 반도체 소자.
  8. 제5항에 있어서,
    상기 제2 캡핑 물질은 서로 상이한 적어도 3개의 물질들을 포함하는 것인, 반도체 소자.
  9. 제5항에 있어서,
    상기 게이트 유전체 물질과 상기 제1 채널층 사이 그리고 상기 게이트 유전체 물질과 상기 제2 채널층 사이의 계면 유전체 물질
    을 더 포함하고,
    상기 계면 유전체 물질, 상기 게이트 유전체 물질, 상기 일함수 물질, 상기 제1 캡핑 물질, 및 상기 제2 캡핑 물질은 상기 제1 채널층과 상기 제2 채널층 사이의 공간을 충전하는 것인, 반도체 소자.
  10. 반도체 소자를 형성하는 방법에 있어서,
    기판 위에 소스/드레인 영역들을 형성하는 단계;
    상기 기판 위에 있는 제1 나노시트 및 제2 나노시트를 형성하는 단계 - 상기 제1 나노시트는 상기 기판과 상기 제2 나노시트 사이에 배치됨 -;
    상기 제1 나노시트 및 상기 제2 나노시트 주위에 게이트 유전체 물질을 성막하는 단계;
    상기 게이트 유전체 물질 주위에 일함수 물질을 성막하는 단계 - 상기 일함수 물질의 제1 부분은 상기 기판을 등지고 있는(face away) 상기 제1 나노시트의 제1 표면을 따라 연장되고, 상기 일함수 물질의 제2 부분은 상기 기판을 마주보고 있는 상기 제2 나노시트의 제2 표면을 따라 연장됨 -;
    상기 일함수 물질 주위에 제1 캡핑 물질을 형성하는 단계;
    상기 제1 캡핑 물질 주위에 제2 캡핑 물질을 형성하는 단계 - 상기 제1 캡핑 물질 및 상기 제2 캡핑 물질은 상기 일함수 물질의 상기 제1 부분과 상기 제2 부분 사이의 갭을 충전함 -; 및
    상기 제1 나노시트 및 상기 제2 나노시트 위에 게이트 충전 물질을 형성하는 단계
    를 포함하는, 반도체 소자를 형성하는 방법.
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