KR102516635B1 - 반도체 디바이스 및 방법 - Google Patents

반도체 디바이스 및 방법 Download PDF

Info

Publication number
KR102516635B1
KR102516635B1 KR1020210060152A KR20210060152A KR102516635B1 KR 102516635 B1 KR102516635 B1 KR 102516635B1 KR 1020210060152 A KR1020210060152 A KR 1020210060152A KR 20210060152 A KR20210060152 A KR 20210060152A KR 102516635 B1 KR102516635 B1 KR 102516635B1
Authority
KR
South Korea
Prior art keywords
work function
layer
function metal
type work
type
Prior art date
Application number
KR1020210060152A
Other languages
English (en)
Other versions
KR20220106008A (ko
Inventor
신-이 이
지-쳉 첸
치 온 추이
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20220106008A publication Critical patent/KR20220106008A/ko
Application granted granted Critical
Publication of KR102516635B1 publication Critical patent/KR102516635B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/775—Field effect transistors with one dimensional charge carrier gas channel, e.g. quantum wire FET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H01L27/0924—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors including transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28176—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation with a treatment, e.g. annealing, after the formation of the definitive gate conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823821—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of transistors with a horizontal current flow in a vertical sidewall of a semiconductor body, e.g. FinFET, MuGFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823857—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate insulating layers, e.g. different gate insulating layer thicknesses, particular gate insulator materials or particular gate insulator implants
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H01L29/0665—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body the shape of the body defining a nanostructure
    • H01L29/0669—Nanowires or nanotubes
    • H01L29/0673—Nanowires or nanotubes oriented parallel to a substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42384—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor
    • H01L29/42392—Gate electrodes for field effect devices for field-effect transistors with insulated gate for thin film field effect transistors, e.g. characterised by the thickness or the shape of the insulator or the dimensions, the shape or the lay-out of the conductor fully surrounding the channel, e.g. gate-all-around
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/516—Insulating materials associated therewith with at least one ferroelectric layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66439—Unipolar field-effect transistors with a one- or zero-dimensional channel, e.g. quantum wire FET, in-plane gate transistor [IPG], single electron transistor [SET], striped channel transistor, Coulomb blockade transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78696—Thin film transistors, i.e. transistors with a channel being at least partly a thin film characterised by the structure of the channel, e.g. multichannel, transverse or longitudinal shape, length or width, doping structure, or the overlap or alignment between the channel and the gate, the source or the drain, or the contacting structure of the channel
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H01L21/823842—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes gate conductors with different gate conductor materials or different gate conductor implants, e.g. dual gate structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4966—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a composite material, e.g. organic material, TiN, MoSi2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
    • H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Materials Engineering (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Composite Materials (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

개선된 일 함수 층을 갖는 반도체 디바이스를 형성하는 방법 및 이에 의해 형성된 반도체 디바이스가 개시된다. 일 실시형태에서, 방법은 반도체 기판 위의 채널 영역 상에 게이트 유전체 층을 성막하는 단계; 게이트 유전체 층 상에 제 1 p형 일 함수 금속을 성막하는 단계; 제 1 p형 일 함수 금속에 산소 처리를 수행하는 단계; 및 산소 처리를 수행 한 후, 제 1 p형 일 함수 금속 위에 제 2 p형 일 함수 금속을 성막하는 단계를 포함한다.

Description

반도체 디바이스 및 방법{SEMICONDUCTOR DEVICE AND METHOD}
[우선권 주장 및 교차 참조]
본 출원은 2021년 1월 21일에 출원한 발명의 명칭이 "Novel Laminate TiN Deposition Method in Nanosheet Device and Structure Formed Thereby"인 미국 가출원 번호 제63/139,983에 대해 우선권을 주장하며, 이 우선권 출원은 여기에서의 인용에 의해 본 명세서에 포함된다.
[발명의 배경이 되는 기술]
반도체 디바이스는 예컨대, 퍼스널 컴퓨터, 셀 폰, 디지털 카메라, 및 기타 전자 장비 등의 각종 전자 애플리케이션에 이용되고 있다. 반도체 디바이스는 통상, 반도체 기판 위에 절연 또는 유전체 층, 도전성 층, 및 반도체 재료 층을 순차적으로 퇴적하고 그 위에 회로 컴포넌트 및 엘리먼트를 형성하기 위해 리소그래피를 사용해 다양한 재료 층을 패터닝함으로써 제조된다.
반도체 산업은 소정의 면적 내에 더 많은 컴포넌트를 집적시키기 위해 최소 피처(feature) 사이즈를 연속으로 감소시킴으로써 다양한 전자 컴포넌트(예를 들어, 트랜지스터, 다이오드, 저항기, 커패시터 등)의 집적 밀도를 계속해서 높이고 있다.
본 개시내용의 양태들은 첨부 도면을 참조한 이하의 상세한 설명으로부터 가장 잘 이해된다. 해당 업계의 표준 관행에 따라, 다양한 피처를 비율에 따라 도시하지는 않는다. 사실상, 다양한 피처의 치수는 설명의 편의상 임의대로 확대 또는 축소될 수 있다.
도 1은 일부 실시형태에 따른, 나노구조 전계 효과 트랜지스터(nano-FinFET)의 3차원 뷰의 일례를 도시한다.
도 2, 도 3, 도 4, 도 5, 도 6a, 도 6b, 도 6c, 도 7a, 도 7b, 도 7c, 도 8a, 도 8b, 도 8c, 도 9a, 도 9b, 도 9c, 도 10a, 도 10b, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 12d, 도 12e, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a, 도 16b, 도 17a, 도 17b, 도 18a, 도 18b, 도 19a, 도 19b, 도 19c, 도 19d, 도 20a, 도 20b, 도 20c, 도 20d, 도 21a, 도 21b, 도 22a 및 도 22b는 일부 시시형태에 따른 나노-FET의 제조 중간 스테이지의 단면도이다.
도 18c는 일부 실시형태에 따른 예시적인 게이트 스택에서의 유전체 층 및 일 함수 층의 2차 이온 질량 분석(SIMS) 차트를 도시한다.
이하의 개시내용은 본 발명의 상이한 특징을 구현하기 위해 다수의 상이한 실시형태 또는 실시예를 제공한다. 본 개시내용을 단순화하기 위해 컴포넌트 및 구성의 특정 실시예에 대해 후술한다. 물론 이들은 예시일 뿐이며, 한정되는 것을 목적으로 하지 않는다. 예를 들어, 이어지는 설명에 있어서 제2 피처 위(over) 또는 상(on)의 제1 피처의 형성은 제1 및 제2 피처가 직접 접촉으로 형성되는 실시형태를 포함할 수도 있고, 제1 및 제2 피처가 직접 접촉하지 않도록 제1 및 제2 피처 사이에 추가 피처가 형성될 수 있는 실시형태도 또한 포함할 수 있다. 또한, 본 개시내용은 다양한 실시예에서 참조 번호 및/또는 문자를 반복할 수 있다. 이 반복은 단순화 및 명확화를 위한 것이며, 그 자체가 설명하는 다양한 실시형태 및/또는 구성 사이의 관계를 지시하지 않는다.
또한, "아래(beneath)", "밑(below)", "하위(lower)", "위(above)", "상위(upper)" 등의 공간 관련 용어는 도면에 나타내는 바와 같이 한 엘리먼트 또는 피처와 다른 엘리먼트 또는 피처와의 관계를 설명함에 있어서 설명의 용이성을 위해 본 명세서에 이용될 수 있다. 공간 관련 용어는 도면에 나타내는 방향 외에, 사용 또는 동작 시의 디바이스의 상이한 방향도 포함하는 것을 의도한다. 장치는 다른 식으로 지향(90도 또는 다른 방향으로 회전)될 수 있으며 본 명세서에 사용한 공간 관련 기술자(descriptor)는 그에 따라 마찬가지로 해석될 수 있다.
다양한 실시형태는 개선된 일 함수 구조물을 갖는 게이트 전극 및 그 형성 방법을 제공한다. 일 함수 구조물은 일 함수 층을 성막하고, 일 함수 층을 산소 함유 환경에 노출시키고, 충분한 두께가 달성될 때까지 이 프로세스를 반복함으로써 형성될 수 있다. 일 함수 구조물은 게이트 유전체 층 위에 성막될 수 있다. 일 함수 층을 산소 함유 환경에 노출시키는 것은, 산소가 일 함수 층으로 확산되고 게이트 유전체 층과 일 함수 구조물 사이의 계면에서 수집되게 한다. 게이트 유전체 층과 일 함수 구조물 사이의 계면과 일 함수 구조물에서의 증가된 산소 농도는 유효 일 함수를 증가시키고, 플랫 밴드 전압(Vfb)을 증가시키고, 일 함수 구조물을 포함하는 디바이스의 문턱 전압(Vt)을 감소시킨다. 이는 디바이스 속도 및 성능을 향상시킨다.
여기에서 논의하는 일부 실시형태들은 나노-FET을 포함한 다이의 상황에서 설명된다. 그러나, 다양한 실시형태들이 나노-FET 대신에 또는 나노-FET과 함께, 다른 유형의 트랜지스터(예를 들어, 핀 전계효과 트랜지스터(FinFET), 평면형 트랜지스터 등)을 포함한 다이에도 적용될 수 있다.
도 1은 일부 실시형태에 따른, 나노-FET(예를 들어, 나노와이어 FET, 나노시트 FET 등)의 3차원 뷰의 일례를 도시한다. 나노-FET은 기판(50)(예를 들어, 반도체 기판) 상에서 핀(66) 위에 나노구조물(55)(예를 들어, 나노시트, 나노와이어 등)을 포함하는데, 나노구조물(55)은 나노-FET을 위한 채널 영역으로서 역할한다. 나노구조물(55)은 p형 나노구조물, n형 나노구조물, 또는 이들의 조합을 포함할 수 있다. 얕은 트렌치 격리(Shallow trench isolation; STI) 영역(68)이 인접한 핀들(66) 사이에 배치되며, 핀은 이웃하는 STI 영역들(68) 사이에서 위로 돌출할 수 있다. STI 영역(68)이 기판(50)과는 분리된 것으로 설명/도시되지만, 본 명세서에서 사용하는 "기판"이란 용어는 반도체 기판만을 또는 반도체 기판과 STI 영역의 조합을 칭하는데 사용될 수 있다. 추가로, 핀(66)의 바닥부이 기판(50)과 단일의 연속적인 재료로 도시되고 있지만, 핀(66)의 바닥부 및/또는 기판(50)은 단일 재료 또는 복수의 재료를 포함할 수도 있다. 이 상황에서는, 핀(66)이 이웃하는 STI 영역들(68) 사이에 연장되는 부분을 가리킨다.
게이트 유전체(100)이 핀(66)의 상면 및 측면을 따라 그리고 나노구조물(55)의 상면, 측면, 및 바닥면을 따라 연장된다. 게이트 전극(105)이 게이트 유전체(100) 위에 있다. 에피택셜 소스/드레인 영역(92)이 핀(66) 상에서 게이트 유전체(100) 및 게이트 전극(105)의 양 측면 상에 배치된다.
도 1은 이후의 도면에서 사용되는 기준 단면도 도시하고 있다. 단면 A-A'는 게이트 전극(105)의 종축을 따르며, 예를 들어 나노-FET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름의 방향에 수직인 방향이다. 단면 B-B'는 단면 A-A'에 평행하며, 다수의 나노-FET의 소스/드레인 영역(92)을 통과하여 연장된다. 단면 C-C'는 단면 A-A'에 수직이며, 나노-FET의 핀(66)의 종축에 평행하고, 예를 들어 나노-FET의 에피택셜 소스/드레인 영역들(92) 사이의 전류 흐름의 방향이다. 이후의 도면에서는 명확함을 위해 이들 기준 단면을 언급한다.
본 명세서에 개시하는 일부 실시형태는 게이트 라스트 프로세스(gate-last process)를 이용해 형성된 나노-FET의 상황에서 설명된다. 다른 실시형태에서는 게이트 퍼스트 프로세스(gate-first process)가 이용될 수도 있다. 또한, 일부 실시형태는 평면형 FET 등의 평면형 디바이스에 또는 핀 전계효과 트랜지스터(FinFET)에 사용되는 양상을 고려한다.
도 2 내지 도 22b는 일부 실시형태에 따른 나노-FET의 제조 중간 스테이지의 단면도이다. 도 2 내지 도 5, 도 6a, 도 7a, 도 8a, 도 9a, 도 10a, 도 11a, 도 12a, 도 13a, 도 14a, 도 15a, 도 16a, 도 17a, 도 18a, 도 19a, 도 19c, 도 20a, 도 20c, 도 21a, 및 도 22a는 도 1에 나타낸 기준 단면 A-A'를 도시한다. 도 6b, 도 7b, 도 8b, 도 9b, 도 10b, 도 11b, 도 11c, 도 12b, 도 12e, 도 13b, 도 14b, 도 15b, 도 16b, 도 17b, 도 18b, 도 19b, 도 19d, 도 20b, 도 20d, 도 21b 및 도 22b는 도 1에 나타낸 기준 단면 B-B'를 도시한다. 도 6c, 도 7b, 도 8c, 도 9c, 도 12c, 및 도 12d는 도 1에 나타낸 기준 단면 C-C'를 도시한다.
도 2에서, 기판(50)이 제공된다. 기판(50)은 벌크 반도체 기판, 반도체 온 절연체(semiconductor-on-insulator, SOI) 기판 등과 같은 반도체 기판일 수 있으며, 도핑되거나(예를 들어, p형 또는 n형 도펀트로) 도핑되지 않을 수 있다. 기판(50)은 실리콘 웨이퍼 등의 웨이퍼일 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 재료로 된 층이다. 절연체층은 예를 들어 매립 산화물(BOX, Buried Oxide)층, 실리콘 산화물층 등일 수 있다. 절연체층은 기판, 통상 실리콘이나 유리 기판 상에 제공된다. 다층형 또는 경사형 기판 등의 다른 기판도 사용될 수 있다. 일부 실시형태에서, 기판(50)의 반도체 재료는, 실리콘; 게르마늄; 실리콘 탄화물, 갈륨 비화물, 갈륨 인화물, 인듐 인화물, 인듐 비화물, 및/또는 인듐 안티화물을 포함한 화합물 반도체; 실리콘-게르마늄, 갈륨 비화물 인화물, 알루미늄 인듐 비화물, 알루미늄 갈륨 비화물, 갈륨 인듐 비화물, 갈륨 인듐 인화물, 및/또는 갈륨 인듐 비화물 인화물을 포함한 혼정 반도체; 또는 이들의 조합을 포함할 수 있다.
기판(50)은 n형 영역(50N)과 p형 영역(50P)을 갖는다. n형 영역(50N)은 예를 들어 n형 나노-FET과 같은 NMOS 트랜지스터 등의 n형 디바이스를 형성하기 위한 것이고, p형 영역(50P)은 예를 들어 p형 나노-FET과 같은 PMOS 트랜지스터 등의 p형 디바이스를 형성하기 위한 것이다. n형 영역(50N)은 p형 영역(50P)과 물리적으로 분리될 수 있으며(디바이더(20)로 표시), 임의 개의 디바이스 피처(예를 들어, 기타 능동 디바이스, 도핑된 영역, 격리 구조물 등)이 n형 영역(50N)과 p형 영역(50P) 사이에 배치될 수 있다. 하나의 n형 영역(50N)과 하나의 p형 영역(50P)이 예시되고 있지만, 임의의 수의 n형 영역(50N) 및 p형 영역(50P)이 제공될 수도 있다.
또한, 도 2에서, 다층 스택층(64)이 기판(50) 위에 형성된다. 다층 스택(64)은 제 1 반도체 층(51A-51C)(제 1 반도체 층(51)이라고 총칭함) 및 제 2 반도체 층(53A-53C)(제 2 반도체 층(53)이라고 총칭함)의 교번 층을 포함한다. 예시를 위해 이하에서 더 상세하게 설명하겠지만, 제 1 반도체 층(51)은 제거될 것이고, 제 2 반도체 층(53)은 n형 영역(50N) 및 p형 영역(50P)에 나노-FET의 채널 영역을 형성하도록 패터닝될 것이다. 그러나, 일부 실시형태에서는, 제 1 반도체 층(51)이 제거될 수도 있고 제 2 반도체 층(53)이 n형 영역(50N)에 나노-FET의 채널 영역을 형성하도록 패터닝될 수도 있고, 제 2 반도체 층(53)이 제거될 수도 있고 제 1 반도체 층(51)이 p형 영역(50P)에 나노-FET의 채널 영역을 형성하도록 패터닝될 수도 있다. 일부 실시형태에서는, 제 2 반도체 층(53)이 제거될 수도 있고 제 1 반도체 층(51)이 n형 영역(50N)에 나노-FET의 채널 영역을 형성하도록 패터닝될 수도 있고, 제 1 반도체 층(51)이 제거될 수도 있고 제 2 반도체 층(53)이 p형 영역(50P)에 나노-FET의 채널 영역을 형성하도록 패터닝될 수도 있다. 일부 실시형태에서는, 제 2 반도체 층(53)이 제거될 수도 있고 제 1 반도체 층(51)이 n형 영역(50N) 및 p형 영역(50P)의 양 영역에 나노-FET의 채널 영역을 형성하도록 패터닝될 수도 있다.
예시를 위해 다층 스택(64)이 제 1 반도체 층(51) 및 제 2 반도체 층(53) 각각의 3개층을 포함하는 것으로 도시된다. 일부 실시형태에서, 다층 스택(64)은 임의 개의 제 1 반도체 층(51) 및 제 2 반도체 층(53)을 포함할 수 있다. 다층 스택(64)의 층 각각은 화학적 기상 증착(chemical vapor deposition; CVD), 원자 층 증착(atomic layer deposition; ALD), 기상 에피택시(vapor phase epitaxy; VPE), 분자빔 에피택시(molecular beam epitaxy; MBE) 등과 같은 프로세스를 사용하여 에피택셜 성장할 수 있다. 다양한 실시형태에서, 제 1 반도체 층(51)은 실리콘 게르마늄 등과 같은 제 1 반도체 재료로 형성될 수 있고, 제 2 반도체 층(53)은 실리콘, 실리콘 탄소 등과 같은 제 2 반도체 재료로 형성될 수 있다. 예시를 위해 다층 스택(64)은 제 1 반도체 재료로 형성된 최하단 반도체 층을 갖는 것으로 도시되고 있다. 일부 실시형태에서, 다층 스택(64)은 최하단층이 제 2 반도체 재료로 형성되도록 형성될 수 있다.
제 1 반도체 재료 및 제 2 반도체 재료는 서로에 대해 높은 에칭 선택도를 지닌 재료일 수 있다. 이와 같이, 제 1 반도체 재료의 제 1 반도체 층(51)은 제 2 반도체 재료의 제 2 반도체 층(53)를 사실상 제거하지 않고서 제거될 수 있고, 그럼으로써 제 2 반도체 층(53)은 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있다. 마찬가지로, 제 2 반도체 층(53)이 제거되고 제 1 반도체 층(51)이 채널 영역을 형성하도록 패터닝되는 실시형태에서, 제 2 반도체 재료의 제 2 반도체 층(53)은 제 1 반도체 재료의 제 1 반도체 층(51)을 사실상 제거하지 않고서 제거될 수 있고, 그럼으로써 제 1 반도체 층(51)은 나노-FET의 채널 영역을 형성하도록 패터닝될 수 있다.
도 3에서, 일부 실시형태에 따라, 핀(66)이 기판(50)에 형성되고 나노구조물(55)이 다층 스택(64)에 형성된다. 일부 실시형태에서, 나노구조물(55) 및 핀(66)은 각각, 다층 스택(64) 및 기판(50)에 트렌치를 에칭함으로써, 다층 스택(64) 및 기판(50)에 형성될 수 있다. 에칭은 반응성 이온 에칭(reactive ion etching; RIE), 중성 빔 에칭(neutral beam etching; NBE) 등 또는 이들의 조합과 같은 임의의 조건에 맞는 에칭 프로세스일 수 있다. 에칭은 이방성일 수 있다. 또한, 다층 스택(64)을 에칭하여 나노구조물(55)을 형성하면 제 1 반도체 층(51)으로부터 제 1 나노구조물(52A-52C)(제 1 나노구조물(52)로 총칭함)을 규정하고 제 2 반도체 층(53)으로부터 제 2 나노구조물(54A-54C)(제 2 나노구조물(54)로 총칭함)를 규정할 수 있다. 제 1 나노구조물(52)과 제 2 나노구조물(54)을 "나노구조물(55)"로 총칭할 수도 있다.
핀(66) 및 나노구조물(55)은 임의의 적절한 방법에 의해 패터닝될 수 있다. 예를 들어, 핀(66) 및 나노구조물(55)은 이중 패터닝 또는 다중 패터닝 프로세스를 포함한 하나 이상의 포토리소그래피 프로세스를 사용하여 패터닝될 수 있다. 일반적으로, 이중 패터닝 또는 다중 패터닝 프로세스는 포토리소그래피와 자기 정렬 프로세스를 조합하여, 예를 들어 단일의 직접 포토 리소그래피 프로세스를 사용해 얻을 수 있는 것보다 더 작은 피치를 갖는 패턴을 생성할 수 있다. 일부 실시형태에서는, 희생 층이 기판 위에 형성되고 포토리소그래피 프로세스를 사용하여 패터닝된다. 자기 정렬 프로세스를 사용하여, 패터닝된 희생 층과 함께 스페이서가 형성된다. 그런 다음, 희생 층은 제거되고, 잔여 스페이서가 이어서 핀(66)을 패터닝하는데 사용될 수 있다.
도 3은 예시를 위해 n형 영역(50N) 및 p형 영역(50P)의 핀(66)을 실질적으로 동일한 폭을 갖는 것으로서 도시하고 있다. 일부 실시형태에서, n형 영역(50N)의 핀(66)의 폭은 p형 영역(50P)의 핀(66)의 폭보다 더 클 수도 더 얇을 수도 있다. 또한, 핀(66) 및 나노구조물(55) 각각이 전체적으로 일정한 폭을 갖는 것으로서 도시되고 있지만, 다른 실시형태에서, 핀(66) 및/또는 나노구조물(55)은 핀(66) 및/또는 나노구조물(55)의 폭이 기판(50)을 향하는 방향으로 연속해서 증가하도록 테이퍼진 측벽을 가질 수도 있다. 이러한 실시형태에서는, 나노구조물(55) 각각이 상이한 폭을 가질 수 있고 형상은 사다리꼴일 수 있다.
도 4에서, 쉘로우 트렌치 격리(Shallow Trench Isolation; STI) 영역(68)이 핀(66)에 인접하여 형성된다. STI 영역(68)은 기판(50), 핀(66), 및 나노구조물(55) 위에 그리고 인접한 핀들(66) 사이에 절연 재료를 성막함으로써 형성될 수 있다. 절연 재료(30)는 실리콘 산화물과 같은 산화물, 질화물 등, 또는 이들의 조합일 수 있고, 고밀도 플라즈마 CVD(high-density plasma CVD; HDP-CVD), 유동성 CVD(flowable CVD; FCVD) 등, 또는 이들의 조합에 의해 형성될 수 있다. 임의의 조건에 맞는 프로세스에 의해 형성된 기타 절연성 재료도 사용할 수 있다. 예시하는 실시형태에서, 절연 재료는 FCVD 프로세스에 의해 형성된 실리콘 산화물이다. 절연 재료가 형성되면 어닐 프로세스가 수행될 수 있다. 일 실시형태에서, 과량의 절연 재료가 나노구조물(55)을 덮도록 절연 재료(54)가 형성된다. 절연 재료가 단일층으로 도시되고 있지만, 일부 실시형태는 다층을 이용할 수도 있다. 예를 들어, 일부 실시형태에서는 먼저 라이너(별도로 도시하지 않음)가 기판(50), 핀(66), 및 나노구조물(55)의 표면들을 따라 형성될 수 있다. 그런 다음, 전술한 바와 같인 충전재가 라이너 위에 형성될 수 있다.
나노구조물(55) 위의 과량의 절연 재료를 제거하기 위해 절연 재료에 대해 제거 프로세스가 적용된다. 일부 실시형태에서는, 화학적 기계 연마(chemical mechanical polish; CMP), 에칭백 프로세스, 이들의 조합과 같은 평탄화 프로세스가 사용될 수 있다. 평탄화 프로세스는 나노구조물(55) 및 절연 재료의 상면들이 평탄화 프로세스의 완료 후에 같은 높이가 되도록 나노구조물(55)을 노출시킨다.
그런 다음 절연 재료가 리세싱되어 STI 영역(68)을 형성한다. n형 영역(50N) 및 p형 영역(50P)에서 핀(66)의 상부 부분 및 나노구조물(55)이 이웃하는 STI 영역들(68)로부터 돌출하도록 절연 재료가 리세싱된다. 또한, STI 영역(68)의 상면은 도시한 바와 같은 편평한 표면, 볼록한 표면, 오목한 표면(접시 모양 등), 또는 이들의 조합을 가질 수 있다. STI 영역(68)의 상면은 적절한 에칭에 의해 편평하게, 볼록하게 그리고/또는 오목하게 형성될 수 있다. STI 영역(68)은 예를 들어 절연 재료의 재료에 대해 선택적인(예를 들어, 절연 재료의 재료를 핀(66) 및 나노구조물(55)의 재료보다 빠른 속도로 에칭하는) 것과 같은 조건에 맞는 에칭 프로세스를 사용하여 리세싱될 수 있다. 예를 들어, dHF(dilute hydrofluoric acid)을 사용한 산화물 제거가 사용될 수 있다.
도 2 내지 도 4에 관하여 전술한 프로세스는 핀(66) 및 나노구조물(55)의 형성 방법의 일례일 뿐이다. 일부 실시형태에서는, 핀(66) 및/또는 나노구조물(55)이 마스크 및 에피택셜 성장 프로세스를 사용하여 형성될 수도 있다. 예를 들어, 유전체 층이 표면(50)의 상면 위에 형성될 수 있고, 유전체 층을 통해 트렌치를 에칭하여 하부 기판(50)을 노출시킬 수 있다. 에피택셜 구조물이 트렌치에서 에피택셜 성장할 수 있고, 유전체 층은 에피택셜 구조물이 유전체 층으로부터 돌출하여 핀(66) 및/또는 나노구조물(55)을 형성하도록 리세싱될 수 있다. 에피택셜 구조물은 제 1 반도체 재료 및 제 2 반도체 재료와 같은 전술한 교번의 반도체 재료를 포함할 수 있다. 에피택셜 구조물이 에피택셜 성장하는 일부 실시형태에서, 에티택셜 성장한 재료는 성장 중에 인시튜(in situ) 도핑될 수 있어 이전 및 이후의 주입을 피할 수도 있지만, 인시튜 및 주입 도핑이 함께 사용될 수도 있다.
추가적으로, 제 1 반도체 층(51)(및 그 결과로 형성된 제 1 나노구조물(52)) 및 제 2 반도체 층(53)(및 그 결과로 형성된 제 2 나조구조(54))은 다만 예시를 위해 p형 영역(50P) 및 n형 영역(50N)에서 동일한 재료를 포함하는 것으로서 도시되고 설명된다. 일부 실시형태에서, 제 1 반도체 층(51) 및 제 2 반도체 층(53) 중 하나 또는 둘 다는 p형 영역(50P) 및 n형 영역(50N)에서 상이한 재료일 수도 있고 상이한 순서로 형성될 수도 있다.
또한 도 4에서, 적절한 웰(별도로 도시하지 않음)이 핀(66), 나노구조물(55), 및/또는 STI 영역(68)에 형성될 수도 있다. 상이한 웰 유형을 갖는 실시형태에서는, 포토레지스트 및/또는 기타 마스크(별도로 도시하지 않음)를 사용하여 n형 영역(50N)과 p형 영역(50P)에 대해 상이한 주입 단계가 이루어질 수 있다. 예를 들어, n형 영역(50N) 및 p형 영역(50P)에서 핀(66) 및 STI 영역(66) 위에 포토레지스트가 형성될 수 있다. 포토레지스트는 p형 영역(50P)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온(spin-on) 기술을 이용해 형성될 수 있고, 조건에 맞는 포토리소그래피 기술을 통해 패터닝될 수 있다. 포토레지스트가 패터닝되면, p형 영역(50P)에서 n형 불순물 주입이 행해질 수 있고, 포토레지스트는 n형 불순물이 n형 영역(50N)에 주입되는 것을 막는 마스크로서 기능할 수 있다. n형 불순물은 약 1013 원자/cm3 내지 약 1014 원자/cm3 범위의 농도로 해당 영역에 주입되는 인, 비소, 안티몬 등일 수 있다. 주입 후, 포토레지스트는 조건에 맞는 애싱 프로세스 등에 의해 제거된다.
p형 영역(50P)의 주입에 이어서 또는 그 전에, p형 영역(50P) 및 n형 영역(50N)에서 핀(66), 나노구조물(55), 및 STI 영역(68) 위에 포토레지스트 또는 다른 마스크(별도로 도시하지 않음)가 형성된다. 포토레지스트는 n형 영역(50N)을 노출시키도록 패터닝된다. 포토레지스트는 스핀온 기술을 이용해 형성될 수 있고, 조건에 맞는 포토리소그래피 기술을 통해 패터닝될 수 있다. 포토레지스트가 패터닝되면, n형 영역(50N)에서 p형 불순물 주입이 행해질 수 있고, 포토레지스트는 p형 불순물이 p형 영역(50P)에 주입되는 것을 막는 마스크로서 기능할 수 있다. p형 불순물은 약 1013 원자/cm3 내지 약 1014 원자/cm3 범위의 농도로 해당 영역에 주입되는 붕소, 붕소 불화물, 인듐 등일 수 있다. 주입 후, 포토레지스트는 조건에 맞는 애싱 프로세스 등에 의해 제거될 수 있다.
n형 영역(50N)과 p형 영역(50P)의 주입 후에, 주입 손상을 복구하고 주입된 p형 및/또는 n형 불순물을 활성화하기 위해 어닐이 수행될 수 있다. 일부 실시형태에서, 에피택셜 핀의 성장한 재료는 성장 중에 인시튜 도핑될 수 있어 주입을 피할 수도 있지만, 인시튜 및 주입 도핑이 함께 사용될 수도 있다.
도 5에서, 더미 유전체 층(70)이 핀(66) 및/또는 나노구조물(55) 상에 형성된다. 더미 유전체 층(70)은 예를 들어 실리콘 산화물, 실리콘 질화물, 이들의 조합 또는 동류일 수 있으며, 조건에 맞는 기술에 따라 성막되거나 열 성장할 수 있다. 더미 게이트 층(72)이 더미 유전체 층(70) 위에 형성되고, 마스크 층(74)이 더미 게이트 층(72) 위에 형성된다. 더미 게이트 층(72)은 더미 유전체 층(70) 위에 성막된 다음, CMP 등에 의해 평탄화될 수 있다. 마스크 층(74)이 더미 게이트 층(72) 위에 성막될 수 있다. 더미 게이트 층(72)은 도전성 재료이거나 비전도성 재료일 수 있고, 비정질 실리콘, 다결정 실리콘(폴리실리콘), 다결정 실리콘-게르마늄(폴리-SiGe), 금속 질화물, 금속 규화물, 금속 산화물 및 금속을 포함하는 그룹에서 선택될 수 있다. 더미 게이트 층(72)은 물리적 기상 증착(physical vapor deposition; PVD), CVD, 스퍼터 증착, 또는 선택된 재료를 성막하기 위한 다른 기술에 의해 성막될 수 있다. 더미 게이트 층(72)은 격리 영역의 에칭으로부터 높은 에칭 선택도를 가진 다른 재료로 이루어질 수도 있다. 마스크 층(74)은 예를 들어 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 본 예에서는, 단일 더미 게이트 층(72)과 단일 마스크 층(74)이 n형 영역(50N)과 p형 영역(50P)에 걸쳐 형성된다. 더미 유전체 층(70)이 핀(66)과 나노구조물(55)만을 덮는 것은 오직 예시를 위해 도시한 것임을 알아야 한다. 일부 실시형태에서, 더미 유전체 층(70)은 더미 유전체 층(70)이 STI 영역(68)을 덮어서 더미 유전체 층(70)이 더미 게이트 층(72)과 STI 영역(68) 사이에서 연장되도록 성막될 수 있다.
도 6a 내지 도 22b는 실시형태의 디바이스의 다양한 추가 제조 단계를 도시한다. 도 6a 내지 도 22b는 n형 영역(50N)과 p형 영역(50P) 중 어느 한쪽에 있는 피처를 예시한다. 도 6a 내지 도 6c에서, 마스크(78)를 형성하기 위해 조건에 맞는 포토리소그래피 및 에칭 기술을 사용하여 마스크 층(74)(도 5 참조)이 패터닝될 수 있다. 그런 다음 마스크(78)의 패턴은 더미 게이트 층(72)에 그리고 더미 유전체 층(70)에 전사되어 더미 게이트(76) 및 더미 게이트 유전체(71)를 각각 형성할 수 있다. 더미 게이트(76)는 채널 영역을 형성하는, 제 2 나노구조물(54)의 부분 및 핀(66)의 각각의 채널 영역을 덮는다. 마스크(78)의 패턴은 인접한 더미 게이트들(76)로부터 더미 게이트(76) 각각을 분리시키는 데 사용될 수 있다. 더미 게이트(76)는 각각의 핀(66)의 길이 방향에 수직인 길이 방향을 가질 수 있다.
도 7a 내지 도 7c에서, 제 1 스페이서 층(80)과 제 2 스페이서 층(82)이 도 6a 내지 도 6c에 예시하는 구조물 위에 형성된다. 후속해서 제 1 스페이서 층(80)과 제 2 스페이서 층(82)은 자기 정렬 소스/드레인 영역을 형성하기 위한 스페이서로서 기능하도록 패터닝될 것이다. 도 7a 내지 도 7c에서, 제 1 스페이서 층(80)은 STI 영역(68)의 상면; 핀(66), 더미 게이트 유전체(71), 및 더미 게이트(76)의 측면; 및 나노구조물(55) 및 마스크(78)의 상면 및 측면 상에 형성된다. 제 2 스페이서 층(82)은 제 1 스페이서 층(80) 위에 배치된다. 제 1 스페이서 층(80)은 열산화와 같은 기법을 사용하여 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있거나 CVD, ALD 등에 의해 성막된다. 제 2 스페이서 층(82)은 제 1 스페이서 층(80)의 재료와는 상이한 에칭 속도를 갖는 재료, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 등으로 형성될 수 있고, CVD, ALD 등에 의해 성막될 수 있다. 제 1 스페이서 층(80)과 제 2 스페이서 층(82)은 로우-k 유전체 재료를 포함할 수 있다.
제 1 스페이서 층(80)이 형성된 후에 그리고 제 2 스페이서 층(82)을 형성하기 전에, 저농도 도핑된 소스/드레인(LDD) 영역(별도로 도시하지 않음)을 위한 주입이 수행될 수 있다. 도 4에서 전술한 주입과 마찬가지로, 상이한 디바이스 유형을 가진 실시형태에서는, p형 영역(50P)을 노출하는 동안 포토레지스트 등의 마스크가 n형 영역(50N) 위에 형성될 수 있고, p형 영역(50P)에서 노출된 핀(66) 및 노출된 나노구조물(55)에 적절한 유형(예를 들어, p형)의 불순물이 주입될 수 있다. 이어서, 마스크는 제거될 수 있다. 후속하여, n형 영역(50N)을 노출하는 동안 포토레지스트 등의 마스크가 p형 영역(50P) 위에 형성되고, n형 영역(50N) 내의 노출된 핀(66) 및 노출된 나노구조물(55)에 적절한 유형(예를 들어, n형)의 불순물이 주입될 수 있다. 이어서, 마스크는 제거될 수 있다. n형 불순물은 전술한 n형 불순물들 중 임의의 것일 수 있고, p형 불순물은 전술한 p형 불순물들 중 임의의 것일 수 있다. 저농도 도핑 소스/드레인 영역은 약 1x1015 원자/cm3 내지 약 1x1019 원자/cm3 범위의 불순물 농도를 가질 수 있다. 주입 손상을 복구하고 주입된 불순물을 활성화시키기 위해 어닐이 사용될 수 있다.
도 8a 내지 도 8c에서, 제 1 스페이서 층(80)과 제 2 스페이서 층(82)은 제 1 스페이서(81)와 제 2 스페이서(83)를 각각 형성하기 위해 에칭된다. 이하에서 더 상세하게 설명하겠지만, 제 1 스페이서(81)와 제 2 스페이서(83)는 후속으로 형성되는 소스/드레인 영역을 자기 정렬시킬 뿐만 아니라 후속 처리 동안 핀(66) 및/또는 나노구조물(55)의 측벽들을 보호하는 역할을 한다. 제 1 스페이서 층(80)과 제 2 스페이서 층(82)은 등방성 에칭 프로세스(예를 들어, 습식 에칭 프로세스), 이방성 에칭 프로세스(예를 들어, 건식 에칭 프로세스) 등과 같은 적절한 에칭 프로세스를 사용하여 에칭될 수 있다. 일부 실시형태에서, 제 2 스페이서 층(82)의 재료가 제 1 스페이서 층(80)의 재료와는 상이한 에칭 속도를 가지므로 제 2 스페이서 층(82)을 패터닝할 때에 제 1 스페이서 층(80)은 에칭 정지 층으로서 기능할 수 있다. 제 2 스페이서 층(82)은 제 1 스페이서 층(80)을 패터닝할 때에 마스크로서 기능할 수 있다. 예를 들어, 제 2 스페이서 층(82)은 제 1 스페이서 층(80)이 에칭 정지 층으로서 기능하는 이방성 에칭 프로세스를 사용하여 에칭될 수 있다. 도 8b와 도 8c에 도시하는 바와 같이, 제 2 스페이서 층(82)의 잔류 부분이 제 2 스페이서(83)를 형성한다. 그리고 나서 제 2 스페이서(83)는 도 8b와 도 8c에 도시하는 바와 같이, 제 1 스페이서 층(80)의 노출 부분을 에칭하여 제 1 스페이서(81)를 형성하는 동안에 마스크로서 기능한다.
도 8b에 도시하는 바와 같이, 제 1 스페이서(81)와 제 2 스페이서(83)는 마스크(78), 더미 게이트(76), 및 더미 게이트 유전체(71)의 측벽들 상에 배치된다. 일부 실시형태에서, 제 1 스페이서(81) 및 제 2 스페이서(83)의 상면들은 마스크(78)의 상면 아래에 배치될 수 있다. 제 1 스페이서(81) 및 제 2 스페이서(83)의 상면들은 마스크(78)의 상면과 같은 높이에 또는 그 위에 배치될 수도 있다. 일부 실시형태에서, 제 2 스페이서(83)는 마스크(78), 더미 게이트(76), 및 더미 게이트 유전체(71)에 인접한 제 1 스페이서(81) 위에서 제거될 수 있다. 도 8c에 도시하는 바와 같이, 제 1 스페이서(81)와 제 2 스페이서(83)는 핀(66) 및/또는 나노구조물(55)의 측벽들 상에 배치된다.
전술한 개시내용은 개괄적으로 스페이서 및 LDD 영역을 형성하는 프로세스를 설명하는 것임을 알아야 한다. 다른 프로세스 및 시퀀스가 사용될 수도 있다. 예를 들어, 더 적은 수의 또는 추가의 스페이서가 사용될 수도 있고, 상이한 시퀀스의 단계들이 사용될 수도 있고(예를 들어, 제 2 스페이서 층(82)을 성막하기 전에 제 1 스페이서(81)가 형성될 수도 있고), 추가 스페이서가 형성되고 제거될 수도 있고, 등등이다. 뿐만 아니라, 상이한 구조물 및 단계를 사용하여 n형 및 p형 디바이스가 형성될 수도 있다.
도 9a 내지 도 9c에서, 제 1 리세스(87)가 핀(66), 나노구조물(55), 및 기판(50)에 형성된다. 후속해서 제 1 리세스(87)에 에피택셜 소스/드레인 영역이 형성될 것이다. 제 1 리세스(87)는 제 1 나노구조물(52) 및 제 2 나노구조물(54)을 통과하여 기판(50) 내로 연장될 수 있다. 일부 실시형태에서, STI 영역(68)의 상면은 제 1 리세스(87)의 하면과 같은 높이일 수 있다. 일부 실시형태에서, STI 영역(68)의 상면은 제 1 리세스(87)의 하면보다 높거나 낮을 수도 있다. 제 1 리세스(87)는 RIE, NBE 등과 같은 이방성 에칭 프로세스를 사용하여 핀(66), 나노구조물(55), 및 기판(50)을 에칭함으로써 형성될 수 있다. 제 1 스페이서(81), 제 2 스페이서(83), 및 마스크(78)는 제 1 리세스(87)를 형성하는 데 사용되는 에칭 프로세스 동안 핀(66), 나노구조물(55), 및 기판(50)의 부분을 마스킹한다. 단일 에칭 프로세스 또는 다중 에칭 프로세스가 나노구조물(55) 및/또는 핀(66)의 각 층을 에칭하는 데에 사용될 수 있다. 제 1 리세스(87)가 원하는 깊이에 도달한 후에 에칭을 멈추기 위해 시간 설정된(timed) 에칭 프로세스가 사용될 수 있다.
도 10a 및 도 10b에서, 제 1 리세스(87)에 의해 노출되는 제 1 반도체 재료로 형성된 다층 스택(64)(예를 들어, 제 1 나노구조물(52))의 층들의 측벽의 부분이 에칭되어 측벽 리세스(88)를 형성한다. 측벽 리세스(88)에 인접한 제 1 나노구조물(52)의 측벽이 도 10b에는 직선인 것으로 예시되지만, 측벽은 오목하거나 볼록할 수도 있다. 측벽은 습식 에칭 등과 같은 등방성 에칭 프로세스를 사용하여 에칭될 수 있다. 제 1 나노구조물(52)이 예를 들어 SiGe를 포함하고 제 2 나노구조물(54)이 예를 들어 Si 또는 SiC를 포함하는 일 실시형태에서는 수산화테트라메틸암모늄(TMAH), 수산화암모듐(NH4OH) 등에 의한 건식 에칭 프로세스가 제 1 나노구조물(52)의 측벽을 에칭하는 데 사용될 수 있다.
도 11a 내지 도 11c에서, 제 1 내부 스페이서(90)가 측벽 리세스(88)에 형성된다. 제 1 내부 스페이서(90)는 도 10a 및 도 10b에 도시하는 구조물 위에 내부 스페이서 층(별도로 도시하지 않음)을 성막함으로써 형성될 수 있다. 제 1 내부 스페이서(90)는 후속으로 형성되는 소스/드레인 영역 및/또는 후속으로 형성되는 게이트 구조물 사이에서 격리 피처로서 기능한다. 이하에서 상세하게 설명하겠지만, 소스/드레인 영역은 제 1 리세스(87)에 형성될 것이며, 제 1 나노구조물(52)은 게이트 구조물로 대체될 것이다.
내부 스페이서 층은 CVD, ALD 등과 같은 등각 성막 프로세스에 의해 성막될 수 있다. 내부 스페이서 층은 실리콘 질화물 또는 실리콘 산질화물과 같은 재료를 포함할 수 있지만, 약 3.5 미만의 k 값을 갖는 저 유전 상수(로우-k) 재료와 같은 임의의 적절한 재료가 사용될 수도 있다. 그런 다음 내부 스페이서 층은 이방성으로 에칭되어 제 1 내부 스페이서(90)를 형성할 수 있다. 제 1 내부 스페이서(90)의 외부 측벽이 제 2 나노구조물(54)의 측벽과 같은 높이인 것으로 도시되고 있지만, 제 1 내부 스페이서(90)의 외부 측벽은 제 2 나노구조물(54)의 측벽을 지나 연장될 수도 또는 그 측벽으로부터 리세싱될 수도 있다.
또한, 제 1 내부 스페이서(90)의 외부 측벽이 도 1b에서는 직선인 것으로 도시되고 있지만, 제 1 내부 스페이서(90)의 외부 측벽은 오목할 수도 볼록할 수도 있다. 일례로 도 11c는 제 1 나노구조물(52)의 측벽이 오목하고, 제 1 나노구조물(90)의 외부 측벽은 볼록하고, 제 1 내부 스페이서(90)가 제 2 나노구조물(54)의 측벽으로부터 리세싱된 실시형태를 도시하고 있다. 내부 스페이서 층은 RIE, NBE 등과 같은 이방성 에칭 프로세스에 의해 에칭될 수 있다. 제 1 내부 스페이서(90)는 게이트 구조물을 형성하는 데 사용되는 에칭 프로세스과 같은 후속의 에칭 프로세스에 의해 후속으로 형성되는 소스/드레인 영역(예를 들어, 도 12a 내지 도 12e와 관련하여 후술하는 에피택셜 소스/드레인 영역(92))에의 손상을 방지하는 데 사용될 수 있다.
도 12a 내지 도 12e에서, 에피택셜 소스/드레인 영역(92)이 제 1 리세스(87)에 형성된다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(92)은 제 2 나노구조물(54)에 응력을 가하여, 성능을 향상시킬 수 있다. 도 12b에 도시하는 바와 같이, 에피택셜 소스/드레인 영역(92)은 각각의 더미 게이트(76)가 에피택셜 소스/드레인 영역(92)의 각각의 이웃하는 쌍들 사이에 배치되도록 제 1 리세스(87)에 형성된다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(92)이 최종 나노-FET의 후속 형성되는 게이트를 단락시키지 않도록 제 1 스페이서(81)와 제 2 스페이서(83)는 적절한 횡방향 거리만큼 에피택셜 소스/드레인 영역(92)을 더미 게이트(76)와 분리시키는 데 사용되고 제 1 내부 스페이서(90)는 적절한 횡방향 거리만큼 에피택셜 소스/드레인 영역(92)을 제 1 나노구조물(52)과 분리시키는 데 사용된다.
n형 영역(50N), 예를 들어 NMOS 영역 내의 에피택셜 소스/드레인 영역(92)은 p형 영역(50P), 예를 들어 PMOS 영역을 마스킹함으로써 형성될 수 있다. 그런 다음, 에피택셜 소스/드레인 영역(92)이 n형 영역(50N)의 제 1 리세스(87)에서 에피택셜 성장한다. 에피택셜 소스/드레인 영역(92)은 예를 들어 n형 나노-FET에 적절한 임의의 조건에 맞는 재료를 포함할 수 있다. 예를 들어, 제 2 나노구조물(54)이 실리콘이면, 에피택셜 소스/드레인 영역(92)은 실리콘, 실리콘 탄화물, 인 도핑된 실리콘 탄화물, 실리콘 인화물 등과 같이 제 2 나노구조물(54)에 인장 변형을 가하는 재료를 포함할 수 있다. 에피택셜 소스/드레인 영역(92)은 나노구조물(55)의 각각의 상부 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
p형 영역(50P), 예를 들어 PMOS 영역 내의 에피택셜 소스/드레인 영역(92)은 n형 영역(50N), 예를 들어 NMOS 영역을 마스킹함으로써 형성될 수 있다. 그런 다음, 에피택셜 소스/드레인 영역(92)이 p형 영역(50P)의 제 1 리세스(87)에서 에피택셜 성장한다. 에피택셜 소스/드레인 영역(92)은 예를 들어 p형 나노-FET에 적절한 임의의 조건에 맞는 재료를 포함할 수 있다. 예를 들어, 제 2 나노구조물(54)이 실리콘이면, 에피택셜 소스/드레인 영역(92)은 실리콘-게르마늄, 붕소 도핑된 실리콘-게르마늄, 게르마늄, 게르마늄 주석 등과 같이 제 2 나노구조물(54)에 압축 변형을 가하는 재료를 포함할 수 있다. 또한 에피택셜 소스/드레인 영역(92)은 나노구조물(55)의 각각의 상부 표면으로부터 융기된 표면을 가질 수 있고 패싯을 가질 수 있다.
에피택셜 소스/드레인 영역(92), 제 1 나노구조물(52), 제 2 나노구조물(54), 및/또는 기판(50)은 전술한 저농도 도핑 소스/드레인 영역을 형성하기 위한 프로세스과 마찬가지로, 소스/드레인 영역을 형성하기 위해 도펀트가 주입될 수 있으며, 이어서 어닐이 행해진다. 소스/드레인 영역은 약 1x1019 원자/cm3 내지 약 1x1021 원자/cm3의 불순물 농도를 가질 수 있다. 소스/드레인 영역을 위한 n형 및/또는 p형 불순물은 전술한 불순물들 중의 임의의 것일 수 있다. 일부 실시형태에서, 에피택셜 소스/드레인 영역(92)은 성장중 인시튜 도핑될 수도 있다.
n형 영역(50N)과 p형 영역(50P)에 에피택셜 소스/드레인 영역(92)을 형성하는 데 사용되는 에피택시 프로세스의 결과로서, 에피택셜 소스/드레인 영역의 상부 표면은 나노구조물(55)의 측벽을 지나 횡방향 바깥쪽으로 확장하는 패싯을 갖는다. 일부 실시형태에서, 이들 패싯은 도 12c에 예시하는 바와 같이 동일한 나노-FET의 인접한 에피택셜 소스/드레인 영역들(92)이 병합되게 한다. 일부 실시형태에서, 인접한 에피택셜 소스/드레인 영역들(92)은 도 12d에 예시하는 바와 같이 에피택시 프로세스가 완료된 후에 분리된 상태로 유지된다. 도 12c와 도 12d에 예시하는 실시형태에서, 제 1 스페이서(81)는 STI 영역(68)의 상면 위에 형성될 수 있고 에피택셜 성장을 막을 수 있다. 일부 실시형태에서, 제 1 스페이서(81)는 나노구조물(55)의 측벽의 일부를 덮어서 에피택셜 성장을 더욱 막을 수 있다. 일부 실시형태에서, 제 1 스페이서(81)를 형성하는 데 사용되는 스페이서 에칭은 스페이서 재료를 제거하여 에피택시 성장 영역이 STI 영역(68)의 상면까지 연장되도록 조정될 수도 있다.
에피택셜 소스/드레인 영역(92)은 하나 이상의 반도체 재료 층을 포함할 수 있다. 예를 들어, 에피택셜 소스/드레인 영역(92)은 제 1 반도체 재료 층(92A), 제 2 반도체 재료 층(92B), 및 제 3 반도체 재료 층(92C)을 포함할 수 있다. 임의 개의 반도체 재료 층이 에피택셜 소스/드레인 영역(92)에 사용될 수 있다. 제 1 반도체 재료 층(92A), 제 2 반도체 재료 층(92B), 및 제 3 반도체 재료 층(92C) 각각은 상이한 반도체 재료로 형성될 수도 있고 상이한 도펀트 농도로 도핑될 수도 있다. 일부 실시형태에서, 제 1 반도체 재료 층(92A)은 제 2 반도체 재료 층(92B)보다는 낮고 제 3 반도체 재료 층(92C)보다는 높은 도펀트 농도를 가질 수 있다. 에피택셜 소스/드레인 영역(92)이 3개의 반도체 재료 층을 포함하는 실시형태에서, 제 1 반도체 재료 층(92A)이 성막될 수 있고, 제 2 반도체 재료 층(92B)은 제 1 반도체 재료 층(92A) 위에 성막될 수 있고, 제 3 반도체 재료 층(92C)은 제 2 반도체 재료 층(92B) 위에 성막될 수 있다.
도 12e는 제 1 나노구조물(52)의 측벽이 오목하고 제 1 내부 스페이서(90)의 외부 측벽이 오목한 일 실시형태를 도시하고 있다. 제 1 내부 스페이서(90)는 제 2 나노구조물(54)의 측벽으로부터 리세싱된다. 도 12e에 도시하는 바와 같이, 에피택셜 소스/드레인 영역(92)은 제 1 내부 스페이서(90)와 접촉하여 형성될 수 있다. 에피택셜 소스/드레인 영역(92)은 제 2 나노구조물(54)의 측벽을 지나 연장될 수 있다.
도 13a와 도 13b에서, 제 1 층간 유전체(ILD)(96)가 도 12a와 도 12b에 도시하는 구조물 위에 성막된다. 제 1 ILD(96)는 유전체 재료로 형성될 수 있고, CVD, 플라즈마 강화 CVD(PECVD), 또는 FCVD 등의 임의의 적절한 방법으로 성막될 수 있다. 유전체 재료는 PSG(Phospho-Silicate glass), BSG(Boro-Silicate Glass), BPSG(Boron-Doped Phospho-Silicate Glass), USG(un-doped Silicate Glass) 등을 포함할 수 있다. 임의의 조건에 맞는 프로세스에 의해 형성된 기타 절연성 재료도 사용할 수 있다. 일부 실시형태에서, CESL(contact etch stop layer)(94)이 제 1 ILD(96)과 에피택셜 소스/드레인 영역(92), 마스크(78), 및 제 1 스페이서(81) 사이에 배치된다. CESL(94)는 위에 있는 제 1 ILD(96)의 재료와는 상이한 에칭 속도를 갖는, 실리콘 질화물, 실리콘 산화물, 실리콘 산질화물 등과 같은, 유전체 재료를 포함할 수 있다.
도 14a와 도 14b에서, 제 1 ILD(96)의 상면을 더미 게이트(76) 또는 마스크(78)의 상면과 같은 높이가 되게 하기 위해 CMP 등의 평탄화 프로세스가 행해질 수 있다. 평탄화 프로세스는 더미 게이트(76) 상의 마스크(78)와, 마스크(78)의 측벽을 따르는 제 1 스페이서(81)의 부분도 제거할 수 있다. 평탄화 프로세스 후에, 더미 게이트(76), 제 1 스페이서(81), 및 제 1 ILD(96)의 상면들은 프로세스 변동 내에서 같은 높이이다. 따라서, 더미 게이트(76)의 상면이 제 1 ILD(96)를 통해 노출된다. 일부 실시형태에서는, 마스크(78)가 잔류할 수도 있는데, 이 경우 평탄화 프로세스는 제 1 ILD(96)의 상면을 마스크(78) 및 제 1 스페이서(81)의 상면들과 같은 높이로 한다.
도 15a와 도 15b에서, 더미 게이트(76)와, 존재한다면 마스크(78)는 하나 이상의 에칭 단계에서 제거되어, 제 2 리세스(98)가 형성된다. 제 2 리세스(98) 내의 더미 게이트 유전체 층(71)의 부분도 제거될 수 있다. 일부 실시형태에서, 더미 게이트(76)와 더미 게이트 유전체(71)는 이방성 건식 에칭 프로세스에 의해 제거된다. 예를 들면, 에칭 프로세스는 제 1 ILD 층(96), CESL(94), 제 1 스페이서(81), 제 2 스페이서(83), 나노구조물(55), 또는 STI 영역(68)보다 더 빠른 속도로 더미 게이트(76)를 선택적으로 에칭하는 반응 가스를 사용한 건식 에칭 프로세스를 포함할 수 있다. 제 2 리세스(98) 각각은 후속으로 완성되는 나노-FET에서 채널 영역으로 기능하는 나노구조물(55)의 부분을 노출시키고 그리고/또는 덮는다. 채널 영역으로서 기능하는 나노구조물(55)의 부분은 에피택셜 소스/드레인 영역(92)의 이웃하는 쌍들 사이에 배치된다. 제거 중에, 더미 게이트(76)가 에칭될 때에, 더미 게이트 유전체(71)는 에칭 정지 층으로서 이용될 수 있다. 그런 다음, 더미 게이트 유전체(71)는 더미 게이트(76)의 제거 후에 제거될 수 있다.
도 16a 및 도 16b에서, 제 1 나노구조물(52)이 제거되어 제 2 리세스(98)를 연장시킨다. 제 1 나노구조물(52)는 제 1 나노구조물(52)의 재료에 선택적인 에칭제를 사용하는 습식 에칭 등과 같은 등방성 에칭 프로세스를 수행함으로써 제거될 수 있고, 제 2 나노구조물(54), 기판(50), 및 STI 영역(68)은 제 1 나노구조물(52)에 비교해 상대적으로 에칭되지 않는 상태이다. 제 1 나노구조물(52)이 예를 들어 SiGe를 포함하고 제 2 나노구조물(54A-54C)이 예를 들어 Si 또는 SiC를 포함하는 실시형태에서는 수산화테트라메틸암모늄(TMAH), 수산화암모듐(NH4OH) 등이 제 1 나노구조물(52)을 제거하는 데 사용될 수 있다.
도 17a 내지 20d는 대체 게이트를 위한 게이트 유전체(100) 및 게이트 전극(105)(도 19a 내지 20d에 도시됨)을 형성하는 데 사용되는 다양한 단계를 도시한다. 게이트 전극(105) 및 게이트 유전체(100)는 "게이트 스택"으로 총칭될 수 있다. 도 17a, 도 18a, 도 19a 및 도 20a는 도 16a의 영역(101)의 상세한 도면을 예시한다. 도 17b, 도 18b, 도 19b 및 도 20b는 도 16b의 영역(103)의 상세한 도면을 예시한다. 도 17a 및 도 17b는 p형 영역(50P) 또는 n형 영역(50N) 중 하나의 피처를 도시한다. 도 18a 내지 도 19d는 p형 영역(50P)의 피처를 예시하고, 도 20a 및 고 20d는 n형 영역(50N)의 피처를 예시한다. 게이트 유전체(100) 및 게이트 전극(105)은 각각 하나 이상의 서브-층을 포함할 수 있으며, 이는 아래에서 상세히 논의될 것이다.
도 17a 및 도 17b에서, 계면 층(100A) 및 제 1 유전체 층(100B)이 형성된다. 계면 층(100A) 및 제 1 유전체 층(100B)은 게이트 유전체(100)로 총칭될 수 있다. 계면 층(100A)은 핀(66)의 상면 및 측면과 같은 제 2 리세스(98)에서 그리고 제 2 나노구조물(54)의 상면, 측면 및 하면 상에 등각으로 형성되거나 성막될 수 있다. 계면 층(100A)은 또한 제 1 ILD(96), CESL(94), 제 2 스페이서(83) 및 STI 영역(68)의 상면 상에; 제 1 스페이서(81)의 상면 및 측면 상에; 그리고 제 1 내부 스페이서(90)의 측면 상에 성막될 수 있다. 계면 층(100A)은 실리콘 산화물(SiO2), 실리콘 산질화물(SiON) 등과 같은 유전체 재료를 포함할 수 있다. 계면 층(100A)은 화학적 산화, 열 산화, ALD, CVD 등에 의해 형성될 수 있다. 계면 층(100A)은 약 7 Å 내지 약 30 Å의 두께를 가질 수 있다.
제 1 유전체 층(100B)은 등각 프로세스를 사용하여 계면 층(100A) 위에 성막될 수 있다. 제 1 유전체 층(100B)은 하프늄 산화물(HfO2), 알루미늄 산화물(Al2O3), 란탄족 산화물(LaO2), 티타늄 산화물(TiO2), 하프늄 지르코늄 산화물(HfZrO2), 탄탈륨 산화물(Ta2O3), 하프늄 실리콘 산화물(HfSiO4), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSiO2), 이들의 조합 또는 이들의 다층 등과 같은 고 유전 상수(하이-k) 재료(예를 들어, 약 7.0보다 큰 k값을 갖는 재료)일 수 있다. 제 1 유전체 층(100B)은 ALD, CVD 등에 의해 형성될 수 있다. 일부 실시형태에서, 계면 층(100A)은 생략될 수 있고 제 1 유전체 층(100B)은 핀(66) 및 제 2 나노 구조물(54) 상에 직접 성막될 수 있다. 제 1 유전체 층(100B)은 약 1 nm 내지 약 3 nm의 두께를 가질 수 있다.
n형 영역(50N) 및 p형 영역(50P)에서 계면 층(100A) 및 제 1 유전체 층(100B)의 형성은 각 영역의 게이트 유전체(100)가 동일한 재료로 형성되도록 동시에 발생할 수 있다. 일부 실시형태에서, 각 영역의 게이트 유전체(100)는 게이트 유전체(100)가 상이한 재료일 수 있도록 별개의 프로세스에 의해 형성될 수 있다. 다양한 마스킹 단계를 사용하여 별개의 프로세스를 사용할 때 적절한 영역을 마스킹하고 노출시킬 수 있다.
도 18a 및 도 18b에서, 제 1 일 함수 구조물(102)은 p형 영역(50P)에서 게이트 유전체(100) 위에 성막된다. n형 영역(50N)은 제 1 일 함수 구조물(102)이 p형 영역(50P)에 성막되는 동안 마스킹될 수 있다. 일부 실시형태에서, 제 1 일 함수 구조물(102)은 p형 일 함수 구조물을 포함할 수 있다. 도 18a 및 도 18b에 도시된 바와 같이, 제 1 일 함수 구조물(102)은 제 1 일 함수 층(102A), 제 2 일 함수 층(102B) 및 제 3 일 함수 층(102C)을 포함할 수 있다. 제 1 일 함수 구조물(102)이 3개의 일 함수 층(102A-102C)을 포함하는 것으로 도시되어 있지만, 추가의 또는 더 적은 층이 제 1 일 함수 구조물(102)에 포함될 수 있다.
제 1 일 함수 층(102A)은 ALD, CVD, PVD 등과 같은 프로세스를 사용하여 제 1 유전체 층(100B) 위에 성막될 수 있다. 일부 실시형태에서, 제 1 일 함수 층(102A)은 p형 일 함수 금속 또는 재료를 포함할 수 있다. 제 1 일 함수 층(102A)은 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 몰리브덴 질화물(MoN), 바나듐 질화물(VN) 등과 같은 전이 금속 질화물을 포함할 수 있다. 제 1 일 함수 층(102A)이 티타늄 질화물을 포함하는 실시형태에서, 제 1 일 함수 층(102A)은, 약 200 ℃ 내지 약 500 ℃ 범위의 온도에서 약 0.5 Torr 내지 약 40 Torr 범위의 압력으로 수행되는, 티타늄 염화물(TiCl4) 전구체 및 암모니아(NH3) 전구체를 포함하는 열 ALD 프로세스에 의해 성막될 수 있다. 제 1 일 함수 층(102A)은 약 0.5 nm 내지 약 2.5 nm 범위의 두께로 성막될 수 있다.
제 1 일 함수 층(102A)이 성막된 후에, 산소 노출 프로세스(산소 처리라고도 함)가 제 1 일 함수 층(102A)에 대해 수행될 수 있다. 제 1 일 함수 층(102A)은 밀봉된 챔버에서 성막될 수 있고, 제 1 일 함수 층(102A)을 성막한 후에 진공 브레이크가 발생할 수 있다. 일부 실시형태에서, 기판(50)은 진공 브레이크가 발생한 후에 제 1 일 함수 층(102A)이 성막되는 챔버로부터 제거될 수 있다. 일부 실시형태에서, 산소 노출 프로세스는 제 1 일 함수 층(102A)을 산소 함유 주변 환경에 노출시킴으로써 수행될 수 있으며, 이는 제 1 일 함수 층(102A)을 산화시킨다. 산소 함유 주변 환경은 약 1 원자 퍼센트(at.%) 내지 약 99 at.% 범위의 농도로 산소를 포함할 수 있다. 제 1 일 함수 층(102A)은 약 2 시간 내지 약 8 시간 범위의 기간 동안, 약 25 ℃ 내지 약 600 ℃ 범위의 온도에서 약 0.1 Torr 내지 약 500 Torr 범위의 압력으로 산소 함유 주변 환경에 노출될 수 있다.
일부 실시형태에서, 산소 노출 프로세스는 제 1 일 함수 층(102A)을 오존(O3) 함유 환경에 노출시키는 것을 포함할 수 있다. 오존 함유 환경은 약 1 at.% 내지 약 99 at.% 범위의 농도로 오존을 포함할 수 있다. 일부 실시형태에서, 제 1 일 함수 층(102A)은 캐리어 가스가 공급되는 오존 가스를 포함하는 소스 가스에 노출될 수 있다. 캐리어 가스는 아르곤(Ar), 헬륨(He), 크세논(Xe), 네온(Ne), 크립톤(Kr), 라돈(Rn) 등과 같은 불활성 가스 또는 이들의 조합을 포함할 수 있으며, 소스 가스는 약 500 sccm 내지 약 8,000 sccm 범위의 유속으로 공급될 수 있다. 제 1 일 함수 층(102A)은 약 10 초 내지 약 300 초 범위의 기간 동안, 약 25 ℃ 내지 내지 약 600 ℃ 범위의 온도에서 약 0.1 Torr 내지 약 500 Torr 범위의 압력으로 오존 함유 환경에 노출될 수 있다.
제 1 일 함수 층(102A)에 대해 산소 노출 프로세스를 수행하면 제 1 일 함수 층(102A)의 산소 농도를 증가시킨다. 예를 들어, 산소 노출 프로세스에 이어서, 제 1 일 함수 층(102A)의 산소 농도는 약 15 at.% 내지 약 75 at.% 또는 약 50 at.% 내지 약 60 at.%일 수 있다. 제 1 일 함수 층(102A)은 제 1 유전체 층(100B)에 인접하여 가장 크고 제 1 유전체 층(100B)으로부터의 거리가 증가함에 따라 감소하는 구배 산소 농도를 가질 수 있다. 또한, 산소는 제 1 일 함수 층(102A)을 통해 제 1 일 함수 층(102A)과 제 1 유전체 층(100B) 사이의 계면으로 확산될 수 있다. 제 1 일 함수 층(102A)과 제 1 유전체 층(100B) 사이의 계면에서의 산소 농도는 약 50 at.% 내지 약 60 at.% 범위일 수 있다. 제 1 일 함수 층(102A)에서, 그리고 제 1 일 함수 층(102A)과 제 1 유전체 층(100B) 사이의 계면에서 산소 농도를 미리 정해진 값으로 증가시키면 p형 영역(50P)에서 유효 일 함수가 증가하고, 플랫 밴드 전압(VFB)(예를 들어, 약 30 mV)이 증가하고, 완성된 디바이스의 문턱 전압(Vt)이 감소된다. 이는 디바이스 속도를 증가시키고 완성된 디바이스의 디바이스 성능을 향상시킨다. 전술한 범위의 기간 동안 산소 노출 프로세스를 수행하면 그 결과로 형성된 트랜지스터의 문턱 전압을 원하는 양만큼 조정한다. 이러한 범위를 벗어난 기간 동안 산소 노출 프로세스를 수행하면 그 결과로 형성된 트랜지스터의 문턱 전압이 충분히 조정되지 않을 수 있으며, 과도한 양의 시간 등이 소요될 수 있다.
제 1 일 함수 층(102A)이 성막되고 산소 노출 프로세스가 제 1 일 함수 층(102A)에 대해 수행된 후에, 제 2 일 함수 층(102B)이 제 1 일 함수 층(102A) 위에 성막될 수 있다. 제 2 일 함수 층(102B)은 제 1 일 함수 층(102A)과 동일한 프로세스에 의해 성막될 수 있고, 제 2 일 함수 층(102B)이 성막된 후 제 2 일 함수 층(102B)에 대해 산소 노출 프로세스가 수행될 수 있다. 제 2 일 함수 층(102B)은 약 0.5 nm 내지 약 2.5 nm 범위의 두께로 성막될 수 있다. 산소 노출 프로세스에 이어서, 제 2 일 함수 층(102B)의 산소 농도는 약 15 at.% 내지 약 75 at.% 또는 약 50 at.% 내지 약 60 at.%일 수 있다. 제 2 일 함수 층(102B)은 제 1 일 함수 층(102A)에 인접하여 가장 크고 제 1 일 함수 층(102A)으로부터의 거리가 증가함에 따라 감소하는 구배 산소 농도를 가질 수 있다.
제 2 일 함수 층(102B)이 성막되고 제 2 일 함수 층(102B)에 대해 산소 노출 프로세스가 수행된 후에, 제 3 일 함수 층(102C)이 제 2 일 함수 층(102B) 위에 성막될 수 있다. 제 3 일 함수 층(102C)은 제 1 일 함수 층(102A)과 동일한 프로세스에 의해 성막될 수 있다. 일부 실시형태에서, 산소 노출 프로세스는 제 3 일 함수 층(102C)이 성막된 후에 제 3 일 함수 층(102C)에 대해 수행될 수 있다. 그러나, 일부 실시형태에서, 산소 노출 프로세스는 제 3 일 함수 층(102C)에서 생략될 수 있고, 제 3 일 함수 층(102C)이 성막되는 성막 챔버에서 진공 환경이 유지될 수 있다. 제 3 일 함수 층(102C)에 대해 산소 노출 프로세스가 수행되지 않는 실시형태에서, 제 3 일 함수 층(102C)은 제 1 일 함수 층(102A) 또는 제 2 일 함수 층(102B)보다 낮은 산소 농도를 가질 수 있다. 제 3 일 함수 층(102C)은 약 0.5 nm 내지 약 2.5 nm 범위의 두께로 성막될 수 있다. 제 3 일 함수 층(102C)의 산소 농도는 약 15 at.% 내지 약 75 at.% 또는 약 50 at.% 내지 약 60 at.% 범위일 수 있다.
도 18a에 도시된 바와 같이, 핀(66) 및 제 2 나노 구조물(54) 중 인접한 핀 상에 성막된 제 3 일 함수 층(102C)의 부분이 서로 병합될 수 있다. 제 3 일 함수 층(102C)은 핀(66) 중 인접한 핀 및 제 2 나노 구조물(54) 상에 성막된 제 2 일 함수 층(102B)의 부분 사이에 남겨진 공간을 채울 수 있다(예를 들어, 내부 시트 영역에서). 제 1 일 함수 구조물(102)이 3개의 일 함수 층을 포함하는 것으로 도시되고 설명되었지만, 제 1 일 함수 구조물(102)은 임의의 수의 일 함수 층을 포함할 수 있다. 제 1 일 함수 구조물(102)의 최종 층은 핀(66) 중 인접한 핀과 제 2 나노 구조물(54) 사이의 공간을 채우는 병합 구조물일 수 있다(예를 들어, 내부 시트 영역에서).
도 18c는 계면 층(100A), 제 1 유전체 층(100B) 및 제 1 일 함수 구조물(102)의 2차 이온 질량 분석(SIMS) 차트를 도시한다. 실시형태(200)에서, 산소 노출 프로세스는 제 1 일 함수 구조물(102) 상에 수행되는 반면, 일 실시형태(202)에서, 제 1 일 함수 구조물(102)는 산소 노출 프로세스를 수행하지 않고 성막된다. y축은 SIMS에 의해 검출된 상대적으로 풍족한 산소를 제공하는 반면, x축은 계면 층(100A), 제 1 유전체 층(100B) 및 제 1 일 함수 구조물(102) 내의 산소의 상대적 위치를 증명한다. 도 18c에 도시된 바와 같이, 실시형태(200)에서 산소 노출 프로세스를 수행하는 것은, 실시형태(202)에 비해 제 1 일 함수 구조물(102)에서, 그리고 제 1 일 함수 구조물(102)과 제 1 유전체 층(100B) 사이의 계면에서 산소 농도를 증가시킨다. 제 1 일 함수 구조물(102) 내의 산소는 제 1 유전체 층(100B)으로부터의 거리가 증가함에 따라 감소될 수 있다. 제 1 유전체 층(100B)의 산소 농도는 제 1 일 함수 구조물(102)과의 계면으로부터 제 1 유전체 층(100B)의 두께를 통해 대략 절반에서 최대로 증가하고, 그 다음 계면 층(100A)과의 계면으로 감소할 수 있다. 계면 층(100A)의 산소 농도는 실시형태(202)보다 실시형태(200)에서 더 낮을 수 있고 제 1 유전체 층(100B)으로부터의 거리가 증가함에 따라 감소할 수 있다.
제 1 일 함수 층(102A), 제 2 일 함수 층(102B) 및 제 3 일 함수 층(102C)을 포함하는 p형 영역(50P)에 제 1 일 함수 구조물(102)을 형성하기 위해 전술한 반복 성막 및 산소 노출 프로세스을 수행하는 것은, 제 1 일 함수 구조물(102) 전체에서, 그리고 제 1 일 함수 구조물(102)과 제 1 유전체 층(100B) 사이의 계면에서 산소 농도를 증가시킨다. 이는 p형 영역(50P)에서 유효 일 함수를 증가시키고, 플랫 밴드 전압(VFB)(예를 들어, 약 30mV)을 증가시키고, 완성된 디바이스에서 문턱 전압(Vt)을 감소시킨다. 이는 디바이스 속도를 증가시키고 완성된 디바이스의 디바이스 성능을 향상시킨다.
도 19a 내지 도 19d에서, 접착 층(104) 및 충전 재료(106)가 제 1 일 함수 구조물(102) 위에 성막된다. 제 1 일 함수 구조물(102)(제 1 일 함수 층(102A), 제 2 일 함수 층(102B) 및 제 3 일 함수 층(102C)을 포함), 접착 층(104) 및 충전 재료(106)의 조합은 p형 영역(50P)에서 게이트 전극(105)을 형성한다.
접착 층(104)은 제 1 일 함수 구조물(102) 위에 등각으로 성막될 수 있다. 접착 층(104)은 CVD, ALD, PECVD, PVD 등에 의해 성막될 수 있는 티타늄 질화물, 탄탈륨 질화물 등과 같은 도전성 재료로 형성될 수 있다. 접착 층(104)은 글루(glue) 층으로 지칭될 수 있고, 후속 성막되는 충전 재료(106)와 제 1 일 함수 구조물(102) 사이의 접착을 개선하기 위해 사용될 수 있다. 접착 층(104)은 선택적일 수 있고 일부 실시형태에서 생략될 수 있다. 접착 층(104)은 약 1 nm 내지 약 15 nm 범위의 두께로 성막될 수 있다. 접착 층(104)은 제 3 일 함수 층(102C)이 성막되는 것과 동일한 성막 챔버에서 성막 챔버의 진공 브레이크 없이 제 3 일 함수 층(102C) 위에 성막될 수 있다.
충전 재료(106)는 접착 층(104) 위에 성막된다. 일부 실시형태에서, 충전 재료(106)는 텅스텐(W), 알루미늄(Al), 코발트(Co), 루테늄(Ru), 이들의 조합 등과 같은 도전성 재료로 형성될 수 있다. 충전 재료(106)는 CVD, ALD, PECVD, PVD 등에 의해 성막될 수 있다. 충전 재료(106)는 제 2 리 세스(98)의 잔여 부분, 예를 들어 게이트 유전체(100), 제 1 일 함수 구조물(102) 및 접착 층(104)에 의해 채워지지 않은 제 2 리세스(98)의 부분을 채운다. 도 19c 및 19d에 도시된 바와 같이, 충전 재료(106)가 성막된 후에, 게이트 유전체(100), 제 1 일 함수 구조물(102), 접착 층(104) 및 충전 재료(106)에 대해 평탄화 프로세스가 수행되어 게이트 전극(105)의 상면이 제 1 ILD(96), CESL(94), 제 1 스페이서(81) 및 제 2 스페이서(83)의 상면과 같은 높이가 되도록 할 수 있다. 평탄화 프로세스는 화학적 기계적 연마(CMP), 에치백 프로세스, 이들의 조합 등일 수 있다.
도 20a 내지 20d에서, 제 2 일 함수 구조물(107), 접착 층(104) 및 충전 재료(106)는 n형 영역(50N)에 형성된다. p형 영역(50P)은 마스킹되고 제 2 일 함수 구조물(107)은 n형 영역(50N)에 성막된다. 제 2 일 함수 구조물(107), 접착 층(104) 및 충전 재료(106)의 조합은 n형 영역(50N)에서 게이트 전극(105)을 형성한다.
제 2 일 함수 구조물(107)은 게이트 유전체(100) 위에 등각으로 성막될 수 있다. 일부 실시형태에서, 제 2 일 함수 구조물(107)은 n형 일 함수 금속을 포함할 수 있다. 제 2 일 함수 구조물(107)은 티타늄 알루미늄(TiAl), 티타늄 알루미늄 카바이드(TiAlC), 탄탈륨 알루미늄(TaAl), 탄탈륨 카바이드(TaC), 이들의 조합 등과 같은 도전성 재료로 형성될 수 있으며, 이는 CVD, ALD, PECVD, PVD 등에 의해 성막될 수 있다. 제 2 일 함수 구조물(107)은 약 0.5 nm 내지 약 2.5 nm 범위의 두께로 성막될 수 있다.
n형 영역(50N)의 접착 층(104)은 p형 영역(50P)의 접착 층(104)과 동일하거나 유사한 재료를 포함할 수 있으며, p형 영역(50P)의 접착 층(104)과 동일하거나 유사한 프로세스에 의해 성막될 수 있다. n형 영역(50N)의 충전 재료(106)는 p형 영역(50P)의 충전 재료(106)와 동일하거나 유사한 재료를 포함할 수 있으며, p형 영역(50P)의 충전 재료(106)와 동일하거나 유사한 프로세스에 의해 성막될 수 있다. 일부 실시형태에서, n형 영역(50N) 및 p형 영역(50P)의 접착 층(104) 및/또는 충전 재료(106)는 동시에 성막될 수 있지만; 그러나, 접착 층(104) 및 충전 재료(106)는 n형 영역(50N) 및 p형 영역(50P)에서 개별적으로 성막될 수 있고 임의의 순서로 성막될 수 있다. 도 20c 및 도 20d에 도시된 바와 같이, 충전 재료(106)가 성막된 후, 평탄화 프로세스가 게이트 유전체(100), 제 2 일 함수 구조물(107), 접착 층(104) 및 충전 재료(106)에 대해 수행되어, 게이트 전극(105)의 상면이 제 1 ILD(96), CESL(94), 제 1 스페이서(81) 및 제 2 스페이서(83)의 상면과 같은 높이가 되도록 할 수 있다. 평탄화 프로세스는 화학적 기계적 연마(CMP), 에치백 프로세스, 이들의 조합 등일 수 있다.
도 21a 및 도 21b에서, 제 2 ILD(110)는 제 1 ILD(96) 위에 성막된다. 일부 실시형태에서, 제 2 ILD(110)는 FCVD에 의해 형성된 유동성 막이다. 일부 실시형태에서, 제 2 ILD(110)는 PSG, BSG, BPSG, USG 등과 같은 유전체 재료로 형성되고, CVD, PECVD 등과 같은 임의의 적절한 방법에 의해 성막될 수 있다. 일부 실시형태에서, 제 2 ILD(110)의 형성 전에, 게이트 스택(게이트 유전체(100) 및 대응하는 상부 게이트 전극(105)을 포함함)이 리세스되어, 리세스가 게이트 스택 바로 위에 그리고 제 1 스페이서(81)의 대향하는 부분들 사이에 형성되게 한다. 실리콘 질화물, 실리콘 산질화물 등과 같은 하나 이상의 유전체 층을 포함하는 게이트 마스크(108)가 리세스에 채워지고, 이어서 평탄화 프로세스가 제 1 ILD(96) 위에 연장되는 유전체 재료의 초과 부분을 제거한다. 후속 형성된 게이트 콘택(예를 들어, 도 22a 및 도 22b와 관련하여 이하 논의되는 게이트 콘택(114))이 게이트 마스크(108)를 관통하여 리세스된 게이트 전극(105)의 상면과 접촉한다.
도 22a 및 22b에서, 게이트 콘택(114) 및 소스/드레인 콘택(112)은 제 2 ILD(110) 및 제 1 ILD(96)를 통해 형성된다. 소스/드레인 콘택(112)를 위한 개구부는 제 1 ILD(96) 및 제 2 ILD를 통해 형성되고, 게이트 콘택(114)를 위한 개구부는 제 2 ILD(110) 및 게이트 마스크(108)를 통해 형성된다. 개구부는 조건에 맞는 포토 리소그래피 및 에칭 기술을 사용하여 형성될 수 있다. 확산 배리어 층, 접착 층 등과 같은 라이너 및 도전성 재료가 개구부에 형성된다. 라이너는 티타늄, 티타늄 질화물, 탄탈륨, 탄탈륨 질화물 등을 포함할 수 있다. 도전성 재료는 구리, 구리 합금, 은, 금, 텅스텐, 코발트, 알루미늄, 니켈 등일 수 있다. 제 2 ILD(110)의 표면으로부터 과잉 재료를 제거하기 위해 CMP와 같은 평탄화 프로세스가 수행될 수 있다. 잔여 라이너 및 도전성 재료는 개구부에서 소스/드레인 콘택(112) 및 게이트 콘택(114)을 형성한다. 어닐 프로세스가 수행되어 에피택셜 소스/드레인 영역(92)과 소스/드레인 콘택(112) 사이의 인터페이스에서 실리사이드를 형성할 수 있다. 소스/드레인 콘택(112)은 에피택셜 소스/드레인 영역(92)에 물리적으로 그리고 전기적으로 커플링되고, 게이트 콘택(114)은 게이트 전극(105)에 물리적으로 그리고 전기적으로 커플링된다. 소스/드레인 콘택(112) 및 게이트 콘택(114)은 상이한 프로세스로 형성될 수 있거나, 동일한 프로세스로 형성될 수 있다. 동일한 단면으로 형성되는 것으로 도시되었지만, 소스/드레인 콘택(112) 및 게이트 콘택(114) 각각은 콘택의 단락을 회피할 수 있는 상이한 단면으로 형성될 수 있음을 이해해야 한다.
실시형태는 이점을 달성할 수 있다. 예를 들어, 성막 단계와 후속하는 산소 노출 단계를 포함하는 반복적인 프로세스에 의해 p형 일 함수 구조물을 형성하는 것은, p형 일 함수 구조물에서, 그리고 p형 일 함수 구조물과 하부 게이트 유전체 층 사이의 계면에서 산소 농도를 증가시킨다. 이는 p형 영역에서 유효 일 함수를 증가시키고, 플랫 밴드 전압(VFB)을 증가시키고, 완성된 디바이스에서 문턱 전압(Vt)을 감소시킨다. 이는 디바이스 속도를 증가시키고 완성된 디바이스의 디바이스 성능을 향상시킨다.
일 실시형태에 따르면, 디바이스는 제 1 채널 영역; 제 2 채널 영역; 및 제 1 채널 영역 및 상기 제 2 채널 영역 주변의 게이트 구조물을 포함하고, 게이트 구조물은 게이트 유전체; 게이트 유전체 상의 제 1 p형 일 함수 금속 - 제 1 p형 일 함수 금속은 산소를 포함하고, 제 1 p형 일 함수 금속의 제 1 부분은 제 1 채널 영역을 둘러싸고, 제 1 p형 일 함수 금속의 제 2 부분은 제 1 p형 일 함수 금속의 제 1 부분으로부터 분리되고 제 2 채널 영역을 둘러쌈 - ; 제 1 p형 일 함수 금속 상의 제 2 p형 일 함수 금속 - 제 2 p형 일 함수 금속은 제 1 p형 일 함수 금속보다 낮은 산소 농도가 가지고, 제 2 p형 일 함수 금속의 제 3 부분은 제 1 채널 영역을 둘러싸고, 제 2 p형 일 함수 금속의 제 4 부분은 제 3 부분과 연속하고 제 2 채널 영역을 둘러쌈 - ; 및 제 2 p형 일 함수 금속 상의 충전 층을 포함한다. 일 실시형태에서, 제 1 p형 일 함수 금속은 티타늄 질화물을 더 포함한다. 일 실시형태에서, 제 1 p형 일 함수 금속의 산소 농도는 50 at.% 내지 60 at.%이다. 일 실시형태에서, 게이트 유전체는 하프늄 산화물을 포함하고, 제 1 p형 일 함수 금속은 티타늄 질화물을 더 포함하고, 게이트 유전체와 제 1 p형 일 함수 금속 사이의 계면에서의 산소 농도는 50 at.% 내지 60 at.%이다. 일 실시형태에서, 제 1 p형 일 함수 금속은 게이트 유전체로부터의 거리가 증가함에 따라 감소하는 구배 산소 농도를 갖는다. 일 실시형태에서, 디바이스는 제 1 p형 일 함수 금속과 제 2 p형 일 함수 금속 사이에 제 3 p형 일 함수 금속을 더 포함하고, 제 3 p형 일 함수 금속은 게이트 유전체로부터의 거리가 증가함에 따라 감소하는 구배 산소 농도를 가지고, 제 1 p형 일 함수 금속, 제 2 p형 일 함수 금속 및 제 3 p형 일 함수 금속은 각각 전이 금속 질화물을 포함한다.
다른 실시형태에 따르면, 디바이스는 채널 영역을 포함하고; 채널 영역 상의 계면 층; 계면 층 상의 하이-k 게이트 유전체 층; 하이-k 게이트 유전체 층 상의 제 1 일 함수 구조물 - 제 1 일 함수 구조물은 복수의 제 1 일 함수 층을 포함하고, 제 1 일 함수 층 각각은 제 1 p형 일 함수 층 재료 및 산소를 포함하고, 제 1 일 함수 구조물의 산소 농도는 하이-k 게이트 유전체 층으로부터의 거리가 증가함에 따라 감소함 - ; 제 1 일 함수 구조물 상의 접착 층; 및 접착 층상의 충전 층을 포함한다. 일 실시형태에서, 하이-k 게이트 유전체 층과 제 1 일 함수 구조물 사이의 계면에서의 산소 농도는 50 at.% 내지 60 at.%이다. 일 실시형태에서, 하이-k 게이트 유전체 층은 하프늄 산화물을 포함한다. 일 실시형태에서, 제 1 p형 일 함수 재료 및 접착 층은 각각 티타늄 질화물을 포함한다. 일 실시형태에서, 접착 층은 산소를 포함하지 않는다.
또 다른 실시형태에 따르면, 방법은 반도체 기판 위의 채널 영역 상에 게이트 유전체 층을 성막하는 단계; 게이트 유전체 층 상에 제 1 p형 일 함수 금속을 성막하는 단계; 제 1 p형 일 함수 금속에 대해 산소 처리를 수행하는 단계; 및 산소 처리를 수행한 후에, 제 1 p형 일 함수 금속 상에 제 2 p형 일 함수 금속을 성막하는 단계를 포함한다. 일 실시형태에서, 산소 처리를 수행하는 단계는 제 1 p형 일 함수 금속을 주변 환경에 노출시키는 단계를 포함한다. 일 실시형태에서, 제 1 p형 일 함수 금속은 2 시간 내지 8 시간의 지속시간 동안 주변 환경에 노출된다. 일 실시형태에서, 산소 처리를 수행하는 단계는 제 1 p형 일 함수 금속을 오존 함유 환경에 노출시키는 단계를 포함한다. 일 실시형태에서, 제 1 p형 일 함수 금속은 10 초 내지 300 초의 지속시간 동안 오존 함유 환경에 노출된다. 일 실시형태에서, 제 1 p형 일 함수 금속에 대해 산소 처리를 수행하는 것은, 산소가 제 1 p형 일 함수 금속을 통해 제 1 p형 일 함수 금속과 게이트 유전체 층 사이의 계면으로 확산되게 한다. 일 실시형태에서, 제 1 p형 일 함수 금속에 대해 산소 처리를 수행하는 단계는, 제 1 p형 일 함수 금속을 성막하는데 사용되는 성막 챔버로부터 반도체 기판을 제거하는 단계를 포함한다. 일 실시형태에서, 제 1 p형 일 함수 금속은 200 ℃ 내지 500 ℃의 온도 및 0.5 Torr 내지 40 Torr의 압력에서 성막된다. 일 실시형태에서, 방법은 제 2 p형 일 함수 금속 위에 접착 층을 성막하는 단계 - 제 2 p형 일 함수 금속 및 접착 층은 성막 챔버에서 성막되고, 제 2 p형 일 함수 금속을 성막하는 단계와 접착 층을 성막하는 단계 사이에 성막 챔버에서 진공이 유지됨 - ; 및 접착 층 위에 도전성 충전 재료를 성막하는 단계를 포함한다.
이상은 당업자가 본 개시내용의 양태를 더 잘 이해할 수 있도록 여러 실시형태의 특징을 개관한 것이다. 당업자라면 동일한 목적을 달성하기 위한 다른 프로세스 및 구조물을 설계 또는 변형하고/하거나 본 명세서에 소개하는 실시형태들의 동일한 효과를 달성하기 위한 기본으로서 본 개시내용을 용이하게 이용할 수 있다고 생각할 것이다. 또한 당업자라면 그러한 등가의 구조물이 본 개시내용의 사상 및 범주에서 벗어나지 않는다는 것과, 본 개시내용의 사상 및 범주에서 일탈하는 일없이 다양한 변화, 대체 및 변형이 이루어질 수 있다는 것을 인식할 것이다.
실시예
1. 디바이스에 있어서,
제 1 채널 영역;
제 2 채널 영역; 및
상기 제 1 채널 영역 및 상기 제 2 채널 영역 주변의 게이트 구조물
을 포함하고,
상기 게이트 구조물은:
게이트 유전체;
상기 게이트 유전체 상의 제 1 p형 일 함수 금속 - 상기 제 1 p형 일 함수 금속은 산소를 포함하고, 상기 제 1 p형 일 함수 금속의 제 1 부분은 상기 제 1 채널 영역을 둘러싸고, 상기 제 1 p형 일 함수 금속의 제 2 부분은 상기 제 1 p형 일 함수 금속의 제 1 부분으로부터 분리되고 상기 제 2 채널 영역을 둘러쌈 - ;
상기 제 1 p형 일 함수 금속 상의 제 2 p형 일 함수 금속, 상기 제 2 p형 일 함수 금속은 상기 제 1 p형 일 함수 금속보다 낮은 산소 농도를 가지고, 상기 제 2 p형 일 함수 금속의 제 3 부분은 상기 제 1 채널 영역을 둘러싸고, 상기 제 2 p형 일 함수 금속의 제 4 부분은 상기 제 3 부분과 연속하고 상기 제 2 채널 영역을 둘러쌈 - ; 및
상기 제 2 p형 일 함수 금속 상의 충전 층을 포함하는 것인, 디바이스.
2. 제 1 항에 있어서, 상기 제 1 p형 일 함수 금속은 티타늄 질화물을 더 포함하는 것인, 디바이스.
3. 제 1 항에 있어서, 상기 제 1 p형 일 함수 금속의 산소 농도는 50 at.% 내지 60 at.%인 것인, 디바이스.
4. 제 1 항에 있어서, 상기 게이트 유전체는 하프늄 산화물을 포함하고, 상기 제 1 p형 일 함수 금속은 티타늄 질화물을 더 포함하고, 상기 게이트 유전체와 상기 제 1 p형 일 함수 금속 사이의 계면에서의 산소 농도는 50 at.% 내지 60 at.%인 것인, 디바이스.
5. 제 1 항에 있어서, 상기 제 1 p형 일 함수 금속은, 상기 게이트 유전체로부터의 거리가 증가함에 따라 감소하는 구배 산소 농도를 가지는 것인, 디바이스.
6. 제 5 항에 있어서,
상기 제 1 p형 일 함수 금속과 상기 제 2 p형 일 함수 금속 사이에 제 3 p형 일 함수 금속
을 더 포함하고, 상기 제 3 p형 일 함수 금속은, 상기 게이트 유전체로부터의 거리가 증가함에 따라 감소하는 구배 산소 농도를 가지고, 상기 제 1 p형 일 함수 금속, 상기 제 2 p형 일 함수 금속 및 상기 제 3 p형 일 함수 금속은 각각 전이 금속 질화물을 포함하는 것인, 디바이스.
7. 디바이스에 있어서,
채널 영역;
상기 채널 영역 상의 계면 층;
상기 계면 층 상의 하이-k 게이트 유전체 층;
상기 하이-k 게이트 유전체 층 상의 제 1 일 함수 구조물 - 상기 제 1 일 함수 구조물은 복수의 제 1 일 함수 층을 포함하고, 상기 제 1 일 함수 층 각각은 제 1 p형 일 함수 재료 및 산소를 포함하고, 상기 제 1 일 함수 구조물에서의 산소의 농도는 상기 하이-k 게이트 유전체 층으로부터의 거리가 증가함에 따라 감소함 - ;
상기 제 1 일 함수 구조물 상의 접착 층; 및
상기 접착 층 상의 충전 층
을 포함하는, 디바이스.
8. 제 7 항에 있어서, 상기 하이-k 게이트 유전체 층과 상기 제 1 일 함수 구조물 사이의 계면에서의 산소 농도는 50 at.% 내지 60 at.%인 것인, 디바이스.
9. 제 7 항에 있어서, 상기 하이-k 게이트 유전체 층은 하프늄 산화물을 포함하는 것인, 디바이스.
10. 제 7 항에 있어서, 상기 제 1 p형 일 함수 재료 및 상기 접착 층은 각각 티타늄 질화물을 포함하는 것인, 디바이스.
11. 제 10 항에 있어서, 상기 접착 층은 산소를 포함하지 않는 것인, 디바이스.
12. 방법에 있어서,
반도체 기판 위의 채널 영역 상에 게이트 유전체 층을 성막하는 단계;
상기 게이트 유전체 층 상에 제 1 p형 일 함수 금속을 성막하는 단계;
상기 제 1 p형 일 함수 금속에 대해 산소 처리를 수행하는 단계; 및
상기 산소 처리를 수행한 후에, 상기 제 1 p형 일 함수 금속 상에 제 2 p형 일 함수 금속을 성막하는 단계
를 포함하는, 방법.
13. 제 12 항에 있어서, 상기 산소 처리를 수행하는 단계는, 상기 제 1 p형 일 함수 금속을 주변 환경에 노출시키는 단계를 포함하는 것인, 방법.
14. 제 13 항에 있어서, 상기 제 1 p형 일 함수 금속은 2 시간 내지 8 시간의 지속시간 동안 주변 환경에 노출되는 것인, 방법.
15. 제 12 항에 있어서, 상기 산소 처리를 수행하는 단계는 상기 제 1 p형 일 함수 금속을 오존 함유 환경에 노출시키는 단계를 포함하는 것인, 방법.
16. 제 15 항에 있어서, 상기 제 1 p형 일 함수 금속은 10 초 내지 300 초의 지속시간 동안 오존 함유 환경에 노출되는 것인, 방법.
17. 제 12 항에 있어서, 상기 제 1 p형 일 함수 금속에 대해 산소 처리를 수행하는 단계는, 산소가 상기 제 1 p형 일 함수 금속을 통해 상기 제 1 p형 일 함수 금속과 상기 게이트 유전체 층 사이의 계면으로 확산되게 하는 것인, 방법.
18. 제 12 항에 있어서, 상기 제 1 p형 일 함수 금속에 대해 산소 처리를 수행하는 단계는, 상기 제 1 p형 일 함수 금속을 성막하는데 사용되는 성막 챔버로부터 상기 반도체 기판을 제거하는 단계를 포함하는 것인, 방법.
19. 제 12 항에 있어서, 상기 제 1 p형 일 함수 금속은 200 ℃ 내지 500 ℃의 온도 및 0.5 Torr 내지 40 Torr의 압력에서 성막되는 것인, 방법.
20. 제 12 항에 있어서,
상기 제 2 p형 일 함수 금속 위에 접착 층을 성막하는 단계 - 상기 제 2 p형 일 함수 금속 및 상기 접착 층은 성막 챔버에서 성막되고, 상기 제 2 p형 일 함수 금속을 성막하는 단계와 상기 접착 층을 성막하는 단계 사이에 상기 성막 챔버에서 진공이 유지됨 - ; 및
상기 접착 층 위에 도전성 충전 재료를 성막하는 단계
를 더 포함하는 것인, 방법.

Claims (10)

  1. 디바이스에 있어서,
    제 1 채널 영역;
    제 2 채널 영역; 및
    상기 제 1 채널 영역 및 상기 제 2 채널 영역 주변의 게이트 구조물
    을 포함하고,
    상기 게이트 구조물은:
    게이트 유전체;
    상기 게이트 유전체 상의 제 1 p형 일 함수 금속 - 상기 제 1 p형 일 함수 금속은 산소를 포함하고, 상기 제 1 p형 일 함수 금속의 제 1 부분은 상기 제 1 채널 영역을 둘러싸고, 상기 제 1 p형 일 함수 금속의 제 2 부분은 상기 제 1 p형 일 함수 금속의 제 1 부분으로부터 분리되고 상기 제 2 채널 영역을 둘러쌈 - ;
    상기 제 1 p형 일 함수 금속 상의 제 2 p형 일 함수 금속 - 상기 제 2 p형 일 함수 금속은 상기 제 1 p형 일 함수 금속보다 낮은 산소 농도를 가지고, 상기 제 2 p형 일 함수 금속의 제 3 부분은 상기 제 1 채널 영역을 둘러싸고, 상기 제 2 p형 일 함수 금속의 제 4 부분은 상기 제 3 부분과 연속하고 상기 제 2 채널 영역을 둘러쌈 - ; 및
    상기 제 2 p형 일 함수 금속 상의 충전 층을 포함하는 것인, 디바이스.
  2. 제 1 항에 있어서, 상기 제 1 p형 일 함수 금속은 티타늄 질화물을 더 포함하는 것인, 디바이스.
  3. 제 1 항에 있어서, 상기 제 1 p형 일 함수 금속의 산소 농도는 50 at.% 내지 60 at.%인 것인, 디바이스.
  4. 제 1 항에 있어서, 상기 게이트 유전체는 하프늄 산화물을 포함하고, 상기 제 1 p형 일 함수 금속은 티타늄 질화물을 더 포함하고, 상기 게이트 유전체와 상기 제 1 p형 일 함수 금속 사이의 계면에서의 산소 농도는 50 at.% 내지 60 at.%인 것인, 디바이스.
  5. 제 1 항에 있어서, 상기 제 1 p형 일 함수 금속은, 상기 게이트 유전체로부터의 거리가 증가함에 따라 감소하는 구배 산소 농도를 가지는 것인, 디바이스.
  6. 제 5 항에 있어서,
    상기 제 1 p형 일 함수 금속과 상기 제 2 p형 일 함수 금속 사이에 제 3 p형 일 함수 금속
    을 더 포함하고, 상기 제 3 p형 일 함수 금속은, 상기 게이트 유전체로부터의 거리가 증가함에 따라 감소하는 구배 산소 농도를 가지고, 상기 제 1 p형 일 함수 금속, 상기 제 2 p형 일 함수 금속 및 상기 제 3 p형 일 함수 금속은 각각 전이 금속 질화물을 포함하는 것인, 디바이스.
  7. 디바이스에 있어서,
    채널 영역;
    상기 채널 영역 상의 계면 층;
    상기 계면 층 상의 하이-k 게이트 유전체 층;
    상기 하이-k 게이트 유전체 층 상의 제 1 일 함수 구조물 - 상기 제 1 일 함수 구조물은 복수의 제 1 일 함수 층을 포함하고, 상기 제 1 일 함수 층 각각은 제 1 p형 일 함수 재료 및 산소를 포함하고, 상기 제 1 일 함수 구조물에서의 산소의 농도는 상기 하이-k 게이트 유전체 층으로부터의 거리가 증가함에 따라 감소함 - ;
    상기 제 1 일 함수 구조물 상의 접착 층; 및
    상기 접착 층 상의 충전 층
    을 포함하는, 디바이스.
  8. 방법에 있어서,
    반도체 기판 위의 채널 영역 상에 게이트 유전체 층을 성막하는 단계;
    상기 게이트 유전체 층 상에 제 1 p형 일 함수 금속을 성막하는 단계;
    상기 제 1 p형 일 함수 금속에 대해 산소 처리를 수행하는 단계; 및
    상기 산소 처리를 수행한 후에, 상기 제 1 p형 일 함수 금속 상에 제 2 p형 일 함수 금속을 성막하는 단계
    를 포함하는, 방법.
  9. 제 8 항에 있어서, 상기 제 1 p형 일 함수 금속에 대해 산소 처리를 수행하는 단계는, 산소가 상기 제 1 p형 일 함수 금속을 통해 상기 제 1 p형 일 함수 금속과 상기 게이트 유전체 층 사이의 계면으로 확산되게 하는 것인, 방법.
  10. 제 8 항에 있어서,
    상기 제 2 p형 일 함수 금속 위에 접착 층을 성막하는 단계 - 상기 제 2 p형 일 함수 금속 및 상기 접착 층은 성막 챔버에서 성막되고, 상기 제 2 p형 일 함수 금속을 성막하는 단계와 상기 접착 층을 성막하는 단계 사이에 상기 성막 챔버에서 진공이 유지됨 - ; 및
    상기 접착 층 위에 도전성 충전 재료를 성막하는 단계
    를 더 포함하는 것인, 방법.



KR1020210060152A 2021-01-21 2021-05-10 반도체 디바이스 및 방법 KR102516635B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US202163139983P 2021-01-21 2021-01-21
US63/139,983 2021-01-21
US17/198,650 US11411079B1 (en) 2021-01-21 2021-03-11 Semiconductor device and method
US17/198,650 2021-03-11

Publications (2)

Publication Number Publication Date
KR20220106008A KR20220106008A (ko) 2022-07-28
KR102516635B1 true KR102516635B1 (ko) 2023-03-30

Family

ID=81668800

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020210060152A KR102516635B1 (ko) 2021-01-21 2021-05-10 반도체 디바이스 및 방법

Country Status (5)

Country Link
US (2) US11411079B1 (ko)
KR (1) KR102516635B1 (ko)
CN (1) CN114551446A (ko)
DE (1) DE102021106455A1 (ko)
TW (1) TWI771022B (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11411079B1 (en) * 2021-01-21 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9236267B2 (en) 2012-02-09 2016-01-12 Taiwan Semiconductor Manufacturing Company, Ltd. Cut-mask patterning process for fin-like field effect transistor (FinFET) device
JP5960491B2 (ja) 2012-04-27 2016-08-02 キヤノンアネルバ株式会社 半導体装置およびその製造方法
US9006829B2 (en) 2012-08-24 2015-04-14 Taiwan Semiconductor Manufacturing Company, Ltd. Aligned gate-all-around structure
US9209247B2 (en) 2013-05-10 2015-12-08 Taiwan Semiconductor Manufacturing Company, Ltd. Self-aligned wrapped-around structure
US9136332B2 (en) 2013-12-10 2015-09-15 Taiwan Semiconductor Manufacturing Company Limited Method for forming a nanowire field effect transistor device having a replacement gate
US9136106B2 (en) 2013-12-19 2015-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. Method for integrated circuit patterning
US9608116B2 (en) 2014-06-27 2017-03-28 Taiwan Semiconductor Manufacturing Company, Ltd. FINFETs with wrap-around silicide and method forming the same
TWI632617B (zh) 2014-11-03 2018-08-11 聯華電子股份有限公司 半導體元件及其製作方法
US9412817B2 (en) 2014-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. Silicide regions in vertical gate all around (VGAA) devices and methods of forming same
US9536738B2 (en) 2015-02-13 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) devices and methods of manufacturing the same
US9425279B1 (en) * 2015-10-21 2016-08-23 International Business Machines Corporation Semiconductor device including high-K metal gate having reduced threshold voltage variation
US9502265B1 (en) 2015-11-04 2016-11-22 Taiwan Semiconductor Manufacturing Company, Ltd. Vertical gate all around (VGAA) transistors and methods of forming the same
US9520482B1 (en) 2015-11-13 2016-12-13 Taiwan Semiconductor Manufacturing Company, Ltd. Method of cutting metal gate
US10049940B1 (en) 2017-08-25 2018-08-14 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method for metal gates with roughened barrier layer
KR102379707B1 (ko) * 2017-09-13 2022-03-28 삼성전자주식회사 반도체 소자
US10504789B1 (en) 2018-05-30 2019-12-10 Taiwan Semiconductor Manufacturing Co., Ltd. Pre-deposition treatment for FET technology and devices formed thereby
US10643899B2 (en) * 2018-07-27 2020-05-05 International Business Machines Corporation Gate stack optimization for wide and narrow nanosheet transistor devices
US10510620B1 (en) * 2018-07-27 2019-12-17 GlobalFoundries, Inc. Work function metal patterning for N-P space between active nanostructures
US10872826B2 (en) 2018-10-31 2020-12-22 Taiwan Semiconductor Manufacturing Company, Ltd. Fin field-effect transistor device and method
KR102571567B1 (ko) 2018-11-02 2023-08-29 삼성전자주식회사 반도체 소자
US10943787B2 (en) 2019-02-27 2021-03-09 International Business Machines Corporation Confined work function material for gate-all around transistor devices
KR20200138462A (ko) 2019-05-29 2020-12-10 삼성전자주식회사 반도체 장치 및 그 제조 방법
US11411079B1 (en) * 2021-01-21 2022-08-09 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method

Also Published As

Publication number Publication date
TW202230524A (zh) 2022-08-01
US20220231124A1 (en) 2022-07-21
DE102021106455A1 (de) 2022-07-21
TWI771022B (zh) 2022-07-11
CN114551446A (zh) 2022-05-27
US20220320285A1 (en) 2022-10-06
US11923414B2 (en) 2024-03-05
US11411079B1 (en) 2022-08-09
KR20220106008A (ko) 2022-07-28

Similar Documents

Publication Publication Date Title
KR102556751B1 (ko) 반도체 디바이스 및 방법
CN113270488A (zh) 半导体装置的形成方法
US11923414B2 (en) Semiconductor device and method
US20220359654A1 (en) Methods of Forming Semiconductor Devices Including Gate Barrier Layers
KR102568605B1 (ko) 트랜지스터 게이트 구조물 및 이의 형성 방법
TWI768851B (zh) 半導體元件與其形成方法
KR102576498B1 (ko) 반도체 디바이스 및 방법
TW202101599A (zh) 半導體裝置之形成方法
TWI808733B (zh) 半導體裝置及其形成方法
TWI827221B (zh) 製造半導體裝置的方法和半導體裝置
TWI821724B (zh) 電晶體、電晶體中的閘極結構及閘極結構之形成方法
KR102541232B1 (ko) 반도체 디바이스 및 방법
TWI785661B (zh) 半導體裝置及其形成方法
KR102454025B1 (ko) 게이트 전극 퇴적 및 게이트 전극 퇴적에 의해 형성되는 구조체
US20230317859A1 (en) Transistor gate structures and methods of forming thereof
US20230008494A1 (en) Gate structures in transistor devices and methods of forming same
TW202322399A (zh) 半導體裝置及其製造方法
TW202312492A (zh) 半導體裝置、電晶體及形成半導體裝置的方法
KR20220109268A (ko) 트랜지스터 게이트 구조체들 및 그것들을 형성하는 방법들
CN114551578A (zh) 半导体装置和其形成方法

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant