KR20200138462A - 반도체 장치 및 그 제조 방법 - Google Patents

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이찬형
장진규
김락환
이동수
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Abstract

기판 상에 적층되는 반도체 패턴들을 포함하는 채널 패턴, 및 상기 채널 패턴을 가로지르며 연장되는 게이트 전극을 포함하는 반도체 장치를 제공하되, 상기 게이트 전극은 상기 반도체 패턴들 각각을 둘러싸는 유전막들, 상기 유전막들 각각을 둘러싸는 제 1 일함수 조절 패턴들, 및 상기 제 1 일함수 조절 패턴들 각각을 둘러싸는 제 2 일함수 조절 패턴들을 포함하고, 상기 제 1 일함수 조절 패턴들은 알루미늄(Al)을 포함하는 물질로 구성되고, 상기 제 1 일함수 조절 패턴들 각각은 그를 둘러싸는 상기 제 2 일함수 조절 패턴의 하나와 접할 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND A METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 장치 및 그의 제조 방법에 관한 것으로, 보다 상세하게는 게이트-올-어라운드형 트랜지스터를 포함하는 반도체 장치 및 그의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 소자들은 논리 데이터를 저장하는 반도체 기억 소자, 논리 데이터를 연산 처리하는 반도체 논리 소자, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 소자 등으로 구분될 수 있다. 전자 산업이 고도로 발전함에 따라, 반도체 소자의 특성들에 대한 요구가 점점 증가되고 있다. 예컨대, 반도체 소자에 대한 고 신뢰성, 고속화 및/또는 다기능화 등에 대하여 요구가 점점 증가되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 소자 내 구조들은 점점 복잡해지고 있으며, 또한, 반도체 소자는 점점 고집적화 되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 장치 및 그의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 활성 패턴을 형성하는 것, 상기 활성 패턴은 상기 기판 상에 교대로 그리고 반복적으로 적층되는 희생 패턴들 및 반도체 패턴들을 포함하고, 상기 기판 상에 상기 활성 패턴을 덮고, 상기 활성 패턴을 가로지르는 게이트 전극이 형성되는 게이트 영역을 정의하는 층간 절연막을 형성하는 것, 상기 희생 패턴들을 제거하는 것, 유전막, 제 1 일함수 조절 패턴 및 제 2 일함수 조절 패턴을 순차적으로 증착하는 것, 상기 유전막, 상기 제 1 일함수 조절 패턴 및 상기 제 2 일함수 조절 패턴은 상기 게이트 영역에서 노출되는 상기 활성 패턴들의 표면을 차례로 둘러싸고, 및 상기 게이트 영역 내에 도전 물질을 채우는 것을 포함할 수 있다. 상기 제 1 일함수 조절 패턴을 형성하는 것과 상기 제 2 일함수 조절 패턴을 형성하는 공정은 인-시츄(in-situ) 공정으로 수행될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 희생 패턴들 및 반도체 패턴들이 교대로 반복하여 적층되는 활성 패턴을 형성하는 것, 상기 활성 패턴을 가로지르는 희생 게이트 패턴을 형성하는 것, 상기 희생 게이트 패턴 양측에 게이트 스페이서들을 형성하는 것, 상기 게이트 스페이서들 사이의 상기 희생 패턴들의 각각, 및 상기 희생 게이트 패턴을 제거하여 빈 공간을 형성하는 것, 및 상기 빈 공간 내에 게이트 전극을 형성하는 것을 포함할 수 있다. 상기 게이트 전극을 형성하는 것은 상기 빈 공간 내에서 노출되는 상기 반도체 패턴들의 외주면 상에 유전막, 제 1 일함수 조절 패턴 및 제 2 일함수 조절 패턴을 순차적으로 증착하는 것을 포함할 수 있다. 상기 제 1 일함수 조절 패턴과 상기 제 2 일함수 조절 패턴은 서로 접할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 제 1 활성 패턴 및 제 2 활성 패턴을 형성하는 것, 상기 제 1 및 제 2 활성 패턴들 각각은 교대로 반복하여 적층된 희생 패턴들 및 반도체 패턴들을 포함하고, 상기 제 1 및 제 2 활성 패턴들을 가로지르는 희생 게이트 패턴, 및 상기 희생 게이트 패턴 양 측벽들 상에 게이트 스페이서들을 형성하는 것, 상기 게이트 스페이서들 사이의 상기 희생 패턴들, 및 상기 희생 게이트 패턴을 제거하여 빈 공간을 형성하는 것, 상기 빈 공간 내에서 상기 제 1 활성 패턴의 상기 반도체 패턴들을 둘러싸는 제 1 일함수 조절 패턴을 형성하는 것, 상기 빈 공간 내에서 상기 제 2 활성 패턴의 상기 반도체 패턴들을 둘러싸는 제 2 일함수 조절 패턴을 형성하는 것, 및 상기 빈 공간 내에서 상기 제 1 및 제 2 활성 패턴들의 상기 반도체 패턴들을 둘러싸는 제 3 일함수 조절 패턴을 형성하는 것을 포함할 수 있다. 상기 제 2 일함수 조절 패턴을 형성하는 것과 상기 제 3 일함수 조절 패턴을 형성하는 공정은 동일한 공정 챔버 내에서 연속적으로 수행될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 적층되는 반도체 패턴들을 포함하는 채널 패턴, 및 상기 채널 패턴을 가로지르며 연장되는 게이트 전극을 포함할 수 있다. 상기 게이트 전극은 상기 반도체 패턴들 각각을 둘러싸는 유전막들, 상기 유전막들 각각을 둘러싸는 제 1 일함수 조절 패턴들, 및 상기 제 1 일함수 조절 패턴들 각각을 둘러싸는 제 2 일함수 조절 패턴들을 포함할 수 있다. 상기 제 1 일함수 조절 패턴들은 알루미늄(Al)을 포함하는 물질로 구성될 수 있다. 상기 제 1 일함수 조절 패턴들 각각은 그를 둘러싸는 상기 제 2 일함수 조절 패턴의 하나와 접할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판 상에 서로 이격되어 배치되고, 적층되는 반도체 패턴들을 포함하는 제 1 활성 구조체 및 제 2 활성 구조체, 상기 제 1 활성 구조체를 가로지르는 제 1 게이트 전극, 및 상기 제 2 활성 구조체를 가로지르는 제 2 게이트 전극을 포함할 수 있다. 상기 제 1 게이트 전극은 상기 제 1 활성 구조체의 상기 반도체 패턴들을 둘러싸는 제 1 유전막, 상기 제 1 유전막을 둘러싸는 제 1 일함수 조절 패턴, 및 상기 제 1 일함수 조절 패턴을 둘러싸는 제 2 일함수 조절 패턴을 포함할 수 있다. 상기 제 2 게이트 전극은 상기 제 2 활성 구조체의 상기 반도체 패턴들을 둘러싸는 제 2 유전막, 상기 제 2 유전막을 둘러싸는 제 3 일함수 조절 패턴을 포함할 수 있다. 상기 제 1 일함수 조절 패턴들 내의 산소(O) 함유량은 0% 내지 30%일 수 있다. 상기 제 1 일함수 조절 패턴과 상기 제 2 일함수 조절 패턴은 서로 직접적으로 접할 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 제 1 일함수 조절막이 외부 산소와 접하지 않을 수 있으며, 제 1 일함수 조절막 상에 산화막과 같은 다른 물질층이 형성되지 않을 수 있다. 이에 따라, 제 1 일함수 조절막의 손실이 없어, 트랜지스터들의 문턱 전압의 조절이 용이할 수 있으며, 제 1 및 제 2 일함수 조절막들이 직접적으로 접하여, 반도체 장치의 전기적 특성이 저하되지 않을 수 있다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 1b는 도 1a의 A-A'선에 따른 단면도이다.
도 1c는 도 1a의 B-B'선에 따른 단면도이다.
도 2a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2b는 도 2a의 C-C'선에 따른 단면도이다.
도 2c는 도 2a의 D-D'선에 따른 단면도이다.
도 3a 내지 도 11a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다.
도 3b 내지 도 11b는 각각 도 3a 내지 도 11a의 A-A'선에 따른 단면도들이다.
도 3c 내지 도 11c는 각각 도 3a 내지 도 11a의 B-B'선에 따른 단면도들이다.
도면들 참조하여 본 발명의 개념에 따른 반도체 장치를 설명한다.
도 1a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 1b는 도 1a의 A-A'선에 따른 단면도이다. 도 1c는 도 1a의 B-B'선에 따른 단면도이다.
도 1a 내지 도 1c를 참조하여, 제 1 영역(RG1) 및 제 2 영역(RG2)을 포함하는 기판(100)이 제공될 수 있다. 기판(100)은 반도체 기판일 수 있다. 예를 들어, 기판(100)은 실리콘(Si) 기판 또는 게르마늄(Ge) 기판일 수 있다. 이와는 다르게, 기판(100)은 SOI(Silicon On Insulator) 기판일 수 있다. 기판(100)의 제 1 영역(RG1) 및 제 2 영역(RG2)은 제 1 방향(D1)으로 나란히 배치될 수 있다. 기판(100)의 제 1 영역(RG1) 및 제 2 영역(RG2)은 각각 제 1 트랜지스터들(TR1) 및 제 2 트랜지스터들(TR2)이 제공되는 영역으로 정의될 수 있다.
이하에서, 제 1 방향(D1) 및 제 2 방향(D2)은 기판(100)의 상면과 평행하고, 서로 수직한 방향으로 정의되고, 제 3 방향(D3)은 기판(100)의 상면과 수직한 방향으로 정의된다.
실시예들에 따르면, 기판(100)의 제 1 및 제 2 영역들(RG1, RG2)은, 데이터를 저장하기 위한 복수의 메모리 셀들이 형성되는 메모리 셀 영역일 수 있다. 예를 들어, 기판(100)의 메모리 셀 영역 상에, 복수의 에스램(SRAM) 셀들을 구성하는 메모리 셀 트랜지스터들이 배치될 수 있다. 제 1 및 제 2 트랜지스터들(RT1, TR2)은 상기 메모리 셀 트랜지스터들의 일부일 수 있다.
다른 실시예들에 따르면, 기판(100)의 제 1 및 제 2 영역들(RG1, RG2)은, 반도체 소자의 로직 회로를 구성하는 로직 트랜지스터들이 배치되는 로직 셀 영역일 수 있다. 예를 들어, 기판(100)의 로직 셀 영역 상에 로직 트랜지스터들이 배치될 수 있다. 제1 및 제 2 트랜지스터들(TR1, RT2)은 상기 로직 트랜지스터들의 일부일 수 있다. 그러나, 본 발명의 실시예들이 이에 제한되는 것은 아니다.
제 1 및 제 2 영역들(RG1, RG2) 상의 제 1 및 제 2 트랜지스터들(TR1, TR2)의 도전형은 서로 동일할 수 있다. 예를 들어, 제 1 및 제 2 영역들(RG1, RG2) 상의 제 1 및 제 2 트랜지스터들(TR1, TR2)은 NMOSFET일 수 있다. 또는, 제 1 및 제 2 영역들(RG1, RG2) 상의 제 1 및 제 2 트랜지스터들(TR1, TR2)은 PMOSFET일 수 있다. 이와는 다르게, 제 1 및 제 2 트랜지스터들(TR1, TR2)의 도전형은 서로 다를 수 있다. 예를 들어, 제 1 영역들(RG1) 상의 제 1 트랜지스터들(TR1)은 NMOSFET이고, 제 2 영역들(RG2) 상의 제 2 트랜지스터들(TR2)은 PMOSFET일 수 있다.
기판(100) 상에 기저 활성 패턴(base active pattern, 102)이 제공될 수 있다. 기저 활성 패턴(102)은 기판(100)으로부터 제 3 방향(D3)으로 돌출될 수 있다. 기저 활성 패턴(102)은 제 1 방향(D1)으로 연장될 수 있다. 기저 활성 패턴(102)은, 도 1a 및 도 1c에 도시된 바와 같이, 복수로 제공될 수 있고, 복수의 기저 활성 패턴들(102)은 제 2 방향(D2)으로 배열될 수 있다.
기저 활성 패턴들(102) 각각의 양측으로 소자 분리막(ST)이 기판(100) 상에 제공될 수 있다. 소자 분리막(ST)은 제 1 방향(D1)으로 연장될 수 있다. 소자 분리막(ST)은 기저 활성 패턴들(102) 사이의 공간을 채울 수 있다. 소자 분리막(ST)은 기저 활성 패턴들(102)의 상부 측벽들을 노출할 수 있다. 예를 들어, 소자 분리막(ST)의 상면은 기저 활성 패턴들(102)의 상면보다 낮은 레벨에 있을 수 있다. 소자 분리막(ST)은 산화물, 질화물 또는 산질화물을 포함할 수 있다.
기저 활성 패턴들(102) 상에 활성 구조체들(AS)이 제공될 수 있다. 활성 구조체들(AS)은 평면적 관점에서, 기저 활성 패턴들(102)과 중첩하도록 제공될 수 있다. 활성 구조체들(AS)은 제 1 방향(D1)을 따라 연장되는 라인 형태를 가질 수 있다. 예를 들어, 활성 구조체들(AS)은 기저 활성 패턴들(102)의 상면을 따라 제 1 방향(D1)으로 연장될 수 있다.
각각의 활성 구조체들(AS)은, 채널 패턴(CH) 및 소스/드레인 패턴들(SD)을 포함할 수 있다. 채널 패턴(CH)은 한 쌍의 소스/드레인 패턴들(SD) 사이에 개재될 수 있다. 채널 패턴(CH) 및 소스/드레인 패턴들(SD)은 기저 활성 패턴(102)의 상면을 따라 제 1 방향(D1)으로 배열될 수 있다. 제 1 영역(RG1)의 채널 패턴(CH)은 수직적으로 적층된 복수의 제 1 반도체 패턴들(NS1)을 포함할 수 있다. 제 2 영역(RG2)의 채널 패턴(CH)은 수직적으로 적층된 복수의 제 2 반도체 패턴들(NS2)을 포함할 수 있다.
제 1 반도체 패턴들(NS1)은 제 3 방향(D3)으로 서로 이격될 수 있다. 제 1 반도체 패턴들(NS1) 중 최하단의 제 1 반도체 패턴(NS1)은 제 3 방향(D3)으로 기저 활성 패턴(102)으로부터 이격될 수 있다. 제 1 반도체 패턴들(NS1)이 제 3 방향(D3)으로 이격된 거리는 1nm 내지 15nm일 수 있다. 각각의 소스/드레인 패턴들(SD)은 제 1 반도체 패턴들(NS1)의 측벽들과 직접 접촉할 수 있다. 즉, 제 1 반도체 패턴들(NS1)은, 인접하는 한 쌍의 소스/드레인 패턴들(SD)을 서로 연결할 수 있다. 도 1b 및 1c에서 제 1 영역(RG1)의 채널 패턴(CH)의 제 1 반도체 패턴들(NS1)이 3개인 것을 도시하였으나, 본 발명에서 이들의 개수는 특별히 제한되지 않는다. 제 1 반도체 패턴들(NS1)은 서로 동일한 두께를 갖거나, 또는 서로 다른 두께를 가질 수 있다. 제 1 반도체 패턴들(NS1)은 실리콘(Si), 실리콘 게르마늄(SiGe) 또는 게르마늄(Ge) 중 적어도 하나를 포함할 수 있다. 제 1 반도체 패턴들(NS1)은 필요에 따라 불순물이 도핑될 수 있다. 예를 들어, 제 1 트랜지스터들(TR1)이 NMOFET인 경우, 상기 불순물은 보론(B)일 수 있다. 제 1 트랜지스터들(TR1)이 PMOSFET인 경우, 상기 불순물은 인(P)일 수 있다.
제 2 반도체 패턴들(NS2)에 대한 구체적인 설명은, 상기한 제 1 반도체 패턴들(NS1)에 대한 설명과 동일할 수 있다. 제 1 및 제 2 트랜지스터들(TR1, TR2)이 서로 다른 도전형을 가질 경우, 제 2 반도체 패턴들(NS2)은 제 1 반도체 패턴들(NS1)과는 다른 불순물이 도핑될 수 있다.
동일한 레벨에 위치하는 제 1 및 제 2 반도체 패턴들(NS1, NS2)은 동일한 반도체층으로부터 형성된 것일 수 있다. 동일한 레벨에 위치하는 제 1 및 제 2 반도체 패턴들(NS1, NS2)은 서로 실질적으로 동일한 두께를 가질 수 있다. 동일한 레벨에 위치하는 제 1 및 제 2 반도체 패턴들(NS1, NS2)은 서로 실질적으로 동일한 반도체 물질을 포함할 수 있다.
소스/드레인 패턴들(SD)은 제 1 및 제 2 반도체 패턴들(NS1, NS2) 및 기저 활성 패턴들(102)을 시드로 이용하여 형성된 에피팩시얼(epitaxial) 패턴들일 수 있다. 예를 들어, 제 1 및 제 2 트랜지스터들(TR1, TR2)이 NMOSFET인 경우, 소스/드레인 패턴들(SD)은 채널 패턴(CH)에 인장성 스트레인을 제공하는 반도체 물질을 포함할 수 있다. 일 예로, 소스/드레인 패턴들(SD)은 채널 패턴(CH)의 반도체 원소의 격자 상수보다 작은 격자 상수를 갖는 반도체 원소를 포함할 수 있다. 이와는 다르게, 소스/드레인 패턴들(SD)은 채널 패턴(CH)의 반도체 원소와 동일한 반도체 원소를 포함할 수 있다. 또는, 제 1 및 제 2 트랜지스터들(TR1, TR2)이 PMOSFET인 경우, 소스/드레인 패턴들(SD)은 채널 패턴(CH)에 압축성 스트레인을 제공하는 물질을 포함할 수 있다. 일 예로, 소스/드레인 패턴들(SD)은 채널 패턴(CH)의 반도체 원소의 격자 상수보다 큰 격자 상수를 갖는 반도체 원소를 포함할 수 있다.
소스/드레인 패턴들(SD)은 불순물을 더 포함할 수 있다. 상기 불순물은 소스/드레인 패턴들(SD)을 포함하는 제 1 및 제 2 트랜지스터들(TR1, TR2)의 전기적 특성을 개선하기 위하여 채용될 수 있다. 제 1 및 제 2 트랜지스터들(TR1, TR2)이 NMOFET인 경우, 상기 불순물은 인(P)일 수 있다. 제 1 및 제 2 트랜지스터들(TR1, TR2)이 PMOSFET인 경우, 상기 불순물은 보론(B)일 수 있다.
활성 구조체들(AS) 상에 제 1 및 제 2 게이트 구조체들(GS1, GS2)이 제공될 수 있다. 제 1 및 제 2 게이트 구조체들(GS1, GS2)은 제 1 및 제 2 영역들(RG1, RG2)의 채널 패턴들(CH)을 각각 가로지르며, 제 2 방향(D2)으로 연장될 수 있다. 제 1 및 제 2 게이트 구조체들(GS1, GS2)은 제 1 방향(D1)으로 서로 이격될 수 있다. 평면적 관점에서, 제 1 영역(RG1)의 채널 패턴들(CH)은 제 1 게이트 구조체(GS1)와 중첩할 수 있고, 제 2 영역(RG2)의 채널 패턴들(CH)은 제 2 게이트 구조체(GS2)와 중첩할 수 있다. 소스/드레인 패턴들(SD)은 제 1 게이트 구조체(GS1)의 양측 및 제 2 게이트 구조체(GS2)의 양측에 제공될 수 있다.
제 1 및 제 2 게이트 구조체들(GS1, GS2)은 제 1 및 제 2 일함수 조절 패턴들(WF1, WF2)을 포함할 수 있다. 제 1 및 제 2 게이트 구조체들(GS1, GS2)은 게이트 전극들(GE)을 포함할 수 있다.
각각의 제 1 및 제 2 게이트 구조체들(GS1, GS2)은 제 1 부분(P1) 및 제 2 부분(P2)을 가질 수 있다. 제 1 부분(P1)은 서로 수직하게 인접하는 반도체 패턴들(NS1, NS2) 사이의 공간에 위치할 수 있다. 즉, 제 1 부분(P1)은 서로 수직하게 인접하는 반도체 패턴들(NS1, NS2) 사이에 개재되는 부분일 수 있다. 제 2 부분(P2)은 최상부의 반도체 패턴(NS1, NS2) 상의 공간에 위치할 수 있다. 상기 최상부의 반도체 패턴(NS1, NS2) 상의 공간은 후술할 한 쌍의 게이트 스페이서들(GSP) 및 최상부의 반도체 패턴(NS1, NS2)에 의해 둘러싸인 공간일 수 있다. 즉, 제 2 부분(P2)은 최상부의 반도체 패턴(NS1, NS2) 상에 위치하며, 한 쌍의 게이트 스페이서들(GSP) 사이에 개재된 부분일 수 있다.
제 1 부분(P1)에서, 제 1 일함수 조절 패턴들(WF1)은 각각 제 1 반도체 패턴들(NS1)의 표면을 덮을 수 있다. 예를 들어, 도 1c에 도시된 바와 같이, 제 1 일함수 조절 패턴들(WF1)은 제 1 반도체 패턴들(NS1)의 외주면을 둘러싸거나, 제 2 반도체 패턴들(NS2)의 외주면을 둘러쌀 수 있다. 여기서 반도체 패턴들(NS1, NS2)의 외주면이라하면, 제 2 방향(D2)으로 노출되는 반도체 패턴들(SN1, NS2)의 측면들 및 제 3 방향(D3)으로 노출되는 반도체 패턴들(NS1, NS2)의 상면 및 하면을 말한다. 즉, 각각의 제 1 및 제 2 트랜지스터들(TR1, TR2)은 게이트-올-어라운드(gate-all-around)형 전계 효과 트랜지스터일 수 있다. 제 1 일함수 조절 패턴(WF1)은 상대적으로 일함수가 낮은 금속 화합물을 포함할 수 있다. 일 예로, 제 1 일함수 조절 패턴(WF1)은 알루미늄(Al)이 도핑(또는 함유된) 금속 화합물일 수 있다. 바람직하게는, 제 1 일함수 조절 패턴(WF1)은 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 질화물(TiAlN) 또는 탄탈 알루미늄 질화물(TaAlN)을 포함할 수 있다. 이때, 제 1 일함수 조절 패턴(WF1) 내의 산소(O) 함유량은 0% 내지 30%일 수 있다.
제 1 부분(P1)에서, 제 1 일함수 조절 패턴들(WF1)과 제 2 일함수 조절 패턴들(WF2)은 반도체 패턴들(NS1, NS2)의 표면 상에 순차적으로 적층될 수 있다. 예를 들어, 도 1c에 도시된 바와 같이, 제 1 일함수 조절 패턴들(WF1)은 반도체 패턴들(NS1, NS2)의 외주면을 둘러쌀 수 있고, 제 2 일함수 조절 패턴들(WF2)은 제 1 일함수 조절 패턴들(WF1)의 외주면들을 둘러쌀 수 있다. 제 2 일함수 조절 패턴들(WF2)은 제 1 일함수 조절 패턴들(WF1)과 직접적으로 접할 수 있다. 예를 들어, 서로 적층되는 제 1 일함수 조절 패턴(WF1)과 제 2 일함수 조절 패턴(WF2) 사이에 산화물층 또는 질화물층과 같은 물질층이 개재되지 않을 수 있다. 제 2 일함수 조절 패턴(WF2)은 상대적으로 일함수가 높은 금속 화합물을 포함할 수 있다. 일 예로, 제 2 일함수 조절 패턴(WF2)은 티타늄 질화물(TiN), 티타늄 산질화물(TiON) 또는 탄탈 질화물(TaN)을 포함할 수 있다. 다른 실시예들에 따르면, 제 2 일함수 조절 패턴(WF2)은 티타늄 산질화물(TiON)과 티타늄 질화물(TiN)의 다층 구조체를 포함할 수 있다. 제 2 일함수 조절 패턴(WF2)이 티타늄 산질화물(TiON)을 포함하는 경우, 제 2 일함수 조절 패턴(WF2) 내의 산소(O) 함유량은 30% 내지 60%일 수 있다.
제 1 및 제 2 게이트 구조체들(GS1, GS2)의 제 2 부분(P2)은 순차적으로 적층된 제 1 일함수 조절 패턴(WF1) 및 제 2 일함수 조절 패턴(WF2)으로 이루어질 수 있다.
게이트 전극들(GE)은 제 1 부분(P1)에서, 제 1 반도체 패턴들(NS1) 사이의 공간 및 제 2 반도체 패턴들(NS2) 사이의 공간을 채울 수 있다. 더하여, 게이트 전극들(GE)은 제 2 부분(P2)에서, 제 1 및 제 2 일함수 조절 패턴들(WF1, WF2) 상에 배치될 수 있다. 게이트 전극들(GE)은 제 1 및 제 2 일함수 조절 패턴들(WF1, WF2)에 비해 저항이 낮을 수 있다. 예를 들어, 게이트 전극들(GE)은 알루미늄(Al), 텅스텐(W), 티타늄(Ti) 또는 탄탈륨(Ta)과 같은 저저항 금속을 포함할 수 있다.
제 1 및 제 2 게이트 구조체들(GS1, GS2) 각각의 양 측벽들 상에 한 쌍의 게이트 스페이서들(GSP)이 배치될 수 있다. 게이트 스페이서들(GSP)은 제 1 및 제 2 게이트 구조체들(GS1, GS2)을 따라 제 2 방향(D2)으로 연장될 수 있다. 게이트 스페이서들(GSP)의 상면은 제 1 및 제 2 게이트 구조체들(GS1, GS2)의 상면들보다 높을 수 있다. 채널 패턴들(CH) 상(즉, 제 2 부분(P2))의 제 1 및 제 2 일함수 조절 패턴들(WF1, WF2)은 게이트 스페이서들(GSP)의 내측벽들을 따라 제 3 방향(D3)으로 연장될 수 있다. 게이트 스페이서들(GSP)은 실리콘 탄질화물(SiCN), 실리콘 탄소 산질화물(SiCON), 실리콘 질화물(SiN) 또는 이들의 다중 막(multi-layer)를 포함할 수 있다.
제 1 및 제 2 게이트 구조체들(GS1, GS2) 상에 게이트 캐핑 패턴들(CP)이 제공될 수 있다. 게이트 캐핑 패턴들(CP)은 제 1 및 제 2 게이트 구조체들(GS1, GS2)을 따라 제 2 방향(D2)으로 연장될 수 있다. 게이트 캐핑 패턴들(CP)의 상면들은 게이트 스페이서들(GSP)의 상면들과 공면을 이룰 수 있다. 게이트 캐핑 패턴들(CP)은 실리콘 산질화물(SiON), 실리콘 탄질화물(SiCN) 또는 실리콘 질화물(SiN)을 포함할 수 있다.
스페이서 패턴들(110)이 소스/드레인 패턴들(SD)의 각각과 제 1 및 제 2 게이트 구조체들(GS1, GS2) 사이에 제공될 수 있다. 스페이서 패턴들(110)은 제 1 및 제 2 게이트 구조체들(GS1, GS2) 각각의 일측에 제공될 수 있고, 제 3 방향(D3)을 따라 서로 이격될 수 있다. 즉, 스페이서 패턴들(110) 및 반도체 패턴들(NS1, NS2)은 제 3 방향(D3)을 따라 교대로 그리고 반복적으로 적층될 수 있다. 스페이서 패턴들(110)의 각각은 서로 인접하는 반도체 패턴들(NS1, NS2) 사이, 또는 최하층의 반도체 패턴(NS1, NS2)과 기저 활성 패턴(102) 사이에 제공될 수 있다. 소스/드레인 패턴들(SD)의 각각은 반도체 패턴들(NS1, NS2)과 접할 수 있고, 스페이서 패턴들(110)을 사이에 두고 제 1 및 제 2 게이트 구조체들(GS1, GS2)로부터 이격될 수 있다. 스페이서 패턴들(110)은 제 1 및 제 2 게이트 구조체들(GS1, GS2)을 소스/드레인 패턴들(SD)로부터 전기적으로 절연시킬 수 있다. 스페이서 패턴들(110)은 실리콘 질화물(SiN)을 포함할 수 있다.
제 1 및 제 2 반도체 패턴들(NS1, NS2)과 제 1 및 제 2 게이트 구조체들(GS1, GS2) 사이에 게이트 유전막들(GI)이 개재될 수 있다. 각각의 게이트 유전막들(GI)은 제 1 반도체 패턴들(NS1) 사이의 공간 및 제 2 반도체 패턴들(NS2) 사이의 공간을 부분적으로 컨포멀하게 채울 수 있다. 게이트 유전막들(GI)은 실리콘 산화막보다 유전상수가 높은 고유전율 물질을 포함할 수 있다. 일 예로, 상기 고유전율 물질은 하프늄 산화물(HfO), 하프늄 실리콘 산화물(HfSiO), 란탄 산화물(LAO), 지르코늄 산화물(ZrO), 지르코늄 실리콘 산화물(ZrSiO), 탄탈 산화물(TaO), 티타늄 산화물(TiO), 바륨 스트론튬 티타늄 산화물(BaSrTiO), 바륨 티타늄 산화물(BaTiO), 스트론튬 티타늄 산화물(SrTiO), 리튬 산화물(LiO), 알루미늄 산화물(Al2O3), 납 스칸듐 탄탈 산화물(PbScTaO), 및 납 아연 니오브산염(PbZnNbO) 중 적어도 하나를 포함할 수 있다.
여기서, 인접한 제 1 및 제 2 반도체 패턴들(NS1, NS2)을 둘러싸는 게이트 유전막들(GI) 사이의 간격은 10nm보다 작을 수 있다. 즉, 인접한 제 1 및 제 2 반도체 패턴들(NS1, NS2) 사이에서 제 1 및 제 2 일함수 조절 패턴들(WF1, WF2) 및 게이트 전극들(GE)이 채워지는 공간의 높이는 10nm보다 작을 수 있다.
제 1 및 제 2 트랜지스터들(TR1, TR2)에 있어서, 제 1 트랜지스터(TR1)의 문턱 전압은 제 2 트랜지스터(TR2)의 문턱 전압보다 낮을 수 있다. 예를 들어, 제 1 트랜지스터(TR1)의 제 1 일함수 조절 패턴(WF1)과 제 2 트랜지스터(TR2)의 제 1 일함수 조절 패턴(WF1)은 서로 다른 물질을 포함할 수 있다.
제 1 트랜지스터(TR1)의 제 1 일함수 조절 패턴(WF1)은 상대적으로 일함수가 낮은 금속 화합물을 포함할 수 있다. 일 예로, 제 1 트랜지스터(TR1)의 제 1 일함수 조절 패턴(WF1)은 알루미늄(Al)이 도핑(또는 함유된) 금속 화합물일 수 있다. 바람직하게는, 제 1 트랜지스터(TR1)의 제 1 일함수 조절 패턴(WF1)은 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 질화물(TiAlN) 또는 탄탈 알루미늄 질화물(TaAlN)을 포함할 수 있다. 제 1 트랜지스터(TR1)의 제 1 일함수 조절 패턴(WF1)에 있어서, 도펀트인 알루미늄(Al)의 도핑 농도를 조절하여 제 1 트랜지스터(TR1)의 제 1 일함수 조절 패턴(WF1)의 일함수를 조절할 수 있다.
제 2 트랜지스터(TR2)의 제 1 일함수 조절 패턴(WF1)은 제 1 트랜지스터(TR1)의 제 1 일함수 조절 패턴(WF1)에 비해 일함수가 높은 금속 화합물을 포함할 수 있다. 일 예로, 제 2 트랜지스터(TR2)의 제 1 일함수 조절 패턴(WF1)은 티타늄 질화물(TiN), 티타늄 산질화물(TiON) 또는 탄탈 질화물(TaN)을 포함할 수 있다. 제 2 트랜지스터(TR2)의 제 1 일함수 조절 패턴(WF1)은 불순물(일 예로, 알루미늄(Al) 등)을 실질적으로 함유하지 않을 수 있다.
실시예들에서, 제 1 트랜지스터(TR1)과 제 2 트랜지스터(TR2)는 다른 도전형의 트랜지스터일 수 있다. 예를 들어, 제 1 트랜지스터들(TR1)은 NMOSFET이고, 제 2 트랜지스터들(TR2)은 PMOSFET일 수 있다. 이때, 제 1 트랜지스터(TR1)의 제 1 일함수 조절 패턴(WF1)은 낮은 일함수의 물질(일 예로, 티타늄 알루미늄 탄화물(TiAlC) 등)을 포함하고, 제 2 트랜지스터(TR2)의 제 1 일함수 조절 패턴(WF1)은 높은 일함수의 물질(일 예로, 티타늄 산질화물(TiON) 또는 티타늄 산질화물(TiON)과 티타늄 질화물(TiN)의 다층 구조체 등)을 포함할 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 제 1 및 제 2 트랜지스터들(TR1, TR2)은 다른 문턱전압을 갖는 동일한 도전형의 트랜지스터로 구성될 수 있다.
본 발명에 따르면, 서로 적층되는 제 1 일함수 조절 패턴(WF1)과 제 2 일함수 조절 패턴(WF2) 사이에 산화물층 또는 질화물층과 같은 물질층이 개재되지 않을 수 있다. 제 1 일함수 조절 패턴(WF1)과 제 2 일함수 조절 패턴(WF2) 사이에 산화물 또는 질화물을 포함하는 물질층이 생성되는 경우, 제 1 일함수 조절 패턴(WF1)과 제 2 일함수 조절 패턴(WF2) 사이의 저항이 증가할 수 있다. 더하여, 제 1 일함수 조절 패턴(WF1)의 도펀트(즉, 알루미늄(Al))가 상기 물질층으로 확산되거나, 제 1 일함수 조절 패턴(WF1)의 도펀트가 산화되어 제 1 일함수 조절 패턴(WF1)의 일함수가 증가할 수 있다. 그러나, 본 발명에 따르면, 제 1 일함수 조절 패턴(WF1)과 제 2 일함수 조절 패턴(WF2) 사이에 다른 물질층이 형성되지 않을 수 있으며, 반도체 장치의 전기적 특성이 향상될 수 있다. 이에 대해서는, 반도체 장치의 제조 방법과 함께 상세히 설명하도록 한다.
제 1 반도체 패턴들(NS1) 사이의 공간 및 제 2 반도체 패턴들(NS2) 사이의 공간을 실질적으로 동일할 수 있다. 제 1 영역(RG1)에서의 제 1 일함수 조절 패턴들(WF1)의 두께, 및 제 2 영역(RG2)에서의 제 1 일함수 조절 패턴들(WF1)의 두께는 실질적으로 동일할 수 있다. 따라서, 제 1 트랜지스터(TR1) 및 제 2 트랜지스터(TR2) 각각의 제 1 일함수 조절 패턴들(WF1)의 물질을 다르게 하여, 제 1 및 제 2 트랜지스터들(TR1, TR2)의 문턱 전압을 다르게 할 수 있다. 이 경우, 제 1 영역(RG1) 상에 제공되는 제 1 일함수 조절 패턴들(WF1)과 제 2 영역(RG2) 상에 제공되는 제 1 일함수 조절 패턴들(WF1)은 서로 다른 일함수를 갖는 실질적으로 다른 구성의 일함수 조절 패턴들일 수 있다.
다른 실시예들에 따르면, 제 1 영역(RG1) 및 제 2 영역(RG2)에서 각각 제 1 일함수 조절 패턴들(WF1)의 두께를 다르게 하여, 제 1 및 제 2 트랜지스터들(TR1, TR2)의 문턱 전압을 다르게 할 수 있다. 도 2a는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2b는 도 2a의 C-C'선에 따른 단면도이고, 도 2c는 도 2a의 D-D'선에 따른 단면도이다. 도 2a 내지 도 2c에 도시된 바와 같이, 제 1 영역(RG1) 상에서의 제 1 일함수 조절 패턴들(WF1')의 두께는 제 2 영역(RG2) 상에서의 제 1 일함수 조절 패턴들(WF1')의 두께보다 두꺼울 수 있다. 이때, 제 1 영역(RG1)의 제 1 일함수 조절 패턴(WF1')의 두께가 충분히 두꺼운 경우, 제 1 일함수 조절 패턴(WF1')은 제 1 반도체 패턴들(NS1) 사이의 공간을 채울 수 있다. 이에 따라, 제 2 일함수 조절 패턴(WF2) 및 게이트 전극(GE)은 제 1 반도체 패턴들(NS1) 사이로 연장되지 않을 수 있으며, 제 1 영역(RG1) 상의 채널 패턴(CH) 및 제 1 일함수 조절 패턴(WF1')을 전체적으로 둘러쌀 수 있다. 제 1 영역(RG1) 및 제 2 영역(RG2) 상에서 제 1 일함수 조절 패턴들(WF1')은 동일한 물질을 포함할 수 있다. 상기와 같이, 제 1 영역(RG1) 및 제 2 영역(RG2)의 일함수 조절 패턴들(WF1', WF2)의 두께를 달리하여, 제 1 및 제 2 트랜지스터들(TR1, RT2)의 문턱 전압을 다르게 조절할 수 있다. 이하, 도 1a 내지 도 1c의 실시예를 기준으로 계속 설명한다.
기판(100)의 전면 상에 층간 절연막(120)이 제공될 수 있다. 층간 절연막(120)은 소자 분리막(ST), 제 1 및 제 2 게이트 구조체들(GS1, GS2) 및 소스/드레인 패턴들(SD)을 덮을 수 있다. 층간 절연막(120)의 상면은 게이트 캐핑 패턴들(CP)의 상면들과 실질적으로 공면을 이룰 수 있다. 층간 절연막(120)은 실리콘 산화물(SiO) 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
도시되진 않았지만, 층간 절연막(120)을 관통하여 소스/드레인 패턴들(SD) 또는 게이트 구조체들(GS1, GS2)에 연결되는 콘택들(미도시)이 제공될 수 있다. 상기 콘택들(미도시)은 텅스텐(W), 티타늄(Ti), 탄탈륨(Ta)과 같은 금속 물질을 포함할 수 있다.
도 3a 내지 도 11a는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 평면도들이다. 도 3b 내지 도 11b는 각각 도 3a 내지 도 11a의 A-A'선에 따른 단면도들이다. 도 3c 내지 도 11c는 각각 도 3a 내지 도 11a의 B-B'선에 따른 단면도들이다. 설명의 편의를 위하여 도 3a 내지 도 11a에서 일부 구성은 생략하였다.
도 3a 내지 도 3c를 참조하여, 희생층들(150) 및 반도체층들(152)이 기판(100) 상에 교대로 그리고 반복적으로 적층될 수 있다. 도 3b 및 도 3c에서는 반도체층들(152)이 3개층으로 적층되는 것을 도시하였으나, 본 발명이 이에 한정되는 것은 아니다. 희생층들(150) 및 반도체층들(152)은 기판(100)을 시드층(seed layer)으로 하는 에피택시얼 성장(epitaxial growth) 공정을 통해 형성될 수 있다. 희생층들(150) 및 반도체층들(152)은 기판(100)의 전면 상에서 컨포멀하게 성장될 수 있다. 희생층들(150) 및 반도체층들(152)의 각각은 제 3 방향(D3)에 따른 두께를 가질 수 있다. 희생층들(150) 및 반도체층들(152)은 서로 동일한 두께를 가지도록 형성되거나, 서로 다른 두께를 가지도록 형성될 수 있다. 희생층들(150)의 각각의 두께는 약 1Å 내지 약 100nm의 범위에 있을 수 있고, 반도체층들(152)의 각각의 두께는 약 1Å 내지 약 100nm의 범위에 있을 수 있다. 희생층들(150)은 반도체층들(152)에 대해 식각 선택성을 갖는 실리콘 게르마늄(SiGe) 또는 게르마늄(Ge)을 포함하고, 반도체층들(152)은 실리콘(Si)을 포함할 수 있다.
필요에 따라, 반도체층들(152)에 불순물이 도핑될 수 있다. 예를 들어, 제 1 및 제 2 트랜지스터들(TR1, TR2)을 NMOFET으로 형성하고자 하는 경우, 상기 불순물은 보론(B)일 수 있다. 제 1 및 제 2 트랜지스터들(TR1, TR2)을 PMOSFET으로형성하고자 하는 경우, 상기 불순물은 인(P)일 수 있다. 만약, 제 1 및 제 2 트랜지스터들(TR1, TR2)을 서로 다른 도전형을 갖도록 형성하고자 하는 경우, 반도체층들(152)은 제 1 영역(RG1) 및 제 2 영역(RG2)에서 서로 다른 불순물이 도핑될 수 있다.
기판(100) 상에 예비 활성 패턴들(PAP) 및 기저 활성 패턴들(102)이 형성될 수 있다. 예비 활성 패턴들(PAP) 및 기저 활성 패턴들(102)을 형성하는 것은, 희생층들(150), 반도체층들(152), 및 기판(100)의 상부를 차례로 패터닝하여 예비 활성 패턴들(PAP) 및 기저 활성 패턴들(102)을 정의하는 트렌치들(T)을 형성하는 것을 포함할 수 있다. 트렌치들(T)은 제 1 방향(D1)으로 연장되는 라인 형태일 수 있고, 제 2 방향(D2)으로 서로 이격될 수 있다. 예비 활성 패턴들(PAP)은 기저 활성 패턴들(102) 상에 각각 배치될 수 있다. 예비 활성 패턴들(PAP)은 제 1 방향(D1)으로 연장되는 라인 또는 바 형태로 형성될 수 있다.
트렌치들(T)을 채우는 소자 분리막(ST)이 형성될 수 있다. 소자 분리막(ST)을 형성하는 것은, 기판(100)의 전면 상에 절연막을 형성하고, 예비 활성 패턴들(PAP)이 완전히 노출되도록 상기 절연막을 리세스하는 것을 포함할 수 있다. 이로써, 소자 분리막(ST)의 상면은 기저 활성 패턴들(102)의 상면들보다 더 낮을 수 있다.
도 4a 내지 도 4c를 참조하여, 희생 게이트 구조체들(SGS)이 상기 예비 활성 패턴들(PAP)을 가로지르도록 형성될 수 있다. 희생 게이트 구조체들(SGS)은 제 2 방향(D2)으로 연장되어 기저 활성 패턴들(102) 및 소자 분리막(ST)을 가로를 수 있다. 희생 게이트 구조체들(SGS)은 기판(100) 상에 차례로 적층되는 희생 게이트 패턴(162) 및 게이트 마스크 패턴(164)을 포함할 수 있다. 희생 게이트 패턴(162) 및 게이트 마스크 패턴(164)은 기판(100) 상에 희생 게이트막 및 게이트 마스크막을 순차적으로 형성한 후, 이들을 순차적으로 패터닝하여 형성될 수 있다. 상기 희생 게이트막은 폴리 실리콘(poly Si)을 포함할 수 있다. 상기 게이트 마스크막은 실리콘 질화물(SiN) 또는 실리콘 산질화물(SiON)을 포함할 수 있다. 희생 게이트 구조체들(SGS)은 제 2 방향(D2)으로 연장되는 라인 형태일 수 있다. 희생 게이트 구조체들(SGS)은 예비 활성 패턴들(PAP)의, 제 2 방향(D2)으로 서로 마주하는, 측면들을 덮을 수 있고, 예비 활성 패턴들(PAP)의 상면 및 소자 분리막(ST)의 상면들을 덮을 수 있다.
희생 게이트 구조체들(SGS)은 게이트 스페이서들(GSP)를 더 포함할 수 있다. 한 쌍의 게이트 스페이서들(GSP)은 희생 게이트 구조체들(SGS) 각각의 양 측벽들 상에 각각 형성될 수 있다. 게이트 스페이서들(GSP)은 실리콘 탄질화물(SiCN), 실리콘 탄소 산질화물(SiCON) 또는 실리콘 질화물(SiN)을 이용하여 형성될 수 있다. 게이트 스페이서들(GSP)을 형성하는 것은, CVD 또는 ALD와 같은 증착 공정으로 스페이서막을 형성하는 것, 및 상기 스페이서막에 이방성 식각 공정을 수행하는 것을 포함할 수 있다.
도 5a 내지 도 5c를 참조하여, 예비 활성 패턴들(PAP)을 패터닝하여, 채널 패턴들(CH)이 형성될 수 있다. 예비 활성 패턴들(PAP)은 게이트 마스크 패턴들(164) 및 게이트 스페이서들(GSP)을 식각 마스크로 하여 패터닝될 수 있다. 이로써, 게이트 마스크 패턴들(164) 및 게이트 스페이서들(GSP)에 의해 기저 활성 패턴들(102)의 일부가 노출될 수 있다.
구체적으로, 예비 활성 패턴들(PAP)의 희생층들(150)이 패터닝되어 희생 패턴들(156)이 형성될 수 있다. 예비 활성 패턴들(PAP)의 반도체층들(152)이 패터닝되어 제 1 및 제 2 반도체 패턴들(NS1, NS2)이 형성될 수 있다. 제 1 반도체 패턴들(NS1)은 제 1 영역(RG1)의 채널 패턴(CH)을 구성할 수 있고, 제 2 반도체 패턴들(NS2)은 제 2 영역(RG2)의 채널 패턴(CH)을 구성할 수 있다.
상기 패터닝 공정 이후 노출된 희생 패턴들(156)의 일부가 수평적으로 제거되어, 함몰 영역들(112)이 형성될 수 있다. 함몰 영역들(112)을 형성하는 것은, 희생 패턴들(156)에 대하여 식각 선택성 있는 식각 소스로 식각 공정을 수행하는 것을 포함할 수 있다.
함몰 영역들(112)을 채우는 스페이서 패턴들(110)이 형성될 수 있다. 스페이서 패턴들(110)은 제 1 및 제 2 반도체 패턴들(NS1, NS2)을 사이에 두고 서로 수직적으로 이격되도록 형성될 수 있다. 구체적으로, 기판(100)의 전면 상에 절연막을 컨포멀하게 형성할 수 있다. 상기 절연막은 함몰 영역들(112)을 채울 수 있다. 이어서, 함몰 영역들(112) 내에만 국소적으로 스페이서 패턴들(110)이 잔류할 때까지 상기 절연막을 식각할 수 있다.
채널 패턴들(CH) 각각의 양 측에 소스/드레인 패턴들(SD)이 형성될 수 있다. 구체적으로, 제 1 및 제 2 반도체 패턴들(NS1, NS2) 및 기저 활성 패턴들(102)을 씨드층으로 선택적 에피택시얼 공정을 수행하여, 소스/드레인 패턴들(SD)이 형성될 수 있다. 채널 패턴들(CH) 및 소스/드레인 패턴들(SD)은 서로 연결될 수 있다.
실시예들에서, 소스/드레인 패턴들(SD)은 채널 패턴(CH)과 동일한 반도체 원소(예를 들어, 실리콘(Si))로 형성될 수 있다. 상기 선택적 에피택시얼 공정과 동시에 또는 선택적 에피택시얼 공정 후, 소스/드레인 패턴들(SD)에 N형의 불순물이 도핑될 수 있다. 또는, 소스/드레인 패턴들(SD)은 실리콘(Si)보다 격자 상수가 큰 실리콘 게르마늄(SiGe)로 형성될 수 있다. 상기 선택적 에피택시얼 공정과 동시에 또는 선택적 에피택시얼 공정 후, 소스/드레인 패턴들(SD)에 P형의 불순물이 도핑될 수 있다.
도 6a 내지 도 6c를 참조하여, 기판(100)의 전면 상에 층간 절연막(120)이 형성될 수 있다. 이어서, 희생 게이트 패턴들(162)의 상면들이 노출될 때까지 층간 절연막(120)을 평탄화하는 공정이 수행될 수 있다. 평탄화 공정은 에치백(etch back) 및/또는 CMP(chemical mechanical polishing) 공정을 포함할 수 있다. 층간 절연막(120)을 평탄화할 때, 게이트 마스크 패턴들(164)이 함께 제거될 수 있다. 층간 절연막(120)은 실리콘 산화물(SiO) 또는 실리콘 산질화물(SiON)을 이용하여 형성될 수 있다.
상기 평탄화 공정에 의하여 노출된 희생 게이트 패턴들(162)이 선택적으로 제거될 수 있다. 희생 게이트 패턴들(162)이 제거됨에 따라, 기판(100)의 제 1 및 제 2 영역들(RG1, RG2) 상에 제 1 및 제 2 트렌치들(TC1, TC2)이 각각 형성될 수 있다. 제 1 및 제 2 트렌치들(TC1, TC2)은 게이트 스페이서들(GSP)에 의해 정의되는 빈 영역일 수 있다. 제 1 및 제 2 트렌치들(TC1, TC2)은 채널 패턴들(CH)을 노출시킬 수 있다. 제 1 및 제 2 트렌치들(TC1, TC2)은 희생 패턴들(156)을 노출시킬 수 있다. 제 1 및 제 2 트렌치들(TC1, TC2)은 평면적 관점에서, 제 2 방향(D2)으로 연장되는 라인 형태일 수 있고, 소자 분리막(ST)의 상면을 노출할 수 있다.
노출된 희생 패턴들(156)이 선택적으로 제거될 수 있다. 예를 들어, 희생 패턴들(156)이 실리콘 게르마늄(SiGe)을 포함하고, 제 1 및 제 2 반도체 패턴들(NS1, NS2)이 실리콘(Si)를 포함하는 경우, 선택적 식각 공정은 과초산(peracetic acid)을 포함하는 식각액을 사용하여 수행될 수 있다. 이때, 소스/드레인 패턴들(SD)은 스페이서 패턴들(110) 및 층간 절연막(120)에 의하여 커버되어 보호될 수 있다. 희생 패턴들(156)이 선택적으로 제거됨에 따라, 제 1 및 제 2 영역들(RG1, RG2) 상에 제 1 공간들(SP1) 및 제 2 공간들(SP2)이 형성될 수 있다. 제 1 공간(SP1)은 서로 수직적으로 인접하는 반도체 패턴들(NS1, NS2) 사이의 공간일 수 있다. 제 2 공간(SP2)은 한 쌍의 게이트 스페이서들(GSP) 및 최상부의 반도체 패턴(NS1, NS2)에 의해 둘러싸인 공간일 수 있다. 제 1 및 제 2 공간들(SP1, SP2)은 제 1 및 제 2 트렌치들(TC1, TC2)과 연통되어, 제 1 및 제 2 반도체 패턴들(NS1, NS2)을 노출시킬 수 있다.
도 7a 내지 도 7c를 참조하여, 제 1 및 제 2 트렌치들(TC1, TC2)을 통해 노출된 제 1 및 제 2 반도체 패턴들(NS1, NS2) 상에 게이트 유전막들(GI)이 형성될 수 있다. 게이트 유전막들(GI)은 제 1 및 제 2 트렌치들(TC1, TC2)의 내면들을 컨포멀하게 덮도록 형성될 수 있다. 각각의 게이트 유전막들(GI)은 제 1 및 제 2 트렌치들(TC1, TC2)의 제 1 공간들(SP1)을 부분적으로 채울 수 있다. 각각의 게이트 유전막들(GI)은 제 1 및 제 2 트렌치들(TC1, TC2)의 제 2 공간들(SP2)을 부분적으로 채울 수 있다. 게이트 유전막들(GI)은 스페이서 패턴들(110) 및 제 1 및 제 2 반도체 패턴들(NS1, NS2)을 직접 덮을 수 있다. 게이트 유전막들(GI)은 실리콘 산화물(SiO)보다 높은 고유전 물질을 이용하여 형성될 수 있다.
도시하지는 않았으나, 게이트 유전막들(GI)을 형성하기 전에, 제 1 및 제 2 트렌치들(TC1, TC2)을 통해 노출된 제 1 및 제 2 반도체 패턴들(NS1, NS2) 상에 플라즈마를 이용한 산화 공정이 수행될 수 있다. 이를 통해, 노출된 제 1 및 제 2 반도체 패턴들(NS1, NS2)로부터 계면막들(미도시)이 성장될 수 있다. 상기 계면막들(미도시)을 형성하는 것은, 열적 산화(Thermal Oxidation) 및/또는 화학적 산화(Chemical Oxidation) 공정을 포함할 수 있다. 상기 산화 공정은 산소, 오존 및 수증기 중 적어도 하나의 플라즈마를 이용할 수 있다. 상기 계면막들(미도시)은 실리콘 산화물(SiO)을 이용하여 형성될 수 있다. 상기 계면막들(미도시)은 노출된 제 1 및 제 2 반도체 패턴들(NS1, NS2)의 표면들을 직접 감쌀 수 있다.
도 8a 내지 도 8c를 참조하여, 제 1 및 제 2 트랜치들(TC1, TC2) 내에 제 1 일함수 조절막(WL1)이 컨포멀하게 증착될 수 있다. 제 1 일함수 조절막(WL1)은 ALD, CVD 또는 PVD와 같은 증착 공정을 통해 형성될 수 있다. 제 1 일함수 조절막(WL1)은 게이트 유전막들(GI)을 컨포멀하게 덮을 수 있다. 제 1 일함수 조절막(WL1)은 제 1 및 제 2 반도체 패턴들(NS1, NS2)을 둘러싸도록 형성될 수 있다. 제 1 일함수 조절막(WL1)은 상대적으로 낮은 일함수를 갖는 물질을 포함할 수 있다. 예를 들어, 제 1 일함수 조절막(WL1)은 티타늄 알루미늄 탄화물(TiAlC), 티타늄 알루미늄 질화물(TiAlN) 또는 탄탈 알루미늄 질화물(TaAlN)을 포함할 수 있다.
다른 실시예들에 따르면, 제 1 일함수 조절막(WL1)이 형성된 후, 제 1 영역(RG1) 상에서 제 1 일함수 조절막(WL1)이 추가로 증착될 수 있다. 도 9a 내지 도 9c에 도시된 바와 같이, 제 2 영역(RG2) 상에 마스크 패턴(MP)이 형성될 수 있다. 마스크 패턴(MP)은 제 1 영역(RG1)을 노출시킬 수 있다. 제 1 영역(RG1) 상에서 노출된 제 1 일함수 조절막(WL1) 상에 상기 증착 공정이 추가로 수행될 수 있다. 이에 따라, 제 1 영역(RG1)의 제 1 일함수 조절막(WL1')은 제 2 영역(RG2)의 제 1 일함수 조절막(WL1)보다 더 두꺼운 두께를 갖도록 형성될 수 있다. 또는, 제 1 영역(RG1) 및 제 2 영역(RG2) 상에서 두꺼운 두께의 일함수 조절막(WL1)을 형성한 후, 제 1 영역(RG1) 상에 마스크 패턴을 형성하고, 제 2 영역(RG2) 상의 제 1 일함수 조절막(WL1)의 상부를 제거할 수도 있다. 이 경우, 도 2a 내지 도 2c를 참조하여 설명한 반도체 장치가 제조될 수 있다.
이와는 또 다르게, 제 1 영역(RG1) 및 제 2 영역(RG2)에서 제 1 일함수 조절막(WL1)이 서로 다른 물질을 갖도록 형성될 수 있다. 예를 들어, 제 1 일함수 조절막(WL1)을 형성한 후, 제 2 영역(RG2) 상에 마스크 패턴(MP)이 형성될 수 있다. 제 1 영역(RG1) 상에서 노출되는 제 1 일함수 조절막(WL1)이 제거될 수 있다. 이후, 상기 제 1 영역(RG1) 상에 제 2 영역(RG2)의 제 1 일함수 조절막(WL1)과는 다른 물질을 이용하여 증착 공정이 수행될 수 있다. 이 경우, 제 1 영역(RG1)에 형성되는 제 1 트랜지스터들(TR1)과 제 2 영역(RG2)에 형성되는 제 2 트랜지스터들(TR2)은 서로 다른 타입으로 제공될 수 있다.
이하, 도 8a 내지 8c의 실시예를 기준으로 계속 설명하도록 한다.
도 10a 내지 도 10c를 참조하여, 제 1 및 제 2 트랜치들(TC1, TC2) 내에 제 2 일함수 조절막(WL2)이 형성될 수 있다. 제 2 일함수 조절막(WL2)은 제 1 및 제 2 트랜치들(TC1, TC2) 내에 컨포멀하게 증착될 수 있다. 제 2 일함수 조절막(WL2)은 ALD, CVD 또는 PVD와 같은 증착 공정을 통해 형성될 수 있다. 제 2 일함수 조절막(WL2)은 제 1 일함수 조절막(WL1)을 컨포멀하게 덮을 수 있다. 제 2 일함수 조절막(WL2)은 상대적으로 높은 일함수를 갖는 물질을 포함할 수 있다. 예를 들어, 제 2 일함수 조절막(WL2)은 티타늄 질화물(TiN), 티타늄 산질화물(TiON) 또는 탄탈 질화물(TaN)을 포함할 수 있다.
제 1 일함수 조절막(WL1)을 형성하는 제 1 공정(S1)과 제 2 일함수 조절막(WL2)을 형성하는 제 2 공정(S2)은 인-시츄(in-situ) 공정으로 수행될 수 있다. 즉, 제 2 공정(S2)은 제 1 공정(S1)과 동일한 공정 챔버 내에서 연속적으로 수행될 수 있다. 여기서, 연속적으로 수행됨이라 함은 공정 기안, 공정 온도 및 상기 공정 챔버 내의 분위기 가스와 같은 공정 조건이 동일하게 유지되는 상태에서 복수의 공정이 수행되는 것을 의미한다. 더하여, 제 1 공정(S1) 및 제 2 공정(S2)은 진공 분위기 또는 무산소(oxygen free) 분위기 하에서 수행될 수 있다.
일반적으로, 대량 생산 시스템에서의 효율성을 위하여, 제 1 일함수 조절막(WL1)을 형성하는 제 1 공정(S1)과 제 2 일함수 조절막(WL2)을 형성하는 제 2 공정(S2)은 별개의 챔버에서 수행될 수 있다. 예를 들어, 제 1 챔버에서 제 1 일함수 조절막(WL1)을 형성하는 제 1 공정(S1)이 수행되고, 제 2 챔버에서 제 2 일함수 조절막(WL2)을 형성하는 제 2 공정(S2)이 수행될 수 있다. 이 경우, 제조 중인 반도체 장치가 상기 제 1 챔버에서 상기 제 2 챔버로 이송되면서, 제 1 일함수 조절막(WL1)이 산소와 접할 수 있다. 이때, 도 11a 내지 도 11c에 도시된 바와 같이, 제 1 일함수 조절막(WL1)의 노출되는 면들이 산화되어 제 1 일함수 조절막(WL1) 상에 산화막(OL)이 형성될 수 있다. 특히, 제 1 일함수 조절막(WL1)이 알루미늄(Al)과 같이 산소와의 반응성이 높은 물질을 포함하는 경우, 산화막(OL)의 형성이 가속화될 수 있다. 이 경우, 제 1 일함수 조절막(WL1)의 일부가 산화막(OL)을 형성하여 제 1 일함수 조절막(WL1)의 두께가 감소하거나, 또는 제 1 일함수 조절막(WL1)을 이루는 물질이 산화막(OL)으로 확산되어, 제 1 일함수 조절막(WL1)의 일함수가 증가할 수 있다. 이는, 트랜지스터들(TR1, TR2)의 문턱 전압의 조절에 문제점으로 작용할 수 있다.
더하여, 제 1 일함수 조절막(WL1) 상에 산화막(OL)과 같은 다른 물질층 이 형성되는 경우, 제 1 일함수 조절막(WL1)과 후에 형성되는 제 2 일함수 조절막(WL2)은 서로 접하지 않도록 형성될 수 있다. 즉, 제 1 및 제 2 일함수 조절막들(WL1, WL2) 사이에 산화막(OL)이 개재될 수 있다. 이 경우, 제 1 및 제 2 일함수 조절막들(WL1, WL2) 사이의 전기 저항이 증가할 수 있으며, 반도체 장치의 전기적 특성이 저하될 수 있다.
본 발명에 따르면, 제 1 공정(S1)과 제 2 공정(S2)은 인-시츄(in-situ) 공정으로 수행될 수 있으며, 상기 인-시츄 공정이 수행되는 챔버는 진공 분위기 또는 무산소(oxygen free) 분위기일 수 있다. 이에 따라, 제 1 일함수 조절막(WL1)이 외부 산소와 접하지 않을 수 있으며, 제 1 일함수 조절막(WL1) 상에 산화막과 같은 다른 물질층이 형성되지 않을 수 있다. 이때, 제 1 일함수 조절막(WL1) 내에 함유되는 산소(O)의 양은 실질적으로 없거나, 0% 내지 30%일 수 있다. 제 2 일함수 조절막(WL2)을 형성하기 전의 제 1 일함수 조절막(WL1) 내의 알루미늄(Al) 함량은 제 2 일함수 조절막(WL2)을 형성한 후의 제 1 일함수 조절막(WL1) 내의 알루미늄(Al) 함량과 실질적으로 동일할 수 있다. 제 1 일함수 조절막(WL1)의 손실이 없어, 트랜지스터들(TR1, TR2)의 문턱 전압의 조절이 용이할 수 있으며, 제 1 및 제 2 일함수 조절막들(WL1, WL2)이 직접적으로 접하여, 반도체 장치의 전기적 특성이 저하되지 않을 수 있다.
다른 실시예들에 따르면, 제 1 챔버에서 제 1 일함수 조절막(WL1)을 형성하는 제 1 공정(S1)이 수행되고, 제 2 챔버에서 제 2 일함수 조절막(WL2)을 형성하는 제 2 공정(S2)이 수행될 수 있다. 이때, 제 1 일함수 조절막(WL1) 상에 산화막(OL)이 형성될 수 있다. 이후, 제조중인 반도체 장치는 제 2 챔버로 이송될 수 있으며, 제 2 일함수 조절막(WL2)을 형성하기 전에, 제 2 챔버 내에서 산화막(OL)을 제거하는 공정이 수행될 수 있다. 이에 따라, 제 1 일함수 조절막(WL1) 상에 제 2 일함수 조절막(WL2)이 직접적으로 접하도록 형성될 수 있다.
도 1a 내지 도 1c를 다시 참조하여, 게이트 유전막들(GI), 제 1 일함수 조절막(WL1) 및 제 2 일함수 조절막(WL2) 각각의 일부가 제거될 수 있다. 상게하게는, 층간 절연막(120) 상에 위치하는 게이트 유전막들(GI)의 일부, 제 1 일함수 조절막(WL1)의 일부 및 제 2 일함수 조절막(WL2)의 일부가 제거될 수 있고, 이와 동시에 제 1 및 제 2 트랜치들(TC1, TC2) 내의 게이트 유전막들(GI)의 상부, 제 1 일함수 조절막(WL1)의 상부 및 제 2 일함수 조절막(WL2)의 상부를 리세스할 수 있다. 상기 리세스 공정을 통해, 제 1 일함수 조절막(WL1) 및 제 2 일함수 조절막(WL2)은 각각 제 1 일함수 조절 패턴들(WF1) 및 제 2 일함수 조절 패턴들(WF2)을 형성할 수 있다.
제 1 및 제 2 트랜치들(TC1, TC2) 내에 게이트 전극들(GE)이 형성될 수 있다. 게이트 전극들(GE)은 제 2 일함수 조절 패턴들(WF2) 상에 형성될 수 있다. 게이트 전극들(GE)은 제 1 및 제 2 트랜치들(TC1, TC2)의 잔부를 채울 수 있다. 게이트 전극들(GE)은 저저항 금속을 이용해 형성될 수 있다. 예를 들어, 도전 물질을 이용하여 제 1 및 제 2 트랜치들(TC1, TC2)을 채우고 층간 절연막(120)을 덮은 후, 층간 절연막(120)의 상면이 노출될 때까지 평탄화 공정이 수행될 수 있다.
게이트 전극들(GE)의 상부들이 리세스되어, 게이트 스페이서들(GSP) 사이에 그루브 영역이 형성될 수 있다. 게이트 캐핑 패턴(CP)이 상기 그루브 영역 내에 형성될 수 있다. 게이트 캐핑 패턴(CP)을 형성하는 것은, 층간 절연막(120) 상에 상기 그루브 영역을 채우는 게이트 캐핑 패턴을 형성하는 것, 및 층간 절연막(120)이 노출될 때까지 상기 게이트 캐핑 패턴을 평탄화하는 것을 포함할 수 있다. 상기 게이트 캐핑 패턴은 실리콘 산화물(SiO), 실리콘 질화물(SiN) 또는 실리콘 산질화물(SiON)을 이용하여 형성될 수 있다.
게이트 유전막들(GI), 제 1 및 제 2 일함수 조절 패턴들(WF1, WF2) 게이트 전극들(GE), 게이트 캐핑 패턴들(CP), 및 게이트 스페이서들(GSP)은 게이트 구조체들(GS1, GS2)을 구성할 수 있다. 제 1 반도체 패턴들(NS1) 및 제 2 반도체 패턴들(NS2)은 채널 패턴(CH)을 구성할 수 있다. 소스/드레인 패턴들(SD)은 채널 패턴(CH)을 사이에 두고 제 1 방향(D1)으로 서로 이격될 수 있고, 소스/드레인 패턴들(SD)의 각각은 채널 패턴(CH)과 접할 수 있다. 채널 패턴(CH) 및 소스/드레인 패턴들(SD)은 기저 활성 패턴(102) 상에 제공되는 활성 구조체(AS)를 구성할 수 있다. 활성 구조체(AS) 및 게이트 구조체들(GS1, GS2)은 게이트-올-어라운드(Gate-All-Around)형 전계 효과 트랜지스터를 구성할 수 있다.
도시되지 않았지만, 층간 절연막(120) 상에 상부 절연막(미도시)이 형성될 수 있다. 상기 상부 절연막 및 층간 절연막(120)을 관통하여 소스/드레인 패턴들(SD) 또는 게이트 구조체들(GS1, GS2)에 전기적으로 연결되는 콘택들(미도시)이 형성될 수 있다. 상기 상부 절연막 상에 상기 콘택들에 접속하는 배선들(미도시)이 형성될 수 있다. 상기 콘택들 및 상기 배선들은 도전 물질로 형성될 수 있다.
상기와 같이 반도체 장치가 제조될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 102: 기저 활성 패턴
110: 스페이서 패턴 120: 층간 절연막
AS: 활성 구조체 CH: 채널 패턴
GE: 게이트 전극 GI: 게이트 유전막
GS1, GS2: 게이트 구조체 GSP: 게이트 스페이서
OL: 산화막 NS1, NS2: 반도체 패턴
SD: 소스/드레인 패턴 TR1, TR2: 트랜지스터
WF1: 제 1 일함수 조절 패턴 WF2: 제 2 일함수 조절 패턴

Claims (20)

  1. 기판 상에 적층되는 반도체 패턴들을 포함하는 채널 패턴; 및
    상기 채널 패턴을 가로지르며 연장되는 게이트 전극을 포함하되,
    상기 게이트 전극은:
    상기 반도체 패턴들 각각을 둘러싸는 유전막들;
    상기 유전막들 각각을 둘러싸는 제 1 일함수 조절 패턴들; 및
    상기 제 1 일함수 조절 패턴들 각각을 둘러싸는 제 2 일함수 조절 패턴들을 포함하고,
    상기 제 1 일함수 조절 패턴들은 알루미늄(Al)을 포함하는 물질로 구성되고,
    상기 제 1 일함수 조절 패턴들 각각은 그를 둘러싸는 상기 제 2 일함수 조절 패턴의 하나와 접하는 반도체 장치.
  2. 제 1 항에 있어서,
    상기 제 1 일함수 조절 패턴들은 상기 제 2 일함수 조절 패턴들보다 낮은 일함수를 갖는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 제 1 일함수 조절 패턴들은 티타늄 알루미늄 탄화물(TiAlC)을 포함하고,
    상기 제 2 일함수 조절 패턴들은 티타늄 질화물(TiN)을 포함하는 반도체 장치.
  4. 제 3 항에 있어서,
    상기 제 1 일함수 조절 패턴들 내의 산소(O) 함유량은 0% 내지 30%인 반도체 장치.
  5. 제 1 항에 있어서,
    상기 반도체 패턴들 사이의 간격을 1nm 내지 15nm인 반도체 장치.
  6. 제 1 항에 있어서,
    서로 인접한 상기 제 1 일함수 조절 패턴과 상기 제 2 일함수 조절 패턴 사이에 산화물층 또는 질화물층이 제공되지 않는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 기판 상에, 상기 게이트 전극을 사이에 두고 서로 이격된 소스/드레인 패턴들을 더 포함하되,
    상기 채널 패턴들은 상기 소스/드레인 패턴들을 연결하는 반도체 장치.
  8. 제 7 항에 있어서,
    상기 기판 상에, 상기 반도체 패턴들의 각각 아래에 제공되고, 상기 게이트 전극을 사이에 두고 서로 이격되는 스페이서 패턴들을 포함하되,
    상기 스페이서 패턴들의 각각은 상기 소스/드레인 패턴들의 각각과 상기 게이트 전극 사이에 개재되는 반도체 장치.
  9. 기판 상에 서로 이격되어 배치되고, 적층되는 반도체 패턴들을 포함하는 제 1 활성 구조체 및 제 2 활성 구조체;
    상기 제 1 활성 구조체를 가로지르는 제 1 게이트 전극; 및
    상기 제 2 활성 구조체를 가로지르는 제 2 게이트 전극을 포함하되,
    상기 제 1 게이트 전극은 상기 제 1 활성 구조체의 상기 반도체 패턴들을 둘러싸는 제 1 유전막, 상기 제 1 유전막을 둘러싸는 제 1 일함수 조절 패턴, 및 상기 제 1 일함수 조절 패턴을 둘러싸는 제 2 일함수 조절 패턴을 포함하고,
    상기 제 2 게이트 전극은 상기 제 2 활성 구조체의 상기 반도체 패턴들을 둘러싸는 제 2 유전막, 상기 제 2 유전막을 둘러싸는 제 3 일함수 조절 패턴을 포함하고,
    상기 제 1 일함수 조절 패턴들 내의 산소(O) 함유량은 0% 내지 30%이고,
    상기 제 1 일함수 조절 패턴과 상기 제 2 일함수 조절 패턴은 서로 직접적으로 접하는 반도체 장치.
  10. 제 9 항에 있어서,
    상기 제 1 일함수 조절 패턴은 상기 제 2 일함수 조절 패턴들보다 낮은 일함수를 갖는 반도체 장치.
  11. 제 9 항에 있어서,
    상기 제 1 일함수 조절 패턴은 티타늄 알루미늄 탄화물(TiAlC)을 포함하고,
    상기 제 2 일함수 조절 패턴들은 티타늄 질화물(TiN)을 포함하는 반도체 장치.
  12. 제 9 항에 있어서,
    상기 제 3 일함수 조절 패턴은 티타늄 산질화물(TiON)을 포함하거나, 티타늄 산질화물(TiON)와 티타늄 질화물(TiN)의 다층 구조체를 포함하는 반도체 장치.
  13. 제 12 항에 있어서,
    상기 제 3 일함수 조절 패턴 내의 산소(O)의 농도는 30%보다 크고 60%보다 작은 반도체 장치.
  14. 제 9 항에 있어서,
    상기 제 1 활성 구조체의 상기 반도체 패턴들 사이의 간격을 1nm 내지 10nm이고,
    상기 제 2 활성 구조체의 상기 반도체 패턴들 사이의 간격을 1nm 내지 10nm인 반도체 장치.
  15. 제 9 항에 있어서,
    상기 제 1 활성 구조체와 상기 제 1 게이트 전극은 N형의 제 1 트랜지스터를 구성하고,
    상기 제 2 활성 구조체와 상기 제 2 게이트 전극은 P형의 제 2 트랜지스터를 구성하는 반도체 장치.
  16. 제 9 항에 있어서,
    상기 기판 상에, 상기 제 1 게이트 전극 또는 상기 제 2 게이트 전극을 사이에 두고 서로 이격된 소스/드레인 패턴들을 더 포함하되,
    상기 제 1 활성 구조체의 상기 반도체 패턴들 및 상기 제 2 활성 구조체의 상기 반도체 패턴들 각각은 상기 소스/드레인 패턴들을 연결하는 반도체 장치.
  17. 기판 상에 희생 패턴들 및 반도체 패턴들이 교대로 반복하여 적층되는 활성 패턴을 형성하는 것;
    상기 활성 패턴을 가로지르는 희생 게이트 패턴을 형성하는 것;
    상기 희생 게이트 패턴 양측에 게이트 스페이서들을 형성하는 것;
    상기 게이트 스페이서들 사이의 상기 희생 패턴들의 각각, 및 상기 희생 게이트 패턴을 제거하여 빈 공간을 형성하는 것; 및
    상기 빈 공간 내에 게이트 전극을 형성하는 것을 포함하되,
    상기 게이트 전극을 형성하는 것은 상기 빈 공간 내에서 노출되는 상기 반도체 패턴들의 외주면 상에 유전막, 제 1 일함수 조절 패턴 및 제 2 일함수 조절 패턴을 순차적으로 증착하는 것을 포함하고,
    상기 제 1 일함수 조절 패턴과 상기 제 2 일함수 조절 패턴은 서로 접하는 반도체 장치의 제조 방법.
  18. 제 17 항에 있어서,
    상기 제 1 일함수 조절 패턴을 증착하는 것과 상기 제 2 일함수 조절 패턴을 증착하는 공정은 인-시츄(in-situ) 공정으로 수행되는 반도체 장치의 제조 방법.
  19. 제 18 항에 있어서,
    상기 제 1 일함수 조절 패턴과 상기 제 2 일함수 조절 패턴을 증착하는 상기 인-시츄(in-situ) 공정은 진공 분위기 하에서 수행되는 반도체 장치의 제조 방법.
  20. 제 17 항에 있어서,
    상기 제 2 일함수 조절 패턴을 적층하기 전에,
    상기 제 1 일함수 조절 패턴 상에 형성되는 산화물층을 제거하는 것을 더 포함하는 반도체 장치의 제조 방법.

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