CN115696914A - 半导体器件 - Google Patents

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CN115696914A CN202210811805.9A CN202210811805A CN115696914A CN 115696914 A CN115696914 A CN 115696914A CN 202210811805 A CN202210811805 A CN 202210811805A CN 115696914 A CN115696914 A CN 115696914A
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朴钟爀
裵珍宇
尹普彦
尹一永
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Samsung Electronics Co Ltd
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Abstract

一种半导体器件可以包括：包括单元区和外围区的基板、基板的单元区上的下电极、下电极的表面上的介电层、介电层上的硅锗层、堆叠在硅锗层上的金属板图案和抛光停止层图案、以及物理接触硅锗层的上表面的上接触插塞。上接触插塞可以具有比抛光停止层图案的上表面更远离基板的上表面。上接触插塞可以与金属板图案和抛光停止层图案间隔开。

Description

半导体器件
相关申请的交叉引用
本申请要求2021年7月28日在韩国知识产权局(KIPO)递交的韩国专利申请No.10-2021-0099257的优先权，其全部内容通过引用合并于此。
技术领域
示例实施例涉及一种半导体器件。一些示例实施例涉及减少DRAM(动态随机存取存储器)器件中的缺陷。
背景技术
在近来的高度集成的DRAM器件中，由于包括在基板表面和电容器中的缺陷(例如，裂纹和悬空键)，可能发生刷新失败。因此，可能需要减少基板表面和电容器中的缺陷。
发明内容
示例实施例提供了一种具有改进的电特性的半导体器件。
根据示例实施例，提供了一种半导体器件。该半导体器件可以包括：基板，包括单元区和外围区；下电极，在基板的单元区上；介电层，在下电极的表面上；硅锗层，在介电层上；金属板图案和抛光停止层图案，堆叠在硅锗层上；以及上接触塞，物理接触硅锗层的上表面。上接触插塞可以具有比抛光停止层图案的上表面更远离基板的上表面。上接触插塞可以与金属板图案和抛光停止层图案间隔开。
根据示例实施例，提供了一种半导体器件。该半导体器件可以包括：基板，包括单元区和外围区；下电极，在基板的单元区上；介电层，在下电极的表面上；硅锗层，在介电层上；金属板图案和抛光停止层图案，堆叠在硅锗层上。硅锗层可以包括位于单元区上的上表面和位于单元区和外围区之间的边界处的竖直表面。金属板图案可以包括开口，开口至少部分地暴露硅锗层在单元区上的上表面。填充绝缘图案可以分别在开口中。
根据示例实施例，提供了一种半导体器件。该半导体器件可以包括：基板，包括单元区和外围区；单元下部结构，包括在基板的单元区上的位线结构、接触插塞和着陆焊盘；下电极，分别在着陆焊盘上；介电层，在下电极的表面上；含金属层，在介电层上；硅锗层，在含金属层上；堆叠结构，包括在硅锗层上的金属板图案和抛光停止层图案。堆叠结构可以包括开口，开口至少部分地暴露硅锗层在单元区上的上表面。填充绝缘图案可以分别在开口中。绝缘中间层可以在抛光停止层图案、填充绝缘图案和外围区上，并且上接触插塞可以延伸穿过绝缘中间层和填充绝缘图案。绝缘中间层可以具有平坦的上表面。上接触插塞可以物理接触硅锗层的上表面。
在根据示例实施例的半导体器件中，因为上接触塞的下侧壁可以不直接接触抛光停止层和金属板层，所以通过上接触塞转移的氢离子可以不被捕获到抛光停止层图案和金属板图案中。氢离子因此可以向下移动。氢离子的移动可以提高半导体器件的可靠性。
附图说明
根据以下结合附图的详细描述，将更清楚地理解示例实施例。图1至图24表示本文所述的非限制性示例实施例。
图1是示出了根据示例实施例的DRAM器件的布局的平面图；
图2是根据示例实施例的DRAM器件的截面图；
图3是示出了根据示例实施例的DRAM器件中的抛光停止层图案的第一开口的位置和上接触插塞的位置的平面图；
图4是示出了根据示例实施例的DRAM器件中的抛光停止层图案的第一开口的位置和上接触插塞的位置的平面图；
图5是根据示例实施例的DRAM器件的截面图；
图6是示出了根据示例实施例的DRAM器件中的抛光停止层图案的第一开口的位置和上接触插塞的位置的平面图；
图7至图15和图19至图21是示出了根据示例实施例的制造DRAM器件的方法的截面图；
图16是示出了根据示例实施例的DRAM器件中的抛光停止层图案的第一开口的位置的平面图；
图17是示出了根据示例实施例的DRAM器件中的抛光停止层图案的第一开口的位置的平面图；
图18是示出了根据示例实施例的DRAM器件中的抛光停止层图案的第一开口的位置的平面图；以及
图22至图24是示出了根据示例实施例的制造DRAM器件的方法的截面图。
具体实施方式
在下文中，将参照附图详细描述本发明构思的实施例。相同的附图标记用于附图中的相同组成元件，并且省略对其的重复描述。应当理解，虽然可以在本文使用术语“第一”、“第二”等描述各种元件，但是这些元件不应被这些术语限制。这些术语仅用来将一个元件与另一元件区分开来。因此，例如，在不脱离本发明构思的教义的前提下，以下讨论的第一元件、第一组件或第一部分可以是第二元件、第二组件或第二部分。本文中所使用的术语“和/或”包括相关联的列出项中的一个或多个的任意和所有组合。应注意，针对一个实施例描述的各方面可以并入不同的实施例中，尽管并未就此进行具体描述。也就是说，所有实施例和/或任意实施例的特征能够用任意方式和/或组合来予以组合。图1是示出了根据示例实施例的DRAM器件的布局的平面图。图2是根据示例实施例的DRAM器件的截面图。图3是示出了根据示例实施例的DRAM器件中的抛光停止层图案的第一开口的位置和上接触插塞的位置的平面图。图4是示出了根据示例实施例的DRAM器件中的抛光停止层图案的第一开口的位置和上接触插塞的位置的平面图。
为了降低附图的复杂性，在图1中未示出形成在单元电容器的下电极上的结构。
参考图1和图2，DRAM器件可以形成在包括单元区A和外围区B的基板100上。
下部结构可以形成在基板100的单元区A上。下部结构可以包括例如，选择晶体管、位线结构120、接触插塞130、着陆焊盘132和上绝缘图案134。电容器和上接触插塞260可以形成在下部结构上。用于外围电路的晶体管124可以形成在基板100的外围区B上。
基板100可以是包括硅、锗、硅-锗或诸如GaP、GaAs和/或GaSb之类的III-V族化合物的晶片。在一些示例实施例中，基板100可以是绝缘体上硅(SOI)晶片或绝缘体上锗(GOI)晶片。
隔离层102可以形成在基板100上。隔离层102之间的基板100可以被定义为有源区101。
沿与基板100的上表面平行的第一方向X延伸的栅极沟槽可以形成在基板100的单元区处。栅极结构104可以形成在栅极沟槽中。
在示例实施例中，栅极结构104可以包括栅极绝缘层、栅极电极和覆盖绝缘图案。多个栅极结构104可以布置在与第一方向X垂直且与基板100的上表面平行的第二方向Y上。
用作源/漏区的第一杂质区和第二杂质区可以形成在栅极结构104之间的有源区的上部。栅极结构104以及第一杂质区和第二杂质区可以用作选择晶体管。
绝缘层图案106可以形成在有源区、隔离层102和栅极结构104上。凹槽可以包括在基板100上未形成绝缘层图案106的部分中。第一杂质区的上表面的至少一部分可以被凹槽的底部暴露。
位线结构120可以形成在绝缘层图案106和凹槽上。位线结构120可以形成在基板100的单元区A上。
位线结构120可以包括顺序堆叠的导电图案120a、阻挡金属图案120b、金属图案120c和硬掩模图案120d。导电图案120a可以包括例如，掺杂有杂质的多晶硅。位线结构120可以在第二方向Y上延伸。多个位线结构可以布置在第一方向X上以彼此间隔开。在示例实施例中，间隔物122可以形成在位线结构120的侧壁上。
用于外围电路的晶体管124可以形成在基板100的外围区B上。
第一绝缘中间层126可以在位线结构120之间的空间中且至少部分地填充位线结构120之间的空间，并且可以在用于外围电路的晶体管124上且至少部分地覆盖该晶体管124。
包括接触插塞130和着陆焊盘132的堆叠结构可以穿过单元区A上的第一绝缘中间层126和绝缘层图案106，并且堆叠结构可以物理接触第二杂质区。接触插塞130可以布置在位线结构120之间。着陆焊盘132可以形成在接触插塞130上。上绝缘图案134可以形成在着陆焊盘132之间。
蚀刻停止层200可以形成在着陆焊盘132、上绝缘图案134和第一绝缘中间层126上。单元电容器可以通过蚀刻停止层200物理接触着陆焊盘132。
单元电容器可以包括下电极220、介电层230和上电极244。单元电容器还可以包括下支撑层图案204a和上支撑层图案208a。
下电极220可以通过蚀刻停止层200形成在着陆焊盘132的上表面上。
在示例实施例中，下电极220可以具有填充圆柱形形状，即柱状形状。在一些示例实施例中，下电极可以具有中空圆柱形形状。
在示例实施例中，下电极220可以包括诸如Ti、W、Ni和/或Co之类的金属，或者诸如TiN、TiSiN、TiAlN、TaN、TaSiN和/或WN之类的金属氮化物。例如，下电极220可以包括TiN。
下支撑层图案204a和上支撑层图案208a中的每一个可以布置在下电极220之间。下支撑层图案204a和上支撑层图案208a中的每一个可以连接到下电极220，因此下电极220可以由下支撑层图案204a和上支撑层图案208a支撑。下支撑层图案204a和上支撑层图案208a可以包括绝缘材料，例如氮化硅和/或氮氧化硅。
在一些示例实施例中，上支撑层图案和下支撑层图案中的至少一个可以不被形成。在一些示例实施例中，两个或更多个下支撑层图案可以形成在上支撑层图案下方。
介电层230可以共形地形成在下电极220、下支撑层图案204a、上支撑层图案208a和蚀刻停止层200的表面上。介电层230可以包括高k层。在示例实施例中，高k层可以包括例如，氧化铪层(HfO2)、氧化锆层(ZrO2)、氧化铝层(Al2O3)或氧化镧层(La2O5)。
含金属层232可以形成在介电层230上。在示例实施例中，含金属层232可以包括金属氮化物。金属氮化物包括例如，氮化钛(TiN)、氮化钛硅(TiSiN)、氮化钛铝(TiAlN)、氮化钽(TaN)、氮化钽硅(TaSiN)、氮化钽铝(TaAlN)和/或氮化钨(WN)。
在示例实施例中，含金属层232可以共形地形成在介电层230上，并且可以不完全填充下电极220之间的空间。在一些示例实施例中，含金属层232可以至少部分地填充下电极220之间的空间。
硅锗层234可以形成在含金属层232上。
在示例实施例中，硅锗层234可以在从下层起的竖直方向(即，与基板100限定的平面大体上垂直的方向)上具有小于
Figure BDA0003739530820000061
的厚度。例如，硅锗层234可以具有约
Figure BDA0003739530820000063
至约
Figure BDA0003739530820000062
的厚度。
介电层230、含金属层232和硅锗层234可以仅形成在基板100的单元区A上。也就是说，介电层230、含金属层232和硅锗层234可以不形成在基板100的外围区B上。
由于单元区A与外围区B之间的阶梯差，硅锗层234可以包括平坦的上表面和竖直表面。也就是说，位于单元区的下电极220上的硅锗层234可以具有平坦的上表面。位于单元区A与外围区B之间的边界处的硅锗层234可以具有与基板100的表面垂直的竖直表面。
金属板图案240a和抛光停止层图案242a可以堆叠在硅锗层234上。第一开口250可以包括在包含金属板图案240a和抛光停止层图案242a的堆叠结构中。第一开口250可以暴露硅锗层234的平坦的上表面。
金属板图案240a可以包括钨。在示例实施例中，在与基板100大体上垂直的方向上，金属板图案240a的厚度可以小于硅锗层234的厚度。例如，金属板图案240a的厚度可以小于硅锗层234的厚度的70％。
在示例实施例中，抛光停止层图案242a可以包括氮氧化硅、氮化硅、碳氮化硅等。
含金属层232、硅锗层234和金属板图案240a可以用作上电极244。
填充绝缘图案252a可以形成在第一开口250中。填充绝缘图案252a可以包括氧化硅。例如，填充绝缘图案252a可以包括原硅酸四乙酯(TEOS)材料。
如图3所示，在平面图中，每个第一开口250可以具有孔形形状。在这种情况下，填充绝缘图案252a中的每一个可以具有柱状形状。
如图4所示，在平面图中，每个第一开口250中可以具有线形形状。在这种情况下，填充绝缘图案252a中的每一个可以具有线形形状。
第二绝缘中间层图案246a可以形成在基板100的外围区B上。
抛光停止层图案242a、填充绝缘图案252a和第二绝缘中间层图案246a的上表面可以大体上彼此共面。
第三绝缘中间层254可以形成在抛光停止层图案242a、填充绝缘图案252a和第二绝缘中间层图案246a上，并且至少部分地覆盖抛光停止层图案242a、填充绝缘图案252a和第二绝缘中间层图案246a。
上接触插塞260可以延伸穿过第三绝缘中间层254和填充绝缘图案252a，并且上接触插塞260可以物理接触硅锗层234。与抛光停止层图案242a的上表面相比，上接触插塞260的上表面可以更高或者更远离基板100。
上接触插塞260可以电连接到单元电容器的上电极244。上接触插塞260可以包括金属。在示例实施例中，上接触插塞260可以包括钨。
上接触插塞260的底部可以物理接触硅锗层234的上表面。此外，上接触插塞260的侧壁可以物理接触第三绝缘中间层254和包括氧化硅的填充绝缘图案252a。上接触插塞260可以不与抛光停止层图案242a和金属板图案240a物理接触。
在示例实施例中，如图3所示，一个上接触插塞260可以分别形成在具有孔形形状的一个第一开口250中。第一开口250被布置为分别与用于形成上接触插塞260的部分重叠，因此如图3和图4所示，每个第一开口250的水平面积可以大于每个上接触插塞260的水平面积。在一些示例实施例中，尽管未示出，但是上接触插塞可以形成在一些第一开口中，并且上接触插塞可以不形成在剩余的第一开口中。
在示例实施例中，如图4所示，至少一个上接触插塞260可以形成在具有线形形状的第一开口250中。
第四绝缘中间层262可以在第三绝缘中间层254和上接触插塞260的上表面上，并且至少部分地覆盖第三绝缘中间层254和上接触插塞260的上表面。
在制造DRAM器件时，可以引入氢离子以减少或去除包括在电容器、基板100的有源区和栅极绝缘层中的悬空键、陷阱位点或裂缝。因此，电容器和位于电容器上的结构可以被设计为促进氢离子向下移动。
氢离子可以通过上接触塞260向下移动。上接触插塞260的下侧壁可以物理接触包括氧化硅的填充绝缘图案252a。上接触插塞260的下侧壁可以不与抛光停止层图案242a和金属板图案240a物理接触。因此，通过上接触插塞260传递的氢离子可以不被捕获到抛光停止层图案242a和金属板图案240a中，并且可以向下移动。因此，包括在电容器、基板100的有源区或栅极绝缘层中的悬空键、陷阱位点或裂缝可以通过氢离子减少或去除，并且可以消除缺陷。
如果填充绝缘图案未形成且上接触插塞的下侧壁直接接触抛光停止层图案和金属板图案，则通过上接触插塞传递的氢离子可以被捕获到抛光停止层图案和金属板图案中。因此，氢离子可能不向下移动。在这种情况下，由于氢离子没有被引入电容器、基板的有源区或栅极绝缘层中，因此可能无法消除缺陷。
如上所述，在根据本发明构思的一些实施例的DRAM器件中，可以通过氢离子消除缺陷，从而可以减少器件故障并且可以提高可靠性。
图5是根据示例实施例的DRAM器件的截面图。图6是示出了根据示例实施例的DRAM器件中的抛光停止层图案的第一开口的位置和上接触插塞的位置的平面图。
除了抛光停止层图案的第一开口的形状和上接触插塞的位置之外，图5和图6中所示的DRAM器件与参考图2所示的DRAM器件相同，因此可以省略重复的描述。
参考图5和图6，第一开口250可以形成在包括金属板图案240a和抛光停止层图案242a的堆叠结构中。
如图6所示，在平面图中，每个第一开口250可以具有沿一个方向延伸的矩形形状。
在示例实施例中，如图6所示，多个上接触插塞260可以形成在每个具有矩形形状的第一开口250中。多个上接触插塞260可以彼此间隔开。
图7至图15和图19至图21是示出了根据示例实施例的制造DRAM器件的方法的截面图。
图16是示出了根据示例实施例的DRAM器件中的抛光停止层图案的第一开口的位置的平面图。图17是示出了根据示例实施例的DRAM器件中的抛光停止层图案的第一开口的位置的平面图。图18是示出了根据示例实施例的DRAM器件中的抛光停止层图案的第一开口的位置的平面图。
参考图7，限定有源区的隔离层102可以形成在包括单元区A和外围电路区B的基板100上。
下部结构可以形成在基板100的单元区A上。下部结构可以包括例如，晶体管、位线结构120、接触插塞130、着陆焊盘132和上绝缘图案134。着陆焊盘132和上绝缘图案134的上表面可以至少部分地在在下部结构的最上表面处暴露。当下部结构形成在单元区A上时，用于外围电路的晶体管124可以一起形成在外围电路区上。
具体地，隔离层102可以通过对基板100执行沟槽隔离工艺来形成。晶体管可以形成在基板100的单元区A上。每个晶体管可以包括栅极结构(未示出)以及第一杂质区和第二杂质区。在示例实施例中，晶体管可以是掩埋沟道晶体管。在示例实施例中，可以对基板100的一部分进行蚀刻以形成栅极沟槽，并且栅极结构可以形成在栅极沟槽中。例如，栅极结构可以包括顺序堆叠的栅极绝缘层、栅极电极和覆盖图案。
绝缘层图案106可以形成在基板100上。凹槽可以形成在绝缘层图案106之间的基板100中。第一杂质区(未示出)的上表面可以被凹槽的底部暴露。
位线结构120可以形成在绝缘层图案106和单元区A中的凹槽上。位线结构120可以包括顺序堆叠的导电图案120a、阻挡金属图案120b、金属图案120c和硬掩模图案120d。在示例实施例中，间隔物122可以形成在位线结构120的侧壁上。
在用于形成位线结构120的过程中，用于外围电路的晶体管124也可以形成在基板100的外围电路区B上。
第一绝缘中间层126可以形成在基板100上以在位线结构120和用于外围电路的晶体管124上并且至少部分地覆盖位线结构120和用于外围电路的晶体管124。
可以对位线结构120之间的第一绝缘中间层126的一部分进行蚀刻以形成至少部分地暴露基板100的第二杂质区的下接触孔。接触插塞130和着陆焊盘132可以形成为在下接触孔中并且至少部分地填充下接触孔。上绝缘图案134可以形成在着陆焊盘132之间。
在示例实施例中，着陆焊盘132和上绝缘图案134在单元区中的上表面与第一绝缘中间层126在外围电路区中的上表面可以彼此共面。着陆焊盘132和上绝缘图案134在单元区A中的上表面以及第一绝缘中间层126在外围电路区B中的上表面可以是大体上平坦的。
参考图8，蚀刻停止层200可以形成在第一绝缘中间层126、着陆焊盘132和上绝缘图案134上。蚀刻停止层200可以包括例如，氮化硅、氮氧化硅等。
第一模制层202、下支撑层204、第二模制层206和上支撑层208可以顺序地形成在蚀刻停止层200上。
第一模制层202和第二模制层206可以包括相对于下支撑层204和上支撑层208具有蚀刻选择性的材料。例如，第一模制层202和第二模制层206可以包括氧化硅，并且下支撑层204和上支撑层208可以包括氮化硅。
在本实施例中，两个支撑层可以形成在模制层中。然而，根据电容器的结构，单个支撑层或者三个或更多个支撑层可以形成在模制层中。在一些示例实施例中，可以不形成支撑层，并且一个模制层可以形成在蚀刻停止层上。
蚀刻掩模(未示出)可以形成在上支撑层208上。可以使用蚀刻掩模蚀刻上支撑层208、第二模制层206、下支撑层204、第一模制层202和蚀刻停止层200以形成第一孔212。蚀刻工艺可以包括各向异性蚀刻工艺。第一孔212可以分别至少部分地暴露着陆焊盘132在基板的单元区A上的上表面。
此后，下电极层可以形成为在第一孔212中并且至少部分地填充在第一孔212中。下电极层可以被平坦化直到上支撑层208的上表面可以至少部分地暴露以形成至少部分地填充第一孔212的下电极220。在这种情况下，下电极220可以具有柱状形状。下电极可以包括诸如Ti、W、Ni和/或Co之类的金属或者诸如TiN、TiSiN、TiAlN、TaN、TaSiN和/或WN之类的金属氮化物。
参考图9，第一掩模图案(未示出)可以形成在上支撑层和下电极220上。第一掩模图案可以包括无定形碳和/或多晶硅。第一掩模图案可以包括孔。
可以使用第一掩模图案对上支撑层进行各向异性蚀刻以形成暴露第二模制层的上部的第二孔222。因此，上支撑层图案208a可以形成在基板100的单元区A上。此后，可以使用通过第二孔222提供的蚀刻剂对第二模制层进行湿法蚀刻。因此，下支撑层和下电极220的上侧壁可以至少部分地暴露。
此后，可以对下支撑层的一部分进行蚀刻以形成至少部分地暴露第一模制层的上部的第三孔224。因此，下支撑层图案204a可以形成在基板100的单元区A上。可以使用通过第三孔224提供的蚀刻剂对第一模制层进行湿法蚀刻。
上支撑层图案208a和下支撑层图案204a中的每一个可以物理接触下电极220的外侧壁，并且可以连接到下电极220的侧壁。因此，下电极220的侧壁可以由上支撑层图案208a和下支撑层图案204a支撑，使得下电极220不会偏向一侧。此外，下电极220的表面可以被暴露。
参考图10，介电层230可以共形地形成在下电极220、下支撑层图案204a和上支撑层图案208a以及蚀刻停止层200的表面上。
介电层230可以包括高k层。在示例实施例中，高k层可以包括氧化铪层(HfO2)、氧化锆层(ZrO2)、氧化铝层(Al2O3)和/或氧化镧层(La2O5)。
含金属层232可以形成在介电层230上。在示例实施例中，含金属层232可以由金属氮化物形成。
参考图11，硅锗层234可以形成在含金属层232上。硅锗层234可以掺杂有P型杂质或N型杂质。
在示例实施例中，硅锗层234可以使用硅源气体、锗源气体和掺杂剂气体通过ALD工艺或CVD工艺形成。
硅源气体可以包括例如，硅烷(SiH4)和/或二氯硅烷(SiH2Cl2)。锗源气体可以包括例如，锗(GeH4)和/或四氯化锗(GeCl4)。掺杂剂气体可以包括例如硼烷(BH3)、氯化硼(BCl3)、磷化氢(PH3)、氯化磷(PCl3)等。
此后，可以执行热处理工艺以使硅锗层234结晶。在示例实施例中，可以在550℃或更低的低温下执行热处理。如果热处理温度在大于550℃的高温下进行，则介电层230可能劣化，这可能导致电容器故障。然而，因为可以在550℃或更低的低温下执行硅锗层234的热处理工艺，所以可以减少介电层230的劣化。
形成具有总体较厚的厚度的含金属层232可能并不容易。如果仅使用具有总体较薄的厚度的含金属层232形成上电极，则在随后用于形成上接触插塞的蚀刻工艺中，下电极220可以至少部分地被暴露。因此，硅锗层234可以用作上电极。此外，硅锗层234可用作第一缓冲层以减少后续工艺缺陷。
然而，硅锗层234可以对外部空气中的放射性物质具有高反应性，例如当在其上制造具有硅锗层234的DRAM器件的晶片被飞机移动时。具体地，随着硅锗层234的厚度增加，可以在硅锗层234中产生更多的放射性物质。因此，DRAM器件可能具有较差的可靠性。例如，当硅锗层234的厚度大于
Figure BDA0003739530820000131
时，可能出现可靠性故障。
在示例实施例中，硅锗层234可以被沉积为在与基板100形成的平面垂直的方向上具有小于
Figure BDA0003739530820000132
的厚度。例如，在一些实施例中，硅锗层234可以被形成为具有约
Figure BDA0003739530820000133
至约
Figure BDA0003739530820000134
的厚度。
参考图12，金属板层240可以形成在硅锗层234上。在示例实施例中，金属板层240可以包括钨。
金属板层240可用作第二缓冲层，以补偿硅锗层234的厚度的减少。也就是说，当硅锗层被形成为具有小于
Figure BDA0003739530820000135
的厚度时，用于形成上接触插塞的蚀刻工艺中的缺陷可能无法仅通过硅锗层减少或防止。
在示例实施例中，金属板层240可以被形成为在与基板100形成的平面垂直的方向上具有小于硅锗层234的厚度的厚度。例如，金属板层240的厚度可以小于硅锗层234的厚度的70％。
抛光停止层242可以形成在金属板层240上。
在随后氧化硅层被抛光时，抛光停止层242可以包括可用作抛光停止层的材料。在示例实施例中，抛光停止层242可以包括氮氧化硅、氮化硅、碳氮化硅等。
参考图13，第二掩模图案(未示出)可以被形成为在单元区A上的抛光停止层242上并且至少部分地覆盖仅抛光停止层242。可以使用第二掩模图案作为蚀刻掩模去除外围区B上的抛光停止层242、金属板层240、硅锗层234、含金属层232和介电层230。因此，蚀刻停止层200的上表面可以至少部分地暴露在外围区B中。之后，可以去除第二掩模图案。
如图13所示，单元区A和外围区B可以具有相对高的阶梯差。例如，位于单元区A上的抛光停止层242的顶表面的竖直水平与位于外围区B上的蚀刻停止层200的顶表面的竖直水平之间的差可以是
Figure BDA0003739530820000136
或更多。
此后，第二绝缘中间层246可以沉积在抛光停止层242和蚀刻停止层200上。第二绝缘中间层246可以包括氧化硅。形成在外围区B上的第二绝缘中间层246的顶表面可以比单元区A上的抛光停止层242的顶表面低或者比单元区A上的抛光停止层242的顶表面更靠近基板100。
参考图14，第二绝缘中间层的上表面可以被平坦化直到抛光停止层242的表面被至少部分地暴露，以形成第二绝缘中间层图案246a。平坦化工艺可以包括化学机械抛光工艺。因此，可以去除单元区A中的抛光停止层242的顶表面上的第二绝缘中间层，并且可以保留外围区B上的蚀刻停止层200上的第二绝缘中间层图案246a。
因为抛光工艺在抛光停止层242至少部分地暴露时停止，所以在抛光工艺期间金属板层240可以不被暴露。因此，在抛光工艺期间可以减少或防止金属板层240的金属污染。
金属板层240和抛光停止层242可以堆叠在单元区A的顶部。
参考图15，第三掩模图案248可以形成在抛光停止层和第二绝缘中间层图案246a上。
单元区上的第三掩模图案248可以包括开口248a，开口248a至少部分地暴露抛光停止层的一部分。开口248a中的一些可以至少部分地暴露抛光停止层的一部分，以用于形成电连接到随后形成的上电极的上接触插塞。开口248a的水平面积可以大于上接触插塞的水平面积，使得上接触插塞可以形成在开口248a中。
在示例实施例中，包括在第三掩模图案248中的开口248a可以具有孔形形状。孔可以沿着抛光停止层的整个上表面规则地布置，并且孔可以彼此间隔开。
在一些示例实施例中，包括在第三掩模图案248中的开口248a可以具有线形形状。开口248a可以沿着抛光停止层的整个上表面规则地布置，并且开口248a可以彼此间隔开。
可以使用第三掩模图案248依次对抛光停止层和金属板层进行蚀刻，以形成延伸穿过抛光停止层和金属板层的第一开口250。此外，金属板图案240a和抛光停止层图案242a可以形成在硅锗层234上。含金属层232、硅锗层234和金属板图案240a可以用作电容器的上电极244。
根据包括在第三掩模图案248中的开口248a的形状，延伸穿过抛光停止层和金属板层的第一开口250的形状可以不同。
在示例实施例中，如图16所示，第一开口250中的每一个在平面图中可以具有孔形形状。
在示例实施例中，如图17所示，第一开口250中的每一个在平面图中可以具有线形形状。
在示例实施例中，如图18所示，第一开口250中的每一个在平面图中可以具有在一个方向上延伸的矩形形状。当如图18所示的形成第一开口250时，图5中所示的DRAM器件可以通过执行后续工艺来制造。
之后，可以去除第三掩模图案。
参考图19，填充绝缘层252可以形成在抛光停止层图案242a和第二绝缘中间层图案246a上，以在第一开口250中并且至少部分地填充第一开口250。
填充绝缘层252可以包括被配置为促进氢离子移动的绝缘材料。填充绝缘层252可以包括氧化硅。填充绝缘层252可以包括TEOS材料。
参考图20，填充绝缘层可以被平坦化，直到抛光停止层图案242a的上表面被暴露以形成填充绝缘图案252a。填充绝缘图案252a可以分别形成在第一开口中。
参考图21，第三绝缘中间层254可以形成在填充绝缘图案252a、抛光停止层图案242a和第二绝缘中间层图案246a上。
第三绝缘中间层254可以包括氧化硅。
包括孔的第四掩模图案(未示出)可以形成在第三绝缘中间层254上。在第四掩模图案中，每个孔可以被布置为与第一开口中的一个相对应。可以使用第四掩模图案对第三绝缘中间层254和填充绝缘图案252a进行蚀刻，以形成至少部分地暴露硅锗层234的上表面的接触孔256。
第三绝缘中间层254和填充绝缘图案252a可以包括氧化硅，使得第三绝缘中间层254和填充绝缘图案252a可以被蚀刻以形成接触孔256。也就是说，在形成接触孔256期间，抛光停止层图案242a和金属板图案240a可以不被蚀刻。第三绝缘中间层254和填充绝缘图案252a可以保留在每个接触孔256的侧壁上，并且抛光停止层图案242a和金属板图案240a可以不被每个接触孔256的侧壁暴露。
金属层可以形成在接触孔256中并且至少部分地填充接触孔256。金属层可以被平坦化，直到第三绝缘中间层254的上表面被暴露以形成上接触插塞。上接触插塞260可以分别形成在接触孔中。
上接触插塞260的底部可以物理接触硅锗层234的上表面。此外，上接触插塞260的侧壁可以物理接触第三绝缘中间层254和包括氧化硅的填充绝缘图案252a。
再次参考图2，第四绝缘中间层262可以形成为在第三绝缘中间层254和上接触插塞260的上表面上并且至少部分覆盖第三绝缘中间层254和上接触插塞260的上表面。此后，还可以对第四绝缘中间层262执行引入氢离子的过程。
当引入氢离子时，氢离子可以通过上接触塞260向下移动。
如上所述，上接触插塞260的下侧壁可以不与抛光停止层图案242a和金属板图案240a物理接触，但是可以物理接触包括氧化硅的填充绝缘图案252a。因此，通过上接触插塞260传递的氢离子可以向下移动，而不会被捕获到抛光停止层图案242a和金属板图案240a中。因此，电容器、基板的有源区或栅极绝缘层中包括的悬空键或陷阱位点可以被氢离子减少或去除，并且可以减少或消除缺陷。
图22至图24是示出了根据示例实施例的制造DRAM器件的方法的截面图。
除了一些过程，下面描述的制造过程可以与参考图7至图21描述的制造过程相同或相似。
首先，可以通过执行参考图7至图12描述的过程来形成图12所示的结构。
参考图22，第一掩模图案(未示出)可以形成为在单元区A上的抛光停止层上，并且至少部分地覆盖仅单元区A上的抛光停止层。可以使用第一掩模图案作为蚀刻掩模去除外围区B上的抛光停止层、金属板层、硅锗层234、含金属层232和介电层230。因此，外围区B上的蚀刻停止层200的上表面可以至少部分地暴露。
第二掩模图案(未示出)可以形成在抛光停止层和蚀刻停止层200上。第二掩模图案可以包括至少部分地暴露单元区上的抛光停止层的部分的开口。
可以使用第二掩模图案作为蚀刻掩模依次对抛光停止层和金属板层进行蚀刻，以形成延伸穿过抛光停止层和金属板层的第一开口250。因此，金属板图案240a和抛光停止层图案242a可以形成在单元区中的硅锗层234上。
参考图23，第二绝缘中间层246可以沉积在抛光停止层图案242a和蚀刻停止层200上。第二绝缘中间层246可以包括氧化硅。与单元区A上的抛光停止层图案242a的顶表面相比，外围区B上的第二绝缘中间层246的顶表面可以更低或者更靠近基板100。第二绝缘中间层246可以在第一开口250中并且至少部分地填充第一开口250。
参考图24，第二绝缘中间层的上表面可以被平坦化直到抛光停止层图案242a的表面至少部分地暴露。平坦化工艺可以包括化学机械抛光工艺。因此，填充绝缘图案252a可以形成在单元区A中的第一开口250中，并且第二绝缘中间层图案246a可以形成在外围区B中的蚀刻停止层200上。
如上所述，填充绝缘图案252a和第二绝缘中间层图案246a可以通过相同的沉积工艺形成。
因为抛光在抛光停止层图案242a暴露时停止，所以在抛光工艺期间金属板层可以不被暴露。因此，在抛光工艺期间可以减少或防止金属板层的金属污染。
此后，可以执行参考图21和图24描述的相同过程来制造具有与图2所示相同的结构的DRAM器件。
前述内容是对示例实施例的说明，而不应被解释为对其的限制。虽然已经描述了一些示例实施例，但是本领域技术人员将容易理解，在不实质上脱离本发明构思的新颖教义和优点的情况下，可以在示例实施例中进行多种修改。因此，所有这种修改旨在被包括在如权利要求中限定的本发明构思的范围内。在权利要求中，装置加功能条款旨在包含本文描述的执行所述功能的结构，并且不仅包括结构等同物还包括等同结构。因此，应理解，前述内容是对各种示例实施例的说明，而不应被解释成限制于所公开的具体示例实施例，并且对所公开的示例实施例的修改以及其他示例实施例旨在被包括在所附权利要求的范围内。

Claims (20)

1.一种半导体器件，包括：
基板，包括单元区和外围区；
下电极，在所述基板的所述单元区上；
介电层，在所述下电极的表面上；
硅锗层，在所述介电层上；
金属板图案和抛光停止层图案，堆叠在所述硅锗层上；以及
上接触插塞，物理接触所述硅锗层的上表面，
其中，所述上接触插塞具有比所述抛光停止层图案的上表面更远离所述基板的上表面，并且
其中，所述上接触插塞与所述金属板图案和所述抛光停止层图案间隔开。
2.根据权利要求1所述的半导体器件，其中，包括所述金属板图案和所述抛光停止层图案的堆叠结构包括开口，所述开口暴露所述硅锗层在所述单元区上的上表面的至少一部分，并且
其中，所述堆叠结构还包括分别在所述开口中的填充绝缘图案，所述填充绝缘图案包括氧化硅。
3.根据权利要求2所述的半导体器件，其中，所述上接触插塞延伸穿过所述填充绝缘图案。
4.根据权利要求2所述的半导体器件，其中，所述填充绝缘图案各自具有柱状形状或线形形状。
5.根据权利要求2所述的半导体器件，还包括：
第一绝缘中间层，在所述外围区上并且至少部分地暴露所述抛光停止层图案和所述填充绝缘图案在所述单元区中的上表面；以及
第二绝缘中间层，在所述抛光停止层图案、所述填充绝缘图案和所述第一绝缘中间层上，
其中，所述上接触插塞延伸穿过所述第二绝缘中间层和所述填充绝缘图案。
6.根据权利要求1所述的半导体器件，其中，所述硅锗层在与所述基板限定的平面大体上垂直的方向上具有小于
Figure FDA0003739530810000021
的厚度。
7.根据权利要求1所述的半导体器件，其中，所述金属板图案包括钨。
8.根据权利要求1所述的半导体器件，其中，所述金属板图案的厚度小于所述硅锗层的厚度。
9.根据权利要求1所述的半导体器件，其中，所述抛光停止层图案包括氮氧化硅、氮化硅或碳氮化硅。
10.根据权利要求1所述的半导体器件，还包括在所述硅锗层与所述介电层之间的含金属层。
11.根据权利要求1所述的半导体器件，还包括：
单元下部结构，包括在所述基板的所述单元区上的位线结构、接触插塞和着陆焊盘，并且
其中，所述下电极分别形成在所述着陆焊盘上。
12.一种半导体器件，包括：
基板，包括单元区和外围区；
下电极，在所述基板的所述单元区上；
介电层，在所述下电极的表面上；
硅锗层，在所述介电层上，所述硅锗层包括位于所述单元区上的上表面和位于所述单元区与所述外围区之间的边界处的竖直表面；
金属板图案和抛光停止层图案，堆叠在所述硅锗层上，所述金属板图案包括至少部分地暴露所述硅锗层在所述单元区上的上表面的开口；以及
填充绝缘图案，分别在所述开口中。
13.根据权利要求12所述的半导体器件，还包括：
第一绝缘中间层，在所述外围区上并且至少部分地暴露所述抛光停止层图案和所述填充绝缘图案在所述单元区中的上表面；
第二绝缘中间层，在所述抛光停止层图案、所述填充绝缘图案和所述第一绝缘中间层上；以及
上接触插塞，延伸穿过所述第二绝缘中间层和所述填充绝缘图案，其中，所述上接触插塞物理接触所述硅锗层的上表面。
14.根据权利要求13所述的半导体器件，其中，所述上接触插塞的下侧壁物理接触所述填充绝缘图案，并且
其中，所述上接触插塞的下侧壁与所述金属板图案和所述抛光停止层图案间隔开。
15.根据权利要求12所述的半导体器件，其中，所述填充绝缘图案各自具有柱状形状或线形形状。
16.根据权利要求12所述的半导体器件，其中，所述硅锗层在与所述基板限定的平面大体上垂直的方向上具有小于
Figure FDA0003739530810000031
的厚度。
17.一种半导体器件，包括：
基板，包括单元区和外围区；
单元下部结构，包括在所述基板的所述单元区上的位线结构、接触插塞和着陆焊盘；
下电极，分别在所述着陆焊盘上；
介电层，在所述下电极的表面上；
含金属层，在所述介电层上；
硅锗层，在所述含金属层上；
堆叠结构，包括在所述硅锗层上的金属板图案和抛光停止层图案，所述堆叠结构包括开口，所述开口至少部分地暴露所述硅锗层在所述单元区上的上表面；
填充绝缘图案，分别在所述开口中；
绝缘中间层，在所述抛光停止层图案、所述填充绝缘图案和所述外围区上，所述绝缘中间层具有平坦的上表面；以及
上接触插塞，延伸穿过所述绝缘中间层和所述填充绝缘图案，所述上接触插塞物理接触所述硅锗层的上表面。
18.根据权利要求17所述的半导体器件，其中，所述绝缘中间层和所述填充绝缘图案包括氧化硅，并且所述上接触插塞的侧壁物理接触所述绝缘中间层和所述填充绝缘层。
19.根据权利要求17所述的半导体器件，其中，所述填充绝缘图案各自具有柱状形状或线形形状。
20.根据权利要求17所述的半导体器件，其中，所述金属板图案的厚度小于所述硅锗层的厚度。
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