KR20210089278A - 반도체 메모리 장치 및 이의 제조 방법 - Google Patents
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Abstract
본 발명에 따른 반도체 메모리 장치는 셀 영역 및 주변 영역을 포함하는 기판, 상기 셀 영역에서 상기 기판 상에 배치되는 복수의 하부 전극들, 상기 복수의 하부 전극들 상에 배치되는 유전막, 상기 유전막 상에 배치되는 금속함유막, 상기 금속함유막 상에 배치되고, 상기 금속함유막과 전기적으로 연결되는 실리콘 게르마늄 막, 상기 실리콘 게르마늄 막 상에 배치되고, 상기 실리콘 게르마늄 막과 전기적으로 연결되는 도전 패드, 상기 도전 패드 상에 배치되고, 상기 도전 패드와 전기적으로 연결되는 상부 전극 콘택 플러그, 상기 셀 영역에서, 상기 기판 상에 배치되고, 제1 방향으로 연장되는 비트 라인, 및 상기 셀 영역에서, 상기 기판 상에 제공되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수개의 워드 라인들을 포함할 수 있다. 상기 도전 패드는 상기 상부 전극 콘택 플러그로부터 상기 제1 방향으로 주변 영역을 향해 연장되고, 상기 실리콘 게르마늄 막은 상기 제1 방향으로 상기 도전 패드를 지나 연장되는 가장자리(edge) 부분을 포함할 수 있다.
Description
본 발명은 반도체 메모리 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 소자는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업의 고도로 발전함에 따라, 반도체 소자의 고집적화 경향이 심화되고 있다. 반도체 소자의 고집적화를 위하여, 반도체 소자의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 소자의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다. 예를 들면, 디램(DRAM) 메모리 장치에서는 워드라인들을 반도체 기판 내부에 매립하는 구조가 연구되고 있다.
본 발명이 해결하고자 하는 과제는 반도체 칩 사이즈를 감소시킬수 있고, 신뢰성이 향상된 반도체 메모리 장치를 제공하는데 있다.
본 발명에 따른 반도체 메모리 장치는 셀 영역 및 주변 영역을 포함하는 기판, 상기 셀 영역에서 상기 기판 상에 배치되는 복수개의 하부 전극들, 상기 복수의 하부 전극들 상에 배치되는 유전막, 상기 유전막 상에 배치되는 금속함유막, 상기 금속함유막 상에 배치되고, 상기 금속함유막과 전기적으로 연결되는 실리콘 게르마늄 막, 상기 실리콘 게르마늄 막 상에 배치되고, 상기 실리콘 게르마늄 막과 전기적으로 연결되는 도전 패드, 상기 도전 패드 상에 배치되고, 상기 도전 패드와 전기적으로 연결되는 상부 전극 콘택 플러그, 상기 셀 영역에서, 상기 기판 상에 배치되고, 제1 방향으로 연장되는 비트 라인, 상기 셀 영역에서, 상기 기판 상에 제공되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수개의 워드 라인들, 상기 도전 패드는 상기 상부 전극 콘택 플러그로부터 상기 제1 방향으로 주변 영역을 향해 연장되고, 상기 실리콘 게르마늄 막은 상기 제1 방향으로 상기 도전 패드를 지나 연장되는 가장자리(edge) 부분을 포함할 수 있다.일부 실시예들에 따른 반도체 메모리 장치는 셀 영역 및 주변 영역을 포함하는 기판, 상기 셀 영역에서, 상기 기판 상에 배치되는 복수개의 하부 전극들, 상기 하부 전극들 상에 배치되는 유전막, 상기 유전막 상에 배치되는 금속함유막, 상기 금속함유막 상에 배치되고, 상기 금속함유막과 전기적으로 연결되는 실리콘 게르마늄 막, 상기 실리콘 게르마늄 막 상에 배치되고, 상기 실리콘 게르마늄 막과 전기적으로 연결되는 제1 도전 패드 및 제2 도전 패드, 상기 제1 도전 패드 상에 배치되고, 상기 제1 도전 패드와 전기적으로 연결되는 제1 상부 전극 콘택 플러그, 상기 제2 도전 패드 상에 배치되고, 상기 제2 도전 패드와 전기적으로 연결되는 제2 상부 전극 콘택 플러그, 상기 제1 도전 패드와 상기 제2 도전패드 사이의 상기 실리콘 게르마늄 막의 제1 부분 및 상기 제2 도전 패드와 상기 주변 영역 사이의 상기 실리콘 게르마늄 막의 제2 부분 상에 배치된 층간절연막, 상기 셀 영역에서, 상기 기판 상에 배치되고 제1 방향으로 연장되는 비트라인, 및 상기 셀 영역에서, 상기 기판 상에 제공되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수개의 워드라인들을 포함할 수 있다.
본 발명에 따른 반도체 메모리 장치의 제조 방법은 셀 영역 및 주변 영역을 포함하는 기판을 제공하는 것, 상기 셀 영역에서 상기 기판 상에 복수의 하부 전극을 형성하는 것, 상기 복수의 하부 전극들 상에 유전막을 형성하는 것, 상기 유전막 상에 금속함유막을 형성하는 것, 상기 금속함유막 상에 상기 금속함유막과 전기적으로 연결된 실리콘 게르마늄 막을 형성하는 것, 상기 기판의 셀 영역 및 주변 영역 상에 배치되고, 상기 실리콘 게르마늄 막의 상부면 및 상기 실리콘 게르마늄 막의 층의 측면과 접하는 도전막을 형성하는 것, 상기 실리콘 게르마늄 막의 상부면 상에 제1 식각 마스크 패턴을 형성하는 것, 상기 제1 식각 마스크 패턴을 이용하여, 식각 공정을 수행하여 상기 도전막의 측면을 식각하는 것, 상기 실리콘 게르마늄 층의 상부면 및 측면 상에 층간절연막을 형성하는 것, 상기 층간절연막 상에 제2 식각 마스크 패턴을 형성하는 것으로서, 상기 제2 식각 마스크 패턴은 상기 셀 영역과 중첩하는 제1 개구부 및 상기 주변 영영과 중첩하는 제2 개구부를 형성하는 것, 상기 제2 식각 마스크 패턴을 이용하여 식각 공정을 수행하여 상기 셀 영역에 상부 전극 콘택홀을 형성하고, 상기 주변 영역에 주변 콘택홀을 형성하고, 상기 주변 콘택홀은 상기 상부 전극 콘택홀보도다 깊게 형성하는 것, 및 상기 상부 전극 콘택홀 및 상기 주변 콘택홀을 전도성 물질로 채워서, 상부 전극 콘택홀에서 상부 전극 콘택 플러그를 형성하고 상기 주변 콘택홀에서 주변 콘택 플러그를 형성하는 것을 포함할 수 있다.
일부 실시예들에 따른 반도체 메모리 장치는
본 발명에 따르면, 도전 패드가 상부 전극을 구성하는 실리콘 게르마늄 막 상에 제공됨으로써, 실리콘 게르마늄 막으로 상부 전극을 형성시 실리콘 게르마늄 막을 감소된 두께로 형성할 수 있다. 특히, 실리콘 게르마늄 막의 가장자리에서 실리콘 게르마늄 막의 폭이 감소하여 반도체 칩 사이즈를 감소시킬 수 있다.
실리콘 게르마늄 막 상에 상부 전극 콘택 플러그들을 형성 시에 상부 전극 콘택 플러그는 도전 패드와 접촉하므로, 콘택 플러그들은 실리콘 게르마늄 막을 관통하지 않을 수 있다. 따라서, 콘택 프러그들이 하부 전극들과 만나 메모리 셀들간의 쇼트를 방지할 수 있다.
또한 도전 패드가 실리콘 게르마늄 막과 이종의 물질로 형성되고, 도전성이 좋은 금속 물질을 포함함으로써 실리콘 게르마늄 막과 상부 전극 콘택 플러그와의 사이의 전기 저항이 감소하는 효과가 있다.
도 1a은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 1b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 영역의 평면도이다.
도 2a는 도 1a의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 2b는 도 1b의 II-II'에 대응되는 단면도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 도 1a의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 4는 본 발명의 실시예들에 따른, 도 1a의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다
도 5는 본 발명의 실시예들에 따른 도 1a의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 6은 본 발명의 일부 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 7은 본 발명의 실시예들에 따른 도 6의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 8은 본 발명의 실시예들에 따른 도 6의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 9는 본 발명의 실시예들에 따른 도 6의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 10은 본 발명의 실시예들에 따른 도 6의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 11은 본 발명의 일부 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 13은 도 12의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 14a 내지 도 14i는 도 2에 따른 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 15a 내지 도 15e는 도 3a에 따른 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 16a 내지 도 16h는 도 4에 따른 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 17a 내지 도 17e는 도 5에 따른 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 18a 내지 도 18d는 도 6에 따른 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 19a 내지 도 19e는 도 13에 따른 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 1b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 영역의 평면도이다.
도 2a는 도 1a의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 2b는 도 1b의 II-II'에 대응되는 단면도이다.
도 3a 및 도 3b는 본 발명의 실시예들에 따른 도 1a의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 4는 본 발명의 실시예들에 따른, 도 1a의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다
도 5는 본 발명의 실시예들에 따른 도 1a의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 6은 본 발명의 일부 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 7은 본 발명의 실시예들에 따른 도 6의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 8은 본 발명의 실시예들에 따른 도 6의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 9는 본 발명의 실시예들에 따른 도 6의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 10은 본 발명의 실시예들에 따른 도 6의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 11은 본 발명의 일부 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 메모리 장치의 평면도이다.
도 13은 도 12의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 14a 내지 도 14i는 도 2에 따른 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 15a 내지 도 15e는 도 3a에 따른 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 16a 내지 도 16h는 도 4에 따른 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 17a 내지 도 17e는 도 5에 따른 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 18a 내지 도 18d는 도 6에 따른 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 19a 내지 도 19e는 도 13에 따른 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
이하, 본 발명을 보다 구체적으로 설명하기 위하여 본 발명에 따른 실시예들을 첨부 도면을 참조하면서 보다 상세하게 설명하고자 한다.
도 1a은 본 발명의 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 1b는 본 발명의 실시예들에 따른 반도체 메모리 장치의 셀 영역의 평면도이다. 도 2a는 도 1a의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다. 도 2b는 도 1b의 II-II'에 대응되는 단면도이다.
도 1a, 도 1b, 도 2a 및 도 2b를 참조하면, 반도체 기판(1)은 셀 영역(A)과 주변 영역(B)을 가진다. 셀 영역(A)은 셀 어레이 영역 또는 메모리 셀 블록들일 수 있다. 주변 영역(B)은 주변회로 영역 또는 코어 영역일 수 있다. 본 실시예들에 따른 반도체 메모리 장치는 디램일 수 있다.
반도체 기판(1)에는 소자분리막들(3)이 배치되어 활성 영역들(ACT)을 정의한다. 상기 소자분리막(3)은 셀 영역(A)과 주변 영역(B)을 분리할 수 있다. 워드라인들(WL)은 상기 반도체 기판(1) 내에 매립될 수 있다. 워드라인들(WL)과 반도체 기판(1) 사이에는 셀 게이트 절연막(2)이 개재되고 워드라인들(WL) 상부에는 워드라인 캐핑 패턴들(4)이 배치될 수 있다. 워드라인 캐핑 패턴들(4)의 상부면들은 반도체 기판(1)의 상부면과 공면을 이룰 수 있다. 워드라인들(WL) 각각의 일 측의 상기 반도체 기판(1)에는 제 1 불순물 주입 영역(5)이 배치되고 상기 워드라인들(WL) 각각의 다른측의 상기 반도체 기판(1)에는 제 2 불순물 주입 영역(7)이 배치될 수 있다. 제 1 불순물 주입 영역(5)은 예를 들면 메모리 셀 트랜지스터의 소오스(source) 영역에 해당할 수 있다. 제 2 불순물 주입 영역(7)은 예를 들면 메모리 셀 트랜지스터의 드레인(drain) 영역에 해당할 수 있다.
셀 영역(A)에서 상기 반도체 기판(1)은 제1 층간절연막(10)으로 덮인다. 제 1 층간절연막(10)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 같은 절연막으로 이루어질 수 있다.
셀 영역(A)에서 반도체 기판(1) 상에는 비트라인 콘택 플러그(DC)를 통해서 반도체 기판(1)의 제1 불순물 주입영역(5)에 전기적으로 연결되는 비트라인(BL)이 제공될 수 있다. 비트라인(BL)은 비트라인 콘택 플러그(DC)를 포위하는 제1 층간절연막(10)을 사이에 두고 반도체 기판(1)과 이격될 수 있다. 비트라인들(BL)의 상부면은 비트라인 캐핑 패턴(15)으로 덮인다. 비트라인 캐핑 패턴들(15)은 실리콘질화막과 같은 절연물질을 포함할 수 있다
제2 불순물 주입영역(7)은 하부 전극 콘택 플러그(BC)와 연결된다. 하부 전극 콘택 플러그(BC) 상에는 랜딩 패드(LP)가 배치될 수 있다. 랜딩 패드(LP)는 제2 층간절연막(17)에 의해 상호 절연될 수 있다. 제2 층간절연막(17)은 실리콘 산화막, 실리콘 질화막 또는 실리콘 산화질화막 같은 절연막으로 이루어질 수 있다.
하부 전극 콘택 플러그(BC)는 불순물이 도핑된 폴리실리콘 패턴을, 랜딩 패드(LP)는 베리어메탈막 및 금속패턴을 포함할 수 있다. 베리어메탈막은 예를 들면 티타늄/티타늄질화막을 포함할 수 있다. 금속 패턴은 예를 들면 텅스텐을 포함할 수 있다.
주변 영역(B) 상에는 제1 층간절연막(10) 상에 주변 층간절연막(18) 및 주변 배선(16)이 제공될 수 있다. 주변 배선(16)의 상면은 랜딩 패드(LP)의 상면과 같은 위치에 있을 수 있다. 주변 배선(16)은 비아(14)를 통해서 비트라인(BL)과 전기적으로 연결될 수 있다.
셀 영역(A)의 제2 층간절연막(17) 상에 식각 정지막(20)이 제공될 수 있다. 식각 정지막(20)은 주변 영역(B)의 주변 배선(16) 상으로도 연장될 수 있다. 식각 정지막(20)은 예를 들면 실리콘 질화막, 실리콘 산화막, 실리콘 산화질화막과 같은 절연물질을 포함할 수 있다.
셀 영역(A)에서 제2 층간절연막(17) 상에는 복수개의 랜딩 패드(LP)와 연결되는 복수개의 하부 전극들(BE)이 배치될 수 있다. 하부 전극들(BE), 유전막(DL), 금속함유막(32) 및 상부 전극(UE)은 커패시터를 구성할 수 있다.
하부 전극(BE)은 도전성 물질로, 예를 들면 불순물이 도핑된 폴리실리콘으로 형성되거나 티타늄질화막과 같은 금속함유막으로 형성될 수 있다. 하부 전극들(BE)은 필라 형태나 실린더 형태를 가질 수 있다.
하부 전극들(BE) 사이에는 반도체 기판(1)의 상면과 수직방향으로 이격된 제1 지지 패턴(SL1) 및 제2 지지 패턴(SL2)이 제공될 수 있다. 이웃하는 하부 전극들(BE)의 측벽들은 제1, 및 제2 지지 패턴(SL1, SL2)으로 연결될 수 있다. 제1 지지 패턴(SL1) 및 제2 지지 패턴(SL2)은 일 예로 실리콘 산화막을 포함할 수 있다. 제1 및 제2 지지 패턴들(SL1, SL2)은 각각 제1 지지홀(H1) 및 제2 지지홀(H2)을 포함할 수 있다. 제1 지지홀(H1) 및 제2 지지홀(H2)은 인접하는 하부 전극들(BE)의 측면을 노출시킬 수 있다.
셀 영역(A)에서 하부 전극들(BE)의 상부면과 측면들 및 식각 정지막(20)의 상부면들, 제1, 제2 지지 패턴(SL1, SL2)의 노출된 표면들은 유전막(DL)으로 콘포말하게 덮일 수 있다. 예를 들면 유전막(DL)은 하프늄(Hf), 알루미늄(Al), 지르코늄(Zr), 및 란탄(La) 중 하나를 포함하는 산화물, 질화물, 규화물, 산화질화물, 또는 규화산화질화물일 수 있다. 유전막(DL)의 상면은 금속함유막(32)으로 콘포말하게 덮일 수 있다. 금속함유막(32)은 예를 들면 티타늄질화막일 수 있다. 금속함유막(32) 상에는 실리콘 게르마늄 막(34)이 배치되어 하부 전극들(BE) 사이의 공간들을 채울 수 있다. 실리콘 게르마늄 막(34)은 불순물로 도핑되어 도전성을 띌 수 있다. 상기 금속함유막(32)과 상기 실리콘 게르마늄 막(34)은 상부 전극(UE)을 구성할 수 있다.
실리콘 게르마늄 막(34)은 상부면(44)과 측면(46)을 포함한다. 실리콘 게르마늄 막(34)의 상부면(44)은 상기 하부 전극들(BE)과 중첩되는 위치에 있고 실리콘 게르마늄 막(34)의 측면(46)은 상기 셀 영역(A)의 가장자리에 배치되는 하부 전극(BE)의 측면에 인접한다.
주변 영역(B)에는 제3 층간절연막(40)이 배치되어 식각 정지막(20)을 덮을 수 있다. 제3 층간절연막(40)은 실리콘 게르마늄 막(34)의 측면(46)을 덮을 수 있고, 실리콘 게르마늄 막(34)의 상면(44)의 일부를 덮을 수 있다. 제3 층간절연막(40)은 PE(Plasma Enhanced)-TEOS(Tetra Ethyl Ortho Silicate)막, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), 또는 HDP(High Density Plasma)-산화물로 형성될 수 있다.
상부 전극(UE)의 상면(44) 상에 도전 패드(MP)가 제공될 수 있다. 도전 패드(MP)는 도전성이 있는 금속 물질을 포함할 수 있다. 일 예로 도전 패드(MP)는 텅스텐(W) 또는 티타늄(Ti)을 포함할 수 있다. 도전 패드(MP)는 상부 전극 콘택 플러그(54)로부터 주변 영역(B)을 향해 제1 방향(D1)으로 연장될 수 있고, 실리콘 게르마늄 막(34)은 도전 패드(MP)를 지나 제1 방향(D1)으로 연장되는 가장자리(edge) 부분을 포함할 수 있다. 상기 실리콘 게르마늄 막(34)의 가장자리 부분은 주변 영역(B)과 상기 도전 패드(MP)의 측면 사이에 개재될 수 있다.
상부 전극(UE)의 상면의 일부는 도전 패드(MP)와 접할 수 있다. 평면적 관점에서 도전 패드(MP)는 상부 전극(UE)에 의해 둘러싸일 수 있다. 상부 전극(UE)은, 반도체 기판(1)의 상면에 평행한 제1 방향(D1)으로의 제1 폭(W1)을 가질 수 있다. 도전 패드(MP)는 제1 방향(D1)에 따른 제2 폭(W2)을 가질 수 있다. 제2 폭(W2)은 제1 폭(W1)보다 작을 수 있다.
상부 전극(UE)은 리세스(R1)를 가질 수 있고, 도전 패드(MP)의 일부가 상부 전극(UE)의 리세스(R1)를 채울 수 있다. 상부 전극(UE)의 상면(44)의 일부(일 예로 상부 전극의 가장자리)는 도전 패드(MP)에 의해 노출될 수 있다.
실리콘 게르마늄 막(34)의 상면(44)은 도전 패드(MP)에 의해 덮이는 제1 면(44b) 및 상기 도전 패드(MP)에 의해 덮이지 않고, 상기 도전 패드(MP)를 지나 상기 제1 방향(D1)으로 연장되는 가장자리에 대응하는 제2 면(44a)을 포함할 수 있다.
제2면(44a), 즉 노출되는 상부 전극(UE)의 상면(44)의 일부(44a)의 레벨은 제1면(44b), 즉 도전 패드(MP)와 중첩되는 상부 전극(UE)의 상면(44b)의 레벨 다를 수 있다. 실리곤 게르마늄 막(34)의 제1 면(44b)은 제2 면(44a)으로부터 오프셋(offset) 된 면일 수 있다.
따라서 실리콘 게르마늄 막(34)의 가장자리의 상면(44a) 및 도전 패드(MP)와 중첩하는 실리콘 게르마늄 막(34)의 상면(44b) 및 이들을 연결하는 실리콘 게르마늄 막(34)의 일 면은 단차 구조(step structur(N1)을 이룰 수 있다. 도전 패드(MP)의 하면의 레벨은 도전 패드(MP)와 중첩하는 실리콘 게르마늄 막(34)의 상면(44b)의 레벨과 실질적으로 동일할 수 있다. 도전 패드(MP)의 하면의 레벨은 상부 전극(UE)의 상면(44)의 최상부(44a)의 레벨보다 낮을 수 있다.
도전 패드(MP)의 측면은 제1 방향(D1) 및 기판(1)의 표면에 실질적으로 수직할 수 있다.
관련 반도체 메모리 장치에서, 하부 전극의 최상면으로부터 상부 전극의 상면까지의 거리는 약 2600 옴스트롱(Å)일 수 있다. 하부 전극(BE)의 최상면으로부터 도전 패드(MP)와 접하는 상부 전극(UE)의 상면까지의 거리(T1)는 도전 패드(MP)의 두께(T2)보다 작을 수 있다. 일 예로, 하부 전극(BE)의 최상면으로부터 도전 패드(MP)와 접하는 상부 전극(UE)의 상면까지의 거리(T1)는 약 1000Å이고, 도전 패드(MP)의 두께(T2)는 약 1500Å일 수 있다. 실리콘 게르마늄 막(34)의 일 측면(46)과 인접한 하부 전극(BE)의 일 측면까지의 최단 거리(T3)는 도전 패드(MP)의 두께(T2) 이하일 수 있다. 일 예로 실리콘 게르마늄 막(34)의 일 측면(46)과 인접한 하부 전극(BE)의 일 측면까지의 최단 거리(T3)는 약 1000Å이고 도전 패드(MP)의 두께(T2)는 약 1500Å일 수 있다.
도전 패드(MP) 및 제3 층간절연막(40)은 제4 층간절연막(48)으로 덮일 수 있다. 제4 층간절연막(48)은 제3 층간절연막(40)과 동일/유사한 물질을 포함할 수 있다.
셀 영역(A)에서 제4 층간절연막(48) 및 도전 패드(MP)의 일부를 관통하여 상부 전극(UE)과 전기적으로 연결되도록 상부 전극 콘택 플러그들(54)이 배치될 수 있다. 상부 전극 콘택 플러그들(54)은 상부 전극 콘택홀들(50) 안에 배치될 수 있다. 상부 전극 콘택 플러그들(54)은 일 예로 텅스텐과 같은 금속물질을 포함할 수 있다. 상부 전극 콘택 플러그들(54)은 도전 패드(MP)와 동일한 금속 또는 다른 금속으로 형성될 수 있으나, 바람직하게는 동일한 금속 물질을 포함할 수 있다. 상부 전극 콘택 플러그들(54)의 하면의 레벨은 도전 패드(MP)의 상면의 레벨보다 낮고, 상부 전극(UE)의 상면(44)의 레벨보다 높을 수 있다. 상부 전극 콘택 프러그들(54)의 하면은 도전 패드(MP)에 의해 덮인 실리콘 게르마늄 막(34)의 상면의 일부(44b)보다 기판(1)으로부터 더 멀리 위치할 수 있다.
주변 영역(B)에서는 주변 콘택 플러그(56)가 제4 층간절연막(48), 제3 층간절연막(40) 및 식각 정지막(20)을 관통하여 주변 배선(16)에 전기적으로 연결될 수 있다. 주변 콘택 플러그(56)는 주변 배선(16) 및 비아(14)를 통해 비트라인(BL)에 전압을 가해줄 수 있다. 주변 콘택 플러그(56)는 주변 콘택홀(51) 안에 배치될 수 있다
본 발명의 실시예들에서 상부 전극(UE)이 금속함유막(32)을 포함하나 상부 전극(UE)은 금속함유막(32)을 포함하지 않고 상기 실리콘 게르마늄 막(34)만으로 구성될 수도 있다.
본 발명에 따르면, 도전 패드가 상부 전극을 구성하는 실리콘 게르마늄 막 상에 제공됨으로써, 실리콘 게르마늄 막으로 상부 전극을 형성시 실리콘 게르마늄 막을 감소된 두께로 형성할 수 있다. 특히, 실리콘 게르마늄 막의 가장자리에서 실리콘 게르마늄 막의 폭이 감소하여 반도체 칩 사이즈를 감소시킬 수 있다. 이는 실리콘 게르마늄 막(34)의 가장자리의 폭이 실리콘 게르마늄 막(34)의 두께에 대응하기 때문이다. 실리콘 게르마늄 막 상에 상부 전극 콘택 플러그들을 형성 시에 상부 전극 콘택 플러그는 도전 패드와 접촉하므로, 콘택 플러그들은 실리콘 게르마늄 막과 만나지 않을 수 있다. 따라서, 콘택 플러그들이 하부 전극들과 만나지 않으므로 메모리 셀들 간의 쇼트를 방지할 수 있다.
또한 도전 패드가 실리콘 게르마늄 막과 이종의 물질로 형성되고, 도전성이 좋은 금속 물질을 포함함으로써 실리콘 게르마늄 막과 상부 전극 콘택 플러그와의 사이의 전기 저항이 감소하는 효과가 있다.
도 3a는 본 발명의 실시예들에 따라 도 1a의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다. 도 2a와 중복되는 구성은 설명을 생략하기로 한다.
도 1a 및 도 3a를 참조하면,폴리 실리콘 막(PS)이 실리콘 게르마늄 막(34) 상에 제공될 수 있다. 폴리실리콘 막(PS)은 보론의 도핑 등이 이루어져 폴리실리콘 막(PS)은 도전성을 띌 수 있다. 폴리실리콘 막(PS)은 실리콘 게르마늄 막(34)의 상면과 접촉할 수 있다. 폴리실리콘 막(PS)은 실리콘 게르마늄 막(34)의 상면의 전부 또는 실직적으로 전부를 덮을 수 있다.
제3 층간절연막(40)은 폴리실리콘 막(PS)의 상면 및 측면을 덮을 수 있다. 폴리실리콘 막(PS)을 사이에 두고 도전 패드(MP) 및 실리콘 게르마늄 막(34)은 수직 방향으로 이격할 수 있다. 폴리실리콘 막(PS)의 상면의 일부는 도전 패드(MP)와 접할 수 있다. 평면적 관점에서 도전 패드(MP)는 폴리실리콘 막(PS)에 의해 둘러싸일 수 있다. 폴리실리콘 막(PS)은 리세스(R1)를 가질 수 있고, 도전 패드(MP)의 일부가 폴리실리콘 막(PS)의 리세스(R1)를 채울 수 있다. 폴리실리콘 막(PS)의 상면의 일부(일 예로 상부 전극의 가장자리)는 도전 패드(MP)에 의해 노출될 수 있다. 노출되는 폴리실리콘 막(PS)의 상면 일부의 레벨은 도전 패드(MP)와 중첩되는 폴리실리콘 막(PS)의 상면의 레벨과 다를 수 있다.
도 3b는 본 발명의 실시예들에 따라 도 1a의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다. 도 3a와 중복되는 구성은 설명을 생략하기로 한다.
도 1a 및 도 3b를 참조하면, 도전 패드(MP)는 폴리실리콘 막(PS)을 관통하여 실리콘 게르마늄 막(34)과 접촉할 수 있다. 폴리실리콘 막(PS)은 실리콘 게르마늄 막(34)의 가장자리 부분의 상면 상에 배치될 수 있다.
도 4는 본 발명의 실시예들에 따라, 도 1a의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다. 도 2a와 중복된 구성은 설명을 생략하기로 한다.
도 1a 및 도 4를 참조하면, 하부 전극들(BE)의 각각은 제1 부분(BEA) 및 제2 부분(BEB)을 포함할 수 있다. 하부 전극들(BE) 사이에는 기판(1)의 상면과 수직방향으로 이격된 제1 지지 패턴(SL1), 제2 지지 패턴(SL2), 제3 지지 패턴(SL3), 및 제4 지지 패턴(SL4)이 제공될 수 있다.
이웃하는 하부 전극들(BE)의 제1 부분(BEA)의 측벽들은 제1, 제2 지지 패턴(SL1, SL2)으로 연결될 수 있다. 이웃하는 하부 전극들(BE)의 제2 부분(BEB)의 측벽들은 제3, 제4 지지 패턴(SL3, SL4)으로 연결될 수 있다. 제1 내지 제4 지지 패턴들(SL1~SL4)은 일 예로 실리콘 산화막을 포함할 수 있다. 제1 및 제2, 제3, 제4 지지 패턴들(SL1, SL2, SL3, SL4)은 각각 제1 지지홀(H1), 제2 지지홀(H2), 제3 지지홀(H3), 제4 지지홀(H4)을 포함할 수 있다. 제1 내지 제4 지지홀(H1~H4)은 인접하는 하부 전극들(BE)의 측면을 노출시킬 수 있다.
하부 전극들(BE)의 제1 부분(BEA) 및 제2 부분(BEB)은 동일한 물질을 포함할 수도 있고 다른 물질을 포함할 수도 있다. 하부 전극들(BE)의 제1 부분(BEA) 및 제2 부분(BEB) 사이에는 경계면이 관찰될 수 도 있고, 관찰되지 않을 수도 있다. 하부 전극들(BE)의 제1 부분(BEA) 및 하부 전극들(BE)의 제2 부분(BEB)이 동일한 물질을 포함하는 경우, 전기 저항이 더 낮아질 수 있다. 일 예로 하부 전극들(BE)의 제1 부분(BEA) 및 제2 부분(BEB)은 불순물이 도핑된 폴리실리콘으로 형성되거나 티타늄질화막과 같은 금속함유막으로 형성될 수 있다.
셀 영역(A)에서 하부 전극들(BE)의 제1 부분(BEA) 및 제2 부분(BEB)의 측면들 및 식각 정지막(20)의 상부면들, 제1 내지 제4 지지 패턴(SL1~SL4)의 노출된 표면들은 유전막(DL)에 의해 덮일 수 있다. 유전막(DL)은 금속함유막(32)에 의해서 콘포말하게 덮일 수 있다.
하부 전극들(BE)의 높이는 1.5㎛ 이상일 수 있다. 높이는 기판의 상면으로부터 수직한 방향으로의 대상의 하면으로부터 상면까지의 길이를 의미할 수 있다. 하부 전극들(BE)의 높이는 일 예로 2.1㎛ 일 수 있다. 주변 영역(B) 상의 주변 콘택 플러그(56)의 높이는 2 ㎛ 이상일 수 있다.
도 5는 본 발명의 실시예들에 따른 도 1a의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다. 도 2a와 중복된 구성은 설명을 생략하기로 한다.
도 1a 및 도 5를 참조하면, 실리콘 게르마늄 막(34)의 가장자리의 상면(44a)의 레벨 및 도전 패드(MP)와 중첩되는 실리콘 게르마늄 막(34)의 상면(44b)의 레벨은 다를 수 있다. 구체적으로 실리콘 게르마늄 막(34)의 가장자리의 상면(44a)의 레벨이 도전 패드(MP)와 중첩되는 실리콘 게르마늄 막(34)의 상면(44b)의 레벨보다 낮을 수 있다. 실리콘 게르마늄 막(34)의 가장자리의 상면(44a) 및 도전 패드(MP)와 중첩하는 실리콘 게르마늄 막(34)의 상면(44b) 및 이들을 연결하는 실리콘 게르마늄 막(34)의 일 면은 단차 구조(N1)를 이룰 수 있다. 도전 패드(MP)가 놓여져 있는 실리콘 게르마늄 막(34)의 상면(44b)의 레벨은 도전 패드(MP)의 하면의 레벨과 실질적으로 동일할 수 있다.
다른 실시예에 있어서는 실리콘 게르마늄 막(34)의 가장자리의 상면(44a)의 레벨이 도전 패드(MP)와 중첩되는 실리콘 게르마늄 막(34)의 상면(44b)의 레벨과 실질적으로 동일할 수 있다.
실리콘 게르마늄 막(34)은 상면(44)의 표면 거칠기와 측면(46)의 표면 거칠기가 서로 다를 수 있다. 실리콘 게르마늄 막(34)의 상면(44)의 표면 거칠기는 측면(46)의 표면 거칠기보다 작을 수 있다.
제3 층간절연막(40)의 상면은 실리콘 게르마늄 막(34)의 가장자리의 상면(44)과 공면을 이룰 수 있다. 제3 층간절연막(40)은 실리콘 게르마늄 막(34)의 측면(46)을 덮되, 실리콘 게르마늄 막(34)의 상면(44)을 덮지 않을 수 있다. 제4 층간절연막(48)은 노출된 실리콘 게르마늄 막(34)의 상면(44), 도전 패드(MP)의 상면 및 측면을 덮을 수 있다.
도 6은 본 발명의 일부 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 7은 본 발명의 실시예들에 따른 도 6의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다. 도 2a와 중복되는 구성은 생략하기로 한다.
도 6 및 도 7을 참조하면, 실리콘 게르마늄 막(34)의 상면 상에 제1 방향(D1)으로 이격된 복수개의 라인 형태의 도전 패드들(MP)이 제공될 수 있다. 라인 형태의 도전 패드들(MP)은 기판(1)의 상면에 평행하고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다. 라인 형태의 도전 패드들(MP) 상에 상부 전극 콘택 플러그들(54)이 제공될 수 있다. 상부 전극 콘택 플러그들(54)은 라인 형태의 도전 패드들(MP)의 각각의 일부를 관통할 수 있다.
실리콘 게르마늄 막(34)은 복수개의 리세스들(R1)을 가질 수 있다. 리세스들(R1)은 제1 방향(D1)을 따라서 이격될 수 있고, 제2 방향(D2)을 따라서 연장될 수 있다. 도전 패드(MP들)의 각각의 일부가 리세스들(R1)의 각각을 채울 수 있다.
라인 형태의 도전 패드들(MP)에 의해 실리콘 게르마늄 막(34)의 상면의 일부가 노출될 수 있다. 리세스들(R1) 사이의 실리콘 게르마늄 막(34)의 상면(44c) 및 실리콘 게르마늄 막(34)의 가장자리의 상면(44a)의 레벨은 도전 패드들(MP)과 수직 중첩하는 실리콘 게르마늄 막(34)의 상면(44b)(리세스의 하면)의 레벨과 다를 수 있다.
인접하는 라인 형태의 도전 패드들(MP) 사이는 제3 층간절연막(40)이 채울 수 있다. 제3 층간절연막(40)은 실리콘 게르마늄 막(34)의 상면 및 측면을 덮을 수 있다.
도 8은 본 발명의 실시예들에 따른 도 6의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다. 도 7과 중복되는 구성은 생략하기로 한다.
도 6 및 도 8을 참조하면, 폴리실리콘 막(PS)은 실리콘 게르마늄 막(34) 상에 제공될 수 있다.
라인 형태의 도전 패드들(MP) 및 실리콘 게르마늄 막(34) 사이에 폴리실리콘 막(PS)이 개재될 수 있다. 폴리실리콘 막(PS)은 복수개의 라인 형태의 리세스들(R1)을 가질 수 있고, 도전 패드들(MP)의 각각의 일부가 폴리실리콘 막(PS)의 리세스들(R1)을 채울 수 있다. 폴리실리콘 막(PS)의 상면의 일부는 라인 형태의 도전 패드들(MP)에 의해 노출될 수 있다. 노출되는 폴리실리콘 막(PS)의 상면의 일부의 레벨은 라인 형태의 도전 패드들(MP)과 중첩되는 폴리실리콘 막(PS)의 상면들의 레벨과다를 수 있다.
도 9는 본 발명의 실시예들에 따른 도 6의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다. 도 4와 중복되는 구성은 생략하기로 한다.
도 6 및 도 9를 참조하면, 하부 전극들(BE)의 각각은 제1 부분(BEA) 및 제2 부분(BEB)을 포함할 수 있다. 하부 전극들(BE) 사이에는 기판(1)의 상면과 수직방향으로 이격된 제1 지지 패턴(SL1), 제2 지지 패턴(SL2), 제3 지지 패턴(SL3), 및 제4 지지 패턴(SL4)이 제공될 수 있다. 실리콘 게르마늄 막(34)의 상면 상에 제1 방향(D1)으로 이격된 복수개의 라인 형태의 도전 패드들(MP)이 제공될 수 있다. 라인 형태의 도전 패드들(MP)은 기판(1)의 상면에 평행하고, 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장될 수 있다.
도 10은 본 발명의 실시예들에 따른 도 6의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다. 도 5와 중복되는 구성은 생략하기로 한다.
도 6 및 도 10을 참조하면, 라인 형태의 도전 패드들(MP)에 의해서 실리콘 게르마늄 막(34)의 상면이 노출될 수 있다.
노출되는 실리콘 게르마늄 막(34)의 가장자리의 상면(44a)의 레벨 및 도전 패드(MP)와 중첩되는 실리콘 게르마늄 막(34)의 상면(44b)의 레벨은 다를 수 있다. 노출되는 실리콘 게르마늄 막(34)의 상면(44a)의 레벨이 도전 패드(MP)와 중첩되는 실리콘 게르마늄 막(34)의 상면(44b)의 레벨보다 낮을 수 있다. 따라서 노출되는 실리콘 게르마늄 막(34)의 상면(44a) 및 도전 패드(MP)와 중첩하는 실리콘 게르마늄 막(34)의 상면(44b) 및 이들을 연결하는 실리콘 게르마늄 막(34)의 일 면은 단차 구조(N1)를 이룰 수 있다.
도전 패드(MP)의 하면의 레벨은 도전 패드(MP)가 놓여져 있는 실리콘 게르마늄 막(34)의 상면(44b)의 레벨과 실질적으로 동일할 수 있다다른 실시예에 있어서는 실리콘 게르마늄 막(34)의 가장자리의 상면(44a)의 레벨이 도전 패드(MP)와 중첩되는 실리콘 게르마늄 막(34)의 상면(44b)의 레벨과 실질적으로 동일할 수 있다. 실리콘 게르마늄 막(34)은 상면(44)의 표면 거칠기와 측면의 표면 거칠기가 서로 다를 수 있다. 실리콘 게르마늄 막(34)의 상면(44)의 표면 거칠기는 측면(46)의 표면 거칠기보다 작을 수 있다.
제3 층간절연막(40)의 상면은 실리콘 게르마늄 막(34)의 가장자리의 상면(44)과 공면을 이룰 수 있다. 제3 층간절연막(40)은 실리콘 게르마늄 막(34)의 측면(46)을 덮되, 실리콘 게르마늄 막(34)의 상면(44)을 덮지 않을 수 있다. 제4 층간절연막(48)은 노출된 실리콘 게르마늄 막(34)의 상면(44), 도전 패드(MP)의 상면 및 측면을 덮을 수 있다.
도 11은 본 발명의 일부 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 11을 I-I'선으로 자른 도면은 도 7, 도 8, 도 9, 도 10에 해당할 수 있다.
도 11 및 도 7을 참조하면, 실리콘 게르마늄 막(34)의 상면 상에 제1 방향(D1) 및 제2 방향(D2)으로 이격된 복수개의 도전 패드들(MP)이 제공될 수 있다. 도전 패드들(MP)은 제1 방향(D1) 및 제2 방향(D2)로 배열된 어레이 형태를 가질 수 있다. 도전 패드들(MP)의 각각은 사각형, 원 등의 형상을 가질 수 있다.
도전 패드들(MP)은 제1 방향(D1)을 따라서 이격되는 제1 도전 패드 및 제2 도전 패드를 포함할 수 있다. 도전패드들(MP)은 제1 방향(D1)을 따라서 이격되는 제3 도전 패드 및 제4 도전 패드를 포함할 수 있다. 제1 도전 패드 및 제3 도전패드는 제2 방향(D2)을 따라서 이격될 수 있다. 제2 도전 패드 및 제4 도전 패드는 제2 방향(D2)을 따라서 이격될 수 있다.
제3 층간 절연막(40)은 제1 도전 패드와 제2 도전 패드 사이의 실리콘 게르마늄 막(34)의 제1 부분 및 제2 도전 패드와 주변 영역(B) 사이의 실리콘 게르마늄 막(34)의 제2 부분 상에 배치될 수 있다. 제3 층간 절연막(40)은 각각의 제1 도전 패드, 제2 도전패드, 제3 도전 패드 및 제4 도전 사이에 개재될 수 있다.
도전 패드들(MP)은 상부 전극 콘택 플러그(54)에 대응되는 위치에 형성될 수 있다. 상부 전극 콘택 플러그들(54)은 도전 패드들(MP)의 각각의 일부를 관통할 수 있다. 상부 전극 콘택 플러그들(54)은 상기 제1 도전 패드 상에 배치되고, 제1 도전 패드와 전기적으로 연결되는 제1 상부 전극 콘택 플러그 및 상기 제2 도전 패드 상에 배치되고, 상기 제2 도전 패드와 전기적으로 연결되는 제2 상부 전극 콘택 플러그를 포함할 수 있다. 제1 도전 패드 및 제2 도전 패드 내에는 각각 리세스가 형성되고, 제1 도전 패드 내의 리세스는 제1 상부 전극 콘택 플러그의 일부에 의해 채워지고, 제2 도전 패드 내의 리세스는 제2 상부 전극 콘택 플러그의 일부에 의해 채워질 수 있다.
실리콘 게르마늄 막(34)은 복수개의 리세스들(R1)을 가질 수 있다. 리세스들(R1)은 제1 방향(D1) 및 제2 방향(D2)을 따라서 이격될 수 있다. 도전 패드들(MP)의 각각의 일부가 리세스들(R1)의 각각을 채울 수 있다. 어레이 형태의 도전 패드들(MP)의 상면에 의해서 실리콘 게르마늄 막(34)의 일부가 노출될 수 있다. 리세스들(R1) 사이의 실리콘 게르마늄 막(34)의 상면(44c)의 레벨 및 실리콘 게르마늄 막(34)의 가장자리의 상면(44a)의 레벨은 도전 패드들(MP)과 수직 중첩하는 실리콘 게르마늄 막(34)의 상면(44b)(리세스의 하면)보다 높을 수 있다. 인접하는 도전 패드들(MP) 사이는 제3 층간절연막(40)이 채울 수 있다. 제3 층간절연막(40)은 실리콘 게르마늄 막(34)의 상면 및 측면을 덮을 수 있다.
또는 도 11 및 도 8을 참조하면, 어레이 형태의 도전 패드들(MP) 및 실리콘 게르마늄 막(34) 사이에 폴리실리콘 막(PS)이 개재될 수 있다. 폴리실리콘 막(PS)은 제1 방향(D1) 및 제2 방향(D2)으로 이격된 어레이 형태의 리세스들(R1)을 가질 수 있고, 도전 패드들(MP)의 각각의 일부가 폴리실리콘 막(PS)의 리세스들(R1)을 채울 수 있다. 폴리실리콘 막(PS)의 상면의 일부는 어레이 형태의 도전 패드들(MP)에 의해 노출될 수 있다. 노출되는 폴리실리콘 막(PS)의 상면의 일부의 레벨은 어레이 형태의 도전 패드들(MP)과 중첩되는 폴리실리콘 막(PS)의 상면들의 레벨과 다를 수 있다.
또는 도 11 및 도 9를 참조하면, 하부 전극들(BE)의 각각은 제1 부분(BEA) 및 제2 부분(BEB)을 포함할 수 있다. 하부 전극들(BE) 사이에는 기판(1)의 상면과 수직방향으로 이격된 제1 지지 패턴(SL1), 제2 지지 패턴(SL2), 제3 지지 패턴(SL3), 및 제4 지지 패턴(SL4)이 제공될 수 있다. 실리콘 게르마늄 막(34)의 상면 상에 어레이 형태의 도전 패드들(MP)이 제공될 수 있다. 어레이 형태의 도전 패드들(MP)은 제1 방향(D1) 및 제2 방향(D2)을 따라서 이격될 수 있다.
또는 도 11 및 도 10을 참조하면, 도전 패드들(MP)에 의해서 실리콘 게르마늄 막(34)의 상면이 노출될 수 있다. 노출되는 실리콘 게르마늄 막(34)의 상면(44a)의 레벨이 도전 패드(MP)와 중첩되는 실리콘 게르마늄 막(34)의 상면(44b)의 레벨보다 낮을 수 있다. 따라서 노출되는 실리콘 게르마늄 막(34)의 상면(44a)과 도전 패드(MP)와 중첩되는 실리콘 게르마늄 막(34)의 상면(44b) 및 이들을 연결하는 실리콘 게르마늄 막(34)의 일 면은 단차 구조를 이룰 수 있다.
다른 실시예에 있어서는 노출되는 실리콘 게르마늄 막(34)의 상면(44a)의 레벨이 도전 패드(MP)와 중첩되는 실리콘 게르마늄 막(34)의 상면(44b)의 레벨과 실질적으로 동일할 수 있다.
실리콘 게르마늄 막(34)은 상면(44)의 표면 거칠기와 측면(46)의 표면 거칠기가 서로 다를 수 있다. 실리콘 게르마늄 막(34)의 상면(44)의 표면 거칠기는 측면(46)의 표면 거칠기보다 작을 수 있다.
도 12는 본 발명의 일부 실시예들에 따른 반도체 메모리 장치의 평면도이다. 도 13은 도 12의 I-I'에 대응되는 반도체 메모리 장치의 단면도이다.
도 12 및 도 13을 참조하면, 실리콘 게르마늄 막(34)의 상면에 도전 패드(MP)가 제공될 수 있다. 도전 패드(MP)는 실리콘 게르마늄 막(34)의 상면의 전체와 오버랩될 수 있다. 제3 층간 절연막(40)은 실리콘 게르마늄 막(34)의 측면, 도전 패드(MP)의 상면 및 측면을 덮을 수 있다.
셀 영역(A)에서 제4 층간절연막(48) 및 도전 패드(MP)의 일부를 관통하여 상부 전극(UE)과 전기적으로 연결되도록 상부 전극 콘택 플러그들(54)이 배치될 수 있다. 주변 영역(B)에서는 주변 콘택 플러그(56)가 제4 층간절연막(48), 제3 층간절연막(40) 및 식각 정지막(20)을 관통하여 주변 배선(16)에 전기적으로 연결될 수 있다.
도 14a 내지 도 14i는 도 2a의 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 14a를 참조하면, 셀 영역(A)과 주변 영역(B)을 포함하는 반도체 기판(1)에 소자분리막(3)을 형성하여 상기 셀 영역(A)과 상기 주변 영역(B)을 구분하고 각 영역들(A, B)에서 활성 영역(ACT)을 정의한다. 소자분리막(3)과 상기 반도체 기판(1)을 식각하여 복수개의 서로 평행한 그루브(groove)들을 형성하고 그루브들 안에 셀 게이트 절연막(2), 워드라인들(WL) 및 워드라인 캐핑 패턴(4)을 형성한다. 이온 주입 공정을 진행하여 워드라인들(WL)의 양측에 각각 제 1 불순물 주입 영역(5)과 도 2b의 제 2 불순물 주입 영역(7)을 형성한다.
계속해서, 상기 셀 영역(A)에서 상기 반도체 기판(1)을 덮는 제 1 층간절연막(10)을 형성한다. 제 1 층간절연막(10)을 패터닝하여 제1, 제 2 불순물 주입 영역(5, 7)을 노출시키는 비트라인 콘택홀(8)을 형성한다. 비트라인 콘택홀이 형성된 반도체 기판(1) 상에 도전막을 적층하여 비트라인 콘택홀(8)을 채운다. 도전막 상에 비트라인 캐핑 패턴(15)을 형성하고 이를 식각 마스크로 이용하여 도전막을 식각하여 비트라인들(BL)과 비트라인 콘택 플러그들(DC)을 형성한다.
주변 영역(B)에서, 비트라인(BL)과 연결되는 비아(14) 및 주변 층간절연막(18)을 형성한다. 비트라인 캐핑 패턴(15) 상에는 제2 층간절연막(17)이 제공될 수 있다. 제2 층간절연막(17), 제1 층간절연막(10) 및 기판(1)의 일부를 제거하여 하부 전극 콘택홀을 형성한다 하부 전극 콘택홀 안에 폴리실리콘 패턴, 배리어 메탈막, 및 금속 패턴을 포함하는 하부 전극 콘택 플러그(BC)를 형성한다.
주변 영역(B)에서, 주변 배선(16)은 랜딩 패드들(LP)과 동시에 형성될 수 있다. 주변 배선(16)은 주변 층간절연막(18) 상에 형성될 수 있다. 하부 전극 콘택 플러그(BC), 제2 층간절연막(17), 및 주변 배선(16) 상에 식각 정지막(20)이 형성될 수 있다.
몰드 구조체(MS)가 식각 정지막(20) 상에 형성될 수 있다. 몰드 구조체(MS)는 차례로 형성된 제1 몰드막(150), 제1 지지막(152), 제2 몰드막(154), 제2 지지막(156) 및 제3 몰드막(158)을 포함할 수 있다. 몰드막들(150, 154, 158)은 지지막들(152, 156)과 식각 선택비가 다른 물질을 포함할 수 있다. 제1 몰드막(150), 제2 몰드막(154) 및 제3 몰드막(158)은 예를 들어 실리콘 질화막일 수 있다. 제1 지지막(152) 및 제2 지지막(156)은 예를 들어, 실리콘 산화막일 수 있다. 또는 제1 내지 제3 몰드막(150, 154, 158)은 실리콘 산화막을 포함하고, 제1 지지막(152) 및 제2 지지막(156)은 실리콘 질화막을 포함할 수 있다. 즉 제1 내지 제3 몰드막(150, 154, 158)은 제1, 제2 지지막(152, 156)에 비해 식각 선택성을 갖는 물질을 포함할 수 있다. 제1 마스크막(162)이 몰드 구조체(MS) 상에 형성될 수 있다. 제1 마스크막(162)은 개구부들을 가질 수 있다. 개구부들을 통해 제3 몰드막(158)의 상면 일부분들이 노출될 수 있다.
도 14b를 참조하면, 제1 마스크막(162)을 식각 마스크로 사용하여, 몰드 구조체(MS)를 이방성 식각할 수 있다. 이에 따라, 몰드 구조체(MS) 내에 전극홀들(EH)이 형성될 수 있다. 예를 들어, 전극홀들(EH)은 제3 몰드막(158), 제2 지지막(156), 제2 몰드막(154), 제1 지지막(152), 제1 몰드막(150)을 차례로 이방성 식각하여 형성될 수 있다. 하부 전극 콘택 플러그들(BC)의 상면들이 전극홀들(EH)에 의해 노출될 수 있다. 제1 내지 제3 몰드막들(150, 154, 158), 제 1 및 제2 지지막들(152, 156) 의 일부분들은 전극홀들(EH)의 측벽들에 의해 노출될 수 있다. 이방성 식각 공정은 예를 들어, 건식 식각 공정일 수 있다. 제1 마스크막(162)은 식각 공정이 끝난 후에, 또는 식각 공정과 동시에 제거될 수 있다.
도전 물질들이 전극홀들(EH)을 채워 하부 전극들(BE)이 형성될 수 있다. 하부 전극들(BE)을 형성하는 것은 도전 물질들로 전극홀들(EH)을 채우고 몰드 구조체(MS)를 덮는 하부 전극막을 형성하는 것, 및 제3 몰드막(158)의 상면이 노출될 때까지 하부 전극막에 대해 평탄화 공정을 진행하는 것을 포함할 수 있다. 하부 전극들은 일 예로 필러(pillar) 형태로 형성될 수 있다.
도 14c 및 14d를 참조하면, 제2 마스크막(166)이 하부 전극들(BE)이 형성된 몰드 구조체(MS) 상에 형성될 수 있다. 제2 마스크막(166)은 개구부들(168)을 포함할 수 있고, 개구부들(168)의 폭은 인접하는 하부 전극 들(BE) 사이의 거리와 동일하거나 크게 형성될 수 있다. 제2 마스크막(166)을 식각 마스크로 이용하여 이방성 식각 공정으로, 하부 전극들(BE) 사이의 제2 지지막(156)을 식각하여 제2 지지 패턴(SL2) 및 제2 지지홀(H2)을 형성한다. 제2 지지홀(H2)을 통해 등방성 식각공정으로 제2 및 제3 몰드막 (154, 158)을 제거할 수 있다. 다시 이방성 식각공정으로 제1 지지막(152)을 식각하여 제1 지지 패턴(SL1) 및 제1 지지홀(H1)을 형성한다. 제1 지지홀(H1)을 통해 등방성 식각공정으로 제1 몰드막(150)을 제거할 수 있다. 이후에 제2 마스크 막(166)이 제거될 수 있다.
제1, 제2 몰드막(150, 154)이 제거됨에 따라서, 하부 전극들(BE)의 상부면들과 측면들 및 식각 정지막(20)의 상부면이 노출될 수 있다.
도 14e를 참조하면, 유전막(DL)이 셀 영역(A) 및 주변 영역(B) 상에 형성될 수 있다. 유전막(DL)은 하부 전극들(BE)의 상면들, 측벽들, 제1 및 제2 지지 패턴들(SL1, SL2)의 상하면들 및 측면들을 덮도록 형성될 수 있다. 유전막(DL)은 화학 기상증착 및 원자층 증착을 이용하여 형성될 수 있다. 유전막(DL) 상에 금속함유막(32)이 콘포말하게 형성될 수 있다. 금속함유막(32)은 MOCVD(Metal Organic Chemical Vapor deposition)으로 형성될 수 있다. 금속함유막(32) 상에 실리콘 게르마늄 막(34)이 형성될 수 있다. 실리콘 게르마늄 막(34)은 화학기상증착 방법으로 형성될 수 있다. 이온주입 공정을 진행하여 실리콘 게르마늄 막(34)에 불순물이 도핑될 수 있다. 또는 불순물은 인시튜(in-situ) 방법으로 상기 실리콘 게르마늄 막(34)을 증착시 동시에 도핑될 수 있다. 실리콘 게르마늄 막(34)의 상면 및 측면을 덮는 제3 층간절연막(40)이 형성될 수 있다.
셀 영역(A)의 실리콘 게르마늄 막(34) 만을 덮도록 제1 마스크 패턴(71)이 형성될 수 있다. 제1 마스크 패턴(71)은 실리콘 게르마늄 막(34)과 식각 선택비를 가지는 물질로 형성될 수 있으며, 예를 들면 포토레지스트 물질로 형성될 수 있다.
제1 마스크 패턴(71)을 식각 마스크로 이용하여 주변 영역(B)에서 실리콘 게르마늄 막(34), 금속함유막(32), 및 상기 유전막(DL)을 제거하여 식각 정지막(20)의 상부면을 노출시키고 상부 전극(UE)이 형성될 수 있다. 이후에, 제1 마스크 패턴(71)이 제거될 수 있다.
도 14f를 참조하면, 셀 영역(A) 및 주변 영역(B)을 덮는 제3 층간절연막(40)이 형성될 수 있다. 제3 층간절연막(40)은 상부 전극(UE)의 상면(44) 및 측면(46)을 덮을 수 있다. 제3 층간절연막(40)은 PE(Plasma Enhanced)-TEOS(Tetra Ethyl Ortho Silicate)막, BPSG(Boron Phosphorus Silicate Glass), PSG(Phosphorus Silicate Glass), 또는 HDP(High Density Plasma)-산화물로 형성될 수 있다.
제3 층간절연막(40) 상에 제2 마스크 패턴(72)이 형성될 수 있다. 제2 마스크 패턴(72)은 일 예로 포토 레지스트 물질을 포함할 수 있다. 제2 마스크 패턴(72)은 셀 영역(A)의 일부 및 주변 영역(B)을 덮을 수 있다. 제2 마스크 패턴(72)은 셀 영역(A)의 실리콘 게르마늄 막(34)의 상부면의 가장자리 부근을 덮고, 실리콘 게르마늄 막(34)의 가장자리 외의 영역은 노출시킬 수 있다.
도 14g를 참조하면, 제2 마스크 패턴(72)을 식각 마스크로 사용하여 식각 공정이 이루어질 수 있다. 식각 공정은 일 예로 건식 식각 공정일 수 있다. 식각 공정은 제2 마스크 패턴(72)에 의해 보호되지 않는 제3 층간절연막(40) 및 실리콘 게르마늄 막(34)의 일부를 식각하기 위해 수행될 수 있다. 실리콘 게르마늄 막(34)의 상부에는 리세스(R1)가 형성될 수 있다. 실리콘 게르마늄 막(34)의 리세스(R1)의 바닥면은 하부 전극들(BE)로부터 이격될 수 있다. 리세스(R1)의 형성에 의해서 실리콘 게르마늄 막(34)은 단차 구조(N1)를 가질 수 있다. 이후에 제2 마스크 패턴(72)이 제거될 수 있다.
도 14h를 참조하면, 리세스(R1)를 채우는 도전막이 형성될 수 있다. 도전막은 일 예로 텅스텐을 포함할 수 있다. 도전막의 일부는 리세스(R1)를 채우고 이어서 평탄화 공정에 의해서 도전막 및 제3 층간절연막(40)의 상면이 평탄해질수 있다. 평탄화 공정에 의해서 도전막은 상면이 평평한 도전 패드(MP)가 형성될 수 있다.
도 14i를 참조하면, 셀 영역(A) 및 주변 영역(B) 상에 제4 층간절연막(48)이 형성될 수 있다. 제4 층간절연막(48)은 도전 패드(MP)의 상면, 및 제3 층간절연막(40)을 덮을 수 있다. 제4 층간절연막(48)은 제3 층간절연막(40)과 동일 또는 유사한 물질을 포함할 수 있다. 제4 층간절연막(48) 상에 제3 마스크 패턴(73)이 형성될 수 있다. 제3 마스크 패턴(73)은 도전 패드(MP)와 오버랩되는 제1 개구들(U1) 및 주변 배선(16)과 오버랩되는 제2 개구(U2)를 포함할 수 있다. 도시하지는 않았으나, 제3 마스크 패턴(73)은 주변 영역(B)의 트랜지스터의 소스 및/또는 드레인 영역과 오버랩되는 제3 개구를 더 포함할 수 있다.
제3 마스크 패턴(73)을 식각 마스크로 이용하여, 식각 공정이 진행될 수 있다. 식각 공정은 일 예로 건식 식각 공정일 수 있다. 식각 공정에 의해서 도전 패드(MP)의 상면을 노출시키는 상부 전극 콘택홀들(50) 및 주변 배선(16)을 노출 시키는 주변 콘택홀(51)이 형성될 수 있다. 상부 전극 콘택홀들(50)및 주변 콘택홀(51)은 동시에 형성될 수 있다. 주변 콘택홀(51)의 형성 깊이는 상부 전극 콘택홀들(50)의 형성 깊이보다 더 클 수 있다. 도전 패드(MP)를 구성하는 금속(ex: 텅스텐)의 식각 속도가 제3 층간절연막(ex: 실리콘 산화막)의 식각속도보다 더 느릴 수 있다. 이에 동일시간 하에서 셀 영역(A)서의 도전 패드(MP)의 식각량보다, 주변 영역(B)에서의 제3 층간절연막(40)에서의 식각량이 더 클 수 있다. 상부 전극 콘택홀들(50)의 하부면은 도전 패드(MP) 내에 형성될 수 있으나, 실리콘 게르마늄 막(34)과는 이격되도록 형성될 수 있다. 식각 공정에 의해 주변 배선(16)이 노출되는 경우 식각공정은 중지될 수 있다.
다시 도 2a 를 참조하면, 제3 마스크 패턴(73)은 제거될 수 있다. 이어서 도전 물질을 상부 전극 콘택홀들(50) 및 주변 콘택홀(51) 내에 주입하여 도전막을 형성할 수 있다. 도전막은 도전 패드(MP)를 구성하는 물질과 동일한 물질을 포함할 수 있다. 도전막은 PVD, CVD 중 어느 하나의 방법으로 형성될 수 있다. 도전막을 형성하고 평탄화 공정을 진행하여 상부 전극 콘택홀들(50)과 상기 주변 콘택홀(51) 안에 각각 상부 전극 콘택 플러그들(54)과 주변 콘택 플러그(56)를 형성할 수 있다. 이로써 도 2의 반도체 메모리 장치를 제조할 수 있다.
도 15a 내지 도 15e는 도 3a에 따른 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 14d 및 도 15a를 참조하면, 하부 전극들(BE), 제1, 제2 지지 패턴(SL1, SL2)이 형성될 수 있다. 하부 전극들(BE)을 덮는 유전막(DL), 금속함유막(32)이 형성될 수 있다. 금속함유막(32) 상에 실리콘 게르마늄 막(34)이 형성될 수 있다. 실리콘 게르마늄 막(34)을 덮는 폴리실리콘막(PS)이 형성될 수 있다. 폴리실리콘막(PS) 형성 후에 보론의 도핑 등이 이루어져 폴리실리콘 막(PS)은 도전성을 띌 수 있다. 보론의 도핑은 일 예로 이온 주입 공정에 의해서 이루어질 수 있다.
셀 영역(A) 상의 폴리실리콘 막(PS) 상에 제1 마스크 패턴(71)이 형성될 수 있다. 제1 마스크 패턴(71)은 주변 영역(B) 상의 폴리실리콘 막(PS)을 을 선택적으로 노출시킬 수 있다.
도 15b를 참조하면, 도 15a의 제1 마스크 패턴(71)을 식각 마스크로 사용하여, 주변 영역(B) 상의 폴리실리콘 막(PS) 및 실리콘 게르마늄 막(34)을 제거하는 식각공정이 이루어질 수 있다. 식각 공정은 일 예로 건식 식각 공정일 수 있다. 식각 공정에 의해서 주변 영역(B) 상의 폴리실리콘 막(PS) 및 실리콘 게르마늄 막(34)이 제거될 수 있다. 동시에 식각 공정에 의해서 셀 영역(A) 상의 실리콘 게르마늄 막(34)의 측면(46)을 덮는 폴리실리콘 막(PS)이 제거될 수 있다. 그 결과, 실리콘 게르마늄 막(34)의 측면(46)이 노출될 수 있다. 이후에 제1 마스크 패턴(71)이 제거될 수 있다.
실리콘 게르마늄 막(34)의 측면(46) 및 폴리실리콘 막(PS)의 상면 및 측면을 덮는 제3 층간절연막(40)이 형성될 수 있다. 제3 층간절연막(40)은 셀 영역(A) 및 주변 영역(B) 상에 형성될 수 있다. 이어서 셀 영역(A)의 일부를 노출시키는 제2 마스크 패턴(72)이 형성될 수 있다. 제2 마스크 패턴(72)은 일 예로 포토 레지스트 물질을 포함할 수 있다. 제2 마스크 패턴(72)은 셀 영역(A)의 폴리실리콘 막(PS)의 상부면의 가장자리 및 주변 영역(B)을 덮고, 나머지 부분은 노출시킬 수 있다.
도 15b 및 15c를 참조하면, 도 15b의 제2 마스크 패턴(72)을 식각 마스크로 사용하여 식각 공정이 이루어질 수 있다. 식각 공정은 일 예로 건식 식각 공정일 수 있다. 식각 공정에 의하여, 셀 영역(A)의 제3 층간절연막(40) 및 폴리실리콘막(PS)의 가장자리를 제외한 상부 부분이 제거될 수 있다. 식각 공정에 의하여 폴리실리콘막(PS)의 상부에는 리세스(R1)가 형성될 수 있다. 폴리실리콘 막(PS)의 리세스(R1)의 바닥면은 하부 전극들(BE)로부터 이격될 수 있다. 일부 다른 실시예에 있어서는, 실리콘 게르마늄 막(34)의 상면이 노출될 수 있다. 이후에 제2 마스크 패턴(72)이 제거될 수 있다.
도 15d를 참조하면, 리세스(R1)를 채우는 도전막이 형성될 수 있다. 도전막은 일 예로 텅스텐을 포함할 수 있다. 도전막의 일부는 리세스(R1)를 채우고 이어서 평탄화 공정에 의해서 도전막 및 제3 층간절연막(40)의 상면이 평탄해질수 있다. 평탄화 공정에 의해서 상면이 평평한 도전 패드(MP)가 형성될 수 있다.
도 15e를 참조하면, 도전 패드(MP)의 상면, 및 제3 층간절연막(40)을 덮는 제4 층간절연막(48)이 형성될 수 있다. 제4 층간절연막(48) 상에 제3 마스크 패턴(73)이 형성될 수 있다.
제3 마스크 패턴(73)을 식각 마스크로 이용하여, 식각 공정이 진행될 수 있다. 식각 공정에 의해서 도전 패드(MP)의 상면을 노출시키는 상부 전극 콘택홀들(50) 및 주변 배선(16)을 노출 시키는 주변 콘택홀(51)이 형성될 수 있다. 상부 전극 콘택홀들(50)및 주변 콘택홀(51)은 동시에 형성될 수 있다.
다시 도 3a를 참조하면, 제3 마스크 패턴(73)은 제거될 수 있다. 이어서 도전 물질을 상부 전극 콘택홀들(50) 및 주변 콘택홀(51) 내에 주입하여 도전막을 형성할 수 있다. 도전막을 형성하고 평탄화 공정을 진행하여 상부 전극 콘택홀들(50)과 상기 주변 콘택홀(51) 안에 각각 상부 전극 콘택 플러그들(54)과 주변 콘택 플러그(56)를 형성할 수 있다. 이로써 도 3a의 반도체 메모리 장치를 제조할 수 있다.
도 16a 내지 도 16h는 일부 실시예들에 따른 제조 방법을 나타내는 도면들이다.
도 14b 및 도 16a를 참조하면, 하부 전극들(BE) 및 제1 몰드 구조체(MS1)가 형성될 수 있다. 제1 몰드 구조체(MS1)의 제3 몰드막(158) 상에 제2 몰드 구조체(MS2)가 형성될 수 있다. 제2 몰드 구조체(MS2)는 제4 몰드막(170), 제3 지지막(172), 제5 몰드막(174), 제4 지지막(176) 및 제6 몰드막(178)을 포함할 수 있다. 제4 몰드막(170), 제3 지지막(172), 제5 몰드막(174), 제4 지지막(176) 및 제6 몰드막(178)이 차례로 형성될 수 있다. 일 예로 제4 내지 제6 몰드막(170, 174, 178)은 제1 내지 제2 몰드막(150, 154, 158)과 실질적으로 동일한 물질을 포함할 수 있다. 제4 내지 제6 몰드막(170, 174, 178)은 일 예로 실리콘 질화막을 포함할 수 있다. 제3 지지막(172) 및 제4 지지막(176)은 일 예로 실리콘 산화막을 포함할 수 있다. 또는 제4 내지 제6 몰드막(170, 174, 178)은 일 예로 실리콘 산화막을 포함하고, 제3 지지막(172) 및 제4 지지막(176)은 일 예로 실리콘 질화막을 포함할 수 있다.
제3 마스크막(182)은 제6 몰드막(178)상에 형성될 수 있다. 제3 마스크막(182)은 개구부들(188)을 가질 수 있다. 개구부들(188)을 통해 제6 몰드막(180)의 상면의 일부분들이 노출될 수 있다.
도 16b를 참조하면, 제3 마스크막(182)을 식각 마스크로 사용하여, 제2 몰드 구조체(MS2)를 이방성 식각할 수 있다. 이에 따라, 제2 몰드 구조체(MS2) 내에 제2 전극홀들(EH2)이 형성될 수 있다. 예를 들어, 제2 전극홀들(EH2)은 제6 몰드막(178), 제4 지지막(176), 제5 몰드막(174), 제3 지지막(172), 제4 몰드막(170)을 차례로 이방성 식각하여 형성될 수 있다. 하부 전극들(BE)의 상면들이 제2 전극홀들(EH2)에 의해 노출될 수 있다. 제4 내지 제6 몰드막들(170, 174, 178), 제 1 및 제2 지지막들(172, 176) 의 일부분들은 제2 전극홀들(EH2)의 측벽들에 의해 노출될 수 있다. 이방성 식각 공정은 예를 들어, 건식 식각 공정일 수 있다. 제3 마스크막(182) 은 식각 공정이 끝난 후에, 또는 식각 공정과 동시에 제거될 수 있다.
전극 물질들이 제2 전극홀들(EH2)을 채워 제1 부분(BEA) 및 제2 부분(BEB)을 포함하는 하부 전극들(BE)이 형성될 수 있다. 제2 부분(BEB)이 제2 전극홀들(EH2)을 채우는 과정에 의해서 형성될 수 있다.
도 16c 및 도 16d를 참조하면, 제4 마스크막(186)이 하부 전극들(BE)의 제2 부분(BEB)이 형성된 제2 몰드 구조체(MS2) 상에 형성될 수 있다. 제4 마스크막(186)은 개구부들(188)을 가질 수 있고, 개구부들(188)의 폭은 인접하는 하부 전극(BE) 사이의 폭과 동일하거나 크게 형성될 수 있다. 제4 마스크막(186)을 식각 마스크로 이용하여 이방성 식각 공정으로 하부 전극들(BE) 사이의 제4 지지막(176)을 식각하여 제4 지지 패턴(SL4) 및 제4 지지홀(H4)을 형성한다. 제4 지지홀(H4)을 동해 등방성 식각 공정으로 제6 및 제5 몰드막(178, 174)을 제거할 수 있다. 이방성 공정으로 제3 지지막(172)을 식각하여, 제3 지지 패턴(SL3) 및 제3 지지홀(H3)을 형성한다. 제3 지지홀(H3)을 통해 제4 몰드막(170)을 제거할 수 있다. 제1, 제2 지지 패턴(SL1, SL2) 및 제1, 제2 지지홀(H1, H2)의 형성 및 제1 내지 제3 몰드막(150, 152, 154)의 제거는 도 14c 및 도 14b를 통해서 설명한 것과 같다.
제1 내지 제6 몰드막(150, 154, 158, 170, 174, 178)이 제거됨에 따라서, 하부 전극들(BE)의 상부면들과 측면들 및 식각 정지막(20)의 상부면이 노출될 수 있다. 이후에 제4 마스크 막(186)이 제거될 수 있다.
도 16e를 참조하면, 유전막(DL)이 셀 영역(A) 및 주변 영역(B) 상에 형성될 수 있다. 유전막(DL)은 하부 전극들(BE)의 상면들, 측벽들, 제1 내지 제4 지지 패턴들(SL1, SL2, SL3, SL4)의 상하면들 및 측면들을 덮도록 형성될 수 있다. 유전막(DL) 상에 금속함유막(32)이 콘포말하게 형성될 수 있다. 금속함유막(32) 상에 실리콘 게르마늄 막(34)이 형성될 수 있다. 이어서 셀 영역(A)의 실리콘 게르마늄 막(34)을 덮는 제1 마스크패턴(71)이 형성될 수 있다.
도 16f를 참조하면, 도 16e의 제1 마스크 패턴(71)을 식각 마스크로 이용하여 주변 영역(B) 상의 실리콘 게르마늄 막(34), 금속함유막(32), 및 상기 유전막(DL)을 제거하여 식각 정지막(20)의 상부면의 일부를 노출시키고 상부 전극(UE)이 형성될 수 있다. 이후에 제1 마스크 패턴(71)이 제거될 수 있다.
셀 영역(A) 및 주변 영역(B)을 덮는 제3 층간절연막(40)이 형성될 수 있다. 제3 층간절연막(40)은 상부 전극(UE)의 상면(44) 및 측면(46)을 덮을 수 있다. 제3 층간절연막(40) 상에 제2 마스크 패턴(72)이 형성될 수 있다. 제2 마스크 패턴(72)은 일 예로 포토 레지스트 물질을 포함할 수 있다. 제2 마스크 패턴(72)은 셀 영역(A)의 일부 및 주변 영역(B)을 덮을 수 있다. 제2 마스크 패턴(72)은 셀 영역(A)의 실리콘 게르마늄 막(34)의 상부면의 가장자리 부근을 덮고, 실리콘 게르마늄 막(34)의 가장자리 외의 영역은 노출시킬 수 있다.
도 16g를 참조하면, 도 16f의 제2 마스크 패턴(72)을 식각 마스크로 사용하여 식각 공정이 이루어질 수 있다. 식각 공정은 일 예로 건식 식각 공정일 수 있다. 식각 공정에 의하여, 주변 영역(B)의 제3 층간절연막(40) 및 실리콘 게르마늄 막(34)의 상부 중에서 가장자리를 제외한 부분이 제거될 수 있다. 식각 공정에 의하여 실리콘 게르마늄 막(34)의 상부에는 리세스(R1)가 형성될 수 있다. 실리콘 게르마늄 막(34)의 리세스(R1)의 바닥면은 하부 전극들(BE)로부터 수직 방향으로 이격될 수 있다. 리세스(R1)의 형성에 의해서 실리콘 게르마늄 막(34)의 상부는 가장자리에서 단차 구조(N1)를 가질 수 있다. 이후에, 제2 마스크 패턴(72)이 제거될 수 있다.
도 16h를 참조하면, 리세스(R1)를 채우는 도전막이 형성될 수 있다. 도전막은 일 예로 텅스텐을 포함할 수 있다. 도전막의 일부는 리세스(R1)를 채우고 이어서 평탄화 공정에 의해서 도전막 및 제3 층간절연막(40)의 상면이 평탄해질수 있다. 도전막의 평탄화 공정에 의해서 상면이 평평한 도전 패드(MP)가 형성될 수 있다.
도 16i를 참조하면, 셀 영역(A) 및 주변 영역(B) 상에 제4 층간절연막(48)이 형성될 수 있다. 제4 층간절연막(48)은 도전 패드(MP)의 상면, 및 제3 층간절연막(40)을 덮을 수 있다. 제4 층간절연막(48)은 제3 층간절연막(40)과 동일 또는 유사한 물질을 포함할 수 있다. 제4 층간절연막(48) 상에 제3 마스크 패턴(73)이 형성될 수 있다. 제3 마스크 패턴(73)은 도전 패드(MP)와 오버랩되는 제1 개구들(U1) 및 주변 배선(16)과 오버랩되는 제2 개구(U2)를 포함할 수 있다.
다시 도 9를 참조하면, 제3 마스크 패턴(73)은 제거될 수 있다. 이어서 도전 물질을 상부 전극 콘택홀들(50) 및 주변 콘택홀(51) 내에 주입하여 도전막을 형성할 수 있다. 도전막을 형성하고 평탄화 공정을 진행하여 상부 전극 콘택홀들(50)과 상기 주변 콘택홀(51) 안에 각각 상부 전극 콘택 플러그들(54)과 주변 콘택 플러그(56)를 형성할 수 있다. 이로써 도 9의 반도체 메모리 장치를 제조할 수 있다.
도 17a 내지 도 17e는 일부 실시예들에 따른 반도체 메모리 소자의 제조 과정을 나타내는 도면들이다.
도 14e, 및 도 17a를 참조하면, 유전막(DL), 금속함유막(32), 및 실리콘 게르마늄 막(34)이 셀 영역(A) 및 주변 영역(B) 상에 형성될 수 있다. 셀 영역(A)의 제1 마스크 패턴(71)에 의해 보호받지 못하는 주변 영역 상의 실리콘 게르마늄 막(34), 금속함유막(32) 및 유전막(DL)이 제거될 수 있다.
셀 영역(A) 및 주변 영역(B) 상에 제3 층간절연막(40)이 형성될 수 있다. 제3 층간절연막(40)은 실리콘 게르마늄 막(34)의 상부면(44) 및 측면(46)을 덮도록 형성될 수 있다.
도 17b를 참조하면, 셀 영역(A) 및 주변 영역(B) 전체에 걸쳐서 평탄화 공정(C1)이 이루어질 수 있다. 평탄화 공정(C1)은 셀 영역(A) 상의 실리콘 게르마늄 막(34)의 상면(44)이 노출될 때까지 이루어질 수 있다. 평탄화 공정에 의해서 셀 영역(A) 상의 실리콘 게르마늄 막(34)의 상면(44) 및 주변 영역(B) 상의 제3 층간절연막(40)의 상면(47)은 공면을 이룰 수 있다. 또한 평탄화 공정에 의해 실리콘 게르마늄 막(34)의 상면(44)의 표면 거칠기는 측면(46)의 표면 거칠기보다 작을 수 있다. 실리콘 게르마늄 막(34)은 입도(grain size)가 크기 때문에 형성시에 그 표면이 울퉁불퉁하게 형성될 수 있다. 평탄화 공정에 의해서 실리콘 게르마늄 막(34)의 상면(47)은 평평(flat)해질수 있다.
도 17c를 참조하면, 셀 영역(A) 및 주변 영역(B) 상에 도전막(ML)이 형성될 수 있다. 도전막(ML)은 일 예로 텅스텐(W)을 포함할 수 있다. 도전막(ML)의 일부를 노출시키는 제2 마스크 패턴(72)이 형성될 수 있다. 제2 마스크 패턴(72)에 의해서 주변 영역(B) 상의 도전막(ML)의 상면, 및 셀 영역(A) 상의 외곽 부분의 도전막(ML)의 상면이 노출될 수 있다.
도 17d를 참조하면, 도 17c의 제2 마스크 패턴(72)에 의해 노출된 도전막(ML)의 일부에 식각 공정이 진행될 수 있다. 식각 공정 진행 결과 도전막(ML)의 일부가 식각되어 도전 패드(MP)가 형성될 수 있다. 식각공정은 실리콘 게르마늄 막(34)의 상면이 노출될 때까지 이루어질 수 있다. 실리콘 게르마늄 막(34)의 상면이 노출되는 과정에서, 실리콘 게르마늄 막(34)의 상면의 일부 및 제3 층간절연막(40)이 일부 식각되어 단차 구조가 나타날 수 있다.
도 17d 및 도 17e를 참조하면, 도전 패드(MP)의 상면 및 측면, 실리콘 게르마늄 막(34)의 노출된 상면, 및 제3 층간절연막(40)의 상면을 덮는 제4 층간절연막(48)이 형성될 수 있다. 제4 층간절연막(48) 상에 제3 마스크 패턴(73)이 형성될 수 있다. 제3 마스크 패턴(73)은 도전 패드(MP)와 오버랩되는 제1 개구들(U1) 및 주변 배선(16)과 오버랩되는 제2 개구(U2)를 포함할 수 있다. 제3 마스크 패턴(73)을 식각 마스크로 이용하여 식각 공정이 진행될 수 있다. 식각 공정은 일 예로 건식 식각 공정일 수 있다. 식각 공정에 의해서 도전 패드(MP)의 상면을 노출시키는 상부 전극 콘택홀들(50) 및 주변 배선(16)을 노출 시키는 주변 콘택홀(51)이 형성될 수 있다. 상부 전극 콘택홀들(50)및 주변 콘택홀(51)은 동시에 형성될 수 있다.
다시 도 5를 참조하면, 제3 마스크 패턴(73)은 제거될 수 있다. 이어서 도전 물질을 상부 전극 콘택홀들(50) 및 주변 콘택홀(51) 내에 주입하여 도전막을 형성할 수 있다. 도전막을 형성하고 평탄화 공정을 진행하여 상부 전극 콘택홀들(50)과 상기 주변 콘택홀(51) 안에 각각 상부 전극 콘택 플러그들(54)과 주변 콘택 플러그(56)를 형성할 수 있다. 이로써 도 5의 반도체 메모리 장치를 제조할 수 있다.
도 18a 내지 도 18d는 도 6에 따른 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 14e 및 도 18a를 참조하면, 유전막(DL), 금속함유막(32), 및 실리콘 게르마늄 막(34)이 셀 영역(A) 및 주변 영역(B) 상에 형성될 수 있다. 제1 마스크 패턴(71)이 형성될 수 있다. 셀 영역(A)의 실리콘 게르마늄 막(34)의 상면을 덮는 제1 마스크 패턴(71)이 형성되고, 주변 영역(B) 상의 실리콘 게르마늄 막(34), 금속함유막(32) 및 유전막(DL)은 식각공정에 의해 제거될 수 있다.
실리콘 게르마늄 막(34)을 덮는 제3 층간절연막(40)이 형성될 수 있다. 제3 층간절연막(40)은 실리콘 게르마늄 막(34)의 상면(44) 및 측면(46)을 덮을 수 있다. 제3 층간절연막(40) 상에 개구를 가지는 제2 마스크 패턴(72)이 형성될 수 있다. 제2 마스크 패턴(72)은 제1 방향(D1)으로 이격되고 제2 방향(D2)로 연장되는 복수개의 선형(line)의 개구들을 가진 포토 레지스트 패턴일 수 있다.
도 18b를 참조하면, 도 18a의 제2 마스크 패턴(72)을 식각 마스크로 이용하여 제3 층간 절연막(40) 및 실리콘 게르마늄 막(34)의 일부가 식각될 수 있다. 실리콘 게르마늄 막(34)의 상면이 일부 노출되어 제2 방향(D2)으로 연장된 라인 형상들을 가질 수 있다. 실리콘 게르마늄 막(34)은 복수개의 리세스들(R1)을 가질 수 있다. 즉, 복수개의 리세스들(R1) 각각은 제2 방향(D2)으로 연장된 라인 형태를 가질 수 있다. 이어서 제2 마스크 패턴(72)은 제거될 수 있다.
도 18c를 참조하면, 복수개의 리세스들(R1) 내에 도전막이 형성될 수 있다. 도전막은 텅스텐을 포함할 수 있다. 도전막의 일부는 리세스들(R1)을 채우고 이어서 평탄화 공정에 의해서 도전막 및 제3 층간절연막(40)의 상면이 평탄해질수 있다. 도전막의 평탄화 공정에 의해서 상면이 평평한 복수개의 도전 패드들(MP)이 형성될 수 있다.
도 18d를 참조하면, 제4 층간절연막(48)이 형성될 수 있다. 제4 층간절연막(48)은 제3 층간절연막(40) 및 복수개의 도전 패드들(MP) 상에 형성될 수 있다. 이어서 제4 층간절연막(48) 상에 제3 마스크 패턴(73)이 형성될 수 잇다. 제3 마스크 패턴(73)은 도전 패드(MP)와 오버랩되는 제1 개구들(U1) 및 주변 배선(16)과 오버랩되는 제2 개구(U2)를 포함할 수 있다. 제3 마스크 패턴(73)을 식각 마스크로 이용하여, 식각 공정이 진행될 수 있다. 셀 영역(A) 상에서의 제4 층간절연막(48) 및 도전 패드(MP)의 일부를 관통하는 식각 공정에 의해서 도전 패드(MP)의 상면을 노출시키는 상부 전극 콘택홀들(50) 및 주변 배선(16)을 노출 시키는 주변 콘택홀(51)이 형성될 수 있다.
다시 도 7을 참조하면, 제3 마스크 패턴(73)은 제거될 수 있다. 이어서 도전 물질을 상부 전극 콘택홀들(50) 및 주변 콘택홀(51) 내에 주입하여 도전막을 형성할 수 있다. 도전막은 도전 패드(MP)를 구성하는 물질과 동일한 물질을 포함할 수 있다. 도전막을 형성하고 평탄화 공정을 진행하여 상부 전극 콘택홀들(50)과 상기 주변 콘택홀(51) 안에 각각 상부 전극 콘택 플러그들(54)과 주변 콘택 플러그(56)를 형성할 수 있다. 이로써 도 7의 반도체 메모리 장치를 제조할 수 있다.
도 19a 내지 도 19e는 도 13에 따른 반도체 메모리 장치를 제조하는 과정을 나타내는 단면도들이다.
도 14e 및 도 19a를 참조하면, 유전막(DL), 금속함유막(32), 및 실리콘 게르마늄 막(34)이 셀 영역(A) 및 주변 영역(B) 상에 형성될 수 있다. 제1 마스크 패턴(71)이 형성될 수 있다. 셀 영역(A)의 실리콘 게르마늄 막(34)의 상면을 덮는 제1 마스크 패턴(71)이 형성되고, 주변 영역(B) 상의 실리콘 게르마늄 막(34), 금속함유막(32) 및 유전막(DL)은 식각공정에 의해 제거될 수 있다.
실리콘 게르마늄 막(34)을 덮는 도전막(ML)이 형성될 수 있다. 도전막(ML)은 실리콘 게르마늄 막(34)의 상면(44) 및 측면(46)과 접촉할 수 있다. 도전막(ML)의 상면 상에 제2 마스크 패턴(72)이 형성될 수 있다. 제2 마스크 패턴(72)은 도전막(ML)의 상면(44)을 덮되 측면(46)은 노출시킬 수 있다.
도 19b 및 도 19c를 참조하면, 제2 마스크 패턴(72)을 식각 마스크로 사용하여 도전막(ML)의 측면의 식각 공정이 이루어질 수 있다. 제2 마스크 패턴(72)에 의해서 실리콘 게르마늄 막(34)의 상면과 오버랩되는 도전막(ML)은 식각공정으로부터 보호될 수 있다. 식각 공정은 일 예로 습식 식각일 수 있다. 습식 식각 공정은 등방성 식각 공정임에 따라서 제2 마스크 패턴(72)과 오버랩되는 도전막(ML)의 측면도 식각될 수 있다. 식각 공정이 이루어지는 시간을 조절하여, 도전막(ML)의 측면의 두께(TK) 조절이 가능할 수 있다.
도전막(ML)의 식각 공정은 실리콘 게르마늄 막(34)의 측면이 노출될때까지 이루어질 수 있다. 도전막(ML)의 식각 공정이 이루어짐으써, 도전 패드(MP)가 형성될 수 있다. 일부 다른 실시예에 있어서는 실리콘 게르마늄 막(34)이 노출되기 전에 식각 공정을 중지될 수 있다. 이후에, 제2 마스크 패턴(72)이 제거될 수 있다.
도 19d를 참조하면, 제3 층간절연막(40)이 셀 영역(A) 및 주변 영역(B) 상에 형성될 수 있다. 제3 층간절연막(40)은 도전 패드(MP)의 상면 및 측면, 실리콘 게르마늄 막(34)의 측면(46)을 덮을 수 있다.
도 19e를 참조하면, 셀 영역(A) 및 주변 영역(B) 제3 마스크 패턴(73)이 형성될 수 있다. 제3 마스크 패턴(73)은 도전 패드(MP)와 오버랩되는 제1 개구들(U1) 및 주변 배선(16)과 오버랩되는 제2 개구(U2)를 포함할 수 있다.
제3 마스크 패턴(73)을 식각 마스크로 이용하여, 식각 공정이 진행되고 식각 공정에 의해서 상부 전극 콘택홀들(50) 및 주변 콘택홀(51)이 동시에 형성될 수 있다.
다시 도 13을 참조하면, 제3 마스크 패턴(73)은 제거될 수 있다. 이어서 도전 물질을 상부 전극 콘택홀들(50) 및 주변 콘택홀(51) 내에 주입하여 도전막을 형성하고 평탄화 공정을 진행하여 각각 상부 전극 콘택 플러그들(54)과 주변 콘택 플러그(56)를 형성할 수 있다. 이로써 도 13의 반도체 메모리 장치를 제조할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
1: 반도체 기판,
3: 소자분리막
32: 금속함유막
DC: 비트라인 콘택 플러그
BL: 비트라인
BC: 하부 전극콘택 플러그
WL: 워드라인
BE: 하부 전극
UE: 상부 전극
34: 실리콘 게르마늄 막
3: 소자분리막
32: 금속함유막
DC: 비트라인 콘택 플러그
BL: 비트라인
BC: 하부 전극콘택 플러그
WL: 워드라인
BE: 하부 전극
UE: 상부 전극
34: 실리콘 게르마늄 막
Claims (20)
- 셀 영역 및 주변 영역을 포함하는 기판;
상기 셀 영역에서 상기 기판 상에 배치되는 복수의 하부 전극들;
상기 복수의 하부 전극들 상에 배치되는 유전막;
상기 유전막 상에 배치되는 금속함유막;
상기 금속함유막 상에 배치되고, 상기 금속함유막과 전기적으로 연결되는 실리콘 게르마늄 막;
상기 실리콘 게르마늄 막 상에 배치되고, 상기 실리콘 게르마늄 막과 전기적으로 연결되는 도전 패드;
상기 도전 패드 상에 배치되고, 상기 도전 패드와 전기적으로 연결되는 상부 전극 콘택 플러그;
상기 셀 영역에서, 상기 기판 상에 배치되고, 제1 방향으로 연장되는 비트 라인; 및
상기 셀 영역에서, 상기 기판 상에 제공되고, 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수개의 워드 라인들을 포함하고,
상기 도전 패드는 상기 상부 전극 콘택 플러그로부터 상기 제1 방향으로 주변 영역을 향해 연장되고,
상기 실리콘 게르마늄 막은 상기 제1 방향으로 상기 도전 패드를 지나 연장되는 가장자리(edge) 부분을 포함하는 반도체 메모리 장치.
- 제1항에 있어서,
상기 실리콘 게르마늄 막의 폭은 상기 도전 패드의 폭보다 큰 반도체 메모리 장치.
- 제1항에 있어서,
상기 실리콘 게르마늄 막의 가장자리 부분은 상기 주변 영역과 상기 도전 패드의 측면 사이에 개재되는 반도체 메모리 장치.
- 제3항에 있어서, 상기 도전 패드의 측면은 상기 제1 방향 및 상기 기판의 표면에 실질적으로 수직인 반도체 메모리 장치.
- 제1항에 있어서,
상기 실리콘 게르마늄 막의 상부면은 상기 도전 패드에 의해 덮이는 제1 면 및 상기 도전 패드에 의해 덮이지 않고, 상기 도전 패드를 지나 상기 제1 방향으로 연장되는 가장자리에 대응하는 제2 면을 포함하는 반도체 메모리 장치.
- 제5항에 있어서,
상기 기판과 비교하여,
상기 실리콘 게르마늄의 제1 면은 상기 실리콘 게르마늄의 제2면으로부터 오프셋(offset)된 반도체 메모리 장치.
- 제5항에 있어서,
상기 실리콘 게르마늄 막의 제1 표면, 상기 실리콘 게르마늄 막의 제2 표면, 및 상기 실리콘 게르마늄 막의 상기 제1 표면과 상기 제2 표면 사이의 실리콘 게르마늄 막의 측면은 단차 구조(step structure)를 이루는 반도체 메모리 장치.
- 제1항에 있어서,
상기 주변 영역에 배치되고, 상기 비트 라인과 전기적으로 연결되는 주변 콘택 플러그를 더 포함하는 반도체 메모리 장치.
- 제8항에 있어서,
상기 상부 전극 콘택 플러그의 하면은 상기 도전 패드에 의해 덮인 상기 실리콘 게르마늄 막의 일부의 상부면보다 상기 기판으로부터 더 멀리 위치한 반도체 메모리 장치.
- 제1항에 있어서,
상기 실리콘 게르마늄 막과 상기 도전 패드 사이에 개재된 폴리실리콘 막을 더 포함하는 반도체 메모리 장치.
- 제1항에 있어서,
상기 실리콘 게르마늄 막의 가장자리 부분의 상부면 상에 배치되는 폴리실리콘 막을 더 포함하는 반도체 메모리 장치.
- 제11항에 있어서, 상기 도전 패드는 상기 실리콘 게르마늄 막과 접촉하는 반도체 메모리 장치.
- 셀 영역 및 주변 영역을 포함하는 기판;
상기 셀 영역에서, 상기 기판 상에 배치되는 복수개의 하부 전극들;
상기 하부 전극들 상에 배치되는 유전막;
상기 유전막 상에 배치되는 금속함유막;
상기 금속함유막 상에 배치되고, 상기 금속함유막과 전기적으로 연결되는 실리콘 게르마늄 막;
상기 실리콘 게르마늄 막 상에 배치되고, 상기 실리콘 게르마늄 막과 전기적으로 연결되는 제1 도전 패드 및 제2 도전 패드;
상기 제1 도전 패드 상에 배치되고, 상기 제1 도전 패드와 전기적으로 연결되는 제1 상부 전극 콘택 플러그;
상기 제2 도전 패드 상에 배치되고, 상기 제2 도전 패드와 전기적으로 연결되는 제2 상부 전극 콘택 플러그;
상기 제1 도전 패드와 상기 제2 도전 패드 사이의 상기 실리콘 게르마늄 막의 제1 부분 및 상기 제2 도전 패드와 상기 주변 영역 사이의 상기 실리콘 게르마늄 막의 제2 부분 상에 배치된 층간절연막;
상기 셀 영역에서, 상기 기판 상에 배치되고 제1 방향으로 연장되는 비트라인; 및
상기 셀 영역에서, 상기 기판 상에 제공되고 상기 제1 방향과 교차하는 제2 방향으로 연장되는 복수개의 워드라인들을 포함하는 반도체 메모리 장치.
- 제13항에 있어서,
제1 도전 패드 및 제2 도전 패드 내에 각각 리세스가 형성되고,
상기 제1 도전 패드 내의 리세스는 상기 제1 상부 전극 콘택 플러그의 일부에 의해 채워지고,
상기 제2 도전 패드 내의 리세스는, 상기 제2 상부 전극 콘택 플러그의 일부에 의해 채워지는 반도체 메모리 장치.
- 제13항에 있어서,
상기 실리콘 게르마늄 막 상에 배치되고, 상기 실리콘 게르마늄 막과 전기적으로 연결되는 제3 및 제4 도전 패드를 더 포함하고,
상기 제1 및 제2 도전 패드는 상기 제1 방향을 따라서 이격되고,
상기 제3 및 제4 도전 패드는 상기 제1 방향을 따라서 이격되고,
상기 제1 도전 패드 및 상기 제3 도전 패드는 상기 제2 방향을 따라서 이격되는 반도체 메모리 장치.
- 제15항에 있어서,
상기 층간절연막은 각각의 상기 제1 도전 패드, 상기 제2 도전 패드, 상기 제3 도전 패드 및 상기 제4 도전 패드 사이에 개재되는 반도체 메모리 장치.
- 제13항에 있어서, 상기 실리콘 게르마늄 막과 상기 제1 도전 패드 및 상기 제2 도전 패드 사이에 개재된 폴리실리콘 막을 더 포함하는 반도체 메모리 장치.
- 제13항에 있어서,
상기 제1 도전 패드의 식각 속도는 상기 층간절연막의 식각 속도보다 작은 반도체 메모리 장치.
- 셀 영역 및 주변 영역을 포함하는 기판을 제공하는 것;
상기 셀 영역에서 상기 기판 상에 복수의 하부 전극들을 형성하는 것;
상기 복수의 하부 전극들 상에 유전막을 형성하는 것;
상기 유전막 상에 금속함유막을 형성하는 것;
상기 금속함유막 상에 상기 금속함유막과 전기적으로 연결된 실리콘 게르마늄 막을 형성하는 것;
상기 기판의 셀 영역 및 주변 영역 상에 배치되고, 상기 실리콘 게르마늄 막의 상부면 및 상기 실리콘 게르마늄 막의 층의 측면과 접하는 도전막을 형성하는 것;
상기 실리콘 게르마늄 막의 상부면 상에 제1 식각 마스크 패턴을 형성하는 것;
상기 제1 식각 마스크 패턴을 이용하여, 식각 공정을 수행하여 상기 도전막의 측면을 식각하는 것;
상기 실리콘 게르마늄 막의 상부면 및 측면 상에 층간절연막을 형성하는 것;
상기 층간절연막 상에 제2 식각 마스크 패턴을 형성하는 것으로서, 상기 제2 식각 마스크 패턴은 상기 셀 영역과 중첩하는 제1 개구부 및 상기 주변 영역과 중첩하는 제2 개구부를 형성하는 것;
상기 제2 식각 마스크 패턴을 이용하여 식각 공정을 수행하여 상기 셀 영역에 상부 전극 콘택홀을 형성하고, 상기 주변 영역에 주변 콘택홀을 형성하고, 상기 주변 콘택홀은 상기 상부 전극 콘택홀보도다 깊게 형성하는 것; 및
상기 상부 전극 콘택홀 및 상기 주변 콘택홀을 전도성 물질로 채워서, 상부 전극 콘택홀에서 상부 전극 콘택 플러그를 형성하고 상기 주변 콘택홀에서 주변 콘택 플러그를 형성하는 것을 포함하는 반도체 메모리 장치의 제조 방법.
- 제19항에 있어서,
상기 도전막의 측면을 측면 방향으로 식각하기 위해서, 상기 실리콘 게르마늄 막의 측면은 상기 제1 식각 마스크 패턴을 이용하여 수행되는 식각 공정에 의해서 노출되는 반도체 메모리 장치의 제조 방법.
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