KR20100085391A - 금속-절연막-금속(ｍｉｍ) 커패시터를 갖는 반도체 소자 및그 제조방법 - Google Patents

금속-절연막-금속(ｍｉｍ) 커패시터를 갖는 반도체 소자 및그 제조방법 Download PDF

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김대용
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김병희
손웅희
문광진
이장희
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이은옥
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삼성전자주식회사
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Abstract

본 발명에 의한 MIM 커패시터를 갖는 반도체 소자는 반도체 기판과, 반도체 기판 상에 형성된 커패시터의 하부 전극과, 하부 전극 상에 형성된 유전막과, 유전막 상에 형성된 커패시터의 상부 전극을 포함하되, 상부 전극은 하부 금속막, 실리콘계 물질막 및 상부 금속 실리사이드막의 삼중막으로 이루어진다.

Description

금속-절연막-금속(ＭＩＭ) 커패시터를 갖는 반도체 소자 및 그 제조방법{semiconductor device having capacitor and fabrication method thereof}
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 MIM 커패시터를 갖는 반도체 소자 및 그 제조방법에 관한 것이다.
일반적으로, 반도체 소자, 예컨대 DRAM(Dynamic random access memory) 소자의 집적도가 증가함에 따라 단위 셀(unit cell)의 면적이 감소하고 있고, 이에 따라 커패시터(capacitor)가 차지하는 면적도 감소하고 있다. 이러한 커패시터의 면적이 감소함에도 불구하고 최소한의 커패시턴스(capacitance)는 충족되어야 한다. 따라서, 반도체 소자의 고집적화를 위해서는 커패시턴스를 증대시킬 수 있는 방법이 필수적으로 요구되고 있다.
커패시턴스를 증대시키는 위해 유전막의 두께를 얇게 할 경우 누설전류 특성이 취약해 질 수 있고, 고유전율(high electric constant)을 가지는 유전막, 즉 고유전막을 채용해야 한다. 커패시터에 고유전막을 채용할 경우 고유전막과 상부 전극인 폴리실리콘막 사이에 저유전막이 형성되어 원하는 커패시턴스를 얻을 수 없게 된다. 이에 따라, 금속-절연막-반도체(MIS: Metal-Insulator-Semiconductor) 커패 시터 대신에 금속-절연막-금속(MIM: Metal-Insulator-Metal) 커패시터가 도입되었다.
그런데, 금속-절연막-금속(MIM) 커패시터는 고유전막과 상부 전극과의 반응에 의한 누설 전류가 증가하고, 상부 전극의 저항이 높아 반도체 소자를 구동하기에 적합하지 않은 문제점이 있다.
본 발명이 해결하고자 하는 과제는 누설 전류를 감소시킬 수 있고, 상부 전극의 저항을 낮출 수 있는 MIM 커패시터를 갖는 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 해결하고자 하는 다른 과제는 상술한 MIM 커패시터를 갖는 반도체 소자의 제조방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 예에 의한 MIM 커패시터를 갖는 반도체 소자는 반도체 기판과, 반도체 기판 상에 형성된 커패시터의 하부 전극과, 하부 전극 상에 형성된 유전막과, 유전막 상에 형성된 커패시터의 상부 전극을 포함하되, 상부 전극은 하부 금속막, 실리콘계 물질막 및 상부 금속 실리사이드막의 삼중막으로 이루어진다.
하부 금속막은 질화 티타늄막(TiN) 또는 질화 텅스텐막(TiW)으로 구성될 수 있다. 실리콘계 물질막은 실리콘게르마늄막(SiGe) 또는 비정질실리콘(amorphous silicon)막으로 구성될 수 있다. 하부 전극은 입체 구조로 형성되고, 실리콘계 물질막은 입체 구조를 매립하도록 형성되고, 상부 금속 실리사이드막은 입체 구조에 매립된 하부 전극의 상부에만 형성될 수 있다. 상부 금속 실리사이드막은 니켈(Ni), 백금(Pt), 팔라디움(Pd) 또는 이들의 합금을 포함하는 금속 실리사이드막으로 구성될 수 있다.
또한, 본 발명의 다른 예에 의한 MIM 커패시터를 갖는 반도체 소자는 반도체 기판과, 반도체 기판 상에 입체 구조로 형성된 커패시터의 하부 전극과, 입체 구조의 내부 및 외부의 하부 전극 상에 형성된 유전막과, 유전막 상에 형성된 하부 금속막과, 입체 구조의 하부 전극의 내부 및 외부를 매립하면서 하부 금속막 상에 형성된 실리콘계 물질막과, 실리콘계 물질막 상에 형성된 금속 실리사이드막을 포함하여 이루어진다. 하부 금속막, 실리콘계 물질막 및 상부 금속 실리사이드막의 삼중막은 커패시터의 상부 전극을 구성한다. 입체 구조의 하부 전극은 실린더형 하부 전극일 수 있다. 금속 실리사이드막은 상기 입체 구조의 상기 하부 전극의 내부 및 외부를 매립하는 실리콘계 물질막의 상부에만 형성될 수 있다.
상술한 다른 과제를 해결하기 위하여, 본 발명에 의한 MIM 커패시터를 갖는 반도체 소자의 제조방법은 반도체 기판 상에 커패시터의 하부 전극을 형성하는 것을 포함한다. 하부 전극 상에 유전막을 형성한다. 유전막 상에 하부 금속막을 형성한다. 하부 금속막 상에 실리콘계 물질막을 형성한다. 실리콘계 물질막 상에 상부 금속막을 형성한다. 실리콘계 물질막 및 상부 금속막이 형성된 반도체 기판을 열처리하여 상부 금속 실리사이드막을 형성한다. 커패시터의 상부 전극은 하부 금속막, 실리콘계 물질막 및 상부 금속 실리사이드막으로 형성한다. 실리콘계 물질막은 실리콘게르마늄막(SiGe) 또는 비정질실리콘막(amorphous silicon)막으로 형성하고, 상부 금속막은 니켈(Ni), 백금(Pt), 팔라디움(Pd) 또는 이들의 합금을 포함하는 금속막으로 형성할 수 있다.
본 발명의 반도체 소자는 커패시터의 상부 전극을 하부 금속막, 실리콘계 물 질막 및 상부 금속 실리사이드막의 삼중막으로 구성한다. 이렇게 할 경우, 커패시터의 누설 전류를 감소시킬 수 있고 상부 전극의 저항을 감소시킬 수 있다. 상부 전극의 저항을 감소시킬 경우 반도체 소자의 센싱 속도를 향상시킬 수 있다.
또한, 본 발명의 반도체 소자의 제조방법은 실리콘계 물질막을 형성하고, 실리콘계 물질막 상에 상부 금속막을 형성하고, 실리콘계 물질막과 상부 금속막을 실리시데이션시키고 미반응된 상부 금속막을 제거함으로써 최종적으로 상부 전극으로 구성되는 상부 금속 실리사이드막을 형성한다. 따라서, 실리콘계 물질막 상에 금속막을 형성하여 상부 전극을 형성하는 것에 비하여 사진식각공정을 줄일 수 있다.
본 발명은 커패시터를 갖는 반도체 소자에 적용될 수 있다. 커패시터를 갖는 반도체 소자의 예로는 DRAM 소자를 들 수 있으나, 본 발명이 DRAM 소자에 한정되지는 않는다. 다시 말해, 커패시터를 갖는 반도체 소자라면 본 발명이 적용될 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예들은 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 이하의 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.
도 1은 본 발명이 적용될 수 있는 DRAM 소자의 단위 셀의 회로도이다.
구체적으로, DRAM 소자의 단위 셀은 다양한 형태를 가질 수 있지만, 본 발명에서는 일 예로 하나의 트랜지스터(11)와 하나의 커패시터(13)로 구성된 단위 셀을 도시한다. 워드 라인(17)에 트랜지스터(11)가 연결된다. 트랜지스터(11)를 구성하는 하나의 소오스/드레인 영역에는 비트라인(15)이 연결된다. 트랜지스터를 구성하는 또 하나의 소오스/드레인 영역에 커패시터(13)가 연결된다. 본 발명은 단위 셀에서 커패시터(13)에 관한 것이다.
실시예 1
먼저, 도 6을 참조하여 본 발명의 제1 실시예에 의한 커패시터를 갖는 반도체 소자의 구조를 설명한다.
도 6은 본 발명의 본 발명의 제1 실시예에 의한 커패시터를 갖는 반도체 소자의 단면도이다.
구체적으로, 커패시터 형성 영역(A)과 커패시터가 형성되지 않은 영역(B, 비커패시터 형성 영역)으로 반도체 기판(110)이 구분되어 있다. 커패시터 형성 영역(A)의 반도체 기판(110)의 소정 영역을 노출시키는 콘택홀(112)을 갖는 층간 절연막 패턴(115)이 형성되어 있다. 층간 절연막 패턴(115) 상에서 반도체 기판(110)의 콘택홀(112)에 접속하는 커패시터의 하부 전극(120)이 형성되어 있다. 하부 전극(120)은 금속막, 예컨대 티타늄 질화막으로 이루어질 수 있다.
하부 전극(120)은 다양한 입체 구조를 가질 수 있다. 하부 전극(120)은 상기 입체 구조의 내부(124) 및 외부(126)로 구별할 수 있다. 도 2에 도시한 바와 같이 하부 전극(120)이 실린더(122)를 가질 수 있다. 물론, 하부 전극(120)이 필라(Pillar) 형태일 수 도 있다. 하부 전극(120)을 구성하는 실린더(122)의 형태나 모양도 다양하게 구성할 수 있다. 이와 같이 하부 전극(120)이 입체 구조를 가짐으로써 커패시터의 유효면적을 증가시킬 수 있고, 이에 따라 커패시턴스를 보다 증대시킬 수 있다.
하부 전극(120) 상에 고유전율 물질로 구성된 유전막(130)이 형성되어 있다. 즉, 유전막(130)은 하부 전극(120)을 구성하는 실린더(122)를 감싸도록 내부 및 외부 상에 형성되어 있다. 유전막(130)은 산소를 포함하는 금속 산화막으로 구성할 수 있다. 유전막(130)은 산화 알루미늄막, 산화 하프늄막의 단일막이나, 산화 알루미늄막과 산화 하프늄막이 적층된 이중막으로 구성할 수 있다.
유전막(130) 상에 하부 금속막(140), 실리콘계 물질막(150a) 및 상부 금속 실리사이드막(165)으로 구성된 커패시터의 상부 전극(170)이 형성되어 있다. 즉, 커패시터 형성 영역(A)에 하부 금속막(140), 실리콘계 물질막(150a) 및 상부 금속 실리사이드막(165)의 삼중막으로 커패시터 상부 전극(170)이 형성되어 있다.
하부 금속막(140)은 후속의 열공정에 의한 유전막(130)의 등가 유효 산화막 두께(equivalent effective thickness of oxide)의 증가를 방지하기 위한 것이다. 하부 금속막(140)은 질화 티타늄막(TiN) 또는 질화 텅스텐막(TiW)으로 구성한다.
실리콘계 물질막(150a)은 실린더의 내부, 및 외부 상의 하부 금속막(140) 상에 형성된다. 실리콘계 물질막(150)은 실리콘게르마늄막(SiGe)이나 비정질실리콘막(amorphous silicon)으로 구성할 수 있다. 실리콘계 물질막(150)을 구성하는 실 리콘게르마늄막(SiGe)이나 비정질실리콘막(amorphous silicon)은 폴리실리콘막에 비하여 저온에서 증착이 가능하기 때문에, 유전막의 결정화를 방지하여 유전막과 실리콘계 물질막 사이의 터널링에 의한 누설 전류의 발생을 방지할 수 있다.
상부 금속 실리사이드막(165)은 니켈(Ni), 백금(Pt), 팔라디움(Pd) 또는 이들의 합금막을 포함하는 실리사이드막으로 형성된다. 예컨대, 상부 금속 실리사이드막(165)은 니켈 실리사이드막, 백금 실리사이드막, 팔라디움 실리사이드막 또는 상술한 실리사이드막을 구성하는 금속들의 합금을 포함하는 실리사이드막으로 형성된다. 바람직하게, 상부 금속 실리사이드막(165)은 니켈 실리사이드막으로 형성된다. 상부 금속 실리사이드막(165)에는 불순물, 예컨대 붕소가 도핑되어 있을 수 있다.
이렇게 상부 금속 실리사이드막(165)을 커패시터의 상부 전극(170)에 포함할 경우 상부 전극(170)의 저항을 보다 더 낮출 수 있다. 상부 금속 실리사이드막(165) 대신에 금속막, 예컨대 텅스텐막으로 구성할 경우 제조 공정상 텅스텐막의 리프팅 문제가 있고, 텅스텐막을 패터닝하기 위한 사진식각공정을 더 진행해야 하고, 식각 공정시 식각 가스에 의한 커패시터나 텅스텐막의 손상 문제 등 다양한 문제점이 있다.
다음에, 도 2 내지 도 6 및, 도 7을 참조하여 본 발명의 제1 실시예에 의한 커패시터를 갖는 반도체 소자의 제조방법을 설명한다.
도 2 내지 도 6은 본 발명의 제1 실시예에 의한 커패시터를 갖는 반도체 소자의 제조방법을 도시한 단면도들이고, 도 7은 도 2 내지 도 6에 의한 반도체 소자 의 제조방법을 설명하기 위한 흐름도이다.
도 2를 참조하면, 커패시터 형성 영역(A)과 커패시터가 형성되지 않은 영역(B, 비커패시터 형성 영역)으로 구분된 반도체 기판(110) 상에 층간 절연막을 형성한다. 층간 절연막에 반도체 기판(110)의 소정 영역을 노출시키는 콘택홀(112)을 형성하여 층간 절연막 패턴(115)을 형성한다. 층간 절연막 패턴(115) 상에서 반도체 기판(110)의 콘택홀에 접속하는 커패시터의 하부 전극(120)을 형성한다(스텝 300). 도 2에서는 하부 전극(120)이 실린더(122)를 가지는 실린더형 하부전극을 도시하나, 다양한 입체 구조로 형성할 수도 있다.
도 3을 참조하면, 하부 전극(120) 상에 고유전율 물질을 이용하여 유전막(130)을 형성한다(스텝 310). 즉, 하부 전극을 구성하는 실린더(122)를 감싸도록 내부 및 외부 상에 유전막(130)을 형성한다. 고유전율 물질의 예로는 산소를 포함하는 금속 산화물과 같은 물질일 수 있다. 예컨대, 산화 알루미늄막, 산화 하프늄막의 단일막이나, 산화 알루미늄막과 산화 하프늄막이 적층된 이중막을 유전막(130)으로 이용할 수 있다.
도 4를 참조하면, 유전막(130) 상에 커패시터의 상부 전극을 구성하는 하부 금속막(140)을 형성한다(스텝 315). 하부 금속막(140)은 후속의 열공정에 의한 유전막(130)의 등가 유효 산화막 두께(equivalent effective thickness of oxide)의 증가를 방지하기 위하여 형성한다. 실리콘계 물질막(150) 형성 전에 형성하여 하부 금속막(140)은 질화 티타늄막(TiN) 또는 질화 텅스텐막(TiW)으로 형성할 수 있다. 하부 금속막(140)은 화학적 기상 증착(CVD, chemical vapor deposition) 방법이나 플라즈마 인핸스트 화학적 기상 증착(Plasma enhanced CVD) 방법을 이용하여 형성할 수 있다.
계속하여, 하부 금속막(140) 상에 커패시터 상부 전극을 구성하는 실리콘계 물질막(150)을 형성한다(스텝 320). 실리콘계 물질막(150)은 실린더의 내부, 및 외부를 매립하면서 하부 금속막 (140) 상에 형성된다. 실리콘계 물질막(150)은 후에 상부 금속막과 반응하여 금속 실리사이드를 형성할 있는 물질이고, 낮은 온도에 형성할 수 있는 물질이면 가능하다.
실리콘계 물질막(150)은 실리콘게르마늄막(SiGe)이나 비정질실리콘막(amorphous silicon)으로 형성할 수 있다. 실리콘계 물질막(150)을 실리콘게르마늄막으로 형성할 경우 불순물, 예컨대 붕소를 도핑할 수 도 있다. 실리콘계 물질막(150)을 구성하는 실리콘게르마늄막(SiGe)이나 비정질실리콘막(amorphous silicon)은 폴리실리콘막의 증착온도, 예컨대 530℃에 비하여 저온, 예컨대 460℃에서 증착이 가능하다. 이렇게 저온에서 실리콘계 물질막(150)을 증착할 수 있으면, 유전막의 결정화를 방지하여 유전막과 실리콘계 물질막 사이의 터널링에 의한 누설 전류의 발생을 방지할 수 있다.
이어서, 실리콘계 물질막(150)을 사진식각공정으로 패터닝하여 패턴된 실리콘계 물질막(150a)을 형성한다(스텝 330). 패턴된 실리콘계 물질막(150a)은 커패시터 형성 영역(A)의 하부 금속막 상에 형성된다.
도 5를 참조하면, 패터닝된 실리콘계 물질막(150a) 상에 커패시터의 상부 전극을 구성하는 상부 금속막(160)을 형성한다(스텝 340). 상부 금속막(160)은 패터 닝된 실리콘계 물질막(150a)과 반응하여 실리사이드막을 형성할 수 있는 막질이면 가능하다. 상부 금속막(160)은 니켈(Ni), 백금(Pt), 팔라디움(Pd) 또는 이들의 합금막으로 형성할 수 있다.
도 6을 참조하면, 패터닝된 실리콘계 물질막(150a) 및 상부 금속막(160)이 형성된 반도체 기판(110)을 열처리한다(스텝 350). 즉, 패터닝된 실리콘계 물질막(150a) 및 상부 금속막(160)을 실리시데이션시킨다. 열처리는 450℃이하의 저온에서 수행하며, 단일 스텝 또는 다중 스텝으로 진행할 수 있다.
이렇게 되면, 패터닝된 실리콘계 물질막(150a) 및 상부 금속막(160)은 서로 반응하여 커패시터 형성 영역(A)에 상부 금속 실리사이드막(165)이 형성된다. 실리시데이션 반응에 의해 도 6에 도시한 실린더(122) 상부의 실리콘계 물질막(150a)의 상부 두께는 도 5에 도시한 실린더(122) 상부의 실리콘계 물질막(150a)보다 작게 된다.
상부 금속 실리사이드막(165)은 니켈(Ni), 백금(Pt), 팔라디움(Pd) 또는 이들의 합금을 포함하는 실리사이드막으로 형성된다. 예컨대, 상부 금속 실리사이드막(165)은 니켈 실리사이드막, 백금 실리사이드막, 팔라디움 실리사이드막 또는 상술한 실리사이드막을 구성하는 금속들의 합금을 포함하는 실리사이드막으로 형성된다. 그리고, 실리콘계 물질막(150a)에 불순물, 예컨대 붕소가 도핑되어 있으면, 상부 금속 실리사이드막(165)에도 불순물, 예컨대 붕소가 도핑되어 있을 수 있다. 비커패시터 형성 영역(B)의 상부 금속막은 층간 절연막(115) 상에 형성되어 실리사이드 반응시 반응하지 않는다.
계속하여, 비커패시터 형성 영역(B)의 반응하지 않는 상부 금속막(160)을 스트립 공정, 즉 습식 식각 공정을 통하여 제거한다(스텝 360). 본 발명은 스트립 공정을 통하여 반응하지 않은 상부 금속막(160)을 제거하므로 별도의 사진식각공정이 필요하지 않게 된다. 최종적으로 커패시터 형성 영역(A)에 하부 금속막(140), 패터닝된 실리콘계 물질막(150a) 및 상부 금속 실리사이드막(165)의 3중막으로 커패시터 상부 전극(170)이 완성된다.
실시예 2
도 8 내지 도 10은 본 발명의 본 발명의 제2 실시예에 의한 커패시터를 갖는 반도체 소자 및 그 제조방법을 설명하기 위한 단면도이다.
구체적으로, 본 발명의 제2 실시예에 의한 커패시터를 갖는 반도체 소자는 패턴된 실리콘계 물질막(150b)이 실린더(122)의 일측벽 상부에는 형성되지 않는다. 이에 따라, 본 발명의 제2 실시예에 의한 커패시터를 갖는 반도체 소자는 상부 전극을 구성하는 상부 금속 실리사이드막(165a)이 실린더(122) 내부에 매립된 패턴된 실리콘계 물질막(150b)의 상부에만 형성된 것을 제외하고는 제1 실시예와 동일하다. 이렇게 상부 금속 실리사이드막(165a)을 패턴된 실리콘계 물질막(150b)의 상부에만 형성할 경우에는 제1 실시예에 비하여 금속막질에 의한 스트레스나 커패시터의 리키지 특성을 개선할 수 있다.
도 8 내지 도 10을 이용하여 본 발명의 제2 실시예의 반도체 소자의 구조 및 제조 방법을 자세히 설명한다.
구체적으로, 실리콘계 물질막(150)의 패터닝 공정을 제외한 제1 실시예의 도 2, 도 3 및 도 4의 공정을 진행한다. 이어서, 도 8에 도시한 바와 같이 실리콘계 물질막(150)을 사진식각공정을 이용하여 패터닝함으로써 패턴된 실리콘계 물질막(150b)을 형성한다. 패터닝된 실리콘계 물질막(150b)은 양측의 실린더(122)의 일측벽 상부에는 형성되지 않도록 형성한다.
실리콘계 물질막(150b)은 후에 상부 금속막과 반응하여 금속 실리사이드를 형성할 있는 물질이고, 낮은 온도에 형성할 수 있는 물질이면 가능하다. 실리콘계 물질막(15??)은 실리콘게르마늄막(SiGe)이나 비정질실리콘막(amorphous silicon)으로 형성할 수 있다. 실리콘계 물질막(150b)을 실리콘게르마늄막으로 형성할 경우 불순물, 예컨대 붕소를 도핑할 수 도 있다.
도 9를 참조하면, 하부 금속막(140) 및 패터닝된 실리콘계 물질막(150b)이 형성된 반도체 기판(110)의 전면에 상부 금속막(160)을 형성한다. 상부 금속막(160)은 패터닝된 실리콘계 물질막(150b)과 반응하여 실리사이드막을 형성할 수 있는 막질이면 가능하다. 상부 금속막(160)은 니켈(Ni), 백금(Pt), 팔라디움(Pd) 또는 이들의 합금막으로 형성할 수 있다. 상부 금속막(160)은 패터닝된 실리콘계 물질막(150b)의 상부 및 하부 금속막(140) 상에 형성된다.
도 10을 참조하면, 같이 패터닝된 실리콘계 물질막(150b) 및 상부 금속막(160)이 형성된 반도체 기판(110)을 열처리한다. 이에 따라, 패터닝된 실리콘계 물질막(150b) 및 상부 금속막(160)은 서로 실리시데이션하여 커패시터 형성 영역(A)의 패터닝된 실리콘 물질막(150b) 상에만 상부 금속 실리사이드막(165a)이 형 성된다.
상부 금속 실리사이드막(165a)은 니켈(Ni), 백금(Pt), 팔라디움(Pd) 또는 이들의 합금을 포함하는 실리사이드막으로 형성된다. 예컨대, 상부 금속 실리사이드막(165a)은 니켈 실리사이드막, 백금 실리사이드막, 팔라디움 실리사이드막 또는 상술한 실리사이드막을 구성하는 금속들의 합금을 포함하는 실리사이드막으로 형성된다. 그리고, 실리콘계 물질막(150b)에 불순물, 예컨대 붕소가 도핑되어 있으면, 상부 금속 실리사이드막(165a)에도 불순물, 예컨대 붕소가 도핑되어 있을 수 있다.
실리시데이션 반응에 의해 도 10에 도시한 실린더(122) 상부의 실리콘계 물질막(150b)의 상부 두께는 도 9에 도시한 실린더(122) 상부의 실리콘계 물질막(150b)보다 작게 된다. 비커패시터 형성 영역(B)의 상부 금속막(115)은 층간 절연막(115) 상에 형성되어 실리사이드 반응시 반응하지 않는다.
계속하여, 비커패시터 형성 영역(B)의 반응하지 않는 상부 금속막(160)을 스트립 공정을 통하여 제거한다. 이렇게 되면, 커패시터 형성 영역(A)에 하부 금속막(140), 실리콘계 물질막(150b) 및 상부 금속 실리사이드막(165a)의 3중막으로 커패시터 상부 전극(170)이 완성된다.
응용예
이하에서는, 본 발명에 의한 반도체 소자, 예컨대 DRAM 소자를 이용한 다양한 응용예를 설명한다. 본 발명에 의한 반도체 소자를 패키지할 경우 디램칩이 된다. 칩의 응용예는 여러 가지가 있을 수 있지만 몇 가지만 설명한다.
도 11은 본 발명에 의한 디램 칩을 이용한 메모리 모듈의 평면도이다.
구체적으로, 본 발명에 의한 반도체 소자들을 각각 패키지할 경우 디램칩들(50-58)이 된다. 이러한 디램칩들(50-58)은 메모리 모듈(500, memory module)에 응용될 수 있다. 메모리 모듈(500)은 모듈 기판(501)에 디램칩들(50-58)이 부착되어 있다. 메모리 모듈(500)은 모듈 기판(501)의 일 측에 마더 보드의 소켓에 끼워질 수 있는 접속부(502)가 위치하고, 모듈 기판(501) 상에는 세라믹 디커플링 커패시터(59)가 위치한다. 본 발명에 의한 메모리 모듈(500)은 도 11에 한정되지 않고 다양한 형태로 제작될 수 있다.
도 12는 본 발명에 의한 디램칩을 이용한 전자 시스템의 블록도이다.
구체적으로, 본 발명에 의한 전자 시스템(600)은 컴퓨터를 의미한다. 본 발명에 의한 전자 시스템(600)은 CPU(중앙처리장치, 505), 플로피 디스크 드라이브(507), CD 롬(ROM) 드라이브(509)와 같은 주변 장치, 입출력 장치(508, 510), 디램(DRAM, dynamic random access memory) 칩(512), 롬(ROM, read only memory) 칩(514) 등을 포함한다. 위의 각 부품들간에는 통신 채널(511, communication channel)을 이용하여 제어신호나 데이터를 주고받는다. 디램칩(512)은 도 11에 설명한 바와 같은 디램칩들(50-58)을 포함하는 메모리 모듈(500)로 대체할 수도 있다.
도 1은 본 발명이 적용될 수 있는 DRAM 소자의 단위 셀의 회로도이다.
도 2 내지 도 6은 본 발명의 제1 실시예에 의한 커패시터를 갖는 반도체 소자의 제조방법을 도시한 단면도들이다.
도 7은 도 2 내지 도 6에 의한 반도체 소자의 제조방법을 설명하기 위한 흐름도이다.
도 8 내지 도 10은 본 발명의 본 발명의 제2 실시예에 의한 커패시터를 갖는 반도체 소자 및 그 제조방법을 설명하기 위한 단면도이다.
도 11은 본 발명에 의한 디램칩을 이용한 메모리 모듈의 평면도이다.
도 12는 본 발명에 의한 디램칩을 이용한 전자 시스템의 블록도이다.

Claims (10)

  1. 반도체 기판;
    상기 반도체 기판 상에 형성된 커패시터의 하부 전극;
    상기 하부 전극 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 커패시터의 상부 전극을 포함하되,
    상기 상부 전극은 하부 금속막, 실리콘계 물질막 및 상부 금속 실리사이드막의 삼중막으로 이루어지는 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자.
  2. 제1항에 있어서, 상기 하부 금속막은 질화 티타늄막(TiN) 또는 질화 텅스텐막(TiW)으로 구성되는 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자.
  3. 제1항에 있어서, 상기 실리콘계 물질막(150)은 실리콘게르마늄막(SiGe) 또는 비정질실리콘(amorphous silicon)막으로 구성되는 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자.
  4. 제1항에 있어서, 상기 하부 전극은 입체 구조로 형성되고, 상기 실리콘계 물질막은 입체 구조를 매립하도록 형성되고, 상기 상부 금속 실리사이드막은 입체 구조에 매립된 상기 하부 전극의 상부에만 형성되는 것을 특징으로 하는 MIM 커패시 터를 갖는 반도체 소자.
  5. 제4항에 있어서, 상기 상부 금속 실리사이드막은 니켈(Ni), 백금(Pt) 또는 팔라디움(Pd)을 포함하는 금속 실리사이드막으로 구성되는 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자.
  6. 반도체 기판;
    상기 반도체 기판 상에 입체 구조로 형성된 커패시터의 하부 전극;
    상기 입체 구조의 내부 및 외부의 상기 하부 전극 상에 형성된 유전막;
    상기 유전막 상에 형성된 하부 금속막;
    상기 입체 구조의 상기 하부 전극의 내부 및 외부를 매립하면서 상기 하부 금속막 상에 형성된 실리콘계 물질막; 및
    상기 실리콘계 물질막 상에 형성된 금속 실리사이드막을 포함하여 이루어지고,
    상기 하부 금속막, 실리콘계 물질막 및 상부 금속 실리사이드막의 삼중막은 커패시터의 상부 전극을 구성하는 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자.
  7. 제6항에 있어서, 상기 입체 구조의 하부 전극은 실린더형 하부 전극인 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자.
  8. 제6항에 있어서, 상기 금속 실리사이드막은 상기 입체 구조의 상기 하부 전극의 내부 및 외부를 매립하는 상기 실리콘계 물질막의 상부에만 형성되는 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자.
  9. 반도체 기판 상에 커패시터의 하부 전극을 형성하고;
    상기 하부 전극 상에 유전막을 형성하고;
    상기 유전막 상에 하부 금속막을 형성하고;
    상기 하부 금속막 상에 실리콘계 물질막을 형성하고;
    상기 실리콘계 물질막 상에 상부 금속막을 형성하고; 및
    상기 실리콘계 물질막 및 상부 금속막이 형성된 상기 반도체 기판을 열처리하여 상부 금속 실리사이드막을 형성하는 것을 포함하여 이루어지고,
    커패시터의 상부 전극은 상기 하부 금속막, 실리콘계 물질막 및 상부 금속 실리사이드막으로 형성하는 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자의 제조방법.
  10. 제9항에 있어서, 상기 실리콘계 물질막은 실리콘게르마늄막(SiGe) 또는 비정질실리콘막(amorphous silicon)막으로 형성하고,
    상기 상부 금속막은 니켈(Ni), 백금(Pt) 또는 팔라디움(Pd)을 포함하는 금속막으로 형성하는 것을 특징으로 하는 MIM 커패시터를 갖는 반도체 소자의 제조방법.
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