KR20110044489A - 유전층을 포함하는 반도체 구조물, 이를 이용하는 커패시터 및 반도체 구조물의 형성 방법 - Google Patents
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Abstract
본 발명에 의한 반도체 구조물은 하부 도전층과, 하부 도전층 상에 형성된 유전층과, 유전층 상에 형성된 상부 도전층을 가진다. 반도체 구조물은 하부 도전층과 유전층 사이의 제1 부분, 유전층과 상부 도전층 사이의 제2 부분 또는 이들 두 부분에 형성된 결정화 씨드층을 포함한다.
Description
본 발명은 유전층을 포함하는 반도체 구조물, 이를 이용하는 커패시터 및 반도체 구조물의 형성 방법에 관한 것이다.
반도체 소자가 고집적화되고, 고용량화됨에 따라 반도체 소자에 사용되는 유전층의 특성이 매우 중요하다. 유전층은 커패시터의 상하부 도전층 사이에 형성될 수 있다. 유전층은 전극으로 사용되는 상하부 도전층 사이에 형성될 수 있다. 유전층은 게이트 절연층으로도 사용될 수 있다. 이외에도 유전층은 반도체 소자의 제조시에 다양한 목적으로 사용될 수 있다.
예컨대, 커패시터의 상하부 도전층 사이에 형성되는 커패시터 유전층의 경우, 커패시턴스를 높이기 위하여 유전 상수가 커야 한다. 유전 상수가 크게 하기 위하여, 유전층을 결정화시킬 필요가 있다. 그런데, 유전층을 결정화 유전층으로 만들 때 고온 열처리가 필요하다. 이렇게 고온 열처리를 하여 유전층을 결정화시킬 경우. 커패시터 동작시 커패시터의 상하부에 위치하는 유전층에서 누설전류가 크게 발생한다.
본 발명은 유전 상수도 크고 저온 열처리를 통해 유전층의 결정화를 얻을 수 있는 반도체 구조물을 제공하는 데 있다.
본 발명은 상술한 반도체 구조물을 이용한 커패시터를 제공하는 데 있다.
또한, 본 발명은 상술한 반도체 구조물의 형성 방법을 제공하는 데 있다.
상술한 과제를 해결하기 위하여, 본 발명의 일 예에 의한 반도체 구조물은 하부 도전층과, 하부 도전층 상에 형성된 유전층과, 유전층 상에 형성된 상부 도전층을 가진다. 본 발명의 일 예에 의한 반도체 구조물은 하부 도전층과 유전층 사이의 제1 부분, 유전층과 상부 도전층 사이의 제2 부분 또는 이들 두 부분에 형성된 결정화 씨드층을 포함한다.
결정화 씨드층은 니오븀층일 수 있다. 유전층은 탄탈륨 산화층, 니오븀 산화층 또는 탄탈륨 산화층과 니오븀 산화층의 복합층일 수 있다. 결정화 씨드층은 산화되었을 때 유전층과 동일한 결정 구조를 가지는 물질층일 수 있다.
하부 도전층 및 상부 도전층은 금속 질화층, 귀금속층, 귀금속 산화층, 금속 실리사이드층, 불순물이 도핑된 실리콘층 또는 금속층일 수 있다. 하부 도전층, 상부 도전층, 또는 상하부 도전층은 유전층과 동일한 결정 구조를 가지는 금속 질화층일 수 있다. 금속 질화층은 니오븀 질화층 또는 탄탈륨 질화층일 수 있다.
본 발명의 다른 예에 의한 반도체 구조물은 금속 질화층으로 형성된 하부 도 전층과, 하부 도전층 상에 형성되고 탄탈륨 산화층, 니오븀 산화층 또는 탄탈륨 산화층과 니오븀 산화층의 복합층으로 형성된 유전층과, 유전층 상에 형성되고 금속 질화층으로 형성된 상부 도전층을 포함한다.
본 발명의 다른 예에 의한 반도체 구조물은 하부 도전층과 유전층 사이의 제1 부분, 유전층과 상부 도전층 사이의 제2 부분 또는 이들 두 부분에 형성되고, 니오븀층으로 형성된 결정화 씨드층을 포함하여 이루어진다.
본 발명의 일 예에 의한 커패시터는 하부 도전층과, 하부 도전층 상에 형성된 유전층과, 유전층 상에 형성된 상부 도전층을 가지며, 하부 도전층과 유전층 사이의 제1 부분, 유전층과 상부 도전층 사이의 제2 부분 또는 이들 두 부분에 형성된 결정화 씨드층을 포함하여 이루어진다.
본 발명의 일 예에 의한 반도체 구조물의 형성 방법은 하부 도전층을 형성하고, 하부 도전층 상에 유전층을 형성하고, 유전층 상에 상부 도전층을 형성한다.
본 발명의 일 예에 의한 반도체 구조물의 형성 방법은 하부 도전층을 형성한 후 하부 도전층 상에 제1 결정화 씨드층을 형성하거나, 유전층을 형성한 후 유전층 상에 제2 결정화 씨드층을 형성하거나, 제1 결정화 씨드층 및 제2 결정화 씨드층을 모두 형성한다.
제1 결정화 씨드층을 형성한 후, 유전층을 형성한 후, 제2 결정화 씨드층을 형성한 후 또는 상부 도전층을 형성한 후에 유전층의 결정화를 위한 열처리를 수행할 수 있다. 유전층은 탄탈륨 산화층, 니오븀 산화층 또는 탄탈륨 산화층과 니오븀 산화층의 복합층으로 형성할 수 있다. 결정화 씨드층은 니오븀층으로 형성할 수 있 다.
본 발명의 기술적 사상에 의한 반도체 구조물은 유전층의 상부, 하부 또는 상하부에 결정화 씨드층을 포함한다. 유전층은 탄탈륨 산화층, 니오븀 산화층 또는 탄탈륨 산화층과 니오븀 산화층의 복합층으로 구성할 수 있다. 결정화 씨드층은 니오븀층으로 구성할 수 있다. 상술한 결정화 씨드층으로 인해 유전층은 저온 열처리를 통해 유전층을 결정화시킬 수 있다. 저온 열처리를 통해 유전층을 결정화시킬 경우 유전 상수를 증가시키고 누설 전류 특성을 개선할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예들에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다. 이하의 도면들에서, 동일한 참조번호는 동일한 부재를 나타낸다.
본 발명의 기술적 사상에 의한 반도체 구조물은 상하부 도전층 사이에 형성된 유전층 및 결정화 씨드층을 포함한다. 결정화 씨드층은 유전층의 상부나 하부, 또는 상하부 모두에 형성될 수 있다. 유전층은 탄탈륨 산화층, 니오븀 산화층 또는 탄탈륨 산화층과 니오븀 산화층의 복합층으로 구성할 수 있다. 탄탈륨 산화층은 Ta2O5로 표현될 수 있지만, TaO로 표현될 수도 있다. 니오븀 산화층은 Nb2O5로 표현될 수 있지만, NbO로 표현될 수도 있다. 결정화 씨드층은 니오븀층으로 구성할 수 있다.
본 발명의 기술적 사상에 의한 반도체 구조물은 커패시터에 이용될 수 있다. 커패시터는 반도체 소자나 디램 소자, 로직 소자 등에 이용될 수 있다. 이와 같은 본 발명의 기술적 사상에 의한 실시예를 아래에 설명한다.
반도체 구조물
도 1은 본 발명의 기술적 사상에 의한 반도체 구조물의 제1 실시예를 도시한 단면도이다.
구체적으로, 본 발명의 제1 실시예에 의한 반도체 구조물(200)은 하부 도전층(100)을 포함할 수 있다. 하부 도전층(100)은 도전성을 가지는 물질층이면 족하다. 하부 도전층(100)은 금속 질화층, 귀금속층, 귀금속 산화층, 금속 실리사이드층, 불순물이 도핑된 실리콘층, 금속층 등으로 구성할 수 있다.
금속 질화층의 예로는 티타늄 질화층(TiN), 탄탈륨 질화층(TaN)이나 니오븀 질화층(NbN), 텅스텐 질화층(WN), 티타늄알루미늄질화층(TiAlN), 티타늄실리콘질화층(TiSiN), 바나듐질화층(VN), 몰리브덴질화층(MoN)을 들 수 있다. 귀금속층의 예로는 루테늄층(Ru)이나 백금층(Pt)을 들 수 있다. 귀금속 산화층의 예로는 루테늄 산화층이나 이리듐 산화층을 들 수 있다. 금속 실리사이드층의 예로는 티타늄 실리 사이드층, 텅스텐 실리사이드층, 코발트 실리사이드층을 들 수 있다. 금속층의 예로는 알루미늄층이나 구리층을 들 수 있다. 앞서 제시한 층들말고도 더 많은 층들을 이용할 수 있다.
하부 도전층(100) 상에 제1 결정화 씨드층(110) 및 유전층(120)이 순차적으로 형성되어 있다. 제1 결정화 씨드층(110)은 하부 도전층(100)과 유전층(120) 사이의 제1 부분에 형성되어 있다. 제1 결정화 씨드층(110)은 반도체 구조물(200)을 구성하는 유전층(120)의 열처리시 유전층(120)의 결정화를 돕는 씨드 역할을 수행한다. 제1 결정화 씨드층(110)으로 인해 유전층(120)의 결정화 온도를 낮추어 유전 상수를 증가시킬 수 있다. 유전층(120)은 탄탈륨 산화층, 니오븀 산화층 또는 탄탈륨 산화층과 니오븀 산화층의 복합층으로 구성할 수 있다. 유전층(120)의 유전 상수는 결정화 온도를 낮출 경우 60 이상으로 크게 증가시킬 수 있다. 유전층(120)을 구성하는 탄탈륨 산화층, 니오븀 산화층 또는 탄탈륨 산화층과 니오븀 산화층의 복합층은 육방정(hexagonal) 결정 구조를 갖는다.
제1 결정화 씨드층(110)은 유전층(120)의 결정화 온도를 낮추기 위해 산화되었을 때 유전층(120)과 동일한 결정 구조, 즉 육방정 결정 구조를 가지는 물질층으로 구성하는 것이 바람직하다. 제1 결정화 씨드층(110)은 니오븀층으로 구성할 수 있다.
유전층(120) 상에 상부 도전층(140)이 형성되어 있다. 상부 도전층(140)은 하부 도전층(100)과 동일한 물질로 형성할 수 있다. 하부 도전층(100), 상부 도전층(140) 또는 상하부 도전층(100, 140)은 유전 상수를 증가시키기 위해 유전층(120)과 동일한 결정 구조를 가지는 금속 질화층, 예컨대 탄탈륨 질화층(TaN)이나 니오븀 질화층(NbN)으로 형성할 수 있다.
하부 도전층(100), 제1 결정화 씨드층(110), 유전층(120) 및 상부 도전층(140)은 커패시터를 구성할 수 있다. 제1 결정화 씨드층(110)은 후속 공정에서 유전층(120)을 열처리할 경우 유전층(120)에 일부가 포함될 수 도 있다.
도 2는 본 발명의 기술적 사상에 의한 반도체 구조물의 제2 실시예를 도시한 단면도이다.
구체적으로, 본 발명의 제2 실시예에 의한 반도체 구조물(200a)은 하부 도전층(100) 상에 제1 결정화 씨드층(110)이 형성되지 않고, 유전층(120) 상에 제2 결정화 씨드층(130)이 형성된 것을 제외하고는 제1 실시예에 의한 반도체 구조물(200)과 동일하다.
보다 상세하게, 본 발명의 제2 실시예에 의한 반도체 구조물(200a)은 하부 도전층(100) 및 유전층(120)을 포함할 수 있다. 하부 도전층(100) 및 유전층(120)은 제1 실시예의 반도체 구조물(200)에서 설명하였으므로 생략한다.
유전층(120) 상에 제2 결정화 씨드층(130) 및 상부 도전층(140)이 순차적으로 형성되어 있다. 제2 결정화 씨드층(130)은 상부 도전층(140)과 유전층(120) 사이의 제2 부분에 형성되어 있다. 제2 결정화 씨드층(130)은 반도체 구조물(200a)을 구성하는 유전층(120)의 열처리시 유전층(120)의 결정화를 돕는 씨드 역할을 수행한다. 제2 결정화 씨드층(130)으로 인해 유전층(120)의 결정화 온도를 낮추는 동시에 유전 상수를 증가시킬 수 있다. 유전층(120)의 유전 상수는 결정화 될 경우 60 이상으로 크게 증가시킬 수 있다. 제2 결정화 씨드층(130)은 유전층(120)의 결정화 온도를 낮추기 위해 산화되었을 때 유전층(120)과 동일한 결정 구조를 가지는 물질층으로 구성하는 것이 바람직하다.
제2 결정화 씨드층(130)은 제1 실시예의 반도체 구조물(200)의 제1 결정화 씨드층(110)과 동일한 물질로 구성할 수 있다. 즉, 제2 결정화 씨드층(130)은 니오븀층으로 구성할 수 있다. 상부 도전층(140)은 제1 실시예의 반도체 구조물(200)에서 설명하였으므로 생략한다.
하부 도전층(100), 유전층(120), 제2 결정화 씨드층(130) 및 상부 도전층(140)은 커패시터를 구성할 수 있다. 제2 결정화 씨드층(130)은 후속 공정에서 유전층(120)을 열처리할 경우 유전층(120)에 일부가 포함될 수 도 있다.
도 3은 본 발명의 기술적 사상에 의한 반도체 구조물의 제3 실시예를 도시한 단면도이다.
구체적으로, 본 발명의 제3 실시예에 의한 반도체 구조물(200b)은 제1 실시예의 반도체 구조물(200)과 제2 실시예의 반도체 구조물(200a)의 결합 상태를 나타낸다. 즉, 본 발명의 제3 실시예에 의한 반도체 구조물(200b)은 하부 도전층(100) 상에 제1 결정화 씨드층(110)이 형성되고, 유전층(120) 상에 제2 결정화 씨드층(130)이 형성된 것을 제외하고는 제1 실시예 및 제2 실시예에 의한 반도체 구조물(200, 200a)과 동일하다.
보다 상세하게, 본 발명의 제3 실시예에 의한 반도체 구조물(200b)은 하부 도전층(100)을 포함한다. 하부 도전층(100)은 제1 실시예의 반도체 구조물(200)에 서 설명하였으므로 생략한다. 하부 도전층(100) 상에 제1 결정화 씨드층(110)이 형성되어 있다. 제1 결정화 씨드층(110)은 하부 도전층(100)과 유전층(120) 사이의 제1 부분에 형성되어 있다. 제1 결정화 씨드층(110)은 제1 실시예의 반도체 구조물(200)에서 설명하였으므로 생략한다.
제1 결정화 씨드층(110) 상에 유전층(120)이 형성되어 있다. 유전층(110)은 제1 실시예 및 제2 실시예의 반도체 구조물(200, 200a)에서 설명하였으므로 생략한다. 유전층(120) 상에 제2 결정화 씨드층(130) 및 상부 도전층(140)이 순차적으로 형성되어 있다. 제2 결정화 씨드층(130)은 상부 도전층(140)과 유전층(120) 사이의 제2 부분에 형성되어 있다. 제2 결정화 씨드층(130) 및 상부 도전층(140)은 제2 실시예의 반도체 구조물(200a)에서 설명하였으므로 생략한다.
하부 도전층(100), 제1 결정화 씨드층(110), 유전층(120), 제2 결정화 씨드층(130) 및 상부 도전층(140)은 커패시터를 구성할 수 있다. 제1 결정화 씨드층(110) 및 제2 결정화 씨드층(130)은 후속 공정에서 유전층(120)을 열처리할 경우 유전층(120)에 일부가 포함될 수 도 있다.
반도체 구조물 형성 방법 및 유전층 열처리 방법
이하에서 반도체 구조물 형성 방법 및 유전층 열처리 방법의 다양한 실시예들을 설명한다. 이하의 실시예들은 각각 개별적으로 수행될 수도 있고, 각 실시예들을 조합하여 수행될 수 도 있다.
도 4는 본 발명의 기술적 사상에 의한 반도체 구조물의 형성 방법 및 유전층 열처리 방법의 제1 실시예를 도시한 흐름도이다.
구체적으로, 하지층, 예컨대 실리콘 기판 상에 도 1 내지 도 3의 반도체 구조물(200, 200a, 200b)에 도시한 바와 같이 하부 도전층(100)을 형성한다(스텝 300). 하부 도전층(100)은 도 1 내지 도 3의 반도체 구조물(200, 200a, 200b)에서 설명한 바와 같은 물질층으로 형성한다. 하부 도전층(100)은 스퍼터링법, 화학기상증착법 또는 원자층 증착법 등을 이용하여 형성한다.
하부 도전층(100) 상에 도 1에 도시한 바와 같이 제1 결정화 씨드층(110)을 형성한다(스텝 302). 제1 결정화 씨드층(110)은 도 1의 반도체 구조물(200)에서 설명한 바와 같이 니오븀층으로 형성한다. 제1 결정화 씨드층(110)은 스퍼터링법, 화학기상증착법 또는 원자층 증착법 등을 이용하여 형성한다. 제1 결정화 씨드층(110)은 10 내지 100Å의 두께로 형성한다.
일 예로 제1 결정화 씨드층(110)은 니오븀층으로 형성하는 것을 설명한다. 니오븀층은 니오븀을 포함하는 전구체 화합물을 이용하여 화학기상증착법으로 형성할 수 있다. 니오븀을 포함하는 전구체 화합물은 Nb(OMe)5, Nb(OEt)5, Nb(OBu)5와 같은 알콕사이드계(alkoxide) 전구체 화합물, Nb[N(CH3)2]5, (NtBu)Nb(NEtMe)3, (NtBu)Nb(NEt2)2와 같은 아미드계(amide) 전구체 화합물을 들 수 있다. Me는 메틸(Metyl), Et는 에틸(ethyl), Bu는 부틸(butyl)이다.
제1 결정화 씨드층(110) 상에 도 1에 도시한 바와 같이 유전층(120)을 형성한다(스텝 304). 유전층(120)은 도 1의 반도체 구조물(200)에서 설명한 바와 같은 물질층으로 형성한다. 유전층(120)은 스퍼터링법, 화학기상증착법 또는 원자층 증착법 등을 이용하여 형성한다.
제1 결정화 씨드층(110) 및 유전층(120)을 형성한 후, 결정화를 위해 유전층 열처리를 수행한다(스텝 306). 유전층 열처리는 산소, 질소 또는 공기 분위기에서 노(furnace) 열처리, 급속 열처리(Rapid thermal process), 자외선(ultraviolet) 열처리 또는 플라즈마 열처리를 이용하여 수행한다. 유전층 열처리시 제1 결정화 씨드층(110)은 유전층(120)의 결정화에 도움을 준다. 이에 따라, 유전층 결정화를 위한 유전층 열처리는 제1 결정화 씨드층(110)으로 인해 저온, 예컨대 575℃ 정도의 온도에서 수행할 수 있다. 유전층 열처리를 수행하고 나면, 제1 결정화 씨드층(110)은 유전층(120)에 일부 포함될 수 있다.
유전층 열처리를 수행한 후, 유전층(120) 상에 도 1에 도시한 바와 같이 상부 도전층(140)을 형성한다(스텝 308). 상부 도전층(140)은 도 1의 반도체 구조물(200)에서 설명한 바와 같은 물질층으로 형성한다. 상부 도전층(140)은 스퍼터링법, 화학기상증착법 또는 원자층 증착법 등을 이용하여 형성한다.
계속하여, 필요에 따라 상부 도전층을 형성한 후 유전층 열처리를 더 수행할 수 있다(미도시). 유전층 열처리를 더 수행할 경우, 유전층(120)을 보다 더 결정화시킬 수 있다.
도 5는 본 발명의 기술적 사상에 의한 반도체 구조물의 형성 방법 및 유전층 열처리 방법의 제2 실시예를 도시한 흐름도이다.
구체적으로, 본 발명의 제2 실시예에 의한 반도체 구조물의 형성 방법 및 유 전층 열처리 방법은 하부 도전층 상에 제1 결정화 씨드층을 형성하지 않고 유전층 상에 제2 결정화 씨드층을 형성한 후 유전층 열처리를 하는 것을 제외하고는 제1 실시예와 동일하다.
보다 상세하게, 하지층, 예컨대 실리콘 기판 상에 도 1 내지 도 3의 반도체 구조물(200, 200a, 200b)에 도시한 바와 같이 하부 도전층(100)을 형성한다(스텝 300). 하부 도전층(100)은 제1 실시예에서 형성 물질층 및 형성 방법을 설명하였으므로 생략한다.
하부 도전층(100) 상에 도 2에 도시한 바와 같이 유전층(120)을 형성한다(스텝 400). 유전층(120)은 도 2의 반도체 구조물(200)에서 설명한 바와 같은 물질층으로 형성한다. 유전층(120)은 스퍼터링법, 화학기상증착법 또는 원자층 증착법 등을 이용하여 형성한다.
유전층(120) 상에 제2 결정화 씨드층(130)을 형성한다(스텝 402). 제2 결정화 씨드층(130)은 도 2의 반도체 구조물(200)에서 설명한 바와 같이 니오븀층으로 형성한다. 제2 결정화 씨드층(130)은 제1 결정화 씨드층(110)과 동일한 물질층으로 형성한다. 제2 결정화 씨드층(130)을 니오븀층으로 형성할 경우, 앞서 설명한 동일한 전구체를 사용하여 형성할 수 있다. 제2 결정화 씨드층(130)은 스퍼터링법, 화학기상증착법 또는 원자층 증착법 등을 이용하여 형성한다. 제2 결정화 씨드층(130)은 10 내지 100Å의 두께로 형성한다.
유전층(120) 및 제2 결정화 씨드층(130)을 형성한 후, 결정화를 위해 유전층 열처리를 수행한다(스텝 306). 유전층 열처리는 제1 실시예와 마찬가지로 산소, 질 소 또는 공기(air) 분위기에서 노(furnace) 열처리, 급속 열처리(Rapid thermal process), 자외선(ultraviolet) 열처리 또는 플라즈마 열처리를 이용하여 수행한다. 유전층 열처리시 제2 결정화 씨드층(130)은 유전층(120)의 결정화에 도움을 준다. 이에 따라, 유전층 결정화를 위한 유전층 열처리는 제2 결정화 씨드층(130)으로 인해 저온, 예컨대 575℃ 정도의 온도에서 수행할 수 있다. 유전층 열처리를 수행하고 나면, 제2 결정화 씨드층(130)은 유전층(120)에 일부 포함될 수 있다.
유전층 열처리를 수행한 후, 제2 결정화 씨드층(130) 상에 도 2에 도시한 바와 같이 상부 도전층(140)을 형성한다(스텝 308). 상부 도전층(140)은 도 2의 반도체 구조물(200a)에서 설명한 바와 같은 물질층으로 형성한다. 상부 도전층(140)의 형성 방법은 제1 실시예에서 설명하였으므로 생략한다.
계속하여, 필요에 따라 상부 도전층을 형성한 후 유전층 열처리를 더 수행할 수 있다(미도시). 유전층 열처리를 더 수행할 경우, 유전층(120)을 보다 더 결정화시킬 수 있다.
도 6은 본 발명의 기술적 사상에 의한 반도체 구조물의 형성 방법 및 유전층 열처리 방법의 제3 실시예를 도시한 흐름도이다.
구체적으로, 본 발명의 제3 실시예에 의한 반도체 구조물의 형성 방법 및 유전층 열처리 방법은 유전층 형성 후 열처리를 수행하지 않고 유전층 상에 상부 도전층을 형성한 후 유전층 열처리를 하는 것을 제외하고는 제1 실시예와 동일하다.
보다 상세하게, 도 1의 반도체 구조물(200) 및 제1 실시예에서 설명한 바와 같이 하지층 상에 하부 도전층(100), 제1 결정화 씨드층(110) 및 유전층(120)을 순차적으로 형성한다 (스텝 300, 302, 304). 하부 도전층(100), 제1 결정화 씨드층(110) 및 유전층(120)의 형성 물질층 및 형성 방법은 제1 실시예에서 설명하였으므로 생략한다.
도 1의 반도체 구조물(200)에 도시된 바와 같이 유전층(120) 상에 상부 도전층(140)을 형성한다(스텝 308). 상부 도전층(140)의 형성 물질층 및 형성 방법은 제1 실시예 및 제2 실시예에서 설명하였으므로 생략한다.
제1 결정화 씨드층(110), 유전층(120) 및 상부 도전층(140)을 형성한 후, 결정화를 위해 유전층 열처리를 수행한다(스텝 306). 유전층 열처리는 제1 실시예 및 제2 실시예와 마찬가지로 산소나 질소 분위기에서 노(furnace) 열처리, 급속 열처리(Rapid thermal process), 자외선(ultraviolet) 열처리 또는 플라즈마 열처리를 이용하여 수행한다. 유전층 열처리시 제1 결정화 씨드층(110)은 유전층(120)의 결정화에 도움을 준다. 이에 따라, 유전층 결정화를 위한 유전층 열처리는 제1 결정화 씨드층(110)으로 인해 저온, 예컨대 575℃ 정도의 온도에서 수행할 수 있다. 유전층 열처리를 수행하고 나면, 제1 결정화 씨드층(110)은 유전층(120)에 일부 포함될 수 있다.
도 7은 본 발명의 기술적 사상에 의한 반도체 구조물의 형성 방법 및 유전층 열처리 방법의 제4 실시예를 도시한 흐름도이다.
구체적으로, 본 발명의 제4 실시예에 의한 반도체 구조물의 형성 방법 및 유전층 열처리 방법은 유전층 형성 후 열처리를 수행하지 않고 유전층 상에 상부 도 전층을 형성한 후 유전층 열처리를 하는 것을 제외하고는 제2 실시예와 동일하다.
보다 상세하게, 도 2의 반도체 구조물(200a) 및 제2 실시예에서 설명한 바와 같이 하지층 상에 하부 도전층(100), 유전층(120) 및 제2 결정화 씨드층(130)을 순차적으로 형성한다 (스텝 300, 400, 402). 하부 도전층(100), 유전층(120) 및 제2 결정화 씨드층(130)의 형성 물질층 및 형성 방법은 제2 실시예에서 설명하였으므로 생략한다.
도 2의 반도체 구조물(200a)에 도시된 바와 같이 제2 결정화 씨드층 상에 상부 도전층(140)을 형성한다(스텝 404). 상부 도전층(140)의 형성 물질층 및 형성 방법은 제1 실시예 내지 제3 실시예에서 설명하였으므로 생략한다.
유전층(120), 제2 결정화 씨드층(130) 및 상부 도전층(140)을 형성한 후, 결정화를 위해 유전층 열처리를 수행한다(스텝 306). 유전층 열처리는 제1 실시예 내지 제3 실시예와 마찬가지로 산소나 질소 분위기에서 노(furnace) 열처리, 급속 열처리(Rapid thermal process), 자외선(ultraviolet) 열처리 또는 플라즈마 열처리를 이용하여 수행한다. 유전층 열처리시 제2 결정화 씨드층(130)은 유전층(120)의 결정화에 도움을 준다. 이에 따라, 유전층 결정화를 위한 유전층 열처리는 제3 결정화 씨드층(130)으로 인해 저온, 예컨대 575℃ 정도의 온도에서 수행할 수 있다. 유전층 열처리를 수행하고 나면, 제2 결정화 씨드층(130)은 유전층(120)에 일부 포함될 수 있다.
도 8은 본 발명의 기술적 사상에 의한 반도체 구조물의 형성 방법 및 유전층 열처리 방법의 제5 실시예를 도시한 흐름도이다.
구체적으로, 본 발명의 제5 실시예에 의한 반도체 구조물의 형성 방법 및 유전층 열처리 방법은 하부 도전층 상에 제1 결정화 씨드층을 형성하고, 유전층 상에 제2 결정화 씨드층을 형성한 후 유전층 열처리를 수행하는 것을 제외하고는 제1 내지 제4 실시예와 동일하다. 본 발명의 제5 실시예는 제1 내지 제4 실시예를 조합하여 수행하는 것이다.
보다 상세하게, 도 1 및 도 3의 반도체 구조물(200, 200b), 제1 및 제3 실시예에서 설명한 바와 같이 하지층 상에 하부 도전층(100), 제1 결정화 씨드층(110) 및 유전층(120)을 순차적으로 형성한다 (스텝 300, 302, 304). 하부 도전층(100), 제1 결정화 씨드층(110) 및 유전층(120)의 형성 물질층 및 형성 방법은 제1 및 제3 실시예에서 설명하였으므로 생략한다.
도 2 및 도 3의 반도체 구조물(200a, 200b)에 도시된 바와 같이 유전층(120) 상에 제2 결정화 씨드층(130)을 형성한다(스텝 402). 제2 결정화 씨드층(130)의 형성 물질층 및 형성 방법은 제2 실시예 및 제4 실시예에서 설명하였으므로 생략한다.
제1 결정화 씨드층(110), 유전층(120) 및 제2 결정화 씨드층(130)을 형성한 후, 결정화를 위해 유전층 열처리를 수행한다(스텝 306). 유전층 열처리는 제1 실시예 내지 제4 실시예와 마찬가지 방법으로 수행한다. 유전층 열처리시 제1 결정화 씨드층(110) 및 제2 결정화 씨드층(130)은 유전층(120)의 결정화에 도움을 준다. 이에 따라, 유전층 결정화를 위한 유전층 열처리는 제1 결정화 씨드층(110) 및 제2 결정화 씨드층(130)으로 인해 저온, 예컨대 575℃ 정도의 온도에서 수행할 수 있다. 유전층 열처리를 수행하고 나면, 제1 결정화 씨드층(110) 및 제2 결정화 씨드층(130)은 유전층(120)에 일부 포함될 수 있다.
유전층 열처리를 수행한 후, 제2 결정화 씨드층(130) 상에 도 2 및 도 3에 도시한 바와 같이 상부 도전층(140)을 형성한다(스텝 308). 상부 도전층(140)은 도 2 및 도 3의 반도체 구조물(200a, 200b)에서 설명한 바와 같은 물질층으로 형성한다. 상부 도전층(140)의 형성 방법은 제1 실시예 내지 제4 실시예에서 설명하였으므로 생략한다.
계속하여, 상부 도전층을 형성한 후 유전층 열처리를 더 수행할 수 있다(스텝 306a). 스텝 306a의 열처리는 스텝 306의 유전층 열처리 방법과 동일하게 수행할 수 있다. 스텝 306a의 열처리를 통해 유전층(120)을 보다 더 결정화시킬 수 있다.
유전층 열처리에 따른 유전층 결정화 정도
도 9는 본 발명의 기술적 사상에 의한 다양한 유전층 열처리 온도에 따른 유전층 결정화 정도를 설명하기 위한 X-선 피크를 도시한 그래프이다.
구체적으로, 도 9는 실리콘 기판 상에 니오븀 질화층, 니오븀층 및 탄탈륨 산화층을 형성한 후 다양한 온도에서 유전층 열처리를 수행한 샘플을 X선 조사하여 얻은 X-선 피크를 도시한 것이다. 즉, 하지층으로 실리콘 기판을 이용하고, 하부 도전층(100)으로 니오븀 질화층을 형성하고, 제1 결정화 씨드층(110)으로 니오븀층(110)을 형성하고, 유전층(120)으로 탄탈륨 산화층을 형성한 것이다.
유전층 열처리는 급속 열처리 방법으로 수행한 것이다. 탄탈륨 산화층 증착한 상태의 샘플(As depo), 550℃에서 탄탈륨 산화층을 급속 열처리한 샘플(RTA 550), 575℃에서 탄탈륨 산화층을 급속 열처리한 샘플(RTA 575) 및 600℃에서 탄탈륨 산화층을 급속 열처리한 샘플(RTA 600)에 대하여 X선 조사를 한 것이다.
육방정 결정 구조를 갖는 탄탈륨 산화층의 X선 피크가 관찰되는 22.5도 부근에서는 575℃에서 탄탈륨 산화층을 급속 열처리한 샘플에서 X선 피크가 처음 관찰되었다. 그리고, 600℃에서 탄탈륨 산화층을 급속 열처리한 샘플에서 22.5도 부근에서 X선 피크가 관찰되었다. 통상적으로 육방정 결정 구조를 갖는 탄탈륨 산화층의 X선 피크가 관찰되는 것은 열처리를 700℃ 이상에서 수행할 경우인데, 본 발명의 실시예에는 보다 낮은 온도인, 575℃부터 육방정 결정 구조의 탄탈륨 산화층의 X선 피크가 관찰되어 보다 낮은 온도에서 열처리가 가능함을 알 수 있다.
도 10은 본 발명의 기술적 사상에 의해 일정한 유전층 열처리 온도에서 하부 도전층에 따른 유전층 결정화 정도를 설명하기 위한 X-선 피크를 도시한 그래프이다.
구체적으로, 도 10은 실리콘 기판 상에 티타늄 질화층 또는 니오븀 질화층, 니오븀층 및 탄탈륨 산화층을 형성한 후 600℃에서 유전층 열처리를 수행한 샘플을 X선 조사하여 얻은 X-선 피크를 도시한 것이다. 즉, 하지층으로 실리콘 기판을 이용하고, 하부 도전층(100)으로 티타늄 질화층 또는 니오븀 질화층을 형성하고, 제1 결정화 씨드층(110)으로 니오븀층(110)을 형성하고, 유전층(120)으로 탄탈륨 산화층을 형성한 것이다. 유전층 열처리는 급속 열처리 방법으로 수행한 것이다.
육방정 결정 구조를 갖는 탄탈륨 산화층의 X선 피크가 관찰되는 22.5도 부근 및 34도 부근을 관찰한다. 하부 도전층(100)을 니오븀 질화층으로 할 경우에 X선 피크가 22.5도 부근에서 강도가 관찰되고, 하부 도전층(100)을 티타늄 질화층으로 할 경우에 X선 피크가 34도 부근에서 관찰된다. 유전층을 600℃에서 열처리할 경우 육방정 결정 구조를 갖는 탄탈륨 산화층의 X선 피크가 명확히 관찰되며, 하부 도전층의 물질 종류에 따라서 다소 X선 피크가 달라 결정화 정도가 달라지는 것을 알 수 있다.
반도체 구조물이 도입된 반도체 소자
도 11은 본 발명의 기술적 사상에 의한 반도체 구조물이 도입된 반도체 소자의 일 예를 도시한 단면도이다.
구체적으로, 도 11의 반도체 소자(600)에서는 반도체 구조물(200b)을 도 3에 도시된 것을 편의상 이용하였다. 물론, 도 1 및 도 2에 도시된 반도체 구조물(200, 200a)도 반도체 소자(600)에 도입될 수 있다.
반도체 소자(600)는 반도체 기판(510), 예컨대 실리콘 기판 상에 불순물층(515)이 형성되어 있다. 불순물층(515)은 실리콘 기판의 도전형에 따라 p형 불순물 영역이나 n형 불순물 영역이 될 수 있다. 반도체 기판(510) 상에는 절연층(530), 예컨대 실리콘 산화층(530)이 형성되어 있다. 절연층(530) 내에는 반도체 기판(510)과 콘택되는 콘택홀(520, 535)이 형성되어 있다. 콘택홀(520) 내에는 도전 플러그(525)가 형성되어 있다. 도전 플러그(525)는 다양한 도전 물질, 예컨대 텅스텐, 불순물이 도핑된 폴리실리콘층, 알루미늄층, 구리층 등으로 구성될 수 있다.
콘택홀(535) 내부 및 절연층(530) 상에 반도체 구조물(200b)이 형성되어 있을 수 있다. 반도체 구조물(200b)은 커패시터일 수 있다. 콘택홀(535)의 내벽에 하부 도전층(100)이 형성되어 있다. 하부 도전층(100) 상에는 제1 결정화 씨드층(110), 유전층(120), 제2 결정화 씨드층(130) 및 상부 도전층(140)이 형성되어 있다. 각 물질층들은 앞서 설명하였으므로 생략한다. 반도체 구조물(200b)은 반도체 소자(600)에서 도 11에서 설명한 부분 이외에도 다양한 부분에서도 사용될 수 있다.
응용예
앞서 제시된 반도체 구조물(200, 200a, 200b)은 커패시터로 채용될 수 있다. 이러한 커패시터는 반도체 소자, 예컨대 디램 소자나 로직 소자에 응용될 수 있다. 도 12에서는 반도체 구조물(200)이 커패시터에 채용되는 것으로 편의상 도시한다.
도 12는 본 발명의 기술적 사상에 의한 커패시터가 적용된 디램 소자의 단위 셀의 회로도이다.
구체적으로, 디램 소자의 단위 셀은 다양한 형태를 가질 수 있지만, 본 발명에서는 일 예로 하나의 트랜지스터(710)와 하나의 커패시터(730)로 구성된 단위 셀을 도시한다. 워드 라인(730)에 트랜지스터(710)가 연결된다. 트랜지스터(710)를 구성하는 하나의 소오스/드레인 영역에는 비트라인(750)이 연결된다. 트랜지스터를 구성하는 또 하나의 소오스/드레인 영역에 앞서 설명한 바와 같은 커패시터(200)가 연결된다. 다시 말해, 디램 소자의 커패시터에 본 발명의 반도체 구조물을 적용할 수 있다.
본 발명에 의한 반도체 소자, 예컨대 디램 소자나 로직 소자를 다양하게 이용할 수 있다. 본 발명에 의한 반도체 소자, 예컨대 디램 소자나 로직 소자를 패키지할 경우 디램 칩이나 로직 칩이 된다. 디램 칩이나 로직 칩의 응용예는 여러 가지가 있을 수 있지만 몇 가지만 설명한다.
도 13은 본 발명의 기술적 사상에 의한 디램 칩을 이용한 메모리 모듈의 평면도이다.
구체적으로, 본 발명의 기술적 사상에 의한 반도체 소자들을 각각 패키지할 경우 디램 칩들(50-58)이 된다. 이러한 디램 칩들(50-58)은 메모리 모듈(800, memory module)에 응용될 수 있다. 메모리 모듈(800)은 모듈 기판(801)에 디램 칩들(50-58)이 부착되어 있다. 메모리 모듈(800)은 모듈 기판(801)의 일측에 마더 보드의 소켓에 끼워질 수 있는 접속부(802)가 위치하고, 모듈 기판(801) 상에는 세라믹 디커플링 커패시터(59)가 위치한다. 본 발명의 기술적 사상에 의한 메모리 모듈(800)은 도 13에 한정되지 않고 다양한 형태로 제작될 수 있다.
도 14는 본 발명의 기술적 사상의 일 예에 의한 디램 칩을 이용한 전자 시스템의 블록도이다.
구체적으로, 본 발명에 의한 전자 시스템(900)은 컴퓨터를 의미한다. 본 발명에 의한 전자 시스템(900)은 CPU(중앙처리장치, 905), 플로피 디스크 드라이브(907), CD 롬(ROM) 드라이브(909)와 같은 주변 장치, 입출력 장치(908, 910), 디램 칩(912), 롬(ROM, read only memory) 칩(914) 등을 포함한다. 위의 각 부품들간에는 통신 채널(911, communication channel)을 이용하여 제어신호나 데이터를 주고받는다. 디램 칩(912)은 도 13에 설명한 바와 같은 디램 칩들(50-58)을 포함하는 메모리 모듈(800)로 대체할 수도 있다.
도 15는 본 발명의 기술적 사상의 다른 예에 의한 로직 칩을 이용한 전자 시스템의 블록도이다.
구체적으로, 시스템(1000)은 프로세서(930), 입/출력 장치(950) 및 로직 칩(940)을 포함할 수 있고, 이들은 버스(960)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(930)는 프로그램을 실행하고, 전자 시스템(1000)을 제어하는 역할을 할 수 있다. 입/출력 장치(950)는 전자 시스템(1000)의 데이터를 입력 또는 출력하는데 이용될 수 있다. 전자 시스템(1000)은 입/출력 장치(950)를 이용하여 외부 장치, 예를 들면 개인용 컴퓨터 또는 네트워크에 연결되어, 외부 장치와 서로 데이터를 교환할 수 있다. 로직 칩(940)은 프로세서(310)의 동작을 위한 코드 및 데이터를 처리할 수 있다.
전자 시스템(1000)은 로직 칩(940)을 필요로 하는 다양한 전자 제어 장치를 구성할 수 있으며, 예를 들면 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션(navigation), 고상 디스크 (solid state disk: SSD), 가전 제품 (household appliances) 등에 이용될 수 있다.
이상, 본 발명의 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상술한 실시예에 한정되지 않고, 본 발명의 기술적 사상 및 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형 및 변경이 가능하다.
도 1은 본 발명의 기술적 사상에 의한 반도체 구조물의 제1 실시예를 도시한 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 반도체 구조물의 제2 실시예를 도시한 단면도이다.
도 3은 본 발명의 기술적 사상에 의한 반도체 구조물의 제3 실시예를 도시한 단면도이다.
도 4는 본 발명의 기술적 사상에 의한 반도체 구조물의 형성 방법 및 유전층 열처리 방법의 제1 실시예를 도시한 흐름도이다.
도 5는 본 발명의 기술적 사상에 의한 반도체 구조물의 형성 방법 및 유전층 열처리 방법의 제2 실시예를 도시한 흐름도이다.
도 6은 본 발명의 기술적 사상에 의한 반도체 구조물의 형성 방법 및 유전층 열처리 방법의 제3 실시예를 도시한 흐름도이다.
도 7은 본 발명의 기술적 사상에 의한 반도체 구조물의 형성 방법 및 유전층 열처리 방법의 제4 실시예를 도시한 흐름도이다.
도 8은 본 발명의 기술적 사상에 의한 반도체 구조물의 형성 방법 및 유전층 열처리 방법의 제5 실시예를 도시한 흐름도이다.
도 9는 본 발명의 기술적 사상에 의한 다양한 유전층 열처리 온도에 따른 유전층 결정화 정도를 설명하기 위한 X-선 피크를 도시한 그래프이다.
도 10은 본 발명의 기술적 사상에 의해 일정한 유전층 열처리 온도에서 하부 도전층에 따른 유전층 결정화 정도를 설명하기 위한 X-선 피크를 도시한 그래프이다.
도 11은 본 발명의 기술적 사상에 의한 반도체 구조물이 도입된 반도체 소자의 일 예를 도시한 단면도이다.
도 12는 본 발명의 기술적 사상에 의한 커패시터가 적용된 디램 소자의 단위 셀의 회로도이다.
도 13은 본 발명의 기술적 사상에 의한 디램 칩을 이용한 메모리 모듈의 평면도이다.
도 14는 본 발명의 기술적 사상의 일 예에 의한 디램 칩을 이용한 전자 시스템의 블록도이다.
도 15는 본 발명의 기술적 사상의 다른 예에 의한 로직 칩을 이용한 전자 시스템의 블록도이다.
Claims (10)
- 하부 도전층;상기 하부 도전층 상에 형성된 유전층; 및상기 유전층 상에 형성된 상부 도전층을 가지며,상기 하부 도전층과 유전층 사이의 제1 부분, 상기 유전층과 상부 도전층 사이의 제2 부분 또는 이들 두 부분에 형성된 결정화 씨드층을 포함하여 이루어지는 것을 특징으로 하는 반도체 구조물.
- 제1항에 있어서, 상기 결정화 씨드층은 니오븀층인 것을 특징으로 하는 반도체 구조물.
- 제1항에 있어서, 상기 유전층은 탄탈륨 산화층, 니오븀 산화층, 또는 탄탈륨 산화층과 니오븀 산화층의 복합층인 것을 특징으로 하는 반도체 구조물.
- 제1항에 있어서, 상기 결정화 씨드층은 산화되었을 때 상기 유전층과 동일한 결정 구조를 가지는 물질층인 것을 특징으로 하는 반도체 구조물.
- 제1항에 있어서, 상기 하부 도전층, 상부 도전층, 또는 상하부 도전층은 상기 유전층과 동일한 결정 구조를 가지는 금속 질화층인 것을 특징으로 하는 반도체 구조물.
- 금속 질화층으로 형성된 하부 도전층;상기 하부 도전층 상에 형성되고 탄탈륨 산화층, 니오븀 산화층 또는 탄탈륨 산화층과 니오븀 산화층의 복합층으로 형성된 유전층; 및상기 유전층 상에 형성되고 금속 질화층으로 형성된 상부 도전층을 가지며,상기 하부 도전층과 유전층 사이의 제1 부분, 상기 유전층과 상부 도전층 사이의 제2 부분 또는 이들 두 부분에 형성되고, 니오븀층으로 형성된 결정화 씨드층을 포함하여 이루어지는 것을 특징으로 하는 반도체 구조물.
- 하부 도전층;상기 하부 도전층 상에 형성된 유전층; 및상기 유전층 상에 형성된 상부 도전층을 가지며,상기 하부 도전층과 유전층 사이의 제1 부분, 상기 유전층과 상부 도전층 사이의 제2 부분 또는 이들 두 부분에 형성된 결정화 씨드층을 포함하여 이루어지는 것을 특징으로 하는 커패시터.
- 제7항에 있어서, 상기 결정화 씨드층은 산화되었을 때 상기 유전층과 동일한 결정 구조를 가지는 물질층인 것을 특징으로 하는 커패시터.
- 하부 도전층을 형성하고;상기 하부 도전층 상에 유전층을 형성하고; 및상기 유전층 상에 상부 도전층을 형성하되,상기 하부 도전층을 형성한 후 상기 하부 도전층 상에 제1 결정화 씨드층을 형성하거나, 상기 유전층을 형성한 후 상기 유전층 상에 제2 결정화 씨드층을 형성하거나, 상기 제1 결정화 씨드층 및 제2 결정화 씨드층을 모두 형성하는 것을 특징으로 하는 반도체 구조물의 형성 방법.
- 제9항에 있어서, 상기 제1 결정화 씨드층을 형성한 후, 상기 유전층을 형성한 후, 상기 제2 결정화 씨드층을 형성한 후 또는 상기 상부 도전층을 형성한 후에 상기 유전층의 결정화를 위한 열처리를 수행하는 것을 특징으로 하는 반도체 구조물의 형성 방법.
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| JP4563655B2 (ja) * | 2003-04-23 | 2010-10-13 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| US20080272421A1 (en) * | 2007-05-02 | 2008-11-06 | Micron Technology, Inc. | Methods, constructions, and devices including tantalum oxide layers |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200084373A (ko) * | 2017-12-29 | 2020-07-10 | 어플라이드 머티어리얼스, 인코포레이티드 | 디스플레이 애플리케이션들을 위한 저장 커패시터들의 누설 전류를 감소시키는 방법 |
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