KR20210053353A - 수소 배리어 재료를 갖는 종형 트랜지스터를 포함하는 디바이스, 및 관련 방법 - Google Patents

수소 배리어 재료를 갖는 종형 트랜지스터를 포함하는 디바이스, 및 관련 방법 Download PDF

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KR20210053353A
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oxide
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semiconducting
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카말 엠. 카르다
라마나단 간디
이 팡 리
스캇 이. 실스
하이타오 리우
두라이 비샤크 니르말 라마스와미
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마이크론 테크놀로지, 인크
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Abstract

디바이스는 수소 투과를 억제하도록 구성된 적어도 하나의 전기 도전성 재료를 각각 개별적으로 포함하는 소스 영역 및 드레인 영역을 포함하고 소스 영역과 드레인 영역 사이에 종측으로 있는 채널 영역을 포함하는 종형 트랜지스터를 포함한다. 종형 트랜지스터는 또한 반도전성 필라의 채널 영역과 횡측으로 이웃하는 적어도 하나의 게이트 전극 및 반도전성 필라와 적어도 하나의 게이트 전극 사이에 있는 유전체 재료를 포함한다. 관련 디바이스들, 전자 시스템들, 및 방법들도 개시된다.

Description

수소 배리어 재료를 갖는 종형 트랜지스터를 포함하는 디바이스, 및 관련 방법
우선권 주장
본 출원은 "Semiconductor Devices Including Vertical Transistors Having Hydrogen Barrier Materials, and Related Methods"에 대해 2018년 10월 9일에 출원된 미국 특허 가 특허 출원 제62/743,133호의 출원일의 이익을 주장한다.
기술분야
본 개시의 실시 예들은 반도체 디바이스 설계 및 제조 분야에 관한 것이다. 보다 구체적으로, 여기서 개시되는 실시 예들은 수소종의 투과를 억제하도록 구성된 재료들을 갖는 종형 트랜지스터들을 포함하는 반도체 디바이스 구조물들 및 관련 반도체 디바이스들, 전자 시스템들, 및 방법들에 관한 것이다.
메모리 디바이스들은 일반적으로 컴퓨터들 또는 다른 전자 디바이스들에 내에 집적 회로들로서 제공된다. 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 플래시 메모리, 및 저항 가변 메모리를 포함하여 이에 제한되지 않는 많은 유형들의 메모리가 있다. 저항 가변 메모리의 비제한적인 예들은 저항성 랜덤 액세스 메모리(ReRAM), 도전성 브리지 랜덤 액세스 메모리(도전성 브릿지 RAM), 자기 랜덤 액세스 메모리(MRAM), 상 변화 재료(PCM) 메모리, 상변화 랜덤 액세스 메모리(PCRAM), 스핀 토크 전달 랜덤 액세스 메모리(STTRAM), 산소 결함 기반 메모리(oxygen vacancy-based memory), 및 프로그래밍 가능한 도체 메모리를 포함한다.
메모리 디바이스의 통상적인 메모리 셀은 트랜지스터와 같은 적어도 하나의 액세스 디바이스, 및 커패시터와 같은 적어도 하나의 메모리 저장 구조물을 포함한다. 반도체 디바이스들을 위한 최신 적용 예들은 메모리 셀들의 로우들 및 컬럼들을 나타내는 메모리 어레이들로 배열된, 상당량의 메모리 셀들을 채용할 수 있다.
커패시터(예를 들어, 때때로 "셀 커패시터" 또는 "저장 커패시터"라고 지칭됨)는 커패시터 내의 저장 전하에 의해 정의되는 논리적 상태(예를 들어, "0" 또는 "1" 중 어느 하나의 이진 값)를 저장하도록 구성된다. 트랜지스터는 당해 기술분야에서 "액세스 트랜지스터"라고 지칭될 수 있다. 트랜지스터는 통상적으로 소스/드레인 영역들의 쌍 사이에 채널 영역을 포함하고 또한 채널 영역을 통해 소스/드레인 영역들을 서로 전기적으로 연결시키도록 구성된 게이트를 포함한다. 채널 영역은 통상적으로 실리콘과 같은 반도체 재료를 포함한다.
통상적인 메모리를 형성하는 통상적인 공정들은 보통 제조되고 있는 메모리 셀의 하나 이상의 특징부가 저온(예를 들어, 450℃ 미만)에서 어닐링되면서 수소에 노출되는 수소 어닐링 공정을 수행하는 단계를 포함한다. 그러나, 수소 어닐링 공정 동안, 수소는 메모리 셀의 액세스 디바이스의 채널 영역으로 확산되어, 결과적인 메모리 디바이스의 성능 및/또는 신뢰성을 저하시킬 수 있다. 따라서, 이러한 바람직하지 않은 수소 확산을 감소 또는 더 정확히 말하면 방지하는 새로운 방법들 및 구조물들이 요구된다.
일부 실시 예들에서, 디바이스는 종형 트랜지스터를 포함한다. 종형 트랜지스터는 반도전성 필라를 포함하며, 반도전성 필라는 수소 투과를 억제하도록 구성된 적어도 하나의 전기 도전성 재료를 각각 개별적으로 포함하는 소스 영역 및 드레인 영역을 포함하고 소스 영역과 드레인 영역 사이에 종측으로 있는 채널 영역을 포함한다. 종형 트랜지스터는 또한 반도전성 필라의 채널 영역과 횡측으로 이웃하는 적어도 하나의 게이트 전극 및 반도전성 필라와 적어도 하나의 게이트 전극 사이에 있는 유전체 재료를 포함한다.
추가 실시 예들에서, 디바이스는 종형 트랜지스터를 포함한다. 종형 트랜지스터는 수소 투과를 억제하도록 구성된 적어도 하나의 전기 도전성 재료를 포함하는 드레인 영역; 드레인 영역 위의 반도전성 필라로서: 수소 투과를 억제하도록 구성된 적어도 하나의 추가 전기 도전성 재료를 포함하는 소스 영역; 및 소스 영역과 드레인 영역 사이에 종측으로 있는 채널 영역을 포함하는, 반도전성 구조물; 반도전성 필라의 채널 영역에 횡측으로 이웃하는 적어도 하나의 게이트 전극; 및 반도전성 필라와 적어도 하나의 게이트 전극 사이에 횡측으로 있는 유전체 재료를 포함한다.
추가 실시 예들에서, 디바이스 제조 방법은 제1 전기 도전성 재료, 제1 전기 도전성 재료 위의 제2 전기 도전성 재료를 포함하는 드레인 영역, 및 제2 전기 도전성 재료 위의 반도전성 재료로서, 제2 전기 도전성 재료는 수소종의 투과를 억제하도록 구성되는, 반도전성 재료를 포함하는 스택을 형성하는 단계를 포함한다. 반도전성 재료는 반도전성 필라를 형성하기 위해 패터닝된다. 반도전성 필라와 횡측으로 이웃하도록 게이트 유전체 재료 및 게이트 전극이 형성되며, 게이트 유전체 재료는 게이트 전극과 반도전성 필라 사이에 개재된다. 게이트 유전체 재료, 게이트 전극, 및 반도전성 필라 위에는 수소종의 투과를 억제하도록 구성된 전기 절연성 재료가 형성된다. 전기 절연성 재료에는 반도전성 필라의 윗면을 노출시키도록 개구가 형성된다. 전기 절연성 재료의 개구 내에는 소스 영역이 형성되며, 소스 영역은 수소종의 투과를 억제하도록 구성되는 제3 전기 도전성 재료를 포함한다.
또한 추가 실시 예들에서, 반도체 디바이스 제조 방법은 제1 전기 도전성 재료, 제1 전기 도전성 재료 위의 제2 전기 도전성 재료, 제2 전기 도전성 재료 위의 반도전성 재료, 및 반도전성 재료 위의 제3 전기 도전성 재료를 포함하되, 제2 전기 도전성 재료 및 제3 전기 도전성 재료 각각이 수소 투과를 억제하도록 구성되는 스택을 형성하는 단계를 포함한다. 반도전성 재료의 적어도 일 부분 및 제3 전기 도전성 재료의 적어도 일 부분은 선택적으로 제거된다. 반도전성 재료의 나머지 부분 및 제3 전기 도전성 재료의 나머지 부분을 포함하는 반도전성 필라가 형성된다. 반도전성 필라와 횡측으로 이웃하도록 게이트 유전체 재료 및 게이트 전극이 형성되며, 게이트 유전체 재료는 게이트 전극과 반도전성 필라 사이에 개재된다.
도 1은 본 개시의 실시 예들에 따른, 반도체 디바이스 구조물의 간략화된 단면도이다;
도 2a 내지 도 2f는 도 1의 반도체 디바이스 구조물을 형성하는 방법의 다양한 스테이지들을 도시하는 간략화된 단면도들이다;
도 3a 내지 도 3g는 본 개시의 추가 실시 예들에 따른, 반도체 디바이스 구조물을 형성하는 방법의 다양한 스테이지들을 도시하는 간략화된 단면도들이다;
도 4a 내지 도 4i는 본 개시의 추가 실시 예들에 따라 반도체 디바이스 구조물을 형성하는 또 다른 제조 공정의 다양한 스테이지들을 도시하는 간략화된 단면도들이다; 그리고
도 5는 본 개시의 실시 예들에 따른, 전자 시스템을 도시한 개략적인 블록도이다.
여기 포함된 도해들은 임의의 특정 시스템들, 반도체 구조들, 또는 반도체 디바이스들의 실제 모습들인 것으로 의도되는 것이 아니라, 여기서 실시 예들을 설명하기 위해 채용되는 이상화된 표현들일 뿐이다. 도면들 간에 공통되는 요소들 및 특징부들은 이하의 설명의 편의상, 대부분의 경우, 참조 부호들이 요소들이 소개되거나 가장 충분히 설명되는 도면의 번호로 시작된다는 것을 제외하고는 동일한 수명칭을 유지할 수 있다.
이하의 설명은 여기서 설명되는 실시 예들에 대한 상세한 설명을 제공하기 위해 구체적인 세목들, 이를테면 재료 유형들, 재료 두께들, 및 가공 조건들을 제공한다. 그러나, 당해 기술분야의 통상의 기술자는 여기서 개시되는 실시 예들이 이러한 구체적인 세목들 없이도 실시될 수 있다는 것을 이해할 것이다. 실제로, 실시 예들은 반도체 산업에서 채용되는 통상적인 제조 기술들과 함께 실시될 수 있다. 또한, 여기서 제공되는 설명은 반도체 디바이스 구조물, 반도체 디바이스 구조물의 가공 중에 사용되는 도구, 또는 반도체 디바이스를 제조하기 위한 공정 흐름을 완전히 설명하는 것은 아니다. 후술될 구조물들은 완전한 반도체 디바이스 구조물들, 또는 반도체 디바이스 구조물들을 가공하기 위한 도구들 또는 시스템들을 형성하지 않는다. 단지 여기서 설명되는 실시 예들을 이해하는데 필요한 공정 작업들 및 구조물들만 상세하게 후술된다. 완전한 반도체 디바이스 구조물 또는 반도체 디바이스 구조물을 가공하기 위한 도구 또는 시스템을 형성하기 위한 추가 작업들은 통상적인 기술들에 의해 수행될 수 있다.
여기서 사용될 때, 소정의 파라미터, 속성, 또는 조건에 관하여 "실질적으로"라는 용어는 당해 기술분야의 통상의 기술자가 소정의 파라미터, 속성, 또는 조건이 용인되는 제조 공차 내에서와 같은 정도의 편차를 두고 충족된다는 것을 이해할 정도를 의미하고 포함한다. 예로서, 실질적으로 충족되는 특정 파라미터, 속성, 또는 조건에 따라, 파라미터, 속성, 또는 조건은 적어도 90.0%, 적어도 95.0%, 적어도 99.0%, 더 정확히 말하면 적어도 99.9%, 또는 더 정확히 말하면 100.0% 충족될 수 있다.
여기서 사용될 때, 특정 파라미터에 대한 수치 값과 관련하여 "약" 또는 "대략"은 수치 값과 수치 값으로부터 당해 기술분야의 통상의 기술자가 특정 파마미터에 대해 용인되는 공차 내에 있는 것으로 이해될 정도의 편차를 포함한다. 예를 들어, 수치 값과 관련하여 "약" 또는 "대략"은 수치 값의 90.0 퍼센트 내지 110.0 퍼센트의 범위 내, 이를테면 수치 값의 95.0 퍼센트 내지 105.0 퍼센트의 범위 내, 수치값의 97.5 퍼센트 내지 102.5 퍼센트의 범위 내, 수치 값의 99.0 퍼센트 내지 101.0 퍼센트의 범위 내, 수치 값의 99.5 퍼센트 내지 100.5 퍼센트의 범위 내, 또는 수치 값의 99.9 퍼센트 내지 100.1 퍼센트의 범위 내 추가 수치 값들을 포함할 수 있다.
여기서 사용될 때, "~ 밑", "~ 아래", "하측", "저부", "~ 위", "상측", "상부", "전", "후", "좌", "우" 등과 같은 공간적으로 상대적인 용어들은 설명의 편의상 도면들에 도시될 때 하나의 요소 또는 특징부의 또 다른 요소(들) 또는 특징부(들)와의 관계를 설명하기 위해 사용될 수 있다. 달리 명시되지 않는 한, 공간적으로 상대적인 용어들은 재료들의 도면들에 도시된 배향 이외의 상이한 배향들을 아우르는 것으로 의도된다. 예를 들어, 도면들에서 재료들이 역전된다면, 다른 요소들 또는 특징부들 "아래" 또는 "밑" 또는 "하" 또는 "저부에"로서 설명되는 요소들은 다른 요소들 또는 특징부들 "위" 또는 "상부에" 배향될 것이다. 이에 따라, "~아래"라는 용어는 용어가 사용되는 상황에 따라 위아래 배향 둘 다를 아우를 수 있으며, 이는 당해 기술분야의 통상의 기술자에게 명백할 것이다. 재료들은 달리 배향될 수 있고(예를 들어, 90도 회전, 역전, 뒤집히는 등) 이에 따라 여기서 사용되는 공간적으로 상대적인 기술자들이 해석될 수 있다.
여기서 사용될 때, "및/또는"은 연관되어 열거된 항목들 중 하나 이상의 항목의 임의의 및 모든 조합들을 포함한다.
여기서 사용될 때, "구성된"이라는 용어는 적어도 하나의 구조물 및 적어도 하나의 장치 중 하나 이상의 구조물 및 장치의 크기, 형상, 재료, 조성 및 배열이 적어도 하나의 구조물 및 적어도 하나의 장치 중 하나 이상의 구조물 및 장치의 작업을 소정의 방식으로 가능하게 것을 나타낸다.
여기서 설명되는 실시 예들에 따르면, 반도체 디바이스는 종형 트랜지스터를 포함한다. 종형 트랜지스터는 반도전성 필라를 포함하며, 반도전성 필라는 수소 투과를 억제하도록 구성된 적어도 하나의 전기 도전성 재료를 각각 개별적으로 포함하는 소스 영역 및 드레인 영역을 포함하고 소스 영역과 드레인 영역 사이에 종측으로 있는 채널 영역을 포함한다. 종형 트랜지스터는 또한 반도전성 필라의 채널 영역과 횡측으로 이웃하는 적어도 하나의 게이트 전극 및 반도전성 필라와 적어도 하나의 게이트 전극 사이에 있는 유전체 재료를 포함한다.
여기서 설명되는 추가 실시 예들에 따르면, 반도체 디바이스의 종형 트랜지스터는 드레인 영역 및 드레인 영역 위의 반도전성 필라를 포함한다. 드레인 영역은 수소 투과를 억제하도록 구성된 적어도 하나의 전기 도전성 재료를 포함한다. 반도전성 필라는 수소 투과를 억제하도록 구성된 적어도 하나의 추가 전기 도전성 재료를 포함하는 소스 영역 및 소스 영역과 드레인 영역 사이에 종측으로 있는 채널 영역을 포함한다. 종형 트랜지스터는 또한 반도전성 필라의 채널 영역과 횡측으로 이웃하는 적어도 하나의 게이트 전극 및 반도전성 필라와 적어도 하나의 게이트 전극 사이에 있는 유전체 재료를 포함한다.
본 개시의 실시 예들에 따른 반도체 디바이스 제조 방법들은 제1 전기 도전성 재료, 제1 전기 도전성 재료 위의 제2 전기 도전성 재료를 포함하는 드레인 영역, 및 제2 전기 도전성 재료 위의 반도전성 재료를 포함하는 스택을 형성하는 단계를 포함한다. 방법은 또한 반도전성 필라를 형성하기 위해 반도전성 재료를 패터닝하는 단계 및 반도전성 필라와 횡측으로 이웃하도록 게이트 전극을 형성하고 게이트 전극과 반도전성 필라 사이에 개재되는 게이트 유전체 재료를 형성하는 단계를 포함한다. 방법은 또한 게이트 유전체 재료, 게이트 전극, 및 반도전성 필라 위에 수소종의 투과를 억제하도록 구성된 전기 절연성 재료를 형성하는 단계 및 반도전성 필라의 윗면을 노출시키도록 전기 절연성 재료에 개구를 형성하는 단계를 포함한다. 전기 절연성 재료의 개구 내에는 수소종의 투과를 억제하도록 구성되는 제3 전기 도전성 재료를 포함하는 소스 영역이 형성된다. 제2 전기 도전성 재료 및 제3 전기 도전성 재료는 각각 수소종의 투과를 억제하도록 구성된다.
본 개시의 추가 실시 예들에 따른 반도체 디바이스 제조 방법들은 제1 전기 도전성 재료, 제1 전기 도전성 재료 위의 제2 전기 도전성 재료, 제2 전기 도전성 재료 위의 반도전성 재료, 및 반도전성 재료 위의 제3 전기 도전성 재료를 포함하는 스택을 형성하는 단계를 포함한다. 제2 전기 도전성 재료 및 제3 전기 도전성 재료는 각각 수소종의 투과를 억제하도록 구성된다. 반도전성 재료의 적어도 일 부분 및 제3 전기 도전성 재료의 적어도 일 부분은 선택적으로 제거되고, 반도전성 재료의 나머지 부분 및 제3 전기 도전성 재료의 나머지 부분을 포함하는 반도전성 필라는 반도전성 필라를 형성한다. 방법은 또한 반도전성 필라와 횡측으로 이웃하도록 게이트 전극을 형성하고 게이트 전극과 반도전성 필라 사이에 개재되는 게이트 유전체 재료를 형성하는 단계를 포함한다.
도 1은 본 개시의 실시 예들에 따른 반도체 디바이스 구조물(140)의 간략화된 단면도를 도시한다. 반도체 디바이스 구조물(140)은 전기 절연성 재료(102) 위에 놓이는 디지트 라인(104)(예를 들어, 데이터 라인, 비트 라인)을 포함한다. 전기 절연성 재료(102)는 수소 어닐링 단계 동안 반도체 디바이스 구조물(140)의 트랜지스터의 채널 영역으로의 수소 투과를 억제하도록 구성되는 재료를 포함한다. 이에 따라, 전기 절연성 재료(102)는 여기서 배리어 재료라고 지칭될 수도 있다. 전기 절연성 재료(102)는 붕소 질화물(BN), 붕소 탄소 질화물(BCN), 실리콘 알루미나 질화물(SiAlON), 실리콘 탄화물(SiC), 실리콘 탄소 질화물(SiCN), 실리콘 질화물(SiN), 실리콘 알루미늄 산화물(SiAlN), 알루미늄 산질화물(AlON), 및 알루미늄 산화물(Al2O3)을 포함할 수 있다. 일부 실시예들에서, 전기 절연성 재료(102)는 알루미늄 산화물(Al2O3)을 포함한다.
종형 트랜지스터(130)는 디지트 라인(104) 위에 놓인다. 종형 트랜지스터(130)는 드레인 영역(106), 소스 영역(108), 및 드레인 영역(106)과 소스 영역(108) 사이에 종측으로 있는 채널 영역(110)을 포함하는 반도전성 필라(101)를 포함한다. 도 1에 도시된 바와 같이, 디지트 라인(104)은 반도전성 필라(101)의 드레인 영역(106)과 전기가 통한다. 또한, 종형 트랜지스터(130)는 또한 반도전성 필라(101)의 측면들을 적어도 부분적으로 둘러싸는 게이트 유전체 재료(112), 및 게이트 유전체 재료(112)에 횡측으로 인접해 있는 하나 이상의 게이트 전극(114)(예를 들어, 워드 라인)을 포함한다. 게이트 유전체 재료(112)는 게이트 전극들(114)과 반도전성 필라(101)의 채널 영역(110) 사이에 횡측으로 개재될 수 있다.
디지트 라인(104)은 예를 들어, 텅스텐, 티타늄, 니켈, 백금, 로듐, 루테늄, 알루미늄, 구리, 몰리브덴, 이리듐, 은, 금, 금속 합금, 금속 함유 재료(예를 들면, 금속 질화물, 금속 규화물, 금속 탄화물, 금속 산화물), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 알루미늄 질화물(TiAlN), 이리듐 산화물(IrOx), 루테늄 산화물(RuOx) 중 적어도 하나를 포함하는 재료, 이들의 합금들, 도전성으로 도핑된 반도체 재료(예를 들어 도전성으로 도핑된 실리콘, 도전성으로 도핑된 게르마늄, 도전성으로 도핑된 실리콘 게르마늄 등), 폴리실리콘, 전기 도전성을 나타내는 다른 재료들, 또는 이들의 조합들과 같은 전기 전도성 재료를 포함할 수 있다.
반도전성 필라(101)의 채널 영역(110)은 종형 트랜지스터(130)로의 전압(예를 들어, 임계 전압, 설정 바이어스 전압, 판독 바이어스 전압)의 인가에 응답하여 전류를 도전하도록 제형화 및 구성된 반도체 재료(109)(도 2a)를 포함할 수 있다. 채널 영역(110)은 예를 들어, 1.65eV(electronvolts)보다 큰 밴드갭과 같은 다결정 실리콘보다 더 큰 밴드갭을 갖는 반도전성 재료를 포함할 수 있다. 일부 실시 예들에서, 채널 영역(110)은 예를 들어, 아연 주석 산화물(ZTO), 인듐 아연 산화물(IZO), 아연 산화물(ZnOx), 인듐 갈륨 아연 산화물(IGZO), 인듐 갈륨 실리콘 산화물(IGSO), 인듐 산화물(InOx, In2O3), 주석 산화물(SnO2), 티타늄 산화물(TiOx), 아연 산화물 질화물(ZnxOyNz), 마그네슘 아연 산화물(MgxZnyOz), 인듐 아연 산화물(InxZnyOz), 인듐 갈륨 아연 산화물(InxGayZnzOa), 지르코늄 인듐 아연 산화물(ZrxInyZnzOa), 하프늄 인듐 아연 산화물(HfxInyZnzOa), 주석 인듐 아연 산화물(SnxInyZnzOa), 알루미늄 주석 인듐 아연 산화물(AlxSnyInzZnaOd), 실리콘 인듐 아연 산화물(SixInyZnzOa), 아연 주석 산화물(ZnxSnyOz), 알루미늄 아연 주석 산화물(AlxZnySnzOa), 갈륨 아연 주석 산화물(GaxZnySnzOa), 지르코늄 아연 주석 산화물(ZrxZnySnzOa), 인듐 갈륨 실리콘 산화물(InGaSiO), 및 다른 유사한 재료들과 같은 산화물 반도체 재료를 포함한다. 일부 실시 예들에서, 채널 영역(110)은 IGZO를 포함한다.
반도전성 필라(101)의 드레인 영역(106) 및 소스 영역(108)은 각각 개별적으로 적어도 하나의 전기 도전성 재료를 포함할 수 있다. 전기 도전성 재료는 수소 어닐링 단계 동안 수소 투과를 억제하도록 구성될 수 있다. 일부 실시 예들에서, 드레인 영역(106) 및 소스 영역(108)은 각각 실질적으로 동종(homogeneous)이다. 예를 들어, 드레인 영역(106) 및 소스 영역(108)은 각각 개별적으로 이의 치수들(예를 들어, 횡측 치수들, 종측 치수들) 전체에 걸쳐 실질적으로 균일한(예를 들면, 비가변) 조성을 갖는 단일(예를 들어, 단 하나의) 재료로 형성될 수 있다. 다른 실시 예들에서, 드레인 영역(106) 및 소스 영역(108) 중 적어도 하나(예를 들어, 각각)는 이종(heterogeneous)이다. 예를 들어, 드레인 영역(106) 및 소스 영역(108) 중 하나 이상은 이의 치수들(예를 들어, 횡측 치수들, 종측 치수들) 전체에 걸쳐 실질적으로 불균일한(예를 들면, 가변) 재료 조성을 가질 수 있다. 일부 실시 예들에서, 드레인 영역(106) 및 소스 영역(108) 중 하나 이상은 수소 투과를 억제하도록 구성된 두 개 이상(예를 들어, 세 개 이상)의 상이한 전기 도전성 배리어 재료들의 스택(예를 들어, 적층물)을 포함하는 복합 구조물을 포함한다.
예를 들어, 도 1에 도시된 바와 같이, 드레인 영역(106) 및 소스 영역(108)은 각각 개별적으로 제1 배리어 재료(103), 제2 배리어 재료(105), 및 제3 배리어 재료(107)를 포함하는 전기 도전성 재료들의 스택을 포함할 수 있다. 드레인 영역(106)의 배리어 재료들(103, 105, 107)은 소스 영역(108)의 배리어 재료들(103, 105, 107)과 상이한 순서로 배열될 수 있어, 예를 들어, 도 1에 도시된 바와 같이, 드레인 영역(106)의 배리어 재료들(103, 105, 107)이 소스 영역(108)의 배리어 재료들(103, 105, 107)에 관해 역순으로 배열될 수 있다. 추가 실시 예들에서, 제1, 제2, 및 제3 배리어 재료들(103, 105, 107)은 각각, 드레인 영역(106) 및 소스 영역(108)을 형성하기 위해 임의의 다른 순서로 배열될 수 있다. 추가 실시 예들에서, 드레인 영역(106)은 소스 영역(108)에 포함되지 않은 하나 이상의 배리어 재료를 포함할 수 있거나, 그 반대일 수도 있다. 실시 예들에서, 제1 배리어 재료(103)는 이리듐 원소(Ir)를 포함하고, 제2 배리어 재료(105)는 이리듐 산화물(IrO2)을 포함하며, 제3 배리어 재료(107)는 티타늄 알루미늄 질화물(TiAlN)을 포함한다. 다른 실시 예들에서, 드레인 영역(106) 및 소스 영역(108) 중 하나 이상은 이종이고 이리듐 원소(Ir) 및 이리듐 산화물(IrO2)을 포함하는 스택을 포함한다. 추가 실시 예들에서, 드레인 영역(106) 및 소스 영역(108) 중 하나 이상은 실질적으로 동종이고 티타늄 알루미늄 질화물(TiAlN)을 포함한다.
드레인 영역(106) 및 소스 영역(108) 각각은 약 20Å 내지 약 550Å 이를테면 약 50Å 내지 약 250Å 또는 약 50Å 내지 약 100Å의 범위 내의 각각의 두께로 형성될 수 있다. 일부 실시 예들에서, 드레인 영역(106) 및 소스 영역(108)은 서로 상이한 두께들을 갖도록 형성된다. 다른 실시 예들에서, 드레인 영역(106) 및 소스 영역(108)은 동일한 두께로 형성된다.
게이트 유전체 재료(112)는 포스포실리케이트 유리, 보로실리케이트 유리, 보로포스포실리케이트 유리(BPSG), 플루오로실리케이트 유리, 실리콘 이산화물, 티타늄 이산화물, 지르코늄 이산화물, 하프늄 이산화물, 탄탈륨 산화물, 마그네슘 산화물, 알루미늄 산화물, 니오븀 산화물, 몰리브덴 산화물, 스트론튬 산화물, 바륨 산화물, 이트륨 산화물, 질화물 재료(예컨대, 실리콘 질화물(Si3N4)), 산질화물(예를 들어, 실리콘 산질화물, 또 다른 게이트 유전체 재료, 유전체 탄소 질화물 재료(예를 들어, 실리콘 탄소 질화물(SICN)), 유전체 카르복시질화물 재료(예를 들어, 실리콘 카르복시질화물(SiOCN)), 또 다른 재료, 또는 이들의 조합들과 같은 하나 이상의 전기 절연성 재료를 포함할 수 있다.
게이트 전극 재료(113)(도 2c)는 예를 들어, 텅스텐, 티타늄, 니켈, 백금, 루테늄, 알루미늄, 구리, 몰리브덴, 금, 금속 합금, 금속 함유 재료(예를 들어, 금속 질화물, 금속 규화물, 금속 탄화물, 금속 산화물), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 질화물(WN), 티타늄 알루미늄 질화물(TiAlN), 티타늄 원소(Ti), 백금 원소(Pt), 로듐 원소(Rh), 루테늄 원소(Ru), 몰리브덴 원소(Mo), 이리듐 원소(Ir),이리듐 산화물(IrOx), 루테늄 산화물(RuOx) 텅스텐 원소(W), 알루미늄 원소(Al), 구리 원소(Cu), 금 원소(Au), 은 원소(Ag), 폴리실리콘 중 적어도 하나를 포함하는 재료, 이들의 합금들, 도전성으로 도핑된 반도체 재료(예를 들어 도전성으로 도핑된 실리콘, 도전성으로 도핑된 게르마늄, 도전성으로 도핑된 실리콘 게르마늄 등), 폴리실리콘, 전기 도전성을 나타내는 다른 재료들, 또는 이들의 조합들과 같은 하나 이상의 전기 전도성 재료를 포함할 수 있다.
도 1에 도시된 바와 같이, 또 다른 전기 절연성 재료(116)는 게이트 전극들(114) 및 게이트 유전체 재료(112)의 측면들을 적어도 부분적으로 둘러쌀 수 있다. 전기 절연성 재료(116)는 인접한 종형 트랜지스터들(130)의 인접한 게이트 전극들(114) 사이의 공간들을 채울 수 있다. 일부 실시 예들에서, 전기 절연성 재료(116)는 전기 절연성 재료(102) 및 게이트 유전체 재료(112)와 동일한 재료 조성을 포함한다. 다른 실시 예들에서, 전기 절연성 재료(116), 전기 절연성 재료(102), 및 게이트 유전체 재료(112) 중 하나 이상은 전기 절연성 재료(116), 전기적 절연성 재료(102), 및 게이트 유전체 재료(112) 중 다른 하나 이상과 상이한 재료 조성을 포함한다.
도 1에 도시된 바와 같이, 일부 실시 예들에서, 또 다른 전기 절연성 재료(118)의 제1 부분이 종형 트랜지스터(130) 위에 놓이고, 또 다른 전기 절연성 재료(120)가 전기 절연성 재료(118) 위에 놓이며, 또 다른 전기 절연성 재료(118)의 제2 부분이 또 다른 전기 절연성 재료(120) 위에 놓인다. 다른 실시 예들에서, 또 다른 전기 절연성 재료(118)의 제1 부분은 생략된다. 예를 들어, 추가적인 전기 절연성 재료(120)가 종형 트랜지스터(130) 위에 놓일 수 있고, 또 다른 전기 절연성 재료(118) 전체가 추가적인 전기 절연성 재료(120) 위에 놓인다. 추가적인 전기 절연성 재료(120)는 수소 어닐링 단계 동안 수소 투과를 억제하도록 구성되는 배리어 재료를 포함할 수 있다. 추가적인 전기 절연성 재료(120)의 재료 조성은 전기 절연재료(102)의 재료 조성과 실질적으로 동일할 수도 있거나 실질적으로 상이할 수 있다. 이에 따라, 종형 트랜지스터(130)의 반도전성 필라(101)의 채널 영역(110)은 반도전성 필라(101)의 드레인 영역(106) 및 소스 영역(108), 뿐만 아니라 전기 절연성 재료(102), 및 추가적인 전기 절연성 재료(120)에 의해 둘러싸이고(예를 들어, 캡슐화되고) 수소종의 투과에 대해 실질적으로 보호될 수 있다.
도 1을 계속 참조하면, 반도체 디바이스 구조물(140)은 또한 또 다른 전기 절연성 재료(118) 및 추가적인 전기 절연성 재료(120)를 통해 연장되는 개구(124)를 채우는 도전성 재료(122)(예를 들어, 도전성 접촉 재료)를 포함할 수 있다. 도전성 재료(122)는 종형 트랜지스터(130)의 소스 영역(108)을 도전성 라인 구조물(예를 들어, 소스 라인)에 예를 들어, 전기 결합시킬 수 있다.
도 2a 내지 도 2f는 본 개시의 일부 실시 예들에 따른, 도 1에 도시된 반도체 디바이스 구조물(140)을 형성하기 위한 제조 공정의 다양한 스테이지들을 도시한다. 도 2a를 참조하면, 스택 구조물(200)은 전기 절연성 재료(102), 전기 절연성 재료(102) 위의 디지트 라인(104), 전기 절연성 재료(102) 위의 드레인 영역(106)(도 1)을 형성하기 위한 전기적 도전성 배리어 재료(103, 105, 107) 중 하나 이상(예를 들어, 각각), 전기 도전성 배리어 재료(103, 105, 107)들 위의 채널 영역(110)(도 1)이 되는 반도전성 재료(109), 및 소스 영역(108)(도 1)을 형성하기 위한 반도전성 재료(109) 위의 추가량의 전기 도전성 배리어 재료들(103, 105, 107) 중 하나 이상(예를 들어, 각각)을 포함하도록 형성될 수 있다.
도 2b를 참조하면, 스택 구조물(200)(도 2a)은 드레인 영역(106), 채널 영역(110), 및 소스 영역(108)을 포함하는 반도전성 필라(101)를 형성하기 위해 적어도 하나의 재료 제거 공정(예를 들어, 적어도 하나의 에칭 공정)을 거친다. 도 2b에 도시된 바와 같이, 재료 제거 공정은 디지트 라인(104)의 윗면(126)을 노출시킬 수 있다.
다음으로 도 2c를 참조하면, 게이트 유전체 재료(112)가 디지트 라인(104)의 윗면(126) 및 반도전성 필라(101)의 표면들(예를 들어, 윗면들, 측면들) 위에 형성(예를 들어, 등각으로 형성)될 수 있다. 게이트 유전체 재료(112)는 예를 들어, 원자층 성장(ALD), 화학 증착(CVD), 물리 증착(PVD), 저압 화학 증착(LPCVD), 플라즈마 강화 화학 증착(PECVD), 또 다른 성장법, 또는 이들의 조합들에 의해 형성될 수 있다. 게이트 유전체 재료(112)를 형성한 후에, 게이트 전극들(114)(도 1)이 되는 게이트 전극 재료(113)가 게이트 유전체 재료(112)의 적어도 일 부분 위에 형성될 수 있다.
도 2d를 참조하면, 게이트 전극 재료(113)(도 2c) 및 게이트 유전체 재료(112)는 반도전성 필라(101), 게이트 유전체 재료(112), 및 게이트 전극들(114)을 포함하는 종형 트랜지스터(130)를 형성하기 위해 패터닝될 수 있다. 게이트 유전체 재료(112) 및 게이트 전극 재료(113)(도 2c) 는 통상적인 공정들(예를 들어, 화학적 기계적 평탄화 공정들, 에칭 공정들)을 사용하여 패터닝될 수 있으며, 이것들은 여기서 상세하게 설명되지 않는다.
다음으로 도 2e를 참조하면, 전기 절연성 재료(116)가 게이트 전극들(114) 및 게이트 유전체 재료(112)의 적어도 일 부분 위에 형성될 수 있다. 전기 절연성 재료(116)는 인접한 종형 트랜지스터들(130)의 인접한 게이트 전극들(114) 사이의 공간들을 채울 수 있다. 전기 절연성 재료(116)는 통상적인 공정들(예를 들어, 통상적인 재료 성장 공정들, 통상적인 화학적 기계적 평탄화(CMP) 공정들)을 사용하여 형성될 수 있으며, 이것들은 여기서 상세하게 설명되지 않는다.
다음으로 도 2f를 참조하면, 또 다른 전기 절연성 재료(118) 및 추가적인 전기 절연성 재료(120)가 종형 트랜지스터(130) 및 전기 절연성 재료(116) 위에 형성(예를 들어, 성장)될 수 있고, 이어서 전기 절연성 재료의추가 전기 절연성 재료(118 및 120)의 부분들은 개구(124)를 형성하기 위해 선택적으로 제거될 수 있다. 이어서 개구(124)는 반도체 디바이스 구조물(140)(도 1)을 형성하기 위해 도전성 재료(122)(도 1)로 채워질 수 있다. 또 다른 전기 절연성 재료(118), 추가적인 전기적 절연성 재료(120), 및 개구(124)는 통상적인 공정들(예를 들어, 통상적인 재료 성장 공정들, 통상적인 에칭 공정들)을 사용하여 형성될 수 있으며, 이것들은 여기서 상세하게 설명되지 않는다.
도 3a 내지 도 3g는 본 개시의 추가 실시 예들에 따른, 반도체 디바이스 구조물을 형성하기 위한 제조 공정의 다양한 스테이지들을 도시하는 간략화된 단면도들이다. 나머지 설명 및 첨부 도면들 전반에 걸쳐, 기능적으로 유사한 특징부들(예를 들어, 구조물들, 디바이스들)은 100만큼 증분된 유사한 참조 부호들로 지칭된다. 반복을 피하기 위해, 나머지 도면들에 도시된 모든 특징들이 여기서 상세하게 설명되지는 않는다. 더 정확히 말하면, 아래에서 달리 설명되지 않는 한, 전술된 특징부의 참조 부호의 100 증분인 참조 부호에 의해 지정된 특징부(전술된 특징부가 본 단락 이전에 처음으로 설명되든 본 단락 이후에 처음으로 설명되든)는 전술된 특징부와 실질적으로 유사한 것으로 이해될 것이다.
도 3a를 참조하면, 재료들의 스택(300)은 전기 절연성 재료(302), 전기 절연성 재료(302) 위의 디지트 라인(304), 디지트 라인(304) 위의 전기 도전성 배리어 재료들(303, 305, 307) 중 하나 이상(예를 들어, 각각)을 포함하는 드레인 영역(306), 전기 도전성 배리어층 재료들(303, 305, 307) 위의 채널 영역(310)(도 3b)을 형성하기 위한 반도전성 재료(309), 및 반도전성 재료(309) 위의 소스 영역(308)(도 3b)을 형성하기 위한 전기 도전성 배리어 재료들(303, 305, 307) 중 하나 이상(예를 들어, 각각)을 포함하도록 형성된다.
도 3b를 참조하면, 스택 구조물(300)은 소스 영역(308) 및 채널 영역(310)을 포함하는 반도전성 필라(301)를 형성하기 위해 적어도 하나의 재료 제거 공정(예를 들어, 적어도 하나의 에칭 공정)을 거친다. 도 3b에 도시된 바와 같이, 재료 제거 공정은 드레인 영역(306)의 윗면(311)을 노출시킬 수 있다. 일부 실시 예들에서, 드레인 영역(306)의 하나 이상의 전기 도전성 배리어 재료들(303, 305, 307)은 디지트 라인(304) 위에 실질적으로 유지되고 제거 공정 동안 제거되지 않는다. 도 3b에 도시된 바와 같이, 디지트 라인(304)은 디지트 라인(304) 위에 연속적으로 연장되는 드레인 영역(306)과 전기가 통한다.
다음으로 도 3c를 참조하면, 게이트 유전체 재료(312)가 드레인 영역(306)의 윗면(311) 및 반도전성 필라(301)의 표면들(예를 들어, 윗면들, 측면들) 위에 형성(예를 들어, 등각으로 형성)될 수 있다. 게이트 유전체 재료(312)를 형성한 후에, 게이트 전극들(314)(도 3d)이 되는 게이트 전극 재료(313)가 게이트 유전체 재료(312)의 적어도 일 부분 위에 형성(예를 들어, 등각으로 형성)될 수 있다. 일부 실시 예들에서, 게이트 유전체 재료(312)는 도 2c를 참조하여 전술된 바와 같은 하나 이상의 성장 공정에 의해 형성된다.
다음으로 도 3d를 참조하면, 게이트 전극 재료(313)(도 3c) 및 게이트 유전체 재료(312)는 (소스 영역(308) 및 채널 영역(310)을 포함하는) 반도전성 필라(301), 드레인 영역(306), 반도전성 필라(301)의 채널 영역(310)에 횡측으로 이웃하는 게이트 전극들(314), 및 게이트 전극들(314)과 반도전성 필라(301) 및 드레인 영역(306) 각각 사이에서 연장되는 게이트 유전체 재료(312)를 포함하는 종형 트랜지스터(330)(도 3e)를 형성하기 위해 패터닝될 수 있다. 게이트 전극 재료(313) 및 게이트 유전체 재료(312)는 통상적인 공정들(예를 들어, CMP 공정들, 에칭 공정들)을 사용하여 패터닝될 수 있으며, 이것들은 여기서 상세하게 설명되지 않는다.
다음으로 도 3e를 참조하면, 전기 절연성 재료(316)가 게이트 전극들(314) 및 게이트 유전체 재료(312)의 적어도 일 부분 위에 형성(예를 들어, 선택적으로 형성)될 수 있다. 전기 절연성 재료(316)는 인접한 종형 트랜지스터들의 인접한 게이트 전극들(314) 사이의 공간들을 채울 수 있다. 전기 절연성 재료(316)는 통상적인 공정들(예를 들어, CMP 공정들, 에칭 공정들)을 사용하여 패터닝될 수 있으며, 이것들은 여기서 상세하게 설명되지 않는다.
다음으로 도 3f를 참조하면, 또 다른 전기 절연성 재료(318)의 제1 부분이 종형 트랜지스터(330) 위에 형성(예를 들어, 성장)될 수 있고, 추가적인 전기 절연성 재료(320)가 또 다른 전기 절연성 재료(318)의 제1 부분 위에 형성될 수 있으며, 또 다른 전기 절연성 재료(318)의 제2 부분이 또 다른 전기절연성 재료(320) 위에 형성될 수 있다. 다른 실시 예들에서,또 다른 전기 절연성 재료(318)의 제1 부분은 생략되고, 추가적인 전기 절연성 재료(320)가 종형 트랜지스터(330) 위에 놓일 수 있고, 또 다른 전기 절연성 재료(318) 전체가 추가적인 전기 절연성 재료(320) 위에 놓인다. 추가적인 전기 절연성 재료(320)는 수소 어닐링 단계 동안 수소 투과를 억제하도록 구성되는 배리어 재료를 포함할 수 있다.
도 3f를 계속 참조하면, 또 다른 전기 절연성 재료(318) 및 추가적인 전기 절연성 재료(320)의 적어도 일 부분은 개구(324)를 형성하기 위해 선택적으로 제거될 수 있다.
다음으로 도 3g를 참조하면, 이어서 개구(324)는 반도체 디바이스 구조물(340)을 형성하기 위해 도전성 재료(322)로 채워질 수 있다. 후속하여 도전성 라인 구조물(예를 들어, 소스 라인)은 도전성 재료(322)에 의해 종형 트랜지스터(330)의 소스 영역(308)에 전기 결합될 수 있다.
반도체 디바이스 구조물(340)이 형성된 후, 반도체 디바이스 구조물(340)은 수소 어닐링 공정을 거칠 수 있다. 수소 어닐링 공정 동안, 채널 영역(310)은 드레인 영역(306), 소스 영역(308), 전기 절연성 재료(302), 및 추가적인 전기 절연성 재료(320)에 의해 둘러싸이고(예를 들어, 캡슐화되고) 수소종의 투과에 대해 보호된다. 드레인 영역(306)은 반도체 디바이스 구조물(340)에 에칭되지 않은 채로 유지되고 남아 있기 때문에, 수행되어야 하는 에칭 단계들의 수를 감소시킴으로써 반도체 디바이스 구조물(340)을 형성하는 방법이 간략화된다. 나아가, 드레인 영역(306)은 수소 어닐링 공정 동안 디지트 라인(304) 및 게이트 유전체 재료(312)를 통해 확산될 수 있는 수소종으로부터 채널 영역(310)에 대한 확장된 보호를 제공한다.
도 4a 내지 도 4i는 본 개시의 추가 실시 예들에 따른, 반도체 디바이스 구조물을 형성하기 위한 제조 공정의 다양한 스테이지들을 도시하는 간략화된 단면도들이다. 도 4a를 참조하면, 재료들의 스택(400)은 전기 절연성 재료(402), 전기 절연성 재료(402) 위의 디지트 라인(404), 디지트 라인(404) 위의 전기 도전성 배리어 재료들(403, 405, 407) 중 하나 이상(예를 들어, 각각)을 포함하는 드레인 영역(406), 및 드레인 영역(406) 위의 채널 영역(410)(도 4b)을 형성하기 위한 반도전성 재료(409)를 포함하도록 형성된다.
도 4b를 참조하면, 스택 구조물(400)(도 4a)은 채널 영역(410)을 포함하는 반도전성 필라(401)를 형성하기 위해 적어도 하나의 재료 제거 공정(예를 들어, 적어도 하나의 에칭 공정)을 거친다. 도 4b에 도시된 바와 같이, 재료 제거 공정은 드레인 영역(406)의 윗면(411)의 적어도 일 부분을 노출시킬 수 있다. 재료 제거 동안 드레인 영역(406)은 디지트 라인(404) 위에 유지된다. 도 4b에 도시된 바와 같이, 디지트 라인(404)은 디지트 라인(404) 위에 연속적으로 연장되는 드레인 영역(406)과 전기가 통한다.
다음으로 도 4c를 참조하면, 게이트 유전체 재료(412)가 드레인 영역(406)의 상면(411) 및 반도전성 필라(401)의 표면들(윗면들, 측면들)의 적어도 일 부분 위에 형성(예를 들어, 등각으로 형성)될 수 있다. 게이트 유전체 재료(412)를 형성한 후에, 게이트 전극들(414)(도 4d)이 되는 게이트 전극 재료(413)가 게이트 유전체 재료(412)의 적어도 일 부분 위에 형성(예를 들어, 등각으로 형성)될 수 있다.
다음으로 도 4d를 참조하면, 게이트 전극 재료(413)(도 4c) 및 게이트 유전체 재료(412)는 채널 영역(410)의 윗면(419)을 노출시키고 게이트 전극들(414)을 형성하기 위해 패터닝될 수 있다. 게이트 전극 재료(413) 및 게이트 유전체 재료(412)는 통상적인 공정들(예를 들어, CMP 공정들, 에칭 공정들)을 사용하여 패터닝될 수 있으며, 이것들은 여기서 상세하게 설명되지 않는다.
도 4d를 계속 참조하면, 전기 절연성 재료(416)가 게이트 유전체 재료(412), 게이트 전극들(414), 및 반도전성 필라(401)의 윗면(419) 위에 형성될 수 있다. 전기 절연성 재료(416)는 인접한 종형 트랜지스터들의 인접한 게이트 전극들(414) 사이의 공간들을 채울 수 있다. 다른 실시 예들에서, 전기 절연성 재료(416)는 도 4d의 점선들에 의해 도시된 바와 같이, 게이트 유전체 재료(412), 게이트 전극들(414), 및 반도전성 필라(401)의 하나 이상의 윗면 위에 형성되지 않는다.
다음으로 도 4e를 참조하면, 전기 절연성 재료(416)가 윗면(419) 위에 형성되는 실시 예들에서, 채널 영역(410)의 윗면(419)을 노출시키는 개구(423)를 안에 형성하기 위해 전기 절연성 재료(416)의 일 부분이 제거될 수 있다. 다른 실시 예들에서, 선택 사항으로 추가적인 전기 절연성 재료(420)가 게이트 유전체 재료(412), 게이트 전극들(414), 및 반도전성 필라(401) 위에 (점선으로 표시된 바와 같이) 형성될 수 있다. 이러한 실시 예들에서, 채널 영역(410)의 윗면(419)을 노출시키는 개구(423)를 안에 형성하기 위해 추가적인 전기 절연성 재료(420)의 일 부분이 제거될 수 있다.
다음으로, 도 4f에 도시된 바와 같이, 하나 이상의 전기 도전성 배리어 재료(403, 405, 407)가 전기 절연성 재료(416)의 나머지 부분들 또는 추가적인 전기 절연성 재료(420)의 나머지 부분들 위에 그리고 개구(423) 내의 채널 영역(410) 위에 형성될 수 있다(도 4e).
다음으로 도 4g를 참조하면, 배리어 재료들(403, 405, 407)은 개구(423) 외부의 배리어 재료들(403, 405, 407)의 적어도 일 부분을 제거하고 소스 영역(408)을 형성하기 위해 적어도 하나의 재료 제거 공정을 거칠 수 있다. 도 4g에 도시된 바와 같이, 소스 영역(408)을 형성하는 것은 소스 영역(408), 채널 영역(410), 드레인 영역(406), 채널 영역(410)과 횡측으로 이웃하는 게이트 전극들(414), 및 게이트 전극들(414)과 채널 영역(410) 및 드레인 영역(406) 각각 사이에서 연장되는 게이트 유전체 재료(412)를 포함하는 종형 트랜지스터(430)를 형성할 수 있다.
다음으로 도 4h를 참조하면, 또 다른 전기 절연성 재료(418)가 종형 트랜지스터(430) 및 전기 절연성 재료(420) 위에 형성(예를 들어, 성장)될 수 있고, 이어서 또 다른 전기 절연성 재료(418)의 부분들이 개구(424)를 형성하기 위해 선택적으로 제거될 수 있다.
다음으로 도 4i를 참조하면, 이어서 개구(424)(도 4h)는 반도체 디바이스 구조물(440)을 형성하기 위해 도전성 재료(422)로 채워질 수 있다. 도전성 재료(422)는 종형 트랜지스터(430)의 소스 영역(408)을 도전성 라인 구조물(예를 들어, 소스 라인)에 전기 결합시키기 위해 채용될 수 있다.
반도체 디바이스 구조물(440)이 형성된 후, 반도체 디바이스 구조물(440)은 수소 어닐링 공정을 거칠 수 있다. 종형 트랜지스터(430)의 채널 영역(410)은 드레인 영역(406), 소스 영역(408), 전기 절연성 재료(416), 및 전기 절연성 재료(402)에 의해 둘러싸이고(예를 들어, 캡슐화되고) 수소종의 투과에 대해 보호될 수 있다. 드레인 영역(406)은 반도체 디바이스 구조물(440)에 에칭되지 않은 채로 유지되고 남아 있고 소스 영역(408)의 형성은 에칭을 필요로 하지 않기 때문에, 수행되어야 하는 에칭 단계들의 수를 감소시킴으로써 반도체 디바이스 구조물(440)을 형성하는 방법이 간략화된다. 나아가, 드레인 영역(406)은 수소 어닐링 공정 동안 디지트 라인(404) 및 게이트 유전체 재료(412)를 통해 확산될 수 있는 수소종으로부터 채널 영역(310)에 대한 확장된 보호를 제공한다.
본 개시의 실시 예들에 따른 반도체 디바이스 구조물들(예를 들어, 도 1, 도 3g, 도 4i를 참조하여 전술된 반도체 디바이스 구조물들(140, 340, 440))을 포함하는 반도체 디바이스들은 본 개시의 전자 시스템들의 실시 예들에 사용될 수 있다. 예를 들어, 도 5는 본 개시의 실시 예들에 따른 예시적인 전자 시스템(550)의 블록도이다. 전자 시스템(550)은 예를 들어, 컴퓨터 또는 컴퓨터 하드웨어 구성요소, 서버 또는 다른 네트워킹 하드웨어 구성요소, 휴대 전화, 디지털 카메라, 개인용 정보 단말기(PDA), 휴대용 미디어(예를 들어, 음악) 플레이어, 예를 들어, iPad®또는 SURFACE®태블릿과 같은 Wi-Fi 또는 셀룰러 지원 태블릿, 전자 책, 내비게이션 디바이스 등을 포함할 수 있다. 전자 시스템(550)은 적어도 하나의 메모리 디바이스(555)를 포함한다. 적어도 하나의 메모리 디바이스(555)는 예를 들어, 반도체 디바이스 구조물들(예를 들어, 여기서 전술된 구조물들(140, 340, 440))을 포함하는 실시 예를 포함할 수 있다. 전자 시스템(550)은 또한 적어도 하나의 전자 신호 프로세서 디바이스(560)(보통 "마이크로 프로세서"라고 지칭됨)를 포함할 수 있다. 전자 시스템(550)은 또한 예를 들어, 마우스 또는 다른 포인팅 디바이스, 키보드, 터치패드, 버튼, 또는 제어 패널과 같이, 사용자에 의해 전자 시스템(550)으로 정보를 입력하기 위한 하나 이상의 입력 디바이스(565)를 포함할 수 있다. 전자 시스템(550)은 또한 예를 들어, 모니터, 디스플레이, 프린터, 오디오 출력 잭, 스피커 등과 같이, 정보를 사용자에게 출력(예를 들어, 시각 또는 청각 출력)하기 위한 하나 이상의 출력 디바이스(570)를 포함할 수 있다. 일부 실시 예들에서, 입력 디바이스(565) 및 출력 디바이스(570)는 전자 시스템(550)에 정보를 입력하고 사용자에게 시각 정보를 출력하는 데 사용될 수 있는 단일 터치스크린 디바이스를 포함할 수 있다. 하나 이상의 입력 디바이스(565) 및 출력 디바이스들(570)은 메모리 디바이스(555) 및 전자 신호 프로세서 디바이스(560) 중 적어도 하나와 전기적으로 통신할 수 있다.
본 개시의 추가적인 비제한적 예시적인 실시 예들이 후술된다.
실시 예 1: 디바이스에 있어서, 종형 트랜지스터를 포함하며, 종형 트랜지스터는: 반도전성 필라로서: 수소 투과를 억제하도록 구성된 적어도 하나의 전기 도전성 재료를 포함하는 각각 개별적으로 소스 영역 및 드레인 영역; 및 소스 영역과 드레인 영역 사이에 종측으로 있는 채널 영역을 포함하는, 반도전성 필라; 반도전성 필라의 채널 영역에 횡측으로 이웃하는 적어도 하나의 게이트 전극; 및 반도전성 필라와 적어도 하나의 게이트 전극 사이에 횡측으로 있는 유전체 재료를 포함하는 것인, 디바이스.
실시 예 2; 실시 예 1에 있어서, 소스 영역 및 드레인 영역 중 적어도 하나는 이종(heterogeneous)인 것인, 디바이스.
실시 예 3: 실시 예 1 및 2 중 어느 하나에 있어서, 소스 영역 및 드레인 영역 중 적어도 하나의 적어도 하나의 전기 도전성 재료는 Ir 원소, IrOx, 및 TiAlN 중 하나 이상을 포함하는 것인, 디바이스.
실시 예 4: 실시 예 1 및 2 중 어느 하나에 있어서, 소스 영역 및 드레인 영역 중 적어도 하나의 적어도 하나의 전기 도전성 재료는 Ir 원소 및 IrOx를 포함하는 것인, 디바이스.
실시 예 5: 실시 예 1 및 2 중 어느 하나에 있어서, 소스 영역 및 드레인 영역 중 적어도 하나의 적어도 하나의 전기 도전성 재료는 TiAlN을 포함하는 것인, 디바이스.
실시 예 6: 실시 예 1 내지 5 중 어느 하나에 있어서, 소스 영역 및 드레인 영역 각각은 개별적으로 약 20Å 내지 약 550Å의 범위 내 두께를 갖는 것인, 디바이스.
실시 예 7: 실시 예 1 내지 6 중 어느 하나에 있어서, 소스 영역 및 드레인 영역은 서로 상이한 재료 조성들을 갖는 것인, 디바이스.
실시 예 8: 실시 예 1 내지 7 중 어느 하나에 있어서 채널 영역은 ZTO, IZO, ZnOx, IGZO, IGSO, InOx, In2O3, SnO2, TiOx, ZnxOyNz, MgxZnyOz, InxZnyOz, InxGayZnzOa, ZrxInyZnzOa, HfxInyZnzOa, SnxInyZnzOa, AlxSnyInzZnaOd, SixInyZnzOa, ZnxSnyOz, AlxZnySnzOa, GaxZnySnzOa, ZrxZnySnzOa, 및 InGaSiO 중 하나 이상을 포함하는 것인, 디바이스.
실시 예 9: 실시 예 1 내지 7 중 어느 하나에 있어서, 채널 영역은 IGZO를 포함하는 것인, 디바이스.
실시 예 10: 실시 예 1 내지 9 중 어느 하나에 있어서, 전기 절연성 재료가 종형 트랜지스터의 적어도 일 부분 위에 놓이는 수소 투과를 억제하도록 구성되는 것인, 디바이스.
실시 예 11: 실시 예 10에 있어서, 전기 절연성 재료는 Al2O3를 포함하는 것인, 디바이스.
실시 예 12: 실시 예 10 및 11 중 어느 하나에 있어서, 전기 절연성 재료 위에 놓이고 반도전성 필라와 전기가 통하는 디지트 라인을 더 포함하는, 디바이스.
실시 예 13: 디바이스에 있어서, 종형 트랜지스터를 포함하며, 종형 트랜지스터는: 수소 투과를 억제하도록 구성된 적어도 하나의 전기 도전성 재료를 포함하는 드레인 영역; 드레인 영역 위의 반도전성 필라로서: 수소 투과를 억제하도록 구성된 적어도 하나의 추가 전기 도전성 재료를 포함하는 소스 영역; 및 소스 영역과 드레인 영역 사이에 종측으로 있는 채널 영역을 포함하는, 반도전성 필라; 및 반도전성 필라의 채널 영역에 횡측으로 인접해 있는 적어도 하나의 게이트 전극; 및d 반도전성 필라와 적어도 하나의 게이트 전극 사이에 횡측으로 있는 유전체 재료를 포함하는 것인, 디바이스.
실시 예 14: 실시 예 13에 있어서, 종형 트랜지스터의 적어도 일 부분 위의 전기 절연성 재료를 더 포함하며, 전기 절연성 재료는 수소 투과를 억제하도록 구성되는 것인, 디바이스.
실시 예 15: 실시 예 13 및 14 중 어느 하나에 있어서, 드레인 영역은 디지트 라인 위에 연속적으로 연장되는 것인, 디바이스.
실시 예 16: 디바이스 제조 방법으로서, 스택을 형성하는 단계로서, 스택은: 제1 전기 도전성 재료, 제1 전기 도전성 재료 위의 제2 전기 도전성 재료를 포함하는 드레인 영역, 및 제2 전기 도전성 재료 위의 반도전성 재료를 포함하며, 제2 전기 도전성 재료는 수소종의 투과를 억제하도록 구성되는, 스택을 형성하는 단계; 반도전성 필라를 형성하기 위해 반도전성 재료를 패터닝하는 단계; 반도전성 필라와 횡측으로 이웃하도록 게이트 유전체 재료 및 게이트 전극을 형성하는 단계로서, 게이트 유전체 재료는 게이트 전극과 반도전성 필라 사이에 개재되는, 유전체 재료 및 게이트 전극을 형성하는 단계; 게이트 유전체 재료, 게이트 전극, 및 반도전성 필라 위에 수소종의 투과를 억제하도록 구성된 전기 절연성 재료를 형성하는 단계; 반도전성 필라의 윗면을 노출시키도록 전기 절연성 재료에 개구를 형성하는 단계; 및 전기 절연성 재료의 개구 내에 소스 영역을 형성하는 단계로서, 수소종의 투과를 억제하도록 구성되는 제3 전기 도전성 재료를 포함하는, 소스 영역을 형성하는 단계를 포함하는, 디바이스 제조 방법.
실시 예 17: 실시 예 16에 있어서, Ir 및 IrOx를 포함하도록 제2 전기 도전성 재료 및 제3 전기 도전성 재료 중 적어도 하나를 선택하는 단계를 더 포함하는, 디바이스 제조 방법.
실시 예 18: 실시 예 16에 있어서, Ir, IrOx, 및 TiAlN을 포함하도록 제2 전기 도전성 재료 및 제3 전기 도전성 재료 중 적어도 하나를 선택하는 단계를 더 포함하는, 디바이스 제조 방법.
실시 예 19: 실시 예 18에 있어서, 서로 상이한 재료 조성들을 갖도록 제2 전기 도전성 재료 및 제3 전기 도전성 재료를 선택하는 단계를 더 포함하는, 디바이스 제조 방법.
실시 예 20: 디바이스 제조 방법으로서, 스택을 형성하는 단계로서, 스택은: 제1 전기 도전성 재료, 제1 전기 도전성 재료 위의 제2 전기 도전성 재료, 제2 전기 도전성 재료 위의 반도전성 재료, 및 반도전성 재료 위의 제3 전기 도전성 재료를 포함하되, 제2 전기 도전성 재료 및 제3 전기 도전성 재료 각각은 수소 투과를 억제하도록 구성되는 것인, 스택을 형성하는 단계; 반도전성 재료의 적어도 일 부분 및 제3 전기 도전성 재료의 적어도 일 부분을 선택적으로 제거하는 단계; 반도전성 재료의 나머지 부분 및 제3 전기 도전성 재료의 나머지 부분을 포함하는 반도전성 필라를 형성하는 단계; 및 반도전성 필라와 횡측으로 이웃하도록 게이트 유전체 재료 및 게이트 전극을 형성하는 단계로서, 게이트 유전체 재료는 게이트 전극과 반도전성 필라 사이에 개재되는, 유전체 재료 및 게이트 전극을 형성하는 단계를 포함하는, 디바이스 제조 방법.
실시예 21: 실시예 20에 있어서, TiAlN을 포함하도록 제1 전기 도전성 재료 및 제2 전기 도전성 재료 중 하나를 선택하는 단계; 및 Ir 원소 및 IrO2의 스택을 포함하도록 제1 전기 도전성 재료 및 제2 전기 도전성 재료 중 다른 하나를 선택하는 단계를 더 포함하는, 디바이스 제조 방법.
실시예 22: 실시예 20에 있어서, BN, BCN, SiAlON, SiC, SiCN, SiN, SiAlN, AlON, 및 Al2O3 중 하나 이상을 포함하도록 제1 전기 도전성 재료를 선택하는 단계를 더 포함하는, 디바이스 제조 방법.
실시 예 23: 실시 예 20 내지 22 중 어느 하나에 있어서, ZTO, IZO, ZnOx, IGZO, IGSO, InOx, In2O3, SnO2, TiOx, ZnxOyNz, MgxZnyOz, InxZnyOz, InxGayZnzOa, ZrxInyZnzOa, HfxInyZnzOa, SnxInyZnzOa, AlxSnyInzZnaOd, SixInyZnzOa, ZnxSnyOz, AlxZnySnzOa, GaxZnySnzOa, ZrxZnySnzOa, 및 InGaSiO 중 하나 이상을 포함하도록 반도전성 재료를 선택하는 단계를 더 포함하는, 디바이스 제조 방법.
특정 예시적인 실시 예들이 도면들과 관련하여 설명되었지만, 당해 기술분야의 통상의 기술자들은 본 개시에 의해 아우러지는 실시 예들이 여기서 명시적으로 도시되고 설명된 실시 예들로 제한되지 않음을 인식하고 이해할 것이다. 더 정확히 말하면, 여기서 설명된 실시 예들에 대한 많은 추가, 삭제 및 수정이 법적 균등물들을 포함하여 이하에 청구되는 것들과 같은 본 개시에 의해 아우러지는 실시 예들의 범위로부터 벗어나지 않고 이루어질 수있다. 또한, 하나의 개시된 실시 예로부터의 특징들은 여전히 본 개시의 범위 내에 아우러지면서 또 다른 개시된 실시 예의 특징들과 조합될 수 있다.

Claims (20)

  1. 디바이스에 있어서,
    종형 트랜지스터를 포함하며, 상기 종형 트랜지스터는:
    반도전성 구조물로서:
    소스 영역 및 드레인 영역으로서, 수소 투과를 억제하도록 구성된 적어도 하나의 전기 도전성 재료를 각각 개별적으로 포함하는, 상기 소스 영역 및 상기 드레인 영역; 및
    상기 소스 영역과 상기 드레인 영역 사이에 종측으로 있는 채널 영역을 포함하는, 상기 반도전성 구조물;
    상기 반도전성 구조물의 상기 채널 영역과 횡측으로 이웃하는 적어도 하나의 게이트 전극; 및
    상기 반도전성 구조물과 상기 적어도 하나의 게이트 전극 사이에 횡측으로 있는 유전체 재료를 포함하는 것인, 디바이스.
  2. 제1항에 있어서, 상기 소스 영역 및 상기 드레인 영역들 중 적어도 하나는 이종(heterogeneous)인 것인, 디바이스.
  3. 제1항에 있어서, 상기 소스 영역 및 상기 드레인 영역 중 하나 이상의 상기 적어도 하나의 전기 도전성 재료는 Ir 원소, IrOx, 및 TiAlN 중 하나 이상을 포함하는 것인, 디바이스.
  4. 제1항에 있어서, 상기 소스 영역 및 상기 드레인 영역 중 하나 이상의 상기 적어도 하나의 전기 도전성 재료는 Ir 원소 및 IrOx를 포함하는 것인, 디바이스.
  5. 제1항에 있어서, 상기 소스 영역 및 상기 드레인 영역들 중 하나 이상의 상기 적어도 하나의 전기 도전성 재료는 TiAlN을 포함하는 것인, 디바이스.
  6. 제1항에 있어서, 상기 소스 영역 및 상기 드레인 영역 각각은 개별적으로 약 20Å 내지 약 550Å의 범위 내 두께를 갖는 것인, 디바이스.
  7. 제1항에 있어서, 상기 소스 영역 및 상기 드레인 영역은 서로 상이한 재료 조성들을 갖는 것인, 디바이스.
  8. 제1항에 있어서, 상기 채널 영역은 아연 주석 산화물, 인듐 아연 산화물, 아연 산화물, 인듐 갈륨 아연 산화물, 인듐 갈륨 실리콘 산화물, 인듐 산화물, 주석 산화물, 티타늄 산화물, 아연 산질화물, 마그네슘 아연 산화물, 지르코늄 인듐 아연 산화물, 하프늄 인듐 아연 산화물, 주석 인듐 아연 산화물, 알루미늄 주석 인듐 아연 산화물, 실리콘 인듐 아연 산화물, 아연 주석 산화물, 알루미늄 아연 주석 산화물, 갈륨 아연 주석 산화물, 지르코늄 아연 주석 산화물, 및 인듐 갈륨 실리콘 산화물 중 하나 이상을 포함하는 것인, 디바이스.
  9. 제1항에 있어서, 상기 종형 트랜지스터의 적어도 일 부분 위에 놓이는 수소 투과를 억제하도록 구성된 전기 절연성 재료를 더 포함하는, 디바이스.
  10. 제9항에 있어서, 상기 전기 절연성 재료는 Al2O3를 포함하는 것인, 디바이스.
  11. 제9항에 있어서, 상기 전기 절연성 재료 위에 놓이고 반도전성 필라와 전기가 통하는 디지트 라인을 더 포함하는, 디바이스.
  12. 제1항에 있어서, 상기 반도전성 구조물은 상기 소스 영역, 상기 드레인 영역, 및 상기 채널 영역을 포함하는 반도전성 필라를 포함하는 것인, 디바이스.
  13. 제1항에 있어서, 상기 반도전성 구조물은:
    상기 드레인 영역; 및
    상기 소스 영역 및 상기 채널 영역을 포함하는 반도전성 필라를 포함하며, 상기 반도전성 필라는 상기 드레인 영역보다 작은 횡측 치수들을 갖는 것인, 디바이스.
  14. 제14항에 있어서, 상기 드레인 영역은 디지트 라인 위에 연속적으로 연장되는 것인, 디바이스.
  15. 디바이스 제조 방법으로서,
    스택을 형성하는 단계로서, 상기 스택은:
    제1 전기 도전성 재료;
    상기 제1 전기 도전성 재료 위의 제2 전기 도전성 재료로서, 수소종의 투과를 억제하도록 구성되는, 상기 제2 전기 도전성 재료; 및
    상기 제2 전기 도전성 재료 위의 반도전성 재료를 포함하는, 상기 스택을 형성하는 단계;
    필라 구조물을 형성하기 위해 적어도 상기 반도전성 재료를 패터닝하는 단계; 및
    상기 반도전성 필라와 횡측으로 이웃하도록 게이트 유전체 재료 및 게이트 전극을 형성하는 단계로서, 상기 게이트 유전체 재료는 상기 게이트 전극과 상기 필라 구조물 사이에 개재되는, 상기 유전체 재료 및 게이트 전극을 형성하는 단계를 포함하는, 디바이스 제조 방법.
  16. 제15항에 있어서,
    스택을 형성하는 단계는 상기 반도전성 재료 위에 제3 전기 도전성 재료를 더 포함하며, 상기 제3 전기 도전성 재료는 수소종의 투과를 억제하도록 구성되도록 상기 스택을 형성하는 단계를 포함하고;
    필라 구조물을 형성하기 위해 적어도 상기 반도전성 재료를 패터닝하는 단계는 상기 필라 구조물을 형성하기 위해 적어도 상기 반도전성 재료 및 상기 제3 전기 도전성 재료를 패터닝하는 단계를 포함하는 것인, 디바이스 제조 방법.
  17. 제16항에 있어서, 상기 필라 구조물을 형성하기 위해 적어도 상기 반도전성 재료 및 상기 제3 전기 도전성 재료를 패터닝하는 단계는 상기 필라 구조물을 형성하기 위해 상기 제2 전기 도전성 재료, 상기 반도전성 재료, 및 상기 제3 전기 도전성 재료를 패터닝하는 단계를 포함하는 것인, 디바이스 제조 방법.
  18. 제15항에 있어서,
    상기 게이트 유전체 재료, 상기 게이트 전극, 및 상기 필라 구조물 위에 수소종의 투과를 억제하도록 구성된 전기 절연성 재료를 형성하는 단계;
    상기 필라 구조물의 윗면을 노출시키도록 상기 전기 절연성 재료에 개구를 형성하는 단계; 및
    상기 전기 절연성 재료의 상기 개구 내에 제3 전기 도전성 재료를 형성하는 단계를 더 포함하며, 상기 제3 전기 도전성 재료는 수소종의 투과를 억제하도록 구성되는 것인, 디바이스 제조 방법.
  19. 제16항에 있어서, Ir 원소, IrOx, 및 TiAlN 중 하나 이상을 포함하도록 상기 제2 전기 도전성 재료를 선택하는 단계를 더 포함하는, 디바이스 제조 방법.
  20. 제20항에 있어서, 아연 주석 산화물, 인듐 아연 산화물, 아연 산화물, 인듐 갈륨 아연 산화물, 인듐 갈륨 실리콘 산화물, 인듐 산화물, 주석 산화물, 티타늄 산화물, 아연 산질화물, 마그네슘 아연 산화물, 지르코늄 인듐 아연 산화물, 하프늄 인듐 아연 산화물, 주석 인듐 아연 산화물, 알루미늄 주석 인듐 아연 산화물, 실리콘 인듐 아연 산화물, 아연 주석 산화물, 알루미늄 아연 주석 산화물, 갈륨 아연 주석 산화물, 지르코늄 아연 주석 산화물, 및 인듐 갈륨 실리콘 산화물 중 하나 이상을 포함하도록 상기 반도전성 재료를 선택하는 단계를 더 포함하는, 디바이스 제조 방법.
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