TW201711167A - 半導體結構及其製造方法 - Google Patents

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賴二琨
李峰旻
林昱佑
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Abstract

在此提供一種半導體結構及其製造方法。此種半導體結構包括一存取裝置、一介電層、一阻障層、一第一層間導體、一第一阻障襯層、一第二層間導體、一第二阻障襯層、一記憶元件及一頂電極層。存取裝置具有二個端子。介電層覆蓋存取裝置。阻障層設置在介電層上。第一及第二層間導體分別連接至二個端子。第一及第二阻障襯層分別設置在第一及第二層間導體的側壁上。記憶元件設置在第一層間導體上。頂電極層設置在阻障層和記憶元件上，並覆蓋記憶元件。

Description

半導體結構及其製造方法
本發明是關於一種半導體結構及其製造方法。本發明特別是關於一種包括阻障結構的半導體結構及其製造方法，該阻障結構特別是氫的阻障結構。
可變電阻式記憶體(RRAM)是一種類型的非揮發性記憶體，其提供簡單的結構、小的記憶胞尺寸、可擴縮性(scalability)、超高速操作、低功率操作、高耐久性(endurance)、好的保持性(retention)、大的開關比、CMOS相容性、低成本等優點。RRAM的一種類型包括記憶元件，例如一金屬氧化物層。舉例來說，藉由施加電脈衝，記憶元件的電阻可在二或更多個穩定的電阻範圍之間改變。
在CMOS製程中，一些步驟可能在包括氫氣(H2 )的氣氛下進行。此外，例如於製程中的高溫步驟期間，一些在所製造的結構中的元件可能會釋放氫氣。氫氣可能不利於記憶元件的保持性。
考量到上述情況，在此提供一種半導體結構及其製造方法。該半導體結構特別是包括一阻障結構，尤其是氫的阻障結構。
根據一些實施例，該半導體結構包括一存取裝置、一介電層、一阻障層、一第一層間導體、一第一阻障襯層、一第二層間導體、一第二阻障襯層、一記憶元件及一頂電極層。存取裝置具有二個端子。介電層覆蓋存取裝置。阻障層設置在介電層上。第一層間導體延伸通過阻障層和介電層。第一層間導體連接至二個端子的其中一者。第一阻障襯層設置在第一層間導體的側壁上。第一層間導體和介電層藉由第一阻障襯層物理上地分離開來。第二層間導體延伸通過阻障層和介電層。第二層間導體連接至二個端子的另一者。第二阻障襯層設置在第二層間導體的側壁上。第二層間導體和介電層藉由第二阻障襯層物理上地分離開來。記憶元件設置在第一層間導體上。頂電極層設置在阻障層和記憶元件上。頂電極層覆蓋記憶元件。
根據一些實施例，該製造方法包括下列步驟。提供一初步結構。該初步結構包括一存取裝置及覆蓋存取裝置的一介電層，其中存取裝置具有二個端子。形成一阻障層在介電層上。形成二個孔洞通過阻障層和介電層。二個孔洞分別露出二個端子的一部分。分別形成一第一阻障襯層及一第二阻障襯層在二個孔洞的側壁上。分別形成一第一層間導體及一第二層間導體在二個孔洞中。第一層間導體連接至二個端子的其中一者，第一層間導體和介電層藉由第一阻障襯層物理上地分離開來。第二層間導體連接至二個端子的另一者，第二層間導體和介電層藉由第二阻障襯層物理上地分離開來。接著，形成一記憶元件在第一層間導體上。形成一頂電極層在阻障層和記憶元件上，該頂電極層覆蓋記憶元件。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
102‧‧‧基板
104‧‧‧存取裝置
106‧‧‧源極/汲極區
108‧‧‧源極/汲極區
110‧‧‧閘極電極
112‧‧‧閘極介電質
114‧‧‧上層
116‧‧‧下層
118‧‧‧輕摻雜漂移區
120‧‧‧輕摻雜漂移區
122‧‧‧介電層
124‧‧‧阻障層
126‧‧‧第一層間導體
128‧‧‧第一阻障襯層
130‧‧‧第二層間導體
132‧‧‧第二阻障襯層
134‧‧‧第三層間導體
136‧‧‧第三阻障襯層
138‧‧‧記憶元件
140‧‧‧頂電極層
142‧‧‧金屬層
200‧‧‧初步結構
202‧‧‧基板
204‧‧‧電晶體
206‧‧‧源極/汲極區
208‧‧‧源極/汲極區
210‧‧‧閘極電極
212‧‧‧井
214‧‧‧閘極介電質
216‧‧‧上層
218‧‧‧下層
220‧‧‧間隔物
222‧‧‧輕摻雜漂移區
224‧‧‧輕摻雜漂移區
226‧‧‧介電層
228‧‧‧無邊界接觸層
230‧‧‧阻障層
232‧‧‧硬遮罩層
234‧‧‧孔洞
236‧‧‧第一阻障襯層
238‧‧‧第二阻障襯層
240‧‧‧第三阻障襯層
242‧‧‧第一層間導體
244‧‧‧第二層間導體
246‧‧‧第三層間導體
248‧‧‧記憶元件
250‧‧‧記憶元件
252‧‧‧頂電極層
254‧‧‧頂電極層
256‧‧‧金屬層
A‧‧‧陣列區
P‧‧‧周邊區

第1圖繪示根據實施例的半導體結構。
第2A~2J圖繪示根據實施例的半導體結構的製造方法。
以下將參照圖式，說明一種半導體結構及其製造方法。為了描述上的方便，本說明書係專注於包括RRAM裝置的半導體結構。然而，本發明並不受限於此。舉例來說，以下所描述的阻障結構可用於其他結構中。要注意的是，為了提供清楚的理解，於所附圖式中，元件的尺寸可能並未反映其實際尺寸。
第1圖繪示根據實施例的半導體結構。該半導體結構包括一存取裝置104。存取裝置104具有二個端子(106及108)。對於RRAM裝置來說，存取裝置典型地可為電晶體或二極體。在第1圖中，存取裝置104被繪示成一電晶體(例如一NMOS)，其包括二個源極/汲極區106、108及一閘極電極110。更具體地說，半導體結構可包括一基板102，源極/汲極區106、108設置在基板102中，且源極/汲極區106、108即所述的二個端子。閘極電極110設置在基板102上，介於源極/汲極區106、108之間，且閘極電極110和基板102藉由電晶體的一閘極介電質112分離開來。根據一實施例，如第1圖所示，閘極電極110可包括一上層114及一下層116，上層114包括金屬矽化物，例如CoSix 或WSix ，下層116包括多晶矽。電晶體還可包括二個輕摻雜漂移區118、120。
半導體結構還包括一介電層122。介電層122覆蓋存取裝置104。舉例來說，介電層122設置在基板102和存取裝置104上，並覆蓋存取裝置104。在此，介電層122可用作為一層間介電層。
半導體結構還包括一阻障層124。阻障層124設置在介電層122上。阻障層124可包括具有氫阻擋效果的材料，例如氮化矽(SiNx )。
半導體結構還包括一第一層間導體126、一第一阻障襯層128、一第二層間導體130及一第二阻障襯層132。第一層間導體126延伸通過阻障層124和介電層122。第一層間導體126連接至二個端子的其中一者(106)。第一阻障襯層128設置在第一層間導體126的側壁上，其中第一層間導體126和介電層122藉由第一阻障襯層128物理上地分離開來。第二層間導體130延伸通過阻障層124和介電層122。第二層間導體130連接至二個端子的另一者(108)。第二阻障襯層132設置在第二層間導體130的側壁上，其中第二層間導體130和介電層122藉由第二阻障襯層132物理上地分離開來。在存取裝置104是電晶體的例子中，半導體結構還可包括一第三層間導體134及一第三阻障襯層136。第三層間導體134延伸通過阻障層124和介電層122。第三層間導體134連接至閘極電極110。第三阻障襯層136設置在第三層間導體134的側壁上，其中第三層間導體134和介電層122藉由第三阻障襯層136物理上地分離開來。在此，當描述一個元件「連接至」另一元件時，該元件「電性上連接至、選擇性地亦物理上地連接至」該另一元件。第一層間導體126、第二層間導體130及第三層間導體134可包括鎢(W)。第一阻障襯層128、第二阻障襯層132及第三阻障襯層136可包括具有氫阻擋效果的材料，例如氮化矽(SiNx )。
半導體結構還包括一記憶元件138及一頂電極層140。記憶元件138設置在第一層間導體126上。頂電極層140設置在阻障層124和記憶元件138上，且頂電極層140覆蓋記憶元件138。為了用於RRAM應用，記憶元件138可具有可程式電阻(programmable resistance)，且能夠用於形成記憶元件138的材料包括氧化鎢、氧化鎳、氧化鋁、氧化鎂、氧化鈷、氧化鈦、氧化鈦鎳、氧化鋯及氧化銅等等。記憶元件138特別是可包括氧化鎢，例如WO3
、W2 O5 、WO2 或具有氧梯度的WOx 。如此一來，半導體結構即包括一RRAM裝置，該RRAM裝置包括記憶元件138，且頂電極層140和第一層間導體126分別提供記憶元件138的頂電極和底電極。藉由通過第一層間導體126和存取裝置104其中一個端子(106)的連接，記憶元件138可受控於存取裝置104。在一些實施例中，記憶元件138連接至電晶體的汲極區。頂電極層140可包括一導電材料，以提供頂電極。此外，頂電極層140可包括具有氫阻擋效果的材料。根據一些實施例，頂電極層140可包括鈦(Ti)、氮化鈦(TiN)或氮化鈦鋁(TiAlN)。根據一實施例，記憶元件138可具有約10 Å至1000 Å的厚度，例如100 Å。舉例來說，阻障層124可為約30 Å至1000 Å，一般為約100 Å至200 Å。記憶元件138可為約10 Å至500 Å，典型地為約100 Å。頂電極層140可為約50 Å至1000 Å，典型地為約200 Å至300 Å。
半導體結構還可包括一金屬層142，設置在介電層122上。金屬層142連接至頂電極層140、第二層間導體130及第三層間導體134。
半導體結構可包括一陣列區A及一周邊區P。上述元件典型地設置在陣列區A中。然而，一般來說，除了記憶元件138及頂電極層140之外，其他元件也可以類似方式設置在周邊區P中。
根據實施例，第一阻障襯層128、第二阻障襯層132、第三阻障襯層136、阻障層124及頂電極層140可配置為氫的阻擋物。更具體地說，第一阻障襯層128、第二阻障襯層132及第三阻障襯層136分別避免從介電層122至第一層間導體126、第二層間導體130及第三層間導體134的氫擴散。阻障層124及頂電極層140避免從製程氣氛或其他元件至記憶元件138的氫擴散。如此一來，即可以避免半導體結構(特別是其記憶元件)因氫擴散而導致的劣化。
接下來將說明根據實施例的半導體結構的製造方法。請參照第2A圖，提供一初步結構200。初步結構200包括一存取裝置及覆蓋存取裝置的一介電層226(例如一層間介電層)。
在一些實施例中，如第2A圖所示，存取裝置可為一電晶體204，例如一NMOS。電晶體204包括二個源極/汲極區206、208及一閘極電極210其中該二個源極/汲極區206、208即所述的二個端子。根據一些實施例，半導體結構可包括一基板202，源極/汲極區206、208形成在基板202中。更具體地說，源極/汲極區206、208可形成在設置於基板202中的一井212中。閘極電極210形成在基板202上，介於源極/汲極區206、208之間，且閘極電極210和基板202藉由電晶體204的一閘極介電質214分離開來。根據一實施例，如第2A圖所示，閘極電極210可包括一上層216及一下層218，上層216包括金屬矽化物，例如CoSix 或WSix ，下層218包括多晶矽。電晶體還可包括間隔物220，形成在閘極電極210的側壁上。電晶體還可包括二個輕摻雜漂移區222、224，分別相鄰於源極/汲極區206、208。
要注意的是，初步結構200可包括多個電晶體204，其中一些形成在初步結構200的陣列區A中，而其他的則形成在初步結構200的周邊區P。以下的步驟，除非有特別指出，否則都能在陣列區A及周邊區P二者中皆進行之。
根據一些實施例，如第2B圖所示，可選擇性地在包括氫氣的氣氛下進行一個製程。該製程可為一N2 -H2 合金形成製程。其可用於在形成介電層226之前，形成共形地位在電晶體204之上的一無邊界接觸層(borderless contact layer)228。這樣的製程有利於在觸點蝕刻上獲得較大的製程容許範圍(process window)。
現在請參照第2C圖，在提供初步結構200之後，形成一阻障層230在介電層226上。根據一些實施例，阻障層230實質上覆蓋陣列區A中的介電層226整體，並選擇性地覆蓋周邊區P中的介電層226整體。阻障層230可包括具有氫阻擋效果的材料，例如但不限於氮化矽(SiNx )。舉例來說，阻障層230可在低壓下由SiNx 在高於400o C的溫度形成，該溫度例如是約600o C至700o C。藉由這樣的高溫形成製程，能夠提供氫含量低的阻障層230。根據一實施例，阻障層124可為約30 Å至1000 Å，一般為約100 Å至200 Å。在一些實施例中，如第2C圖所示，可提供一硬遮罩層232在阻障層230上。硬遮罩層232可由氧化物製成。
請參照第2D圖，形成多個孔洞234通過硬遮罩層232、阻障層230和介電層226。其各自露出源極/汲極區206的一部分(亦即一個端子的一部分)、源極/汲極區208的一部分(亦即另一端子的一部分)或閘極電極210的一部分(這是在使用電晶體204的情況下)。
請參照第2E圖，分別形成多個阻障襯層在該些孔洞234的側壁上。該些阻障襯層包括一第一阻障襯層236及一第二阻障襯層238。第一阻障襯層236形成在露出源極/汲極區206的一部份的孔洞234的側壁上。第二阻障襯層238形成在露出源極/汲極區208的一部份的孔洞234的側壁上。在使用電晶體204的例子中，該些阻障襯層還包括一第三阻障襯層240。第三阻障襯層240形成在露出閘極電極210的一部份的孔洞234的側壁上。阻障襯層可包括具有氫阻擋效果的材料，例如但不限於氮化矽(SiNx )。阻障襯層可藉由沉積及蝕刻製程形成。各個阻障襯層可具有約20 Å至300 Å的厚度，典型地為約50 Å。
請參照第2F圖，填充一導電材料至孔洞234中，以形成多個層間導體。該些層間導體包括一第一層間導體242及一第二層間導體244。第一層間導體242連接至源極/汲極區206(亦即二個端子的其中一者)，且第一層間導體242和介電層226藉由第一阻障襯層236物理上地分離開來。第二層間導體244連接至源極/汲極區208(亦即二個端子的另一者)，且第二層間導體244和介電層226藉由第二阻障襯層238物理上地分離開來。在使用電晶體204的例子中，該些層間導體還包括一第三層間導體246。第三層間導體246連接至閘極電極210，且第三層間導體246和介電層226藉由第三阻障襯層240物理上地分離開來。導電材料可包括鎢(W)。導電材料還可包括鈦(Ti)及氮化鈦(TiN)。這個步驟可包括導電材料的沉積和隨後的化學機械研磨(CMP)製程。此外，硬遮罩層232也可由該CMP製程移除。
接著，將形成一記憶元件248在第一層間導體242上，並將形成一頂電極層254在阻障層230和記憶元件248上，其中頂電極層254覆蓋記憶元件248。
請參照第2G圖，分別形成多個記憶元件在層間導體上。該些記憶元件包括形成在陣列區A中的第一層間導體242上的記憶元件248。該些記憶元件還包括形成在陣列區A中的其他層間導體上、或周邊區P中的層間導體上的其他記憶元件250。記憶元件可藉由氧化層間導體的頂部部分來形成。舉例來說，記憶元件可由氧化鎢形成，其是藉由氧化層間導體的鎢來形成。氧化製程可為快速熱氧化(RTO)、電漿氧化或PRP(電漿-RTO-電漿)製程等等。根據一實施例，記憶元件可為約10至1000 Å，例如約100 Å。
請參照第2H圖，形成一頂電極層252覆蓋阻障層230整體和所有的記憶元件248、250。在一些實施例中，頂電極層252可共形地形成。頂電極層252可包括具有氫阻擋效果的材料，例如但不限於氮化鈦(TiN)或氮化鈦鋁(TiAlN)。舉例來說，頂電極層252可藉由物理氣相沉積(PVD)由TiN形成。根據一實施例，頂電極層252可為約50 Å至1000 Å，典型地為約200 Å至300 Å。
請參照第2I圖，移除大部分的頂電極層252，只留下形成在記憶元件248上的部份(亦即頂電極層254)。頂電極層254覆蓋記憶元件248。此外並移除所有露出的記憶元件250。這個步驟可例如藉由蝕刻製程來進行。之後，可選擇性地進行電漿清理製程，以提供與在接下的步驟中形成的金屬層256之間的更佳的介面。
如此一來，即提供包括記憶元件248的一RRAM裝置，且頂電極層254和第一層間導體242分別提供記憶元件248的頂電極和底電極。藉由和源極/汲極區206的連接，記憶元件248可受控於電晶體204。在一些實施例中，源極/汲極區206是電晶體204的汲極區。
請參照第2J圖，形成一金屬層256在介電層226上。金屬層256連接至頂電極層254、第二層間導體244及第三層間導體246。金屬層256可藉由沉積及圖案化製程形成。舉例來說，金屬層256可為藉由PVD形成的Ti/TiN/Al/Ti/TiN五層結構。
上述的步驟可相容於典型的CMOS製程。在形成金屬層256之後，可進行傳統的後段(BEOL)製程。
總而言之，根據此處所述的實施例，提供一阻障結構，特別是氫的阻障結構。阻障襯層避免從介電層至層間導體的氫擴散。阻障層及頂電極層封裝記憶元件，並因此避免從製程氣氛或其他元件至記憶元件的氫擴散。阻障層特別是避免來自設置在較下方的元件(例如介電層)的氫擴散。此外，金屬層也可提供氫的阻擋功能。如此一來，即可以避免半導體結構因氫擴散而導致的劣化。特別是可以避免記憶元件因氫擴散而導致的劣化。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
102‧‧‧基板
104‧‧‧存取裝置
106‧‧‧源極/汲極區
108‧‧‧源極/汲極區
110‧‧‧閘極電極
112‧‧‧閘極介電質
114‧‧‧上層
116‧‧‧下層
118‧‧‧輕摻雜漂移區
120‧‧‧輕摻雜漂移區
122‧‧‧介電層
124‧‧‧阻障層
126‧‧‧第一層間導體
128‧‧‧第一阻障襯層
130‧‧‧第二層間導體
132‧‧‧第二阻障襯層
134‧‧‧第三層間導體
136‧‧‧第三阻障襯層
138‧‧‧記憶元件
140‧‧‧頂電極層
142‧‧‧金屬層
A‧‧‧陣列區
P‧‧‧周邊區

Claims (10)

  1. 一種半導體結構，包括：
    一存取裝置，具有二個端子；
    一介電層，覆蓋該存取裝置；
    一阻障層，設置在該介電層上；
    一第一層間導體，延伸通過該阻障層和該介電層，該第一層間導體連接至該二個端子的其中一者；
    一第一阻障襯層，設置在該第一層間導體的側壁上，其中該第一層間導體和該介電層藉由該第一阻障襯層物理上地分離開來；
    一第二層間導體，延伸通過該阻障層和該介電層，該第二層間導體連接至該二個端子的另一者；
    一第二阻障襯層，設置在該第二層間導體的側壁上，其中該第二層間導體和該介電層藉由該第二阻障襯層物理上地分離開來；
    一記憶元件，設置在該第一層間導體上；以及
    一頂電極層，設置在該阻障層和該記憶元件上，該頂電極層覆蓋該記憶元件。
  2. 如請求項1之半導體結構，其中該第一阻障襯層、該第二阻障襯層、該阻障層及該頂電極層配置為氫的阻擋物。
  3. 如請求項1之半導體結構，其中該阻障層包括氮化矽，該第一阻障襯層及該第二阻障襯層包括氮化矽，該頂電極層包括鈦、氮化鈦或氮化鈦鋁。
  4. 如請求項1之半導體結構，其中該記憶元件具有可程式電阻。
  5. 如請求項1之半導體結構，其中該存取裝置為一電晶體，該電晶體包括二個源極/汲極區及一閘極電極，該二個源極/汲極區為該二個端子。
  6. 如請求項5之半導體結構，更包括：
    一第三層間導體，延伸通過該阻障層和該介電層，該第三層間導體連接至該閘極電極；以及
    一第三阻障襯層，設置在該第三層間導體的側壁上，其中該第三層間導體和該介電層藉由該第三阻障襯層物理上地分離開來。
  7. 如請求項6之半導體結構，更包括：
    一金屬層，設置在該介電層上，該金屬層連接至該頂電極層、該第二層間導體及該第三層間導體。
  8. 如請求項1之半導體結構，包括一RRAM裝置，該RRAM裝置包括該記憶元件。
  9. 一種半導體結構的製造方法，包括：
    提供一初步結構，該初步結構包括一存取裝置及覆蓋該存取裝置的一介電層，其中該存取裝置具有二個端子；
    形成一阻障層在該介電層上；
    形成二個孔洞通過該阻障層和該介電層，該二個孔洞分別露出該二個端子的一部分；
    分別形成一第一阻障襯層及一第二阻障襯層在該二個孔洞的側壁上；
    分別形成一第一層間導體及一第二層間導體在該二個孔洞中，該第一層間導體連接至該二個端子的其中一者，該第一層間導體和該介電層藉由該第一阻障襯層物理上地分離開來，該第二層間導體連接至該二個端子的另一者，該第二層間導體和該介電層藉由該第二阻障襯層物理上地分離開來；
    形成一記憶元件在該第一層間導體上；以及
    形成一頂電極層在該阻障層和該記憶元件上，該頂電極層覆蓋該記憶元件。
  10. 如請求項9之半導體結構的製造方法，更包括：
    在形成該阻障層的步驟之前，在包括氫氣的氣氛下進行一個製程。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10115769B1 (en) 2017-06-13 2018-10-30 Macronix International Co., Ltd. Resistive random access memory device and method for manufacturing the same
TWI642143B (zh) * 2017-06-13 2018-11-21 旺宏電子股份有限公司 電阻式隨機存取記憶體裝置及其製造方法
CN109148681A (zh) * 2017-06-16 2019-01-04 旺宏电子股份有限公司 电阻式随机存取存储器及其制造方法
TWI707449B (zh) * 2019-09-02 2020-10-11 華邦電子股份有限公司 可變電阻式記憶體及其製造方法

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7933139B2 (en) * 2009-05-15 2011-04-26 Macronix International Co., Ltd. One-transistor, one-resistor, one-capacitor phase change memory
US20140077149A1 (en) * 2012-09-14 2014-03-20 Industrial Technology Research Institute Resistance memory cell, resistance memory array and method of forming the same
US8993429B2 (en) * 2013-03-12 2015-03-31 Macronix International Co., Ltd. Interlayer conductor structure and method
US9172036B2 (en) * 2013-11-22 2015-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Top electrode blocking layer for RRAM device
TWI538024B (zh) * 2014-01-09 2016-06-11 旺宏電子股份有限公司 半導體元件及其製造方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10115769B1 (en) 2017-06-13 2018-10-30 Macronix International Co., Ltd. Resistive random access memory device and method for manufacturing the same
TWI642143B (zh) * 2017-06-13 2018-11-21 旺宏電子股份有限公司 電阻式隨機存取記憶體裝置及其製造方法
CN109148681A (zh) * 2017-06-16 2019-01-04 旺宏电子股份有限公司 电阻式随机存取存储器及其制造方法
TWI707449B (zh) * 2019-09-02 2020-10-11 華邦電子股份有限公司 可變電阻式記憶體及其製造方法

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