TWI707449B

TWI707449B - 可變電阻式記憶體及其製造方法

Info

Publication number: TWI707449B
Application number: TW108131466A
Authority: TW
Inventors: 許博硯; 吳伯倫; 蔡世寧; 凃政暉
Original assignee: 華邦電子股份有限公司
Priority date: 2019-09-02
Filing date: 2019-09-02
Publication date: 2020-10-11
Also published as: TW202111916A

Abstract

本發明提供一種可變電阻式記憶體。該可變電阻式記憶體，包括：一基板；一第一電極，形成於該基板上；一第二電極，形成於該基板上，位於該第一電極的一側；一第一金屬氧化層，形成於該第二電極的側壁；一第一控制層，形成於該第一電極與該第一金屬氧化層之間；以及一第二控制層，形成於該第一控制層上，位於該第一電極與該第一金屬氧化層之間。

Description

可變電阻式記憶體及其製造方法

本發明係有關於一種可變電阻式記憶體，特別是有關於一種可進行多階轉換(multi-level switching)的可變電阻式記憶體。

可變電阻式記憶體(resistive random access memories，RRAM)具有運算速度快、低功率消耗等優點，是下一代非揮發性記憶體的理想選擇。可變電阻式記憶體於兩金屬電極間設置有過渡金屬氧化物(transition metal oxide，TMO)層，其操作過渡金屬氧化物層中導電絲(filament)的狀態以在高電阻狀態(HRS)以及低電阻狀態(LRS)之間進行電性切換。此外，由於導電絲的形成態樣會直接地影響電阻值，因此，可變電阻式記憶體的其中一個發展目標為藉由控制寫入電壓來達到穩定地切換多階狀態。

傳統可變電阻式記憶體的一個記憶胞(memory cell)是由下電極、金屬氧化層、以及上電極依序堆疊形成，由於結構中係控制金屬氧化層中導電絲的導通路徑來產生不同高電阻或低電阻狀態，因此無法調控多階轉換(multi-level switching)的狀態。可變電阻式記憶體在操作時，難以控制導電絲的生長，其中一個原因是在製造時，金屬氧化層易受到環境及其他製程的影響而不穩定。

根據本發明的一實施例，提供一種可變電阻式記憶體。該可變電阻式記憶體，包括：一基板；一第一電極，形成於該基板上；一第二電極，形成於該基板上，位於該第一電極的一側；一第一金屬氧化層，形成於該第二電極的側壁；一第一控制層，形成於該第一電極與該第一金屬氧化層之間；以及一第二控制層，形成於該第一控制層上，位於該第一電極與該第一金屬氧化層之間。

根據本發明的一實施例，提供一種可變電阻式記憶體的製造方法，包括下列步驟：提供一基板；形成一第一控制層於該基板上；形成一第二控制層於該第一控制層上；形成一第一溝槽，穿過該第一控制層與該第二控制層，並於該第一溝槽內填入一金屬層，以形成一第一電極；以及於該第一溝槽的一側形成一第二溝槽，穿過該第一控制層與該第二控制層，並於該第二溝槽內填入一金屬層，以形成一第二電極，為一第一金屬氧化層所包圍，其中該第一控制層與該第二控制層位於該第一電極與該第一金屬氧化層之間，且該第一控制層與該第二控制層的材料不同。

在本發明可變電阻式記憶體的結構中，於單一金屬氧化層的側壁設置有與其接觸且至少包含兩層、各層為不同材料的堆疊式控制層，藉由堆疊式控制層中各層對金屬氧化層具有不同吸收氧原子能力的特性，在調變施加電壓大小的過程中，使得金屬氧化層中的導電絲形成各式的分布變化態樣，而獲得不同的電阻組態，以便於儲存更大量的數據資料。本發明可簡易及快速地達到多階轉換(multi-level switching)的效果。此外，由於本發明的特殊結構設計，兩相鄰的可變電阻式記憶體單元可共用單一個與外部電路連接的電極，有效減少對外通孔的設置，降低單元與單元之間的製程變異性。再者，由於本發明金屬氧化層以垂直方式設置於基板上，以及上、下堆疊式控制層的設計，使得記憶體單元所儲存的密碼資料不易被破壞或解讀，具有相當高度的安全性。

請參閱第1圖所示，可變電阻式記憶體(RRAM) 10包括基板12、第一電極14、第二電極16、金屬氧化層18、第一控制層(oxygen reservoir layer) 20、以及第二控制層22。基板12包括陣列區12a與周邊區12b。於基板12中，形成有複數個通孔(via)，分布於陣列區12a與周邊區12b，並填入有導電材料24。於基板12上，形成有氧化層38。於氧化層38上，形成有位元線26。第一電極14位於於氧化層38中，並與其上的位元線26電性連接。第二電極16位於氧化層38中，並位於第一電極14的一側，第二電極16與導電材料24電性連接，及藉由導電材料24進一步與字元線28電性連接。金屬氧化層18形成於第二電極16的側壁16’，也就是，金屬氧化層18沿著第二電極16的側壁16’設置於基板12上。第一控制層20形成於第一電極14與金屬氧化層18之間，與金屬氧化層18實質接觸。第二控制層22形成於第一控制層20上，位於第一電極14與金屬氧化層18之間，與金屬氧化層18實質接觸，也就是，金屬氧化層18同時連接上、下堆疊的第一控制層20與第二控制層22。在部分實施例中，第一電極14與第二電極16可由鈦、氮化鈦所構成。在部分實施例中，金屬氧化層18可由任何適合的過渡金屬氧化物(transition metal oxide，TMO)所構成，例如氧化鉿。在部分實施例中，第一控制層20與第二控制層22例如為氧吸收層，可由任何適合的具有吸收氧原子能力的材料所構成，例如可由鈦、鉭、鉿、鋁、或鎢所構成。此外，在另一實施例中，若對氧控制層進行額外氧化製程(例如，氧植入(Oxygen implantation))處理，則可以額外提供氧。值得注意的是，第一控制層20與第二控制層22需選擇不同材料，也就是，堆疊的控制層中的其中一者具有較高吸收氧原子的能力，而另一者具有較低吸收氧原子的能力，以使堆疊的控制層各層對金屬氧化層18具有不同吸收氧原子的能力。在本實施例中，於第一電極14與金屬氧化層18之間堆疊兩層的控制層。在部分實施例中，可根據需求，於第一電極14與金屬氧化層18之間堆疊三層或更多層的控制層且均與金屬氧化層18實質接觸。

本發明可變電阻式記憶體10更包括第一阻障層30，形成於第一控制層20與第二控制層22之間，以避免第一控制層20與第二控制層22自金屬氧化層18所吸收的氧原子產生層與層之間不期望的相互流動，影響多階轉換的穩定性。本發明可變電阻式記憶體10更包括第二阻障層32，形成於第一電極14的側壁14’，位於第一電極14與第一控制層20、第二控制層22之間，以阻隔第一控制層20與第二控制層22中的氧原子流入第一電極14，同樣有助於維持電性切換的穩定性。本發明可變電阻式記憶體10更包括第三阻障層34，形成於第一控制層20與基板12之間，位於第二阻障層32與金屬氧化層18之間，以阻隔第一控制層20中的氧原子向下流入基板12中。本發明可變電阻式記憶體10更包括第四阻障層36，形成於第二控制層22上，位於第二阻障層32與金屬氧化層18之間，以阻隔第二控制層22中的氧原子向上流入氧化層38中。值得注意的是，第一阻障層30、第二阻障層32、第三阻障層34、以及第四阻障層36的設置可確保第一控制層20與第二控制層22分別自金屬氧化層18所吸收的氧原子暫留於本層內，不致向外流動至他層，有利於操作的穩定性。在部分實施例中，第一阻障層30、第二阻障層32、第三阻障層34、第四阻障層36可由氧化矽、氮化矽、或任何適合的高介電常數材料所構成。此外，第一阻障層30、第二阻障層32、第三阻障層34、第四阻障層36可藉由例如高密度電漿化學氣相沈積(HDP-CVD)製得。

如第1圖所示，位於基板12的陣列區12a內的第一電極14、第二電極16、金屬氧化層18、第一控制層20、第二控制層22及其他相關元件(例如各阻障層)構成一可變電阻式記憶體單元10’。於基板12的周邊區12b內，更包括形成有周邊導線40。外部電路訊號經由周邊導線40傳至位元線26，再經位元線26傳至可變電阻式記憶體單元10’。

請參閱第2圖所示，圖中實施例與第1圖的實施例之差異在於結構不同，以下僅說明相異處，而不再贅述相同處。在本實施例中，於第一電極14的另一側(也就是，第二電極16的相對側)，更包括形成有第三電極17、金屬氧化層19、第三控制層23、以及第四控制層25。第三電極17形成於氧化層38中，位於基板12上，並與基板12中的導電材料24電性連接，及藉由導電材料24進一步與字元線28電性連接。金屬氧化層19形成於第三電極17的側壁17’，也就是，金屬氧化層19沿著第三電極17的側壁17’設置於基板12上。第三控制層23形成於第一電極14與金屬氧化層19之間，與金屬氧化層19實質接觸。第四控制層25形成於第三控制層23上，位於第一電極14與金屬氧化層19之間，與金屬氧化層19實質接觸，也就是，金屬氧化層19同時連接上、下堆疊的第三控制層23與第四控制層25。值得注意的是，第三控制層23與第四控制層25亦需選擇不同材料。在本實施例中，於第一電極14與金屬氧化層18之間堆疊兩層的控制層，於第一電極14與金屬氧化層19之間亦堆疊兩層的控制層。在部分實施例中，可根據需求，於第一電極14與金屬氧化層18之間堆疊三層或更多層的控制層且均與金屬氧化層18實質接觸，或於第一電極14與金屬氧化層19之間堆疊三層或更多層的控制層且均與金屬氧化層19實質接觸。

在本實施例中，第一阻障層30更包括形成於第三控制層23與第四控制層25之間。形成於第一電極14的側壁14’的第二阻障層32亦位於第一電極14與第三控制層23、第四控制層25之間。第三阻障層34更包括形成於第三控制層23與基板12之間，位於第二阻障層32與金屬氧化層19之間。第四阻障層36更包括形成於第四控制層25上，位於第二阻障層32與金屬氧化層19之間。值得注意的是，第一阻障層30、第二阻障層32、第三阻障層34以及第四阻障層36的設置亦可確保第三控制層23與第四控制層25分別自金屬氧化層19所吸收的氧原子暫留於本層內，不致向外流動至他層。

如第2圖所示，位於基板12的陣列區12a內的第一電極14、第二電極16、第一金屬氧化層18、第一控制層20、第二控制層22及其他相關元件(例如各阻障層)構成第一可變電阻式記憶體單元10’，而第一電極14、第三電極17、第二金屬氧化層19、第三控制層23、第四控制層25及其他相關元件(例如各阻障層)構成第二可變電阻式記憶體單元10’’。由圖中結構可看出，第一可變電阻式記憶體單元10’與第二可變電阻式記憶體單元10’’共用第一電極14，也就是，與第一電極14連接的單一條位元線26可同時與多個可變電阻式記憶體單元電性連接。於基板12的周邊區12b內，更包括形成有周邊導線40。外部電路訊號經由周邊導線40傳至位元線26，再經位元線26分別傳至第一可變電阻式記憶體單元10’以及第二可變電阻式記憶體單元10’’。

請參閱第3A圖，為本發明的一實施例可變電阻式記憶體製造方法的剖面示意圖，首先，提供基板12。於基板12中，形成通孔，並填入導電材料24。之後，依序形成阻障層34、控制層20a、阻障層30、控制層22a、以及阻障層36於基板12上。

請參閱第3B圖，之後，對阻障層36、控制層22a、阻障層30、控制層20a、以及阻障層34進行蝕刻至露出導電材料24，以形成溝槽42。之後，形成金屬氧化層18於溝槽42的側壁42’，並填入金屬層16於溝槽42中，以形成電極16。金屬氧化層18包圍電極16。

請參閱第3C圖，之後，形成氧化層38於電極16與阻障層36上。之後，對氧化層38、阻障層36、控制層22a、阻障層30、控制層20a、以及阻障層34進行蝕刻至露出基板12，以形成溝槽44，位於電極16的一側。將控制層20a與22a位於溝槽44與金屬氧化層18之間的部分定義為第一控制層20與第二控制層22。

請參閱第3D圖，之後，形成阻障層32於溝槽44的側壁44’，並填入金屬層14於溝槽44中，以形成電極14。阻障層32包圍電極14，位於電極14與第一控制層20與第二控制層22之間。第一控制層20與第二控制層22位於電極14與金屬氧化層18之間，與金屬氧化層18實質接觸。至此，即完成如第1圖所示可變電阻式記憶體10的製作。

請參閱第4A圖至第4D圖，為本發明的一實施例可變電阻式記憶體製造方法的剖面示意圖。圖中實施例與第3A圖至第3D圖的實施例類似，以下僅說明相異處，而不再贅述相似處。

請參閱第4B圖，在基板12中的相鄰兩處進行蝕刻至分別露出導電材料24。之後，形成金屬氧化層18、19於溝槽42、46的側壁42’、46’，並形成電極16、17於溝槽42、46中。

請參閱第4C圖，之後，形成溝槽44。值得注意的是，溝槽44將控制層20a與22a分隔為堆疊的第一控制層20與第二控制層22，以及堆疊的第三控制層23與第四控制層25。

請參閱第4D圖，之後，形成阻障層32及電極14。阻障層位於電極14與第一控制層20與第二控制層22之間。第一控制層20與第二控制層22位於電極14與金屬氧化層18之間，與金屬氧化層18實質接觸。阻障層32亦位於電極14與第三控制層23與第四控制層25之間。第三控制層23與第四控制層25位於電極14與金屬氧化層19之間，與金屬氧化層19實質接觸。至此，即完成如第2圖所示可變電阻式記憶體10的製作。

請參閱第5A-5D圖，為本發明的一實施例可變電阻式記憶體其金屬氧化層中導電絲變化與阻值的關係。本實施例僅顯示可變電阻式記憶體10中金屬氧化層18、第一控制層20、第二控制層22、以及第一阻障層30等結構。第一控制層20具有相對較高吸收氧原子的能力。第二控制層22具有相對較低吸收氧原子的能力。第一阻障層30設置於第一控制層20與第二控制層22之間。此階段，由於金屬氧化層18中相對於第一控制層20位置形成的導電絲48尚未導通，以及金屬氧化層18中相對於第二控制層22的位置尚未形成導電絲，因此元件為關閉狀態。當施加第一電壓時，由於第一控制層20吸收氧原子的能力較高，金屬氧化層18中相對於第一控制層20位置的導電絲48隨即形成密集的導通路徑，然而，因第二控制層22吸收氧原子的能力較低，在第一電壓不足以促使第二控制層22吸收金屬氧化層18中的氧原子的情況下，金屬氧化層18中相對於第二控制層22的位置仍未形成導電絲，此階段，元件為第一開啟階段(具有第一阻值)，如第5B圖所示。當施加第二電壓時(第二電壓大於第一電壓)，金屬氧化層18中相對於第一控制層20位置的導電絲48持續維持密集的導通路徑，此時，第二電壓已足以促使第二控制層22開始吸收金屬氧化層18中的氧原子，致金屬氧化層18中相對於第二控制層22位置的導電絲50形成導通路徑，惟此導通路徑較為鬆散，此階段，元件為第二開啟階段(具有第二阻值)，如第5C圖所示。當施加第三電壓時(第三電壓大於第二電壓)，除金屬氧化層18中相對於第一控制層20位置的導電絲48持續維持密集的導通路徑外，此時，金屬氧化層18中相對於第二控制層22位置的導電絲50亦形成密集的導通路徑，此階段，元件為第三開啟階段(具有第三阻值)，如第5D圖所示。值得注意的是，第一開啟階段的第一阻值大於第二開啟階段的第二阻值，而第二開啟階段的第二阻值大於第三開啟階段的第三阻值。由圖中金屬氧化層中導電絲隨施加電壓大小所產生的變化分布態樣可看出，在增加所施予電壓的過程中，本實施例可變電阻式記憶體可呈現達三種電阻組態的變化(例如高電阻、中電阻、低電阻)，也就是，本實施例可變電阻式記憶體較傳統可變電阻式記憶體可增加大約三倍的儲存量。

在本發明可變電阻式記憶體的結構中，於單一金屬氧化層的側壁設置有與其接觸且至少包含兩層、各層為不同材料的堆疊式控制層，藉由堆疊式控制層中各層對金屬氧化層具有不同吸收氧原子能力的特性(例如一者具有相對較高吸收氧原子的能力，而另一者具有相對較低吸收氧原子的能力)，在調變施加電壓大小的過程中，使得金屬氧化層中的導電絲(filament)形成各式的分布變化態樣，而獲得不同的電阻組態，以便於儲存更大量的數據資料。本發明可簡易及快速地達到多階轉換(multi-level switching)的效果。此外，由於本發明的特殊結構設計，兩相鄰的可變電阻式記憶體單元可共用單一個與外部電路連接的電極，有效減少對外通孔(via)的設置，降低單元與單元之間的製程變異性。由於本發明金屬氧化層以垂直方式設置於基板上，以及上、下堆疊式控制層的設計，使得記憶體單元所儲存的密碼資料不易被破壞或解讀，具有相當高度的安全性。由於本發明金屬氧化層是在阻障層及控制層堆疊完成後才製造，因此與習知技術相較，本發明金屬氧化層不會受到後續製程的損傷，本發明能完成較穩定的金屬氧化層。

上述實施例之特徵有利於本技術領域中具有通常知識者理解本發明。本技術領域中具有通常知識者應理解可採用本發明作基礎，設計並變化其他製程與結構以完成上述實施例之相同目的及/或相同優點。本技術領域中具有通常知識者亦應理解，這些等效置換並未脫離本發明精神與範疇，並可在未脫離本發明之精神與範疇的前提下進行改變、替換、或更動。

10:可變電阻式記憶體 10’:(第一)可變電阻式記憶體單元 10’’:第二可變電阻式記憶體單元 12a:基板的陣列區 14:第一電極(金屬層) 16:第二電極(金屬層) 17:第三電極(金屬層) 18、19:金屬氧化層 20a、22a:控制層 23:第三控制層 25:第四控制層 28:字元線 32:第二阻障層 12:基板 12b:基板的周邊區 14’:第一電極的側壁 16’:第二電極的側壁 17’:第三電極的側壁 20:第一控制層 22:第二控制層 24:導電材料 26:位元線 30:第一阻障層 34:第三阻障層 36:第四阻障層 40:周邊導線 38:氧化層 42、44、46:溝槽 42’、44’、46’:溝槽的側壁 48、50:導電絲

第1圖係根據本發明的一實施例的剖面示意圖。第2圖係根據本發明的一實施例的剖面示意圖。第3A-3D圖係根據本發明的一實施例的製造方法。第4A-4D圖係根據本發明的一實施例的製造方法。第5A-5D圖係根據本發明的一實施例可變電阻式記憶體其金屬氧化層中導電絲變化與阻值的關係。

10:可變電阻式記憶體

10’:第一可變電阻式記憶體單元

10”:第二可變電阻式記憶體單元

12:基板

12a:基板的陣列區

12b:基板的周邊區

14:第一電極

14’:第一電極的側壁

16:第二電極

16’:第二電極的側壁

17:第三電極

17’:第三電極的側壁

18、19:金屬氧化層

20:第一控制層

22:第二控制層

23:第三控制層

24:導電材料

25:第四控制層

26:位元線

28:字元線

30:第一阻障層

32:第二阻障層

34:第三阻障層

36:第四阻障層

38:氧化層

40:周邊導線

Claims

一種可變電阻式記憶體，包括：一基板；一第一電極，形成於該基板上；一第二電極，形成於該基板上，位於該第一電極的一側；一第一金屬氧化層，形成於該第二電極的側壁；一第一控制層，形成於該第一電極與該第一金屬氧化層之間；以及一第二控制層，形成於該第一控制層上，位於該第一電極與該第一金屬氧化層之間。
如申請專利範圍第1項所述的可變電阻式記憶體，其中該第一控制層與該第二控制層包括鈦、鉭、鉿、鋁、或鎢，且該第一控制層與該第二控制層的材料不同。
如申請專利範圍第1項所述的可變電阻式記憶體，更包括一第一阻障層，形成於該第一控制層與該第二控制層之間。
如申請專利範圍第1項所述的可變電阻式記憶體，更包括一第二阻障層，形成於該第一電極的側壁，位於該第一電極與該第一控制層與該第二控制層之間。
如申請專利範圍第1項所述的可變電阻式記憶體，其中該第一電極、該第二電極、該第一金屬氧化層、該第一控制層、以及該第二控制層構成單一個可變電阻式記憶體單元。
如申請專利範圍第1項所述的可變電阻式記憶體，更包括一第三電極、一第二金屬氧化層、以及一第三控制層，其中該第三電極形成於該基板上，位於該第一電極的另一側，該第二金屬氧化層形成於該第三電極的側壁，以及該第三控制層形成於該第一電極與該第二金屬氧化層之間。
如申請專利範圍第6項所述的可變電阻式記憶體，更包括一第四控制層，形成於該第三控制層上，位於該第一電極與該第二金屬氧化層之間，其中該第三控制層與該第四控制層的材料不同。
一種可變電阻式記憶體的製造方法，包括：提供一基板；形成一第一控制層於該基板上；形成一第二控制層於該第一控制層上；形成一第一溝槽，穿過該第一控制層與該第二控制層，並於該第一溝槽內填入一金屬層，以形成一第一電極；以及於該第一溝槽的一側形成一第二溝槽，穿過該第一控制層與該第二控制層，並於該第二溝槽內填入一金屬層，以形成一第二電極，為一第一金屬氧化層所包圍，其中該第一控制層與該第二控制層位於該第一電極與該第一金屬氧化層之間，且該第一控制層與該第二控制層的材料不同。
如申請專利範圍第8項所述的可變電阻式記憶體的製造方法，更包括形成一第二阻障層於該第一電極的側壁，位於該第一電極與該第一控制層與該第二控制層之間。
如申請專利範圍第9項所述的可變電阻式記憶體的製造方法，更包括形成一第三阻障層與一第四阻障層，其中該第三阻障層位於該第一控制層與該基板之間，且位於該第二阻障層與該第一金屬氧化層之間，該第四阻障層位於該第二控制層上，且位於該第二阻障層與該第一金屬氧化層之間。
如申請專利範圍第8項所述的可變電阻式記憶體的製造方法，更包括於該第一溝槽的另一側形成一第三溝槽，穿過該第一控制層與該第二控制層，並於該第三溝槽內填入一金屬層，以形成一第三電極，為一第二金屬氧化層所包圍，其中該第一控制層與該第二控制層位於該第一電極與該第二金屬氧化層之間。
一種可變電阻式記憶體的操控方法，包括：提供一如申請專利範圍第1項所述的可變電阻式記憶體；以及施加一第一電壓，以於該第一金屬氧化層中相對於該第一控制層的位置形成一第一導通路徑。
如申請專利範圍第12項所述的可變電阻式記憶體的操控方法，更包括施加一第二電壓，以於該第一金屬氧化層中相對於該第二控制層的位置另形成一第二導通路徑，其中該第二電壓大於該第一電壓，且該第一導通路徑的電阻值小於該第二導通路徑的電阻值。
如申請專利範圍第13項所述的可變電阻式記憶體的操控方法，更包括施加一第三電壓，以使該第二導通路徑形成一第三導通路徑，其中該第三電壓大於該第二電壓，且該第三導通路徑的電阻值小於該第二導通路徑的電阻值。