KR20120054512A - 기억 장치 - Google Patents

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코지 미야타
와타루 오츠카
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소니 주식회사
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Abstract

기억 장치는: 복수의 트랜지스터를 갖는 트랜지스터 어레이와, 복수의 트랜지스터의 각각에 대해 하나씩 배치된 복수의 기억 소자를 구비한 것이다. 트랜지스터 어레이는, 표면에 상기 복수의 트랜지스터의 확산층을 갖는 기판과, 기판상의 복수의 평행한 워드선과, 워드선에 수직한 방향으로 마련된 복수의 평행한 제 1 비트선과, 인접하는 2개의 워드선의 사이에 마련되고, 제 1 비트선과 확산층을 접속하는 비트 콘택트 전극과, 인접하는 2개의 워드선의 각각을 사이에 두고 비트 콘택트 전극과는 반대측에 마련되고, 확산층에 접속된 노드 콘택트 전극을 구비하고 있다. 복수의 기억 소자는, 노드 콘택트 전극에 접속되고, 기판의 표면에 평행한 면 내에서 노드 콘택트 전극의 바로 위로부터 비트 콘택트 전극에 근접하는 방향으로 비켜놓은 위치에, 복수의 기억 소자의 각각마다 마련된 하부 전극과, 하부 전극의 위에 마련되고, 전압 인가에 의해 저항치가 가역적으로 변화하는 기억층과, 기억층의 위에 제 1 비트선과 같은 방향으로 연재되는 복수의 평행한 제 2 비트선을 가진다.

Description

기억 장치{MEMORY DEVICE}
본 발명은, 저항 변화층의 전기적 특성의 변화에 의해 정보를 기억 가능한 기억 소자를 구비한 기억 장치에 관한 것이다.
최소 디자인 룰(F)에 대해 트랜지스터 어레이를 가장 고밀도로 만드는 방법으로서는, DRAM(Dynamic Random Access Memory)의 메모리 셀이 알려져 있다(예를 들면, 비특허 문헌 1 및 비특허 문헌 2 참조.). 이 종래의 구조에서는, 1트랜지스터당 6F2의 면적으로 만들 수 있고, 평면 트랜지스터로서는 가장 작은 셀 면적을 달성할 수 있다.
한편, 근래에는, 전류를 흘리는 방향에 의해 저저항?고저항 상태를 기록하는, 이른바 바이폴러형의 저항 변화형 기억 소자와 트랜지스터 어레이를 조합시켜서 1T1R형의 (1트랜지스터에 대해 1기억 소자를 구비한) 불휘발 메모리를 만드는 개발이 왕성하게 행하여지고 있다. 그러나, 저항 변화형 기억 소자의 경우에는, 상기 비특허 문헌 1 또는 비특허 문헌 2에 기재된 종래의 DRAM의 트랜지스터 어레이를 그대로 적용하는 것이 반드시 용이하지가 않았다. 왜냐하면, DRAM의 비트선(BL)은 각 열에 1개이기 때문이다. DRAM에서는, 메모리 어레이 전체에 공통되는 플레이트 전극 전위를 Vc/2로 고정하여 두고 BL 전위를 Vc 또는 GND로 동작시켜서 논리치를 기록한다. 즉 DRAM에서는 ±Vc/2의 전위차로 메모리 어레이가 동작하는데 충분하다. 이에 대해, 저항 변화형 기억 소자에서는, 적어도 2V 정도의 기록 전압이 필요하기 때문에, 플레이트 전극 대신에 제 2 비트선(BL2)을 사용하여, DRAM의 비트선에 상당하는 제 1 비트선(BL1)과 제 2 비트선(BL2)의 양쪽의 전위를 Vc 또는 GND로 상보적으로 변화시킴에 의해, 메모리 어레이에 +Vc 또는 -Vc의 전압을 준다. 이와 같이, 저항 변화형 기억 소자에는 셀 구성 및 동작에 있어서 종래의 DRAM과는 크게 다른 점이 있어서, 종래의 DRAM의 트랜지스터 어레이의 단순한 적용에 의한 고밀도화 및 대용량화는 불가능하였다.
본 발명은 이러한 문제점을 감안하여 이루어진 것으로, 그 목적은, 고밀도화 및 대용량화가 가능한 기억 장치를 제공하는 것에 있다.
본 발명에 의한 제 1의 기억 장치는, 복수의 트랜지스터를 갖는 트랜지스터 어레이와, 복수의 트랜지스터의 각각에 대해 하나씩 배치된 복수의 기억 소자를 구비한 것이다. 트랜지스터 어레이는, 표면에 상기 복수의 트랜지스터의 확산층을 갖는 기판과, 기판상의 복수의 평행한 워드선과, 워드선에 수직한 방향으로 마련된 복수의 평행한 제 1 비트선과, 인접하는 2개의 워드선의 사이에 마련되고, 제 1 비트선과 확산층을 접속하는 비트 콘택트 전극과, 인접하는 2개의 워드선의 각각을 사이에 두고 비트 콘택트 전극과는 반대측에 마련되고, 확산층에 접속된 노드 콘택트 전극을 구비하고 있다. 복수의 기억 소자는, 노드 콘택트 전극에 접속되고, 기판의 표면에 평행한 면 내에서 노드 콘택트 전극의 바로 위로부터 비트 콘택트 전극에 근접하는 방향으로 비켜놓은 위치에, 복수의 기억 소자의 각각마다 마련된 하부 전극과, 하부 전극의 위에 마련되고, 전압 인가에 의해 저항치가 가역적으로 변화하는 기억층과, 기억층의 위에 제 1 비트선과 같은 방향으로 연재되는 복수의 평행한 제 2 비트선을 가지며, 복수의 제 2 비트선의 각각은, 제 1 비트선의 편측 또는 양측의 노드 콘택트 전극에 접속된 하부 전극에 겹쳐져 있다.
본 발명에 의한 제 2의 기억 장치는, 복수의 트랜지스터를 갖는 트랜지스터 어레이와, 복수의 트랜지스터의 각각에 대해 하나씩 배치된 복수의 기억 소자를 구비한 것이다. 트랜지스터 어레이는, 표면에 복수의 트랜지스터의 확산층을 갖는 기판과, 기판상의 복수의 평행한 워드선과, 워드선에 수직한 방향으로 마련된 복수의 평행한 제 1 비트선과, 인접하는 2개의 워드선의 사이에 마련되고, 제 1 비트선과 확산층을 접속하는 비트 콘택트 전극과, 인접하는 2개의 워드선의 각각을 사이에 두고 비트 콘택트 전극과는 반대측에 마련되고, 확산층에 접속된 노드 콘택트 전극을 구비하고 있다. 복수의 기억 소자는, 노드 콘택트 전극에 접속되고, 복수의 기억 소자의 각각마다 마련된 하부 전극과, 하부 전극의 위에 마련되고, 전압 인가에 의해 저항치가 가역적으로 변화하는 기억층과, 기억층의 위에 제 1 비트선과 같은 방향으로 연재되는 복수의 평행한 제 2 비트선을 가지며, 복수의 제 2 비트선의 각각은, 인접하는 2개의 제 1 비트선의 사이에 위치하는 노드 콘택트 전극에 접속된 하부 전극에 겹쳐져 있다.
본 발명에 의한 제 3의 기억 장치는, 복수의 트랜지스터를 갖는 트랜지스터 어레이와, 복수의 트랜지스터의 각각에 대해 하나씩 배치된 복수의 기억 소자를 구비한 것이다. 트랜지스터 어레이는, 표면에 복수의 트랜지스터의 확산층을 갖는 기판과, 기판상의 복수의 평행한 워드선과, 워드선에 수직한 방향으로 마련된 복수의 평행한 제 1 비트선과, 인접하는 2개의 워드선의 사이에 마련되고, 제 1 비트선과 확산층을 접속하는 비트 콘택트 전극과, 인접하는 2개의 워드선의 각각을 사이에 두고 비트 콘택트 전극과는 반대측에 마련되고, 확산층에 접속된 노드 콘택트 전극을 구비하고 있다. 복수의 기억 소자는, 노드 콘택트 전극에 접속되고, 복수의 기억 소자의 각각마다 마련된 하부 전극과, 하부 전극의 위에 마련되고, 전압 인가에 의해 저항치가 가역적으로 변화하는 기억층과, 기억층의 위에 제 1 비트선과 같은 방향으로 연재되는 복수의 평행한 제 2 비트선을 가지며, 복수의 제 2 비트선의 각각은, 인접하는 3개의 제 1 비트선중 양단의 제 1 비트선의 사이에 위치하는 노드 콘택트 전극에 접속된 하부 전극에 겹쳐져 있다.
본 발명의 제 1 내지 제 3의 기억 장치로는, 제 1 비트선과 제 2 비트선의 양쪽의 전위를 Vc 또는 GND로 상보적으로 변화시킴에 의해, 기억 소자의 하부 전극과 제 2 비트선의 사이에 +Vc 또는 -Vc의 전압이 인가된다. 이에 의해, 기억층의 저항치가 저하(저저항 상태 ; 기록 상태) 또는 상승(고저항 상태 ; 소거 상태)한다.
또한, 기록 동작 및 소거 동작을 저저항화 및 고저항화의 어느 쪽에 대응시키는지는 정의의 문제이지만, 본 명세서에서는 저저항 상태를 기록 상태, 고저항 상태를 소거 상태로 정의한다.
본 발명의 제 1의 기억 장치에 의하면, 하부 전극을, 기판의 표면에 평행한 면 내에서 노드 콘택트 전극의 바로 위로부터 비트 콘택트 전극에 근접하는 방향으로 비켜놓은 위치에 마련하도록 하였기 때문에, 트랜지스터 어레이의 고밀도의 배치 구성을 바꾸는 일 없이, 제 2 비트선의 간격을 넓게 하는 것이 가능해진다. 따라서, 고밀도화 및 대용량화가 가능하게 된다.
본 발명의 제 2의 기억 장치에 의하면, 복수의 제 2 비트선의 각각이, 인접하는 2개의 제 1 비트선의 사이에 위치하는 노드 콘택트 전극에 접속된 하부 전극에 겹쳐져 있도록 하였기 때문에, 트랜지스터 어레이의 고밀도의 배치 구성을 바꾸는 일 없이, 제 2 비트선의 간격을 넓게 하는 것이 가능해진다. 따라서, 고밀도화 및 대용량화가 가능하게 된다.
본 발명의 제 3의 기억 장치에 의하면, 복수의 제 2 비트선의 각각이, 인접하는 3개의 제 1 비트선중 양단의 제 1 비트선의 사이에 위치하는 노드 콘택트 전극에 접속된 하부 전극에 겹쳐져 있도록 하였기 때문에, 트랜지스터 어레이의 고밀도의 배치 구성을 바꾸는 일 없이, 제 2 비트선의 간격을 넓게 하는 것이 가능해진다. 따라서, 고밀도화 및 대용량화가 가능하게 된다.
도 1은 본 발명의 제 1의 실시의 형태에 관한 기억 장치의 구성을 도시하는 평면도.
도 2의 A 및 도 2의 B는 도 1에 도시한 기억 장치를 ⅡA방향 및 ⅡB방향에서 본 구성을 도시하는 측면도.
도 3은 도 2의 A 및 도 2의 B에 도시한 기억층의 한 예를 도시하는 단면도.
도 4는 도 1에 도시한 기억 장치의 등가 회로도.
도 5는 본 발명의 참고예에 관한 기억 장치의 구성을 도시하는 평면도.
도 6의 A 및 도 6의 B는 도 5에 도시한 기억 장치를 ⅥA방향 및 ⅥB방향에서 본 구성을 도시하는 측면도.
도 7의 A 및 도 7의 B는 도 5에 도시한 참고예의 문제점을 설명하기 위한 평면도.
도 8의 A 및 도 8의 B는 하부 전극을 비켜놓는 방향을 설명하기 위한 평면도.
도 9의 A 및 도 9의 B는 변형례 1에 관한 기억 장치의 구성을 도시하는 측면도.
도 10의 A 및 도 10의 B는 변형례 2에 관한 기억 장치의 구성을 도시하는 측면도.
도 11은 본 발명의 제 2의 실시의 형태에 관한 기억 장치의 구성을 도시하는 평면도.
도 12는 하부 전극을 비켜놓는 방향을 설명하기 위한 평면도.
도 13은 본 발명의 제 3의 실시의 형태에 관한 기억 장치의 구성을 도시하는 평면도.
도 14는 도 13에 도시한 기억 장치의 등가 회로도.
도 15는 본 발명의 제 4의 실시의 형태에 관한 기억 장치의 구성을 도시하는 평면도.
도 16은 하부 전극을 비켜놓는 방향을 설명하기 위한 평면도.
도 17은 본 발명의 제 5의 실시의 형태에 관한 기억 장치의 구성을 도시하는 평면도.
도 18은 도 17에 도시한 기억 장치의 등가 회로도.
도 19는 본 발명의 제 6의 실시의 형태에 관한 기억 장치의 구성을 도시하는 평면도.
도 20은 하부 전극을 비켜놓는 방향을 설명하기 위한 평면도.
도 21은 본 발명의 제 7의 실시의 형태에 관한 기억 소자의 구성을 도시하는 단면도.
도 22는 본 발명의 제 8의 실시의 형태에 관한 기억 소자의 구성을 도시하는 단면도.
이하, 본 발명의 실시의 형태에 관해, 도면을 참조하여 상세히 설명한다. 또한, 설명은 이하의 순서로 행한다.
1.제 1의 실시의 형태(하부 전극을 비트 콘택트 전극 방향으로 비켜놓아, 각 제 2 비트선을 제 1 비트선의 양측의 하부 전극에 겹치는 예)
2. 변형례 1(접속 플러그의 지름을 크게 하는 예)
3. 변형례 2(노드 콘택트 전극, 접속 플러그 및 하부 전극을 조금씩 비켜놓는 예)
4. 제 2의 실시의 형태(하부 전극을 비트 콘택트 전극 방향으로 비켜놓아 1열로 배치하는 예)
5. 제 3의 실시의 형태(각 제 2 비트선을, 인접하는 2개의 제 1 비트선의 사이에 위치하는 노드 콘택트 전극에 접속된 하부 전극에 겹치는 예)
6. 제 4의 실시의 형태(하부 전극을 비켜놓아 1열로 배치하는 예)
7. 제 5의 실시의 형태(각 제 2 비트선을, 인접하는 3개의 제 1 비트선중 양단의 제 1 비트선의 사이에 위치하는 노드 콘택트 전극에 접속된 하부 전극에 겹치는 예)
8. 제 6의 실시의 형태(하부 전극을 비켜놓아 2열로 배치하는 예)
9. 제 7의 실시의 형태(PCM의 예)
10. 제 8의 실시의 형태(ReRAM의 예)
(제 1의 실시의 형태)
도 1은, 본 발명의 제 1의 실시의 형태에 관한 기억 장치의 평면 구성을 도시하고, 도 2는, 도 1에 도시한 기억 장치의 일부를 ⅡA방향 및 ⅡB방향에서 본 구성을 도시한 것이다. 이 기억 장치(1)는, 복수의 트랜지스터를 갖는 트랜지스터 어레이(10)의 위에, 복수의 기억 소자(20)를 갖고 있다.
트랜지스터 어레이(10)는, 예를 들면, 기판(11)상에 복수의 평행한 워드선(WL)과 복수의 평행한 제 1 비트선(1BL)을 갖고 있다. 기판(11)은, 예를 들면 실리콘(Si)기판에 의해 구성되고, 그 표면에는, 트랜지스터의 확산층(활성 영역)(11A)이 마련되어 있다. 확산층(11A)은, 소자 분리층(11B)에 의해 서로 분리되어 있다. 워드선(WL)은, 트랜지스터의 게이트를 겸하는 것이고, 기판(11)상에 예를 들면 도 1에서 횡방향으로 배치되어 있다. 워드선(WL)의 윗면 및 측면은, 절연층(12A)에 의해 덮여있다. 제 1 비트선(1BL)은 워드선(WL)에 수직한 방향, 예를 들면 도 1에서 종방향으로 마련되어 있다. 제 1 비트선(1B)의 윗면 및 측면은, 절연층(12B)에 의해 덮여있다. 또한, 워드선(WL) 및 제 1 비트선(1BL)의 폭은 최소 디자인 룰(포토 리소그래피에 의한 가공 한계)(F)과 동등하고, 제 1 비트선(1BL)의 피치는 최소 디자인 룰(F)의 3배(3F), 워드선(WL)의 피치는 최소 디자인 룰(F)의 2배(2F)이다.
인접하는 2개의 워드선(WL)의 사이에는, 비트 콘택트 전극(BC)이 마련되어 있다. 비트 콘택트 전극(BC)은, 제 1 비트선(1BL)과 확산층(11A)을 접속하는 것이고, 트랜지스터의 소스 또는 드레인의 한쪽을 겸하고 있다. 비트 콘택트 전극(BC)과 확산층(11A)의 사이에는, 접속 플러그(13)가 마련되어 있다.
비트 콘택트 전극(BC)을 끼우고 인접하는 2개의 워드선(WL)의 각각을 사이에 두고 비트 콘택트 전극(BC)과 반대측에는, 노드 콘택트 전극(NC)이 마련되어 있다. 노드 콘택트 전극(NC)은, 후술하는 하부 전극(21)과 확산층(11A)을 접속하는 것이고, 트랜지스터의 소스 또는 드레인의 다른쪽을 겸하고 있다. 노드 콘택트 전극(NC)과 확산층(11A)의 사이에는, 접속 플러그(14)가 마련되어 있다.
비트 콘택트 전극(BC)은, 인접하는 2개의 트랜지스터에 의해 공유되고, 노드 콘택트 전극(NC)은 각 트랜지스터에 하나씩 마련되어 있다. 따라서, 하나의 트랜지스터는, 도 1에서 모식적으로 점선으로 둘러싸서 도시한 바와 같이, 하나의 비트 콘택트 전극(BC)의 반분과, 하나의 노드 콘택트 전극(NC)을 포함하는 평행사변형의 영역이다. 1트랜지스터당의 면적은 6F2이고, 극히 고밀도의 배치로 되어 있다.
기억 소자(20)는, 트랜지스터 어레이(10)의 복수의 트랜지스터의 각각에 대해 하나씩 배치되고, 예를 들면, 트랜지스터 어레이(10)의 측부터 차례로, 하부 전극(21)과, 기억층(22)과, 제 2 비트선(2BL)을 차례로 적층한 구성을 갖고 있다.
하부 전극(21)은, 트랜지스터 어레이(10)의 복수의 트랜지스터의 각각마다 마련되고, 접속층(23)을 통하여 노드 콘택트 전극(NC)에 접속되어 있다. 하부 전극(21)은, 반도체 프로세스에 사용되는 배선 재료, 예를 들면, W(텅스텐), WN(질화 텅스텐), 질화 티탄(TiN), 질화 탄탈(TaN)에 의해 구성되어 있다.
도 3은, 기억층(22)의 한 예를 도시한 것이다. 기억층(22)은, 전압 인가에 의해 저항치가 가역적으로 변화하는 것이고, 예를 들면, 하부 전극(21)의 측부터 차례로, 저항 변화층(22A) 및 이온원층(22B)을 이 순서로 적층한 구성을 갖고 있다.
이온원층(22B)은, 음이온화 한 이온 전도 재료로서, 텔루르(Te), 황(S) 및 셀렌(Se)중 적어도 1종의 칼코겐 원소를 포함하고 있다. 또한, 이온원층(22B)은, 양이온화 가능한 금속 원소로서 지르코늄(Zr) 및/또는 구리(Cu), 또한 소거시에 산화물을 형성하는 원소로서 알루미늄(Al) 및/또는 게르마늄(Ge)을 포함하고 있다. 구체적으로는, 이온원층(22B)은, 예를 들면, ZrTeAl, ZrTeAlGe, CuZrTeAl, CuTeGe, CuSiGe 등의 조성의 이온원층 재료에 의해 구성되어 있다. 또한, 이온원층(22B)은, 상기 이외에도 그 밖의 원소, 예를 들면 규소(Si)를 포함하고 있어도 좋다.
저항 변화층(22A)은, 전기 전도상의 배리어로서 정보 유지 특성을 안정화시키는 기능을 갖는 것이고, 이온원층(22B)보다도 저항치가 높은 재료에 의해 구성되어 있다. 저항 변화층(22A)의 구성 재료로서는, 예를 들면, 바람직하게는 Gd(가돌리늄) 등의 희토류 원소, Al, Mg(마그네슘), Ta, Si(실리콘) 및 Cu중의 적어도 1종을 포함하는 산화물 또는 질화물 등을 들 수 있다.
도 1 및 도 2로 도시한 제 2 비트선(2BL)은, 하부 전극(21)에 대한 상부 전극으로서의 기능을 갖는 것이고, 제 1 비트선(1BL)과 같은 방향으로 연재되는 복수의 평행한 선형상의 전극으로서 마련되어 있다. 제 2 비트선(2BL)은, 하부 전극(21)과 마찬가지로 공지의 반도체 프로세스에 사용되는 배선 재료에 의해 구성되어 있다.
도 4는, 이 기억 장치(1)의 등가 회로를 도시한 것이다. 제 1 비트선(1BL)에는, 비트 콘택트 전극(BC)을 사이에 두고 2개의 트랜지스터가 접속되어 있다. 트랜지스터의 게이트에는 워드선(WL)이 접속되고, 소스 또는 드레인의 한쪽에는 비트 콘택트 전극(BC)이 접속되고, 소스 또는 드레인의 다른쪽에는 노드 콘택트 전극(NC) 및 하부 전극(21)(도 1 또는 도 2 참조)을 통하여 기억층(22) 및 제 2 비트선(2BL)이 접속되어 있다.
하부 전극(21)은, 도 1 및 도 2로 도시한 바와 같이, 기판(11)의 표면에 평행한 면 내에서 노드 콘택트 전극(NC)의 바로 위로부터 비트 콘택트 전극(BC)에 근접하는 방향으로 비켜놓은 위치에 마련되어 있다. 복수의 제 2 비트선(2BL)의 각각은, 제 1 비트선(1BL)의 양측의 노드 콘택트 전극(NC)에 접속된 하부 전극(21)에 겹쳐져 있다. 이에 의해, 이 기억 장치(1)에서는, 고밀도화 및 대용량화가 가능하게 되어 있다.
도 5, 도 6의 A 및 도 6의 B는, 하부 전극(21)을 비켜놓지 않고, 노드 콘택트 전극(NC)의 바로 위에 마련한 경우를 도시한 것이다. 노드 콘택트 전극(NC)은 격자형상으로는 나열하여 있지 않다. 이것은, 트랜지스터 어레이(10)가, 원래 제 2 비트 라인(2BL)을 필요로 하지 않는 DRAM에서 트랜지스터를 가장 고밀도로 배치하는 것만을 생각하고 만들어진 것이고, 노드 콘택트 전극(NC)의 배치가 제 2 비트 라인(2BL)을 고려한 것으로 되지 않기 때문이다. 그 때문에, 각 제 2 비트선(2BL)을, 제 1 비트선(1BL)의 양측의 노드 콘택트 전극(NC)에 접속된 하부 전극(21)에 겹쳐지도록 배치하면, 제 2 비트 라인(2BL)은 비뚤어진 형상이 된다. 또한, 인접하는 제 2 비트선(2BL)의 간격이 최소 디자인 룰(F)보다도 좁아지는 부분이 생겨서, 실현 불가능하다.
그 때문에, 도 7의 B로 도시한 바와 같이, 제 2 비트선(2BL)의 간격이 최소 디자인 룰(F)보다도 좁아지는 부분을, 최소 디자인 룰(F)까지 넓히는 것도 생각된다. 그러나, 그 경우에는, 1트랜지스터당의 면적은 6F2보다도 커지고, 기억 장치의 부가가치의 저하, 비용의 상승 등을 초래한다.
한편, 본 실시의 형태에서는, 도 8의 A의 화살표(A1)로 도시한 바와 같이, 기판(11)의 표면에 평행한 면 내에서 노드 콘택트 전극(NC)의 바로 위로부터 비트 콘택트 전극(BC)에 근접하는 방향으로 비켜놓고 있다. 이에 의해, 하부 전극(21)이 제 1 비트선(1BL) 부근에 정렬하고, 제 2 비트선(2BL)의 형상이 단순화된다. 따라서, 1트랜지스터당의 면적을 6F2로 유지한 채로 제 2 비트선(2BL)을 마련하는 것이 가능해진다. 하부 전극(21)을 쉬프트(shift)량(量)은, 인접 셀에 간섭하는 일이 없는 범위에서, 제 2 비트선(2BL)이 하부 전극(21)의 윗면 전체에 겹쳐지는 것이 가능한 정도로 하는 것이 바람직하다.
또한, 기억 장치(1)에서는, 하부 전극(21)과 기억층(22) 및 제 2 비트선(2BL)과의 접촉부분이 기억 소자(20)로서의 기능을 갖는데, 제 2 비트선(2BL)이 하부 전극(21)에 대해 보더레스(borderless)이다. 그 때문에, 리소그래피가 맞춤 어긋난량에 의해 소자 사이즈가 변동하기 쉽다는 문제가 있다. 그러나, 도 8(B)로 도시한 제 2 비트선(2BL)의 폭은 최소 디자인 룰(F)의 2배(2F)이고, 인접하는 제 2 비트선(2BL)의 사이의 간격은 최소 디자인 룰(F)과 동등하다. 따라서, 인접하는 제 2 비트선(2BL)의 사이의 간격이 커지고, 하부 전극(21)에 대해 여유를 갖고서 제 2 비트선(2BL)을 마련하는 것이 가능해진다. 따라서, 하부 전극(21)과 제 2 비트선(2BL)과의 리소그래피의 맞춤 어긋남이 생겨도 소자 사이즈에 영향을 주기 어렵고, 안정하게 대량 생산하는 것이 가능해진다.
도 1, 도 2의 A 및 도 2의 B로 도시한 접속층(23)은, 노드 콘택트 전극(NC)의 윗면과 하부 전극(21)의 하면의 사이에 마련되고, 노드 콘택트 전극(NC)과 하부 전극(21)과의 오정렬량을 흡수 가능한 형상을 갖고 있다. 이와 같은 접속층(23)을 추가함에 의해, 간단한 구성 및 제조 공정으로 하부 전극(21)을 소망하는 양만큼 비켜놓음과 함께, 하부 전극(21)과 노드 콘택트 전극(NC)의 확실한 전기적 접속을 취하는 것이 가능해진다.
이 기억 장치(1)는, 예를 들면 다음과 같이 하여 제조할 수 있다.
우선, 도 1, 도 2의 A 및 도 2의 B에 도시한 바와 같이, 실리콘으로 이루어지는 기판(11)에 워드선(WL), 절연층(12), 접속 플러그(13, 14), 제 1 비트선(1BL), 비트 콘택트 전극(BC) 및 노드 콘택트 전극(NC)을 포함하는 트랜지스터 어레이(10)를 형성한다.
뒤이어, 도 2의 A 및 도 2의 B에 도시한 바와 같이, 노드 콘택트 전극(NC)상에 접속층(23)을 형성하고, 이 접속층(23)의 위에, 예를 들면 질화 티탄(TiN)으로 이루어지는 하부 전극(21)을 형성한다. 이때, 하부 전극(21)을, 도 1, 도 2의 A, 도 2의 B 및 도 8의 A로 도시한 바와 같이, 기판(11)의 표면에 평행한 면 내에서 노드 콘택트 전극(NC)의 바로 위로부터 비트 콘택트 전극(BC)에 근접하는 방향으로 비켜놓은 위치에 마련한다.
계속해서, 예를 들면 스퍼터법에 의해, 가돌리늄(Gd)막을 1.0㎚의 두께로 형성한다. 계속해서, 이 가돌리늄(Gd)막을 산소 플라즈마에 의해 산화함에 의해, 산화 가돌리늄(GdOx)으로 이루어지는 저항 변화층 재료막(도시 생략)을 형성한다.
그 후, 예를 들면 스퍼터법에 의해, CuZrTeAl로 이루어지는 이온원층 재료막(도시 생략)을 60㎚의 두께로 형성한다.
저항 변화층 재료막 및 이온원층 재료막을 형성한 후, 이온원층 재료막의 위에, 예를 들면 텅스텐(W)으로 이루어지는 제 2 비트선 재료막을 성막한다. 그 후, 저항 변화층 재료막, 이온원층 재료막 및 제 2 비트선 재료막으로 이루어지는 적층막을, 플라즈마 에칭 등에 의해 패터닝하여, 제 2 비트선(2BL)과, 저항 변화층(22A) 및 이온원층(22B)으로 이루어지는 기억층(22)를 형성한다. 플라즈마 에칭 외에는, 이온 밀링, RIE(Reaction Ion Etching)(반응성 이온 에칭) 등, 공지의 에칭 방법을 이용하여 패터닝을 행하는 것도 가능하다. 이 후에, 적층막에 대해 열처리를 시행한다. 이상에 의해, 도 1, 도 2의 A 및 도 2의 B에 도시한 기억 장치(1)가 완성된다.
이 기억 장치(1)에서는, 제 1 비트선(1BL)과 제 2 비트선(2BL)과의 양쪽의 전위를 Vc 또는 GND로 상보적으로 변화시킴에 의해, 기억 소자(20)의 하부 전극(21)과 제 2 비트선(2BL)의 사이에 도시하지 않은 전원(펄스 인가 수단)으로부터 +Vc 또는 -Vc의 전압이 인가되고, 기억층(22)의 전기적 특성, 예를 들면 저항치가 변화하는 것이고, 이에 의해 정보의 기록, 소거, 또한 판독이 행하여진다. 이하, 그 동작을 구체적으로 설명한다.
우선, 제 2 비트 라인(2BL)이 예를 들면 정전위, 하부 전극(21)측이 부전위가 되도록 하여 기억 소자(20)에 대해 정전압을 인가한다. 이에 의해, 기억층(22)에서, 이온원층(22B)으로부터 예를 들면 Cu 및/또는 Zr 등의 양이온이 이온 전도되고, 하부 전극(21) 측에서 전자와 결합하여 석출하고, 그 결과, 하부 전극(21)과 저항 변화층(22A) 계면에 금속 상태로 환원된 저저항의 Zr 및/또는 Cu 등의 도전 패스(필라멘트)가 형성된다. 또는 , 저항 변화층(22A)중에 도전 패스가 형성된다. 따라서, 저항 변화층(22A)의 저항치가 낮아지고, 초기 상태의 고저항 상태로부터 저저항 상태로 변화한다.
그 후, 정전압을 제거하고 기억 소자(20)에 걸리는 전압을 없애도, 저저항 상태가 유지된다. 이에 의해 정보가 기록되게 된다. 한번만 기록이 가능한 기억 장치, 이른바, PROM(Programmable Read Only Memory)에 이용하는 경우에는, 상기한 기록 과정만으로 기록은 완결된다.
한편, 소거가 가능한 기억 장치, 즉, RAM(Random Access Memory) 또는 EEPROM(Electronically Erasableand Programmable Read Only Memory) 등에의 응용에는 소거 과정이 필요하다. 소거 과정에서는, 제 2 비트 라인(2BL)이 예를 들면 부전위, 하부 전극(21)측이 정전위가 되도록, 기억 소자(20)에 대해 부전압을 인가한다. 이에 의해, 저항 변화층(22) 내에 형성되어 있던 도전 패스의 Zr 및/또는 Cu가 산화하여 이온화하고, 이온원층(22B)에 용해 또는 Te 등과 결합하여 Cu2Te, CuTe 등의 화합물을 형성한다. 그러면, Zr 및/또는 Cu에 의한 도전 패스가 소멸, 또는 감소하여 저항치가 높아진다. 그 대신에, 이온원층(22B)중에 존재하는 Al나 Ge 등의 첨가 원소가 애노드극(極)상에 산화막을 형성하여, 고저항의 상태로 변화한다.
그 후, 부전압을 제거하여 기억 소자(20)에 걸리는 전압을 없애도, 저항치가 높아진 상태로 유지된다. 이에 의해, 기록된 정보를 소거하는 것이 가능해진다. 이와 같은 과정을 반복함에 의해, 기억 소자(20)에 정보의 기록과 기록된 정보의 소거를 반복하여 행할 수 있다.
그리고, 예를 들면, 저항치가 높은 상태를 "0"의 정보에, 저항치가 낮은 상태를 "1"의 정보에, 각각 대응시키면, 정전압의 인가에 의한 정보의 기록 과정에서 "0"으로부터 "1"로 바꾸고, 부전압의 인가에 의한 정보의 소거 과정에서 "1"로부터 "0"으로 바꿀 수 있다.
기록 데이터를 복조하기 위해서는, 초기의 저항치와 기록 후의 저항치와의 비는 클수록 바람직하다. 단, 저항 변화층의 저항치가 너무 큰 경우에는, 기록, 즉 저저항화하는 것이 곤란해지고, 기록 임계치 전압이 지나치게 커지기 때문에, 초기 저항치는 1GΩ 이하가 바람직하다. 저항 변화층(22A)의 저항치는, 예를 들면, 희토류 원소의 산화물에 의해 구성되는 경우에는, 그 두께 또는 포함되는 산소의 양 등에 의해 제어하는 것이 가능하다.
또한, 기록 동작 및 소거 동작을 저저항화 및 고저항화의 어느 쪽에 대응시키는지는 정의의 문제이지만, 본 명세서에서는 저저항 상태를 기록 상태, 고저항 상태를 소거 상태로 정의한다.
이와 같이 본 실시의 형태에서는, 하부 전극(21)을, 기판(11)의 표면에 평행한 면 내에서 노드 콘택트 전극(NC)의 바로 위로부터 비트 콘택트 전극(BC)에 근접하는 방향으로 비켜놓은 위치에 마련하도록 하였기 때문에, 트랜지스터 어레이(10)의 고밀도의 배치 구성을 바꾸는 일 없이, 제 2 비트선(2BL)의 간격을 넓게 하는 것이 가능해진다. 따라서, 트랜지스터 및 기억 소자(20)의 사이즈를 작게 하여, 한정된 면적에 보다 많은 비트를 배치하여, 대용량의 기억 장치(1)를 실현 가능해진다. 또한, 비트당의 비용을 내리는 것이 가능해진다. 또한, 랜덤 액세스를 실현하여 기억 장치(1)의 성능을 향상시키는 것이 가능해진다.
(변형례 1)
또한, 상기 실시의 형태에서는, 노드 콘택트 전극(NC)과 하부 전극(21)의 사이에, 노드 콘택트 전극(NC)과 하부 전극(21)과의 비켜놓음을 흡수 가능한 형상을 갖는 접속층(23)을 마련하도록 한 경우에 관해 설명하였지만, 도 9의 A 및도 9의 B에 도시한 바와 같이, 접속 플러그(14), 노드 콘택트 전극(NC) 및 하부 전극(21)을, 접속 플러그(14)로부터 차례로 하부 전극(21)의 측으로 비켜놓아 적층하도록 하여도 좋다.
(변형례 2)
또한, 도 10의 A 및 도 10의 B에 도시한 바와 같이, 노드 콘택트 전극(NC)이, 접속 플러그(14)보다도 큰 지름을 갖도록 하여도 좋다. 노드 콘택트 전극(NC)의 지름은, 접속 플러그(14)의 윗면과, 하부 전극(21)의 하면과의 양쪽에 접촉 가능한 크기로 한다.
(제 2의 실시의 형태)
도 11은, 본 발명의 제 2의 실시의 형태에 관한 기억 장치(1A)의 평면 구성을 도시한 것이다. 이 기억 장치(1A)는, 하부 전극(21)이 제 1 비트선(1BL)에 평행한 방향으로 1열로 배치되어 있는 것을 제외하고는, 상기 제 1의 실시의 형태와 같은 구성, 작용 및 효과를 가지며, 마찬가지로 하여 제조할 수 있다.
하부 전극(21)은, 도 12의 화살표(A2)로 도시한 바와 같이, 기판(11)의 표면에 평행한 면 내에서 노드 콘택트 전극(NC)의 바로 위로부터 비트 콘택트 전극(BC)에 근접하는 방향으로 비켜놓은 위치로부터, 다시 워드선(WL)과 평행한 방향으로 최소 디자인 룰(F)의 반분(F/2) 비켜놓은 위치에 마련되어 있다. 하부 전극(21)을 비켜놓는 방향(A2)은, 워드선(WL)에 평행임과 함께 1열마다 교대로 반대가 되어 있다. 이렇게 함에 의해, 하부 전극(21)은, 어느 여유를 가지고 제 2 비트선(2BL)의 아래에 들어간다. 그 때문에, 제 2 비트선(2BL)의 패터닝할 때에 맞춤 어긋남이 발생하여도 소자 특성에 영향이 나오지 않도록 하는 것이 가능하다. 또한, 도 12로 도시한 제 2 비트선(2BL)의 폭은 최소 디자인 룰(F)의 2배(2F)이고, 인접하는 제 2 비트선(2BL)의 사이의 간격은 최소 디자인 룰(F)과 동등하게 하고 있지만, 맞춤 어긋남을 보장할 수 있는 범위에서 제 2 비트선(2BL)의 폭을 좁게 하면, 제 2 비트선(2BL)의 간격을 넓히는 것이 가능해지고, 가공 불량의 발생 빈도를 내리는 것이 가능해진다. 예를 들면, 도 11로 도시한 바와 같이, 제 2 비트선(2BL)의 폭을 최소 디자인 룰(F)의 1.5배(1.5F), 인접하는 제 2 비트선(2BL)의 사이의 간격을 최소 디자인 룰(F)의 1.5배로 하는 것(1.5F)도 가능하다.
(제 3 내지 제 6의 실시의 형태)
상술한 제 1 및 제 2의 실시의 형태에서는, 제 1 비트선(1BL)과 제 2 비트선(2BL)이 1 대 1의 대응 관계가 되어 있는 경우에 관해 설명하였다. 이하, 제 3 내지 제 6의 실시의 형태는, 제 1 비트선(1BL)과 제 2 비트선(2BL)의 대응 관계를 바꾼 예에 관한 것이다.
(제 3의 실시의 형태)
도 13은, 본 발명의 제 3의 실시의 형태에 관한 기억 장치(1B)의 평면 구성을 도시하고, 도 14는 그 등가 회로를 도시한 것이다. 이 기억 장치(1B)는, 인접하는 2개의 제 1 비트선(1BL)에 부속하는 하부 전극(21)이 1개의 제 2 비트선(2BL)을 공유하고 있다. 환언하면, 동일한 제 1 비트선(1BL)의 우측에 부속하는 하부 전극(21)과, 좌측에 부속하는 하부 전극(21)은, 다른 제 2 비트선(2BL)의 아래에 배치되어 있다. 이것을 제외하고는, 이 기억 장치(1B)는, 상기 제 1의 실시의 형태와 같은 구성, 작용 및 효과를 가지며, 마찬가지로 하여 제조할 수 있다.
본 실시의 형태에서는, 복수의 제 2 비트선(2BL)의 각각은, 인접하는 2개의 제 1 비트선(1BL)의 사이에 위치하는 노드 콘택트 전극(NC)에 접속된 하부 전극(21)에 겹쳐져 있다. 환언하면, 인접하는 2개의 제 1 비트선(1BL)중 좌측의 제 1 비트선(1BL)의 우측의 노드 콘택트 전극(NC)에 접속된 하부 전극(21)과, 우측의 제 1 비트선(1BL)의 좌측의 노드 콘택트 전극(NC)에 접속된 하부 전극(21)이, 동일한 제 2 비트선(2BL)의 아래에 배치되어 있다. 이에 의해, 하부 전극(21)의 위치를 비켜놓는 일 없이, 제 2 비트선(2BL)의 형상이 단순화된다. 따라서, 1트랜지스터당의 면적을 6F2로 유지한 채로 제 2 비트선(2BL)을 마련하는 것이 가능해진다.
이 기억 장치(1B)의 동작은 제 1의 실시의 형태와 마찬가지이다.
(제 4의 실시의 형태)
도 15는, 본 발명의 제 4의 실시의 형태에 관한 기억 장치(1C)의 평면 구성을 도시한 것이다. 이 기억 장치(1C)에서는, 인접하는 2개의 제 1 비트선(1BL)의 사이에 위치하는 노드 콘택트 전극(NC)에 접속된 하부 전극(21)이, 제 1 비트선(1BL)에 평행한 방향으로 1열로 배치되어 있다. 이것을 제외하고는, 이 기억 장치(1C)는, 상기 제 3의 실시의 형태와 같은 구성, 작용 및 효과를 가지며, 마찬가지로 하여 제조할 수 있다.
하부 전극(21)은, 도 16의 화살표(A3)로 도시한 바와 같이, 기판(11)의 표면에 평행한 면 내에서 워드선(WL)과 평행한 방향으로 최소 디자인 룰(F)의 반분(F/2) 비켜놓은 위치에 마련되어 있다. 하부 전극(21)을 비켜놓는 방향(A3)은, 워드선(WL)에 평행임과 함께 1열마다 교대로 반대가 되어 있다. 이렇게 함에 의해, 하부 전극(21)은, 어느 여유를 갖고서 제 2 비트선(2BL)의 아래에 들어간다. 그 때문에, 제 2 비트선(2BL)의 패터닝할 때에 맞춤 어긋남이 발생하여도 소자 특성에 영향이 나오지 않도록 하는 것이 가능하다. 또한, 도 16로 도시한 제 2 비트선(2BL)의 폭은 최소 디자인 룰(F)의 2배(2F)이고, 인접하는 제 2 비트선(2BL) 사이의 간격은 최소 디자인 룰(F)과 동등하게 하고 있지만, 맞춤 어긋남을 보장할 수 있는 범위에서 제 2 비트선(2BL)의 폭을 좁게 하면, 제 2 비트선(2BL)의 간격을 넓히는 것이 가능해지고, 가공 불량의 발생 빈도를 내리는 것이 가능해진다. 예를 들면, 도 15로 도시한 바와 같이, 제 2 비트선(2BL)의 폭을 최소 디자인 룰(F)의 1.5배(1.5F), 인접하는 제 2 비트선(2BL)의 사이의 간격을 최소 디자인 룰(F)의 1.5배로 하는 것(1.5F)도 가능하다.
하부 전극(21), 노드 콘택트 전극(NC) 및 접속 플러그(14)의 구성은, 제 1의 실시의 형태 또는 변형례 1, 2와 마찬가지이다.
(제 5의 실시의 형태)
도 17은, 본 발명의 제 5의 실시의 형태에 관한 기억 장치(1D)의 평면 구성을 도시하고, 도 18은 그 등가 회로를 도시한 것이다. 이 기억 장치(1D)에서는, 2개분의 제 1 비트선(1BL)에 부속하는 하부 전극(21)에 대해, 1개의 제 2 비트선(2BL)의 비율로 배치한 것을 제외하고는, 상기 제 1의 실시의 형태와 같은 구성 및 효과를 가지며, 마찬가지로 하여 제조할 수 있다.
본 실시의 형태에서는, 복수의 제 2 비트선(2BL)의 각각은, 인접하는 3개의 제 1 비트선(1BL)중 양단의 제 1 비트선(1BL)의 사이에 위치하는 노드 콘택트 전극(NC)에 접속된 하부 전극(21)에 겹쳐져 있다. 환언하면, 인접하는 3개의 제 1 비트선(1BL)중 중앙의 제 1 비트선(1BL)의 양측의 노드 콘택트 전극(NC)에 접속된 하부 전극(21)과, 좌측의 제 1 비트선(1BL)의 우측의 노드 콘택트 전극(NC)에 접속된 하부 전극(21)과, 우측의 제 1 비트선(1BL)의 좌측의 노드 콘택트 전극(NC)에 접속된 하부 전극(21)이, 동일한 제 2 비트선(2BL)의 아래에 배치되어 있다. 이에 의해, 하부 전극(21)의 위치를 비켜놓는 일 없이, 제 2 비트선(2BL)의 형상이 단순화된다. 따라서, 1트랜지스터당의 면적을 6F2로 유지한 채로 제 2 비트선(2BL)을 마련하는 것이 가능해진다. 또한, 제 2 비트선(2BL)의 폭을 넓게 하는 것이 가능해지고, 가공이 용이해지기 때문에, 가공 불량의 발생 확률을 작게 하는 것이 가능해진다.
이 기억 장치(1D)에서는, 임의의 하나의 기억 소자(20)만에 전압을 인가하고 싶은 경우, 다른 기억 소자(20)에 전압이 인가되지 않도록, 부근의 제 1 비트선(1BL)을 제 2 비트선(2BL)과 동전위로 한 필요가 있다. 이하, 각각의 경우에 관해 설명한다. 또한, 이하의 설명에서 언급되어 있는 제 1 비트선(1BL) 및 제 2 비트선(2BL) 이외는 그라운드(GND) 전위로 되어 있는 것으로 한다.
우선, 좌측의 제 1 비트선(1BL)에 접속된 기억 소자(20)를 저저항화하는 경우에는, 제 2 비트선(2BL)과 중앙의 제 1 비트선(1BL)을 +V로 하는 동시에, 대응하는 워드선(WL)을 활성화한다. 고저항화하는 경우에는, 좌측의 제 1 비트선(1BL)을 +V로 하는 동시에, 대응하는 워드선(WL)을 활성화한다.
다음에, 중앙의 제 1 비트선(1BL)의 좌측에 접속된 기억 소자(20)를 저저항화하는 경우에는, 제 2 비트선(2BL)과 우측의 제 1 비트선(1BL)을 +V로 하는 동시에, 대응하는 워드선(WL)을 활성화한다. 고저항화하는 경우에는, 중앙의 제 1 비트선(1BL)을 +V로 하는 동시에, 대응하는 워드선(WL)을 활성화한다.
중앙의 제 1 비트선(1BL)의 우측에 접속된 기억 소자(20)를 저저항화하는 경우에는, 제 2 비트선(2BL)과 좌측의 제 1 비트선(1BL)을 +V로 하는 동시에, 대응하는 워드선(WL)을 활성화한다. 고저항화하는 경우에는, 중앙의 제 1 비트선(1BL)을 +V로 하는 동시에, 대응하는 워드선(WL)을 활성화한다.
우측의 제 1 비트선(1BL)에 접속된 기억 소자(20)를 저저항화하는 경우에는, 제 2 비트선(2BL)과 중앙의 제 1 비트선(1BL)을 +V로 하는 동시에, 대응하는 워드선(WL)을 활성화한다. 고저항화하는 경우에는, 우측의 제 1 비트선(1BL)을 +V로 하는 동시에, 대응하는 워드선(WL)을 활성화한다.
즉, 본 실시의 형태에서는, 선택된 기억 소자(20)와 워드선(WL) 및 제 2 비트선(2BL)을 공유하는 다른 기억 소자(20)의 하부 전극(21)이 부속하는 제 1 비트선(1BL)을, 공유되어 있는 제 2 비트선(2BL)과 동전위로 함에 의해, 선택된 기억 소자(20)의 저항치를 변화시키는 것이다. 이상의 것을 제외하고는, 본 실시의 형태의 기억 장치(1D)의 구동 방법은, 제 1의 실시의 형태와 마찬가지이다.
(제 6의 실시의 형태)
도 19는, 본 발명의 제 6의 실시의 형태에 관한 기억 장치(1E)의 평면 구성을 도시한 것이다. 이 기억 장치(1E)에서는, 인접하는 3개의 제 1 비트선(1BL)중 양단의 제 1 비트선(1BL)의 사이에 위치하는 노드 콘택트 전극(NC)에 접속된 하부 전극(21)이 제 1 비트선(1BL)에 평행한 방향으로 2열로 배치되어 있다. 이것을 제외하고는, 이 기억 장치(1E)는, 상기 제 5의 실시의 형태와 같은 구성, 작용 및 효과를 가지며, 마찬가지로 하여 제조할 수 있다.
하부 전극(21)은, 도 20의 화살표(A3)로 도시한 바와 같이, 기판(11)의 표면에 평행한 면 내에서 워드선(WL)과 평행한 방향으로 비켜놓은 위치에 마련되어 있다. 하부 전극(21)을 비켜놓는 방향(A3)은, 워드선(WL)에 평행임과 함께 1열마다 교대로 반대가 되어 있다. 이렇게 함에 의해, 하부 전극(21)은, 어느 여유를 갖고서 제 2 비트선(2BL)의 아래에 들어간다. 그 때문에, 제 2 비트선(2BL)의 패터닝할 때에 맞춤 어긋남이 발생하여도 소자 특성에 영향이 나오지 않도록 하는 것이 가능하다. 또한, 제 2 비트선(2BL)의 간격을 넓히는 것이 가능해져서, 가공 불량의 발생 빈도를 내리는 것이 가능해진다. 또한, 도 20에 도시한 제 2 비트선(2BL)의 폭은 최소 디자인 룰(F)의 4배(4F)이고, 인접하는 제 2 비트선(2BL)의 사이의 간격은 최소 디자인 룰(F)의 2배(2F)이다.
하부 전극(21), 노드 콘택트 전극(NC) 및 접속 플러그(14)의 구성은, 제 1의 실시의 형태 또는 변형례 1, 2와 마찬가지이다.
(제 7의 실시의 형태)
도 21은, 본 발명의 제 7의 실시의 형태에 관한 기억 장치(1)의 기억 소자(20A)의 구성을 도시한 것이다. 이 기억 장치(1)는, 기억 소자(20A)가 PCM(Phase Change Memory)(상변화형 메모리)에 의해 구성되어 있는 것을 제외하고는, 상기 제 1의 실시의 형태와 같은 구성, 작용 및 효과를 가지며, 제 1의 실시의 형태와 마찬가지로 하여 제조할 수 있다. 따라서, 대응하는 구성 요소에는 동일한 부호를 붙여서 설명한다.
기억 소자(20A)는, 하부 전극(21) 및 제 2 비트선(2BL)의 사이에, Ge2Sb2Te5 등의 GeSbTe 합금으로 이루어지는 기억층(24)을 갖는 PCM이다. 기억층(24)은, 전류의 인가에 의해 결정 상태와 비정질 상태(어모퍼스 상태)의 상(相)변화가 생기고, 이 상변화에 수반하여 저항치가 가역적으로 변화하는 것이다.
이 기억 장치(1)에서는, 제 1 비트선(1BL)과 제 2 비트선(2BL)의 양쪽의 전위를 Vc 또는 GND로 상보적으로 변화시킴에 의해, 기억 소자(20)의 하부 전극(21)과 제 2 비트선(2BL) 사이에 도시하지 않은 전원(펄스 인가 수단)으로부터 +Vc 또는 -Vc의 전압이 인가되고, 기억층(24)이 고저항의 비정질 상태로부터 저저항의 결정 상태로(또는, 저저항의 결정 상태로부터 고저항의 비정질 상태로) 변화한다. 이와 같은 과정을 반복함에 의해, 기억 소자(20A)에 정보의 기록과 기록된 정보의 소거를 반복하여 행할 수 있다.
(제 8의 실시의 형태)
도 22는, 본 발명의 제 8의 실시의 형태에 관한 기억 장치(1)의 기억 소자(20B)의 구성을 도시한 것이다. 이 기억 장치(1)는, 기억 소자(1B)가 ReRAM(Resistive Random Access Memory)(저항 변화형 메모리)에 의해 구성되어 있는 것을 제외하고는, 상기 제 1의 실시의 형태와 같은 구성, 작용 및 효과를 가지며, 제 1의 실시의 형태와 마찬가지로 하여 제조할 수 있다. 따라서, 대응하는 구성 요소에는 동일한 부호를 붙여서 설명한다.
기억 소자(20B)는, 하부 전극(21) 및 제 2 비트선(2BL)의 사이에, NiO, TiO2, PrCaMnO3 등의 산화물로 이루어지는 기억층(25)을 갖는 ReRAM이고, 산화물에의 전압의 인가에 의해 저항치가 가역적으로 변화하는 것이다.
이 기억 장치(1)에서는, 제 1 비트선(1BL)과 제 2 비트선(2BL)과의 양쪽의 전위를 Vc 또는 GND로 상보적으로 변화시킴에 의해, 기억 소자(20)의 하부 전극(21)과 제 2 비트선(2BL)의 사이에 도시하지 않은 전원(펄스 인가 수단)으로부터 +Vc 또는 -Vc의 전압이 인가되고, 기억층(25)이 고저항 상태로부터 저저항 상태로(또는, 저저항 상태로부터 고저항 상태로) 변화한다. 이와 같은 과정을 반복함에 의해, 기억 소자(20B)에 정보의 기록과 기록된 정보의 소거를 반복하여 행할 수 있다.
이상, 실시의 형태를 들어서 본 발명을 설명하였지만, 본 발명은, 상기 실시의 형태로 한정되는 것이 아니고, 여러가지 변형하는 것이 가능하다.
예를 들면, 상기 실시의 형태에서 설명한 각 층의 재료, 또는 성막 방법 및 성막 조건 등은 한정되는 것이 아니고, 다른 재료로 하여도 좋고, 또는 다른 성막 방법으로 하여도 좋다. 예를 들면, 제 1의 실시의 형태에서, 이온원층(22B)에는, 다른 천이금속 원소, 예를 들면 티탄(Ti), 하프늄(Hf), 바나듐(V), 니오브(Nb), 탄탈(Ta), 크롬(Cr), 몰리브덴(Mo), 텅스텐(W)을 첨가하여도 좋다. 또한, 구리(Cu), 은(Ag)또는 아연(Zn) 이외에도, 니켈(Ni) 등을 첨가하여도 좋다.
또한, 예를 들면, 상기 실시의 형태에서는, 기억 소자(20, 20A, 20B) 및 기록 장치(1, 1A 내지 1E)의 구성을 구체적으로 들어서 설명하였지만, 모든 층을 구비할 필요는 없고, 또한, 다른 층을 더욱 구비하고 있어도 좋다.
본 발명은 공개된 일본 특허청에 2010년 11월 19일에 출원되어 우선권 주장된 일본 특허 출원 JP2010-259379와 관계된 주제를 포함하며, 이는 참조로서 전체 내용에 포함된다.
다양한 수정, 조합, 하위 조합 및 변경은 관련 기술분야의 기술자의 설계의 요구 및 첨부된 청구항과 그 균등물 범위 내에 있는 다른 요인에 의하여 발생할 수 있음을 이해해야 한다.
1, 1A 내지 1E : 기억 장치
10 : 트랜지스터 어레이
11 : 기판
11A : 확산층
11B : 소자 분리층
12 : 절연층
13, 14 : 접속 플러그
20, 20A, 20B : 기억 소자
21 : 하부 전극
22, 24, 25 : 기억층
22A : 저항 변화층
22B : 이온원층
23 : 접속층
1BL : 제 1 비트선
2BL : 제 2 비트선(상부 전극)
BC : 비트 콘택트 전극
NC : 노드 콘택트 전극
WL : 워드선
F : 최소 디자인 룰

Claims (16)

  1. 복수의 트랜지스터를 갖는 트랜지스터 어레이와, 상기 복수의 트랜지스터의 각각에 대해 하나씩 배치된 복수의 기억 소자를 구비하고,
    상기 트랜지스터 어레이는,
    표면에 상기 복수의 트랜지스터의 확산층을 갖는 기판과,
    상기 기판상의 복수의 평행한 워드선과,
    상기 워드선에 수직한 방향으로 마련된 복수의 평행한 제 1 비트선과,
    인접하는 2개의 상기 워드선의 사이에 마련되고, 상기 제 1 비트선과 상기 확산층을 접속하는 비트 콘택트 전극과,
    상기 인접하는 2개의 워드선의 각각을 사이에 두고 상기 비트 콘택트 전극과는 반대측에 마련되고, 상기 확산층에 접속된 노드 콘택트 전극을 구비하고,
    상기 복수의 기억 소자는,
    상기 노드 콘택트 전극에 접속되고, 상기 기판의 표면에 평행한 면 내에서 상기 노드 콘택트 전극의 바로 위로부터 상기 비트 콘택트 전극에 근접하는 방향으로 비켜놓은 위치에, 상기 복수의 기억 소자의 각각마다 마련된 하부 전극과,
    상기 하부 전극의 위에 마련되고, 전압 인가에 의해 저항치가 가역적으로 변화하는 기억층과,
    상기 기억층의 위에 상기 제 1 비트선과 같은 방향으로 연재되는 복수의 평행한 제 2 비트선을 가지며,
    상기 복수의 제 2 비트선의 각각은, 상기 제 1 비트선의 양측의 상기 노드 콘택트 전극에 접속된 상기 하부 전극에 겹쳐져 있는 것을 특징으로 하는 기억 장치.
  2. 제 1항에 있어서,
    상기 제 1 비트선의 양측의 상기 노드 콘택트 전극에 접속된 상기 하부 전극이, 상기 제 1 비트선에 평행한 방향으로 1열로 배치되어 있는 것을 특징으로 하는 기억 장치.
  3. 제 2항에 있어서,
    상기 노드 콘택트 전극과 상기 하부 전극의 사이에 접속층을 가지며, 상기 접속층은, 상기 노드 콘택트 전극과 상기 하부 전극과의 쉬프트량을 흡수 가능한 형상을 갖는 것을 특징으로 하는 기억 장치.
  4. 제 1항에 있어서,
    상기 노드 콘택트 전극과 상기 확산층의 사이에 접속 플러그를 가지며, 상기 노드 콘택트 전극은, 상기 접속 플러그보다도 큰 지름을 갖는 것을 특징으로 하는 기억 장치.
  5. 제 1항에 있어서,
    상기 노드 콘택트 전극과 상기 확산층의 사이에 접속 플러그를 가지며, 상기 접속 플러그, 상기 노드 콘택트 전극 및 상기 하부 전극은, 상기 접속 플러그로부터 차례로 상기 하부 전극의 측으로 비켜놓아 적층되어 있는 것을 특징으로 하는 기억 장치.
  6. 복수의 트랜지스터를 갖는 트랜지스터 어레이와, 상기 복수의 트랜지스터의 각각에 대해 하나씩 배치된 복수의 기억 소자를 구비하고,
    상기 트랜지스터 어레이는,
    표면에 상기 복수의 트랜지스터의 확산층을 갖는 기판과,
    상기 기판상의 복수의 평행한 워드선과,
    상기 워드선에 수직한 방향으로 마련된 복수의 평행한 제 1 비트선과,
    인접하는 2개의 상기 워드선의 사이에 마련되고, 상기 제 1 비트선과 상기 확산층을 접속하는 비트 콘택트 전극과,
    상기 인접하는 2개의 워드선의 각각을 사이에 두고 상기 비트 콘택트 전극과는 반대측에 마련되고, 상기 확산층에 접속된 노드 콘택트 전극을 구비하고,
    상기 복수의 기억 소자는,
    상기 노드 콘택트 전극에 접속되고, 상기 복수의 기억 소자의 각각마다 마련된 하부 전극과,
    상기 하부 전극의 위에 마련되고, 전압 인가에 의해 저항치가 가역적으로 변화하는 기억층과,
    상기 기억층의 위에 상기 제 1 비트선과 같은 방향으로 연재되는 복수의 평행한 제 2 비트선을 가지며,
    상기 복수의 제 2 비트선의 각각은, 인접하는 2개의 상기 제 1 비트선의 사이에 위치하는 상기 노드 콘택트 전극에 접속된 상기 하부 전극에 겹쳐져 있는 것을 특징으로 하는 기억 장치.
  7. 제 6항에 있어서,
    인접하는 2개의 상기 제 1 비트선의 사이에 위치하는 상기 노드 콘택트 전극에 접속된 상기 하부 전극은, 상기 기판의 표면에 평행한 면 내에서 상기 워드선에 평행한 방향으로 비켜놓은 위치에 마련됨과 함께, 상기 제 1 비트선에 평행한 방향으로 1열로 배치되어 있는 것을 특징으로 하는 기억 장치.
  8. 제 7항에 있어서,
    상기 노드 콘택트 전극과 상기 하부 전극의 사이에 접속층을 가지며, 상기 접속층은, 상기 노드 콘택트 전극과 상기 하부 전극과의 쉬프트량을 흡수 가능한 형상을 갖는 것을 특징으로 하는 기억 장치.
  9. 제 7항에 있어서,
    상기 노드 콘택트 전극과 상기 확산층의 사이에 접속 플러그를 가지며, 상기 노드 콘택트 전극은, 상기 접속 플러그보다도 큰 지름을 갖는 것을 특징으로 하는 기억 장치.
  10. 제 7항에 있어서,
    상기 노드 콘택트 전극과 상기 확산층의 사이에 접속 플러그를 가지며, 상기 접속 플러그, 상기 노드 콘택트 전극 및 상기 하부 전극은, 상기 접속 플러그로부터 차례로 상기 하부 전극의 측으로 비켜놓아 적층되어 있는 것을 특징으로 하는 기억 장치.
  11. 복수의 트랜지스터를 갖는 트랜지스터 어레이와, 상기 복수의 트랜지스터의 각각에 대해 하나씩 배치된 복수의 기억 소자를 구비하고,
    상기 트랜지스터 어레이는,
    표면에 상기 복수의 트랜지스터의 확산층을 갖는 기판과,
    상기 기판상의 복수의 평행한 워드선과,
    상기 워드선에 수직한 방향으로 마련된 복수의 평행한 제 1 비트선과,
    인접하는 2개의 상기 워드선의 사이에 마련되고, 상기 제 1 비트선과 상기 확산층을 접속하는 비트 콘택트 전극과,
    상기 인접하는 2개의 워드선의 각각을 사이에 두고 상기 비트 콘택트 전극과는 반대측에 마련되고, 상기 확산층에 접속된 노드 콘택트 전극을 구비하고,
    상기 복수의 기억 소자는,
    상기 노드 콘택트 전극에 접속되고, 상기 복수의 기억 소자의 각각마다 마련된 하부 전극과,
    상기 하부 전극의 위에 마련되고, 전압 인가에 의해 저항치가 가역적으로 변화하는 기억층과,
    상기 기억층의 위에 상기 제 1 비트선과 같은 방향으로 연재되는 복수의 평행한 제 2 비트선을 가지며,
    상기 복수의 제 2 비트선의 각각은, 인접하는 3개의 상기 제 1 비트선중 양단의 상기 제 1 비트선의 사이에 위치하는 상기 노드 콘택트 전극에 접속된 상기 하부 전극에 겹쳐져 있는 것을 특징으로 하는 기억 장치.
  12. 제 11항에 있어서,
    인접하는 3개의 상기 제 1 비트선중 양단의 상기 제 1 비트선의 사이에 위치하는 상기 노드 콘택트 전극에 접속된 상기 하부 전극은, 상기 기판의 표면에 평행한 면 내에서 상기 워드선에 평행한 방향으로 비켜놓은 위치에 마련됨과 함께, 상기 제 1 비트선에 평행한 방향으로 2열로 배치되어 있는 것을 특징으로 하는 기억 장치.
  13. 제 11항에 있어서,
    선택된 기억 소자와 상기 워드선 및 상기 제 2 비트선을 공유하는 다른 기억 소자의 상기 하부 전극이 부속하는 상기 제 1 비트선을, 상기 공유되어 있는 제 2 비트선과 동전위로 함에 의해, 상기 선택된 기억 소자의 저항치를 변화시키는 것을 특징으로 하는 기억 장치.
  14. 제 13항에 있어서,
    상기 노드 콘택트 전극과 상기 하부 전극의 사이에 접속층을 가지며, 상기 접속층은, 상기 노드 콘택트 전극과 상기 하부 전극과의 쉬프트량을 흡수 가능한 형상을 갖는 것을 특징으로 하는 기억 장치.
  15. 제 13항에 있어서,
    상기 노드 콘택트 전극과 상기 확산층의 사이에 접속 플러그를 가지며, 상기 노드 콘택트 전극은, 상기 접속 플러그보다도 큰 지름을 갖는 것을 특징으로 하는 기억 장치.
  16. 제 13항에 있어서,
    상기 노드 콘택트 전극과 상기 확산층의 사이에 접속 플러그를 가지며, 상기 접속 플러그, 상기 노드 콘택트 전극 및 상기 하부 전극은, 상기 접속 플러그로부터 차례로 상기 하부 전극의 측으로 비켜놓아 적층되어 있는 것을 특징으로 하는 기억 장치.
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